JP2004014640A - 半導体装置およびその使用方法 - Google Patents

Abstract

【課題】ＭＯＳＦＥＴ等の電圧駆動型素子において、ｐｎ接合の堰層電圧（０．６Ｖ）以下の電圧領域で伝導度変調を可能にし、低損失の半導体装置を実現する。
【解決手段】ＭＯＳＦＥＴのｎ^＋ドレイン領域８近傍にｐ^＋注入領域９を設けその表面からｎ⁻ドリフト層２表面まで注入ゲート絶縁膜１５を介して注入ゲート電極１６を設ける。その注入ゲート電極１６に交流電圧を印加し、ｎ⁻ドリフト層２に断続的に少数キャリアを注入する。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
この発明はモーターの駆動等に使用される半導体スイッチングデバイスに関　する。
【０００２】
【従来の技術】
図９は従来のスイッチングデバイスの一つである横型電界効果トランジスタ（以下ＭＯＳＦＥＴと記す）の主要部の断面構造図である。
以下でｎまたはｐを冠した層や領域はそれぞれ、電子、正孔を多数キャリアとする層や領域を意味している。また^＋は比較的高不純物濃度の、⁻は比較的低不純物濃度の層や領域を意味している。
【０００３】
図９のＭＯＳＦＥＴは、ｐ型半導体基板１の表面層にｎ⁻ドリフト層２が形成され、さらにそのｎ⁻ドリフト層２の表面層にｐボディ領域３が形成されている。
ｐボディ領域３の表面層にはｎ^＋ソース領域４とｐ^＋コンタクト領域５とが形成され、ｎ^＋ソース領域４とｐ^＋コンタクト領域５との表面に共通に接触するソース電極１２が設けられている。ｎ^＋ソース領域４とｎ⁻ドリフト層２とに挟まれたｐボディ領域３の表面にはゲート絶縁膜６を介してゲート電極７が設けられている。また、ｎ⁻ドリフト層２の表面のｐボディ領域３とはなれた場所にｎ^＋ドレイン領域８が形成され、その表面にドレイン電極１１が設けられている。
【０００４】
ゲート酸化膜６のｎ^＋ドレイン領域８側端からｎ^＋ドレイン領域８までの間には、ドレイン側ゲート電極７直下の電界を緩和する等の目的で厚いＬＯＣＯＳ酸化膜１３が形成されている。ｐ型半導体基板１の裏面には裏面電極１４が形成されている。
通常、裏面電極１４はソース電極１２と同電位に接続され、ｎ^＋ドレイン領域８に高電圧が印加された場合にｐ型半導体基板１とｎ⁻ドリフト層２の間のｐｎ接合が逆バイアスされることによりｎ⁻ドリフト層２が空乏化されて、いわゆるＲＥＳＵＲＦ効果により低いオン抵抗と高耐圧化を図っている。
【０００５】
なお、裏面電極１４は必ずしも必要ではなく、ｐ型半導体基板１表面でコンタクトを取りソース電極１２と接続しても同様の効果が得られる。
図９のＭＯＳＦＥＴにおいて、ソース電極１２に対しドレイン電極１１に正の電圧が印加された状態で、ゲート電極７にゲート閾値以下の電圧が印加されている場合には、ｐボディ領域３とｎ⁻ドリフト層２間のｐｎ接合が逆バイアスされた状態であるため、電流は流れない。一方、ゲート電極７にゲート閾値以上の電圧を印加するとゲート電極７直下のｐボディ領域３表面には反転層が形成され、ｎ^＋ドレイン領域８、ｎ⁻ドリフト層２、ｐボディ領域３の表面反転層、ｎ^＋ソース領域４の経路で電流が流れ、よく知られたＭＯＳＦＥＴのスイッチング動作を行うことができる。
【０００６】
図１０は、別の従来のスイッチングデバイスの一つである横型絶縁ゲートバイポーラトランジスタ（以下ＩＧＢＴと記す）の主要部の断面構造図である。
図１０において図９の横型ＭＯＳＦＥＴと異なる点は、図９におけるｎ^＋ドレイン領域８の代わりに、ｐ^＋コレクタ領域２９が形成され、そのｐ^＋コレクタ領域２９を包含するようにｎバッファ領域１０が形成されている点である。
【０００７】
図１０の横型ＩＧＢＴにおいても図９の横型ＭＯＳＦＥＴと同様に、ゲート電極７の電位により素子のスイッチング動作を行うことができる。しかも、ｐ^＋コレクタ領域２９の存在により、ｎ⁻ドリフト層２に少数キャリアである正孔が注入されるので、いわゆる伝導度変調により大電流を低いオン電圧で流すことが可能になる。
【０００８】
図９に示す横型ＭＯＳＦＥＴで高電圧をスイッチングしようとする場合、オフ時の耐圧を維持するためには、いわゆるＲＥＳＵＲＦ技術を使用して高耐圧化を図る場合において、ｎ⁻ドリフト層２の比抵抗を高く、あるいは深さを浅くする必要があるとともにｐボディ領域３、ｎ^＋ドレイン８間の距離を大きくする必要がある。このため高耐圧素子ではオン時の抵抗が高くなり導通時の損失が増大する。このオン抵抗の耐圧依存性は縦型ＭＯＳＦＥＴについてはさらに顕著である。
【０００９】
一方、図１０に示す横型ＩＧＢＴでは先に述べた様に少数キャリアの注入により大電流を流してもオン電圧の増加を抑えることが可能である。しかし、少数キャリアの注入を起こすためにはｐ^＋コレクタ領域９とｎバッファ領域１０との間のｐｎ接合を順バイアスする必要があり、電流はｐｎ接合のビルトインポテンシャルである０．６Ｖ〜０．７Ｖから立ち上がる。これは縦型ＩＧＢＴについても共通している。
【００１０】
図１１は上記を模式的に説明するための電流（Ｉ）−電圧（Ｖ）特性図である。３０は高耐圧ＭＯＳＦＥＴの、３１はＩＧＢＴのＩ−Ｖ特性である。
大電流領域ではＩＧＢＴの方がオン電圧が低い。しかし、低電流領域ではＭＯＳＦＥＴの電流が０Ｖから立ち上がるため、逆にＭＯＳＦＥＴの方がオン電圧が低いことがわかる。
【００１１】
また、ＩＧＢＴでは少数キャリアの消滅に時間がかかるため高速スイッチングには不向きではあるが、中低速スイッチングの用途であれば使用できる。このため、高耐圧素子では多くの場合ＩＧＢＴの方が有利であり、広汎に使用されている。
なお、特開平８−７８６７０号公報に、電荷注入形絶縁ゲート半導体装置なる半導体装置が開示されている。それはトレンチ形ゲートをもつ縦型ＭＯＳＦＥＴの二つのトレンチ形ゲートの間にもう一つのトレンチを掘り下げ、その底部に電荷注入層が設けられている。しかしその場合はｐｎ接合を通しての電荷注入なので、ｐｎ接合の堰層電圧以下では注入が起こらない。
【００１２】
従って後記の説明から分かるように本発明の半導体装置とは構造および動作機構が全く異なるもものである。
【００１３】
【発明が解決しようとする課題】
上記の様に高耐圧素子では高速スイッチング分野をのぞきＩＧＢＴの方がＭＯＳＦＥＴより有利な場合が多く広く使われている。更に近年、微細化等によりＩＧＢＴの特性が大幅に改善されてきている。
図１２はこの改善の様子を模式的に示す電流（Ｉ）−電圧（Ｖ）特性図である。３２は従来のＩＧＢＴの、３３は改善されたＩＧＢＴのＩ−Ｖ特性である。
【００１４】
３３は同じオン電圧で約２倍の電流が流せるように特性に改善されている。しかし、この様な特性改善をおこなっても、同じチップサイズで２倍の電流が流せ、あるいは半分のチップサイズで同じ電流が流せるわけではない。ＩＧＢＴのような大電流密度素子ではチップサイズは多くの場合許容損失で制限されており、許容損失は放熱の条件等が同じであれば、ほぼチップサイズに比例する。
【００１５】
図１２における３２の特性の素子では導通時の損失は、電圧×電流＝Ｖ１×Ｉ１であったものが３３の特性の素子では導通時の損失は電圧×電流＝Ｖ１×Ｉ２となり、Ｉ２がＩ１の２倍であるとすると損失は２倍となり、同じチップサイズではこの発熱量は処理しきれない。
逆に同じ電流Ｉ１を流した場合を考えると、３２の特性の素子では導通時の損失は電圧×電流＝Ｖ１×Ｉ１、３３の特性の素子では電圧×電流＝Ｖ２×Ｉ１となり損失の低減率はＶ２／Ｖ１となりわずかしか低減されない。この損失低減によりチップサイズを縮小しコスト低減を図る場合、可能なチップ縮小率はＶ２／Ｖ１以下となる。これはチップ縮小により許容損失が低下するためである。
【００１６】
上記は導通時の損失だけを考慮したものであるが、３２の特性の素子と３３の特性の素子のスイッチング特性が同一であると仮定し、スイッチング損失を考慮するとさらに可能なチップ縮小率は小さくなる。これはスイッチング損失がほぼ電流×電圧に比例するためで総合損失の低減率がＶ２／Ｖ１以下となるためである。
この傾向は特性が改善されるにしたがって益々顕著になり、実使用電流におけるオン電圧がＩ−Ｖ特性の立ち上がり電圧に近づくにつれ損失低減率が低下する。一方、上記のような特性改善を行うと、一般に図１２の３３に示すように高電圧領域の飽和電流も増加し負荷短絡等の異常時に流れる電流が増加する。これは微細化等によりソース側からの電子電流が多くなるとドレイン側からの正孔の注入も増加するためである。
【００１７】
このため短絡時の素子温度は急速に上昇し、保護が非常に困難になるという問題が発生する。実際のＩＧＢＴにおけるＩ−Ｖ特性の立ち上がり電圧は非常に低電流の領域を除き実質的には１Ｖ程度あり、実使用電流におけるオン電圧は現状では１．５Ｖ付近になってきており、これ以上の特性改善はメリットが少なく、デメリットが多くなりつつある。
【００１８】
この様な問題に鑑み本発明の目的は、伝導度変調を可能とし、しかもＩ−Ｖ特性の立ち上がり電圧を０Ｖとすることを可能とする半導体素子およびその使用方法を提供することにある。
【００１９】
【課題を解決するための手段】
上記の課題解決のため本発明の手段と作用をｎチャネルＭＯＳＦＥＴを例に説明する。
例えば低濃度ｎ型ドリフト層の表面層に形成されたｐ型ボディ領域と、そのｐ型ボディ領域内に形成されたｎ型ソース領域と、そのｎ型ソース領域と前記低濃度ｎ型ドリフト層に挟まれた前記ｐ型ボディ領域の表面にゲート絶縁膜を介して形成されたゲート電極と、ｎ型ソース領域の表面に接して設けられたソース電極とを備える横型ＭＯＳＦＥＴの低濃度ｎ型ドリフト層の表面層にｐ型ボディ領域と離れたｎ型ドレイン領域を形成し、その近傍にｐ注入領域を形成し、ｐ型注入領域表面から低濃度ｎ型ドリフト層表面に延在する注入ゲート絶縁膜を介して注入ゲート電極を設けることにより、その注入ゲート電極の電位を上下させることによって低濃度ｎ型ドリフト層に少数キャリアを注入する機構を形成することができる。
【００２０】
半導体装置の構造としては、ｎ型ドレイン領域に近接または接して形成されたｐ型注入領域の表面から前記低濃度ｎ型ドリフト層までトレンチを掘り下げ、そのトレンチ内に注入ゲート絶縁膜を介して形成された注入ゲート電極を設けてもよい。
ｐ型注入領域のｎ型ドレイン領域またはトレンチに接しない部分がｎ型ドレイン領域より低濃度で、低濃度ｎ型ドリフト層より高濃度のｎ型バッファ領域に包含されるようにすると、少数キャリアの注入に有効である。
【００２１】
注入ゲート絶縁膜を高比誘電率の強誘電体材料により形成されているものとすれば、注入ゲートの面積を低減でき、また少数キャリアの注入に有効である。
低濃度ｎ型ドリフト層は、ｐ型半導体基板上に形成されていてもよいし、また誘電体を介して半導体基板上に形成されていてもよい。
ｐ型ボディ領域とｎ型ドレイン領域とに挟まれた低濃度ｎ型ドリフト層の表面層にｐ型表面領域を形成すれば、空乏層の広がりを促すので高耐圧化に有効である。
【００２２】
またｎ型ドレイン半導体領域を低濃度ｎ型ドリフト層の第１の主面側の表面層に形成し、ｎ型ドリフト層の第２の主面側の表面層にｐ型ボディ領域、ｎ型ソース領域と、ゲート絶縁膜を介して形成されたゲート電極を設け、いわゆる縦型半導体装置とすることもできる。
上記のような半導体装置の使用方法としては、ｐ型注入領域表面からｎ型ドリフト層表面に延在する注入ゲート絶縁膜を介して形成された注入ゲート電極を設け、その注入ゲート電極と、ｎ型ドレイン領域とｐ型注入領域とに接する共通電極との間に注入ゲート電極直下のｎ型ドリフト層表面に反転層を形成する電圧と、前記反転層が消滅するような電圧を交互に印加する。
【００２３】
注入ゲート電極にドレイン電位に対して交互に電圧印加をすることによりｎ型ドリフト層に少数キャリアを注入することができる。
従って従来のＩＧＢＴのようにｐｎ接合を順方向バイアスするための電圧が不要となり、Ｉ−Ｖ特性の立ち上がり電圧を０とすることが可能で、しかもｐｎ接合を順方向バイアスするための電圧以下の電圧領域でも少数キャリアを注入し伝導度変調を行うことが可能となり、導通損失を大幅に低減することができる。
【００２４】
また、少数キャリアの注入量を素子に印加される電圧に関わらずほぼ一定に保つことが可能なため、正常オン時のオン電圧を低減することと短絡等の異常時に流れる電流を低く抑えることの両立が可能であり、図１２におけるＩ−Ｖ特性３４に示すような特性を実現することができる。
特に前記注入ゲート電極が複数に分割され、少なくとも２種類以上の位相の違う信号を複数の注入ゲートに印加することによって、ｎ型ドリフト層に注入される少数キャリアが時間的に平均化され、より連続的なキャリア注入が可能となる。
【００２５】
【発明の実施の形態】
［実施例１］
図１は本発明にかかる実施例１の横型ＭＯＳＦＥＴの断面構造図であり、図９の従来のＭＯＳＦＥＴと同じ部分には同じ符号を付している。
図９の従来のＭＯＳＦＥＴと異なるのはｎ^＋ドレイン領域８に接してｐ^＋注入領域９が形成され、そのｐ^＋注入領域９を包含する様にｎバッファ領域１０が形成されている点とｐ^＋注入領域９の表面からｎ⁻ドリフト層２表面上に延在する注入ゲート絶縁膜１５を介して注入ゲート電極１６が形成されている点である。６００Ｖ級のＭＯＳＦＥＴであれば、ｎ⁻ドリフト層２の厚さ１０μｍ、平均不純物濃度１×１０^１５／ｃｍ^３、ＬＯＣＯＳ酸化膜１３の長さ６０μｍである。
【００２６】
この注入ゲート電極１６の動作を図２により以下に説明する。
図２（ａ）は、注入ゲート電極１６とドレイン電極１１間に電圧を印加していない場合の半導体表面のエネルギバンドと電子及び正孔の分布を模式的に示したバンド図であり、左からｐ^＋注入領域９、ｎバッフア領域１０、ｎ⁻ドリフト層２を示している。Ｅ_Ｃは伝導バンド、Ｅ_Ｖはバレンスバンド、Ｅ_Ｆはフェルミレベルである。
【００２７】
注入ゲート電極１６にドレイン電極１１に対し負電圧を印加すると、注入ゲート電極１６直下の（電子に対する）ポテンシャルが上昇しｐ^＋領域９にあった正孔はｎバッフア領域１０の表面を通りｎ⁻ドリフト層２表面の反転層に注入される〔図２（ｂ）〕。
次に、注入ゲート電極１６の負電圧を減少させるとｎ⁻ドリフト層２表面の反転層に溜まった正孔の一部はｎバッフア領域１０表面を通り　ｐ^＋注入領域９に戻るが、一部はｎ⁻ドリフト層２内部に注入される〔図２（ｃ）〕。
【００２８】
さらに、注入ゲート電極１６の負電圧を減少させると、ｎバッフア領域１０のポテンシャルがｎ⁻ドリフト層２のポテンシャルより低下し、殆どの正孔がｎ⁻ドリフト層２内部に注入される〔図２（ｄ）〕。
さらに（ａ）→（ｂ）→（ｃ）→（ｄ）と繰り返し行うことで少数キャリアである正孔が断続的にｎ⁻ドリフト層２に注入される。ソース電極１２に対しドレイン電極１１の電位が正の場合、この正孔は電界によりソース電極１２へと流れる。
【００２９】
ゲート電極７にゲート閾値以上の電圧が印加されている場合はｎ^＋ソース領　域４からｐボディ領域３表面の反転層を通りｎ⁻ドリフト層２に流入する電子とともにｎ⁻ドリフト層２をいわゆる伝導度変調し、ｎ⁻ドリフト層２の導伝率を上昇させ素子のオン電圧を低下させることができる。
図３（ａ）はゲート電極７、ソース電極１２、ドレイン電極１１、注入ゲート電極１６の電位を制御するためのブロック図、（ｂ）は注入ゲート電極１６の電位波形図、（ｃ）はゲート電極７の電位波形図である。
【００３０】
このようにソース電極１２の電位２１と同期させつつ、ゲート電極７の電位がゲート閾値以上の期間にパルス源２２から注入ゲート電極１６にドレイン電極１１の電位に対してパルスを与えその電位２０を０Ｖ及び負の電位の間で交互に印加することで伝導度変調を行った状態で素子を導通させることができる。
すなわち、Ｉ−Ｖ特性としては、図１２におけるＩ−Ｖ特性３４に示すような特性を実現することができる。立ち上がり電圧はほぼ０で、電流Ｉ１でのオン電圧がＶ３と従来のＶ２、Ｖ１よりずっと低い。
【００３１】
注入ゲート電極１６の電位２０の周波数はＬＣ共振回路を利用するなどして数ＭＨｚ以上とするのが望ましい。また、注入ゲート絶縁膜１５には、高誘電率の強誘電体材料を使用することが望ましい。ＳｒＴｉＯ_３系の強誘電体材料で近年薄膜でも比誘電率が１０００程度が得られているので、そのような材料を用いれば、少ない面積で大きな少数キャリア注入量が得られるため有利であることは言うまでもない。
【００３２】
なお、ｎバッファ領域１０は図２の説明でのべた様にｎ⁻ドリフト層２表面に注入された正孔がｐ^＋注入領域９に戻ることを防止する働きと、ｐ型半導体基板１とｎ⁻ドリフト層２の間のｐｎ接合が逆バイアスされた場合にｎ⁻ドリフト層２から空乏層がｐ^＋注入領域９に到達しパンチスルー電流が流れることを防止するもので、ＲＥＳＵＲＦ構造を適用しない場合は必ずしも必要ではない。また、ｎバッファ領域１０はｎ^＋ドレイン領域８全体を包含するように形成しても良い。
【００３３】
本実施例では注入ゲート電極１６は、ｎ^＋ドレイン領域８に対しソース電極１２と反対側に設けているが、逆にソース電極１２側に設けても良い。また、注入ゲート電位２０はドレイン電極７の電位に対し正および負の電位の間で交互に印加しても良い。また、注入ゲート電極１６直下のｎ⁻ドリフト層２表面及びｎバッファ領域１０表面に非常に浅いｐ領域を形成し注入ゲート電位２０を正電位側にずらすことも可能である。
【００３４】
［実施例２］
図４は本発明の第２の実施例における横型ＭＯＳＦＥＴの断面構造図である。図１の実施例１のＭＯＳＦＥＴと同じ部分には同じ符号を付している。
図４においてトレンチ２０はｐ^＋注入領域９からｎバッファ領域１０を通りｎ⁻ドリフト層２内に達するようにトレンチ２０内に形成されている。このときトレンチ２０はｐ^＋注入領域９を分断しないように配置されている。トレンチ２０内に注入ゲート絶縁膜１５を介して注入ゲート電極１６を形成している。
【００３５】
この様にすることで小さな表面積で大きな少数キャリア注入量を得ることができる。図４ではトレンチ２０を２本設け、それぞれに注入ゲート電極１６を形成しているので、少数キャリアの注入量が２倍になる。
なお、本実施例では紙面に垂直な方向のトレンチを形成した例を示しているが紙面に並行なトレンチを垂直方向に多数並べて形成しても良い。
【００３６】
［実施例３］
図５は本発明の第３の実施例における横型ＭＯＳＦＥＴ断面構造図である。図１の実施例１のＭＯＳＦＥＴと同じ部分には同じ符号を付している。
図１と異なるのはｐ型半導体基板１がなくＲＥＳＵＲＦ効果を得ることは出来ないが、伝導度変調を行うデバイスではｎ⁻ドリフト層２を比較的高抵抗にしても低いオン電圧が得られるためｎ⁻ドリフト層２の高抵抗化により高耐圧を得ることができる。
【００３７】
この場合は、実施例１、２の場合のように注入された正孔がｐ型半導体基板１からはきだされる効果がないため、比較的少ない小数キャリア注入量でも高い伝導度変調が得られる利点がある。ただし、本実施例の場合、裏面電極１４は接続しないか、またはドレイン電極と同電位にする必要がある。ソース電位と同電位にすると、電流をオフ出来なくなることがあるからである。
【００３８】
［実施例４］
図６は本発明の第４の実施例における横型ＭＯＳＦＥＴ断面構造図である。
図１と異なるのはｐ型半導体基板１がなく、ｎ⁻ドリフト層２が半導体基板１８上に誘電体分離層１７を介して形成されている点である。
本実施例の場合にも第３の実施例と同様注入された正孔がｐ型半導体基板１からはきだされる効果がないため、比較的少ない小数キャリア注入量でも高い伝導度変調が得られる利点がある。さらに半導体基板１８を適当な電位にすることでｎ⁻ドリフト層２が半導体基板１８と誘電体分離層１７界面から空乏層を広げＲＥＳＵＲＦ効果を得ることが可能であり高耐圧が容易である利点がある。
【００３９】
［実施例５］
図７は本発明の第５の実施例における横型ＭＯＳＦＥＴ断面構造図である。
図１と異なるのはｎ⁻ドリフト層２表面にｐオフセット領域１９が設けられている点である。
本構造は所謂ダブルＲＥＳＵＲＦ構造でｎ⁻ドリフト層２のチャージ量を多くすることが出来るので少数キャリアの注入が少ない場合でもオン電圧を低減することができる利点がある。通常のダブルＲＥＳＵＲＦ構造ではｐオフセット領域１９のソース側はソース電位に接続されるが、本素子の場合はｐオフセット領域１９の正孔はきだしの効果をなくすため、ソース電位に接続しない方が望ましい。この場合、ｐボディ領域３とｐオフセット領域１９のソース側の距離を短くすることでオフ時にパンチスルーによりｐオフセット領域１９の電位をソース電位に近づけることで通常のダブルＲＥＳＵＲＦ構造に近い効果を得ることができる。
【００４０】
［実施例６］
図８は本発明の第５の実施例における縦型ＭＯＳＦＥＴ断面構造図である。
図１と異なるのはソース電極１２等のソース側構造が半導体基板の一方の表面に形成されドレイン電極等のドレイン側構造が半導体基板の他の表面に形成されているいわゆる縦型構造である点である。
【００４１】
また、本実施例では注入ゲート電極１６は異なる電位の１６−１及び１６−２の２種類に分割されている。この様な複数の電位の注入ゲート電極に異なる位相で図３のような駆動信号を与えることにより、間歇的な少数キャリアの注入を平均化させることができる。
この効果は他の実施例にも適用できることは言うまでもない。また、ソース側の構造は静電誘導トランジスタ等の他の構造も適用できることも言うまでもない。
【００４２】
【発明の効果】
以上説明したように本発明によれば、低濃度第１導電型半導体層の表面層に形成された第１導電型ドレイン領域と、該第１導電型ドレイン領域に近接または接して形成された第２導電型注入領域と、該第２導電型注入領域表面から前記低濃度第１導電型半導体層表面上に延在する注入ゲート絶縁膜を介して形成された注入ゲート電極とを備え、前記第１導電型ドレイン領域と前記第２導電型注入領域とが共通電極により電気的に接続した構造を設けることにより、低濃度第１導電型半導体層に少数キャリアを注入することができる。
【００４３】
これにより、低電圧領域においても伝導度変調による低オン電圧化が可能な半導体装置とすることができる。ドレイン側の主電流が流れる経路にｐｎ接合が無いため、従来のＩＧＢＴ等の伝導度変調を利用した電圧駆動型半導体スイッチング素子と異なりＩ−Ｖ特性の立ち上がり電圧（堰層電圧）がなく、低オン電圧化が可能である。
【００４４】
さらに、少数キャリアを定電流に近い条件で注入できるため、負荷短絡時等の異常時の短絡電流を低く抑えることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例における半導体装置断面構造図
【図２】本発明の動作を説明するためのエネルギバンド図
【図３】（ａ）は駆動回路のブロック図、（ｂ）は注入ゲート電極への電位波形図、（ｃ）はゲート電極への電位波形図
【図４】本発明の第２の実施例における半導体装置断面構造図
【図５】本発明の第３の実施例における半導体装置断面構造図
【図６】本発明の第４の実施例における半導体装置断面構造図
【図７】本発明の第５の実施例における半導体装置断面構造図
【図８】本発明の第６の実施例における半導体装置断面構造図
【図９】本発明の第６の実施例における半導体装置断面構造図
【図１０】従来の横型ＩＧＢＴの断面構造図
【図１１】従来のＭＯＳＦＥＴ及びＩＧＢＴのＩ−Ｖ特性を示す模式図
【図１２】従来ＩＧＢＴの特性改善における問題点と本発明における特性改善を説明するためのＩ−Ｖ特性模式図
【符号の説明】
１：ｐ型半導体基板
２：ｎ⁻ドリフト層
３：ｐボディ領域
４：ｎ^＋ソース領域
５：ｐ^＋コンタクト領域
６：ゲート絶縁膜
７：ゲート電極
８：ｎ^＋ドレイン領域
９：ｐ^＋注入領域
１０：ｎバッファ領域
１１：ドレイン電極
１２：ソース電極
１３：ＬＯＣＯＳ酸化膜
１４：裏面電極
１５：注入ゲート絶縁膜
１６：注入ゲート電極
１７：誘電体分離層
１８：半導体基板
１９：ｐオフセット領域
２０：注入ゲート信号
２１：ゲート信号
２２：パルス源
２３：本発明にかかるＭＯＳＦＥＴ
２９：ｐ^＋コレクタ領域
３０：ＭＯＳＦＥＴのＩ−Ｖ特性
３１：ＩＧＢＴのＩ−Ｖ特性
３２：オン電圧の高いＩＧＢＴのＩ−Ｖ特性
３３：オン電圧の低いＩＧＢＴのＩ−Ｖ特性
３４：本発明の半導体装置のＩ−Ｖ特性

Claims (14)

1. 低濃度第１導電型半導体層の表面層に形成された第１導電型ドレイン領域と、該第１導電型ドレイン領域に近接または接して形成された第２導電型注入領域と、該第２導電型注入領域表面から前記低濃度第１導電型半導体層表面上に延在する注入ゲート絶縁膜を介して形成された注入ゲート電極とを備え、前記第１導電型ドレイン領域と前記第２導電型注入領域とが共通電極により電気的に接続されていることを特徴とする半導体装置。
2. 低濃度第１導電型半導体層の表面層に形成された第１導電型ドレイン領域と、該第１導電型ドレイン領域に近接または接して形成された第２導電型注入領域と、該第２導電型注入領域表面から前記低濃度第１導電型半導体層まで掘り下げたトレンチと、そのトレンチ内に注入ゲート絶縁膜を介して形成された注入ゲート電極とを備え、前記第１導電型ドレイン領域と前記第２導電型注入領域とが共通電極により電気的に接続されていることを特徴とする半導体装置。
3. 前記第２導電型注入体領域は第１導電型バッファ領域内に形成されていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記第１導電型バッファ領域が、第１導電型ドレイン領域より低濃度で、低濃度第１導電型半導体層より高濃度であることを特徴とする請求項３に記載の半導体装置。
5. 前記注入ゲート絶縁膜が高比誘電率の強誘電体材料により形成されていることを特徴とする請求項１ないし４のいずれかに記載の半導体装置
   。
6. 前記第１導電型ドレイン領域と離れた低濃度第１導電型半導体層の表面層に形成された第２導電型ボディ領域と、該第２導電型ボディ領域内に形成された第１導電型ソース領域と、該第１導電型ソース領域と前記低濃度第１導電型半導体層に挟まれた前記第２導電型ボディ領域の表面にゲート絶縁膜を介して形成されたゲート電極と、第１導電型ソース領域の表面に接して設けられたソース電極とを備えることを特徴とする請求項１ないし５のいずれかに記載の半導体装置。
7. 前記低濃度第１導電型半導体層が第２導電型半導体基板上に形成されてなることを特徴とする請求項６に記載の半導体装置。
8. 前記低濃度第１導電型半導体層が誘電体を介して半導体基板上に形成されてなることを特徴とする請求項６に記載の半導体装置。
9. 前記第２導電型ボディ領域と前記第１導電型ドレイン領域とに挟まれた前記低濃度第１導電型半導体層の表面層に第２導電型表面領域が形成されてなることを特徴とする請求項６ないし８のいずれかに記載の半導体装置。
10. 前記第１導電型ドレイン領域が低濃度第１導電型半導体層の第１の主面側の表面層に形成されるとともに、第１導電型半導体層の第２の主面側の表面層に第２導電型ボディ領域が形成され、該第２導電型ボディ領域内に形成された第１導電型ソース領域と、その第１導電型ソース領域と前記低濃度第１導電型半導体層に挟まれた前記第２導電型ボディ領域の表面にゲート絶縁膜を介して形成されたゲート電極を備えることを特徴とする請求項１ないし５のいずれかに記載の半導体装置。
11. 前記注入ゲート電極が複数に分割されていることを特徴とする請求項１ないし１０のいずれかに記載の半導体装置。
12. 低濃度第１導電型半導体層の表面層に形成された第１導電型ドレイン領域と、該第１導電型ドレイン領域に近接または接して形成された第２導電型注入領域と、該第２導電型注入領域表面から前記低濃度第１導電型半導体層表面上に延在する注入ゲート絶縁膜を介して形成された注入ゲート電極とを備え、前記第１導電型ドレイン領域と前記第２導電型注入領域とが共通電極により電気的に接続されている半導体装置において、該共通電極と前記注入ゲート電極との間に、前記注入ゲート電極直下の低濃度第１導電型半導体基板表面に反転層を形成する電圧と、前記反転層が消滅するような電圧を交互に印加することにより、前記低濃度第１導電型半導体基板内に断続的に少数キャリアを注入することを特徴とする半導体装置の使用方法。
13. 低濃度第１導電型半導体層の表面層に形成された第１導電型ドレイン領域と、該第１導電型ドレイン領域に近接または接して形成された第２導電型注入領域と、該第２導電型注入領域表面から前記低濃度第１導電型半導体層まで掘り下げたトレンチと、そのトレンチ内に注入ゲート絶縁膜を介して形成された注入ゲート電極とを備え、前記第１導電型ドレイン領域と前記第２導電型注入領域とが共通電極により電気的に接続されている半導体装置において、該共通電極と前記注入ゲート電極との間に、前記注入ゲート電極直下の低濃度第１導電型半導体基板表面に反転層を形成する電圧と、前記反転層が消滅するような電圧を交互に印加することにより、前記低濃度第１導電型半導体基板内に断続的に少数キャリアを注入することを特徴とする半導体装置の使用方法。
14. 前記注入ゲート電極が複数に分割され、少なくとも２種類　以上の位相の違う信号を複数の注入ゲートに印加することを特徴とする請求項　１２または１３に記載の半導体装置の使用方法。

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