JP2017112171A - 半導体装置、パワーモジュール、電力変換装置、自動車および鉄道車両 - Google Patents

Abstract

【課題】ＳｉＣを含む基板内のｐｎ接合に電流が流れることに起因して基板内に欠陥が生じ、これによりＳｉＣ素子の抵抗値が増大することを防ぐ。【解決手段】ＳｉＣ素子を搭載する半導体チップ６０のターミネーション領域６７に形成された、平面視において矩形の環状構造を有する第２コンタクト領域８３のうち、ＳｉＣ基板の＜１−１００＞方向に延在する第３延在部Ｅ３および第４延在部Ｅ４のそれぞれの上面に第２シリサイド層９８を形成し、＜１１−２０＞方向に延在する第１延在部Ｅ１、第２延在部Ｅ２のそれぞれの上面に第２シリサイド層９８を形成しない。【選択図】図１

Description

本発明は半導体装置、パワーモジュール、電力変換装置、自動車および鉄道車両に関し、特に、炭化ケイ素を用いたパワーデバイスの構造に関する。

半導体パワー素子には高耐圧のほか、低オン抵抗、低スイッチング損失が要求されるが、現在の主流であるケイ素（Ｓｉ）パワー素子は理論的な性能限界に近づいている。炭化ケイ素（ＳｉＣ）はＳｉと比較して絶縁破壊電界強度が約１桁大きいため、耐圧を保持するドリフト層を約１／１０に薄く、不純物濃度を約１００倍高くすることで、素子抵抗を理論上３桁以上低減できる。また、Ｓｉに対してバンドギャップが約３倍大きいことから高温動作も可能であり、ＳｉＣ半導体素子は、Ｓｉ半導体素子を超える性能が期待されている。

ＳｉＣの上記の利点に着目し、整流素子としてはショットキーバリアダイオード（ＳＢＤ：Schottky Barrier Diode）などの研究開発が進められている。また、スイッチング素子としては、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）、接合ＦＥＴ、またはＩＧＢＴ（Insulated Gate Bipolar Transistor）などの研究開発が進められている。

非特許文献１には、ＳｉＣのｐｎ接合に通電することで、通電時間の経過と共に順方向電圧が増大することが記載されている。

M. Skowronski and S. Ha, "Degradation of hexagonal silicon-carbide-based bipolar devices" Journal of Applied Physics 99, 011101 (2006)

ＳｉＣ基板上のエピタキシャル層中にＢＰＤ（Basal Plane Dislocation、基底面転位）が形成された場合、ＢＰＤが形成された領域に電流を流すとエピタキシャル層内に積層欠陥が生じ、これにより半導体装置の抵抗値が増大する問題が生じる。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

代表的な実施の形態による半導体装置は、ＳｉＣ素子のコンタクト領域とシリサイド層との配置により、ＳｉＣ素子のｐｎ接合が通電した際の、素子の周縁領域に流れるｐｎ電流の分布を改善するものである。

代表的な実施の形態によれば、ＳｉＣ素子における抵抗の増大を抑制することができるため、半導体装置の性能を向上させることができる。ひいては、パワーモジュール、電力変換装置、自動車および鉄道車両の性能を向上させることができる。

本発明の実施の形態１である半導体装置の平面図である。 図１のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線における断面図である。 本発明の実施の形態１である半導体装置の平面図である。 本発明の実施の形態１である半導体装置の製造方法を示す断面図である。 図４に続く半導体装置の製造方法を示す断面図である。 図５に続く半導体装置の製造方法を示す断面図である。 図６に続く半導体装置の製造方法を示す断面図である。 図７に続く半導体装置の製造方法を示す断面図である。 図８に続く半導体装置の製造方法を示す断面図である。 図９に続く半導体装置の製造方法を示す断面図である。 図１０に続く半導体装置の製造方法を示す断面図である。 図１１に続く半導体装置の製造方法を示す断面図である。 図１２に続く半導体装置の製造方法を示す断面図である。 本発明の実施の形態１である半導体装置の変形例の平面図である。 本発明の実施の形態２である半導体装置の平面図である。 本発明の実施の形態３の電力変換装置の回路図である。 本発明の実施の形態４の電気自動車の構成を示す概略図である。 本発明の実施の形態４の昇圧コンバータを示す回路図である。 本発明の実施の形態５である鉄道車両におけるコンバータおよびインバータを示す回路図である。 エピタキシャル層に生じる欠陥を示す断面図である。 エピタキシャル層に生じる欠陥について説明するための、エピタキシャル層の概略図である。 変形例である半導体装置の平面図である。 変形例である半導体装置の平面図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、実施の形態を説明する図面においては、構成を分かりやすくするために、平面図または斜視図等であってもハッチングを付す場合がある。さらに、実施の形態を説明する図面においては、構成を分かりやすくするために、断面図においてハッチングを省略する場合がある。

また、符号「⁻」および「^＋」は、導電型がｎ型またはｐ型の不純物の相対的な濃度を表しており、例えばｎ型不純物の場合は、「ｎ⁻」、「ｎ」、「ｎ^＋」の順に不純物濃度が高くなる。

（実施の形態１）
＜半導体装置の構成＞
以下、本実施の形態の半導体装置である半導体チップの構造について、図１〜図３を用いて説明する。図１は、本実施の形態の半導体装置である半導体チップの平面図である。図２は、図１のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線における断面図である。図３は、本実施の形態の半導体装置である半導体チップの平面図であって、図１に示す複数の素子が形成される領域よりも上層のパッドの形成層を示すものである。

図１に示すように、半導体チップ６０は半導体基板の表面側に形成されたドリフト層を含むエピタキシャル層６４を半導体基板上に有している。図１では、主にエピタキシャル層６４の上面を示しており、エピタキシャル層６４上のゲート絶縁膜、ゲート電極、層間絶縁膜、コンタクトプラグおよびパッドなどの図示を省略している。図１には、エピタキシャル層６４の上面と、当該上面に形成された各種の半導体領域およびシリサイド層のみを示している。

図２の左側には、図１のＡ−Ａ線の断面図であって、ＳｉＣ（炭化ケイ素）ＭＯＳＦＥＴを含む半導体チップ６０（図１参照）の端部のターミネーション領域１Ａの構造を示している。つまり、図２の左側の断面図は、半導体チップ６０の周縁部における断面を示すものである。

また、図２の中央には、図１のＢ−Ｂ線の断面図であって、ＳｉＣ基板上に形成されたＭＯＳＦＥＴ、つまりＳｉＣＭＯＳＦＥＴを含む半導体チップ６０の中心部の素子領域１Ｂの構造を示している。つまり、図２の中央の断面図は、半導体チップ６０における活性領域の複数のＳｉＣＭＯＳＦＥＴ（以下、単にＭＯＳＦＥＴという場合がある）の断面を示すものである。

図２の右側には、図１のＣ−Ｃ線の断面図であって、ＳｉＣ（炭化ケイ素）ＭＯＳＦＥＴを含む半導体チップ６０の端部のターミネーション領域１Ｃの構造を示している。つまり、図２の右側の断面図は、半導体チップ６０の周縁部における断面を示すものである。

図２において、ターミネーション領域１Ａは、ｎ^＋型の六方晶系半導体基板である上記半導体基板（ＳｉＣ基板）のオフ方向である＜１１−２０＞に沿う断面である。ターミネーション領域１Ｃは、平面視において、上記半導体基板（ＳｉＣ基板）の＜１１−２０＞に対して直交する＜１−１００＞方向に沿う断面である。

図１に示すように、本実施の形態のＳｉＣ半導体装置は、セル構造からなる複数のＭＯＳＦＥＴが搭載された半導体チップ６０を有する。これらのＭＯＳＦＥＴを構成するゲート電極（図示しない）およびソース領域８１への電位の供給に用いられる各パッドが、図３に示されている。

図３に示すように、半導体チップ６０の上面には、外部の制御回路（図示しない）からゲート電圧が印加されるゲートパッド６１が形成されている。ゲートパッド６１は、上記ＭＯＳＦＥＴを構成するゲート電極９２（図２参照）に電気的に接続されている。また、半導体チップ６０に形成された複数のＭＯＳＦＥＴのそれぞれのソース領域は、電気的に並列に接続されており、ソースパッド６２に接続されている。つまり、１個のソースパッド６２が、複数のソース領域に電気的に接続されている。

図１に示す半導体チップ６０の中央部の素子領域（アクティブ領域）６５には、ＭＯＳＦＥＴの最小単位構造となるユニットセル７０が複数個配置されている。各ユニットセル７０のゲート電極（図示しない）には、図３に示すゲートパッド６１に印加されるゲート電圧が、ゲートパッド６１を通じて供給される。なお、図３に示すゲートパッド６１の位置並びに個数、またはソースパッド６２の形状などは、多種多様なものがあり得るが、本実施の形態の半導体装置の効果に影響を及ぼすものではない。

図１に示すように、半導体チップ６０は平面視において矩形の形状を有している。つまり、半導体チップ６０の外周は、平行な２辺と、それらの２辺に対して直交する２辺とを含む４辺で構成されている。平面視において、半導体チップ６０の中央部には素子領域６５が存在し、素子領域６５の周囲を取り囲むように周縁領域６６およびターミネーション領域６７が存在する。つまり、平面視において、半導体チップ６０を構成する半導体基板上のエピタキシャル層６４の上面の中央部から、エピタキシャル層６４の上面の端部に向かって、順に素子領域６５、周縁領域６６およびターミネーション領域６７が存在する。

なお、ターミネーション領域６７は、周縁領域６６を含む領域である。周縁領域６６は、ターミネーション領域６７に形成されたＪＴＥ（Junction Termination Extension）領域８５に電位を供給するための給電部である。

図１に示す周縁領域６６は半導体チップ６０の周縁部を構成し、平面視において矩形の環状構造を有している。つまり、周縁領域６６は、矩形の半導体チップ６０の各辺に沿って延在する枠状の構成を有している。言い換えれば、平面視における周縁領域６６のレイアウトは、互いに平行な２辺と、それらの２辺に対して直交する２辺とを含む４辺で構成されている。また、ターミネーション領域６７は半導体チップ６０の終端部であるから、周縁領域６６と同様に、矩形の半導体チップ６０の各辺に沿って延在する環状構造を有している。

周縁領域６６に囲まれた領域である素子領域６５には、ウェル領域８０、ソース領域８１および第１コンタクト領域８２からなるユニットセル７０が複数配置されている。ユニットセル７０は、ＭＯＳＦＥＴの最小単位構造である。エピタキシャル層６４の上面において、複数のユニットセル７０は互いに離間している。平面視において、それぞれのユニットセル７０内には、第１コンタクト領域８２を中心として、その周囲にソース領域８１およびウェル領域８０が順に配置されている。

つまり、平面視において、第１コンタクト領域８２の外側を囲むようにソース領域８１が形成され、さらにソース領域８１の外側を囲むようにウェル領域８０が形成されている。平面視において、第１コンタクト領域８２、ソース領域８１およびウェル領域８０はいずれも矩形の構造を有している。

第１コンタクト領域８２およびソース領域８１は互いに隣接しており、第１コンタクト領域８２およびソース領域８１の境界上を跨がるように、第１コンタクト領域８２およびソース領域８１の上面に第１シリサイド層９５が形成されている。第１シリサイド層９５は平面視において矩形構造を有し、ソース領域８１の上面の一部および第１コンタクト領域８２の上面を覆うように配置されている。半導体装置の構成を分かりやすくするため、図１では、第１シリサイド層９５が形成されている領域にハッチングを付している。

平面視において、第１コンタクト領域８２の全体は、第１シリサイド層９５の端部より内側に位置している。つまり、第１コンタクト領域８２の上面は全て、平面視において第１シリサイド層９５と重なっており、第１シリサイド層９５の面積は第１コンタクト領域８２の面積より大きい。第１シリサイド層９５の面積は例えば５μｍ^２である。

ここでは、ユニットセル７０を平面視において正四角形の構造を有するものとして示しているが、これに限らず、例えばユニットセル７０の形状は長方形または多角形などでもよい。また、図１ではユニットセル７０を５個のみ示しているが、実際には素子領域６５内において、より多数のユニットセル７０が配置されている。

また、ここでは複数のユニットセル７０を、半導体チップ６０の端部の平行する２辺に平行な第１方向に並べて配置し、そのようにして設けた列を、第１方向に直交する方向において複数配置している。さらに、第２方向において隣り合う列同士のユニットセル７０を、第１方向において半周期ずらして互い違いに配列している。しかし、これに限らず、縦横において等ピッチで複数のユニットセル７０を配置してもよい。つまり、複数のユニットセル７０はマトリクス状に配置されていてもよい。

周縁領域６６内において、エピタキシャル層６４の上面に環状の第２コンタクト領域８３が形成されており、第２コンタクト領域８３の上面の一部に、第２シリサイド層９８が形成されている。つまり、第２コンタクト領域８３の上面の他の一部は、平面視において第２シリサイド層９８と重なっていない。＜１１−２０＞方向において、第２コンタクト領域８３の両端の上面は、半導体チップ６０の端部側および中央側において第２シリサイド層９８から露出している。

半導体装置の構成を分かりやすくするため、図１では、第２シリサイド層９８が形成されている領域にハッチングを付している。ここでいう周縁領域６６は、平面視において第２コンタクト領域８３と重なる領域を指す。つまり、周縁領域６６のレイアウトは、第２コンタクト領域８３の形成領域により規定されている。

本実施の形態の半導体装置では、半導体チップ６０の外周の４辺のそれぞれに沿う周縁領域６６内において、第２コンタクト領域８３が環状に形成されている。これに対し、第２シリサイド層９８は環状構造を有しておらず、矩形の周縁領域６６の所定の延在部の直上においてのみ形成されている。

すなわち、ｎ^＋型の六方晶系半導体基板である上記半導体基板（ＳｉＣ基板）を含む半導体チップは、平面視において、＜１１−２０＞方向に沿う２辺と、＜１−１００＞方向に沿う２辺とを有する矩形の形状を有している。周縁領域６６に形成された第２コンタクト領域８３は、＜１１−２０＞方向に沿って延在する第１延在部Ｅ１および第２延在部Ｅ２と、第１延在部Ｅ１および第２延在部Ｅ２のそれぞれの端部に接続された、＜１−１００＞方向に沿って延在する第３延在部Ｅ３および第４延在部Ｅ４とを有している。すなわち、第２コンタクト領域８３は、第１延在部Ｅ１、第２延在部Ｅ２、第３延在部Ｅ３および第４延在部Ｅ４を環状に繋げた構造を有している。

第２コンタクト領域８３を構成する部分のうち、第１延在部Ｅ１および第２延在部Ｅ２は、平面視において＜１１−２０＞方向となす角が、平面視において＜１−１００＞方向となす角よりも小さい方向に延在する部分である。第３延在部Ｅ３および第４延在部Ｅ４は、平面視において＜１１−２０＞方向となす角が、平面視において＜１−１００＞方向となす角よりも大きい方向に延在する部分である。言い換えれば、第１延在部Ｅ１および第２延在部Ｅ２のそれぞれの延在方向が＜１１−２０＞方向となす角度は、第３延在部Ｅ３および第４延在部Ｅ４のそれぞれの延在方向が＜１１−２０＞方向となす角度よりも小さい。

なお、ここでいう＜１１−２０＞方向とは、図１の左側から右側に向かう方向であり、＜１１−２０＞方向において、第３延在部Ｅ３および第４延在部Ｅ４が順に配置されている。また、ここでいう＜１−１００＞方向とは、図１の下側から上側に向かう方向であり、＜１−１００＞方向において、第１延在部Ｅ１および第２延在部Ｅ２が順に配置されている。

同一方向に延在する第１延在部Ｅ１および第２延在部Ｅ２は、素子領域６５を挟んで互いに離間している。つまり、第１延在部Ｅ１および第２延在部Ｅ２は互いに平行な位置関係にある。同一方向に延在する第３延在部Ｅ３および第４延在部Ｅ４は、素子領域６５を挟んで互いに離間している。つまり、第３延在部Ｅ３および第４延在部Ｅ４は互いに平行な位置関係にある。第１延在部Ｅ１の長手方向の一方の端部は、第３延在部Ｅ３の一方の端部に接続され、第１延在部Ｅ１の他方の端部は、第４延在部Ｅ４の一方の端部に接続されており、第２延在部Ｅ２の長手方向の一方の端部は、第３延在部Ｅ３の他方の端部に接続され、第２延在部Ｅ２の他方の端部は、第４延在部Ｅ４の他方の端部に接続されている。

ここで、第２シリサイド層９８が形成されているのは、第３延在部Ｅ３および第４延在部Ｅ４のそれぞれの上面のみであって、第１延在部Ｅ１および第２延在部Ｅ２のそれぞれの上面には第２シリサイド層９８が形成されていない。すなわち、第２シリサイド層９８は、周縁領域６６において２箇所のみに形成され、第３延在部Ｅ３および第４延在部Ｅ４のそれぞれの直上において、＜１−１００＞方向に沿って延在している。

このため、平面視において、第３延在部Ｅ３または第４延在部Ｅ４の上面に形成された第２シリサイド層９８の面積は、第１延在部Ｅ１または第２延在部Ｅ２の上面に形成された第２シリサイド層９８の面積よりも大きい。このことは、仮に第１延在部Ｅ１または第２延在部Ｅ２の上面に第２シリサイド層９８が形成されていたとしても、同様である。図示はしていないが、第２シリサイド層９８が形成された領域の直上には、接続部であるコンタクトプラグ９７が形成されており、コンタクトプラグ９７は、第２シリサイド層９８を介して第２コンタクト領域８３に電気的に接続されている。

図２のターミネーション領域１Ａは、第３延在部Ｅ３を含む領域であり、第４延在部Ｅ４もターミネーション領域１Ａと同様の構造を有している。また、図２のターミネーション領域１Ｃは、第１延在部Ｅ１を含む領域であり、第２延在部Ｅ２もターミネーション領域１Ｃと同様の構造を有している。

図２に示すように、本実施の形態の半導体チップ６０（図１参照）は、ｎ^＋型の六方晶系半導体基板であるＳｉＣ基板６３を有している。ＳｉＣ基板６３上には、ＳｉＣ基板６３よりも不純物濃度が低いＳｉＣからなるｎ⁻型のドリフト層を含むエピタキシャル層６４が形成されている。ＳｉＣ基板６３およびエピタキシャル層６４は、ｎ型不純物（例えば窒素（Ｎ）またはリン（Ｐ））を含んでいる。素子領域１Ｂにおいて、エピタキシャル層６４の上面には、複数のｎチャネル型のＭＯＳＦＥＴセル構造が形成されている。

また、半導体チップ６０（図１参照）の主面の反対側の裏面側には、上記ＭＯＳＦＥＴのドレイン配線用電極９０が形成されている。具体的には、ＳｉＣ基板６３の裏面には、ｎ^＋型の半導体領域であるドレイン領域８４が形成されており、ドレイン領域８４の底面に接して、第３シリサイド層１００が形成されている。つまり、ＳｉＣ基板６３の裏面は第３シリサイド層１００に覆われている。第３シリサイド層１００の底面、つまりＳｉＣ基板６３側と逆側の面は、ドレイン配線用電極９０により覆われている。

素子領域１Ｂでは、エピタキシャル層６４の上面から所定の深さで、ｐ型の半導体領域であるウェル領域８０が複数形成されている。ウェル領域８０は、ｐ型不純物（例えばアルミニウム（Ａｌ）またはホウ素（Ｂ））が導入された半導体領域である。各ウェル領域８０内には、エピタキシャル層６４の上面から所定の深さで、ｎ^＋型の半導体領域であるソース領域８１が形成されている。ソース領域８１は、ｎ型不純物（例えば窒素（Ｎ）またはリン（Ｐ））が導入された半導体領域である。

また、各ウェル領域８０内には、エピタキシャル層６４の上面から所定の深さで、ｐ^＋型の半導体領域である第１コンタクト領域８２が形成されている。第１コンタクト領域８２はウェル領域の電位を固定するために設けられた領域であり、ソース領域８１とほぼ同様の深さを有している。第１コンタクト領域８２は、ｐ型不純物（例えばアルミニウム（Ａｌ）またはホウ素（Ｂ））が導入された半導体領域である。第１コンタクト領域８２は、隣接するソース領域８１により両側から挟まれるように配置されている。また、第１コンタクト領域８２の底部、並びにソース領域８１の底部および側面は、ウェル領域８０に覆われている。

エピタキシャル層６４の上面には、ウェル領域８０、ソース領域８１および第１コンタクト領域８２からなるユニットセル７０が複数形成されており、ユニットセル７０同士は互いに離間している。隣り合うユニットセル７０同士の間のエピタキシャル層６４上には、ゲート絶縁膜９１を介してゲート電極９２が形成されており、ゲート絶縁膜９１の端部の上面、ゲート電極９２の側壁および上面は、層間絶縁膜９３により覆われている。各ゲート電極９２を覆う層間絶縁膜９３同士の間の開口部６８において、第１コンタクト領域８２およびソース領域８１は、ゲート絶縁膜９１、ゲート電極９２および層間絶縁膜９３に覆われていない。つまり、ゲート絶縁膜９１、ゲート電極９２および層間絶縁膜９３はユニットセル７０の上面に達する開口部６８を有しており、開口部６８の底部では、第１コンタクト領域８２およびソース領域８１が露出している。

素子領域１Ｂにおける層間絶縁膜９３の開口部６８、つまりコンタクトホール内の底部で露出するソース領域８１の一部および第１コンタクト領域８２のそれぞれの表面上には、第１シリサイド層９５が形成されている。ソース領域８１の一部および第１コンタクト領域８２に接する第１シリサイド層９５上の開口部６８には、接続部であるコンタクトプラグ９４が埋め込まれている。複数の開口部６８に埋め込まれた複数のコンタクトプラグ９４のそれぞれは、層間絶縁膜９３に形成されたソース配線用電極９６と一体となっている。ソース配線用電極９６は、ソースパッド６２（図３参照）に電気的に接続されている。ここでは、後述のパッシベーション膜９９から露出するソース配線用電極９６の上面自体がソースパッド６２を構成している。

ソース領域８１の一部および第１コンタクト領域８２は、第１シリサイド層９５を介して、コンタクトプラグ９４に対しオーミック性を有するように電気的に接続されている。よって、ソース領域８１の一部および第１コンタクト領域８２は、第１シリサイド層９５、コンタクトプラグ９４、およびソース配線用電極９６を介して、ソースパッド６２に接続されている。同様に、ゲート電極９２には、図示しない領域においてコンタクトプラグが接続され、ゲート電極９２は当該コンタクトプラグおよびゲート配線用電極を介してゲートパッド６１（図３参照）に電気的に接続されている。

ターミネーション領域１Ａ、１Ｃにおいて、層間絶縁膜９３およびソース配線用電極９６はパッシベーション膜９９により覆われている。これに対し、素子領域１Ｂのソース配線用電極９６の上面はパッシベーション膜９９から露出している。素子領域１Ｂの一部の領域であって、図示していない領域において、ゲート電極９２に接続されたゲート配線用電極の上面は、パッシベーション膜９９から露出しており、ゲートパッド６１（図３参照）を構成している。

本実施の形態の半導体チップに形成されたＭＯＳＦＥＴは、少なくともゲート電極９２と、ソース領域８１と、ドレイン領域８４を有している。ＭＯＳＦＥＴを動作させる際には、ゲート電極９２に所定の電圧を印加してＭＯＳＦＥＴをオンさせることで、電位の高いドレインから電位の低いソースに電流を流す。当該ＭＯＳＦＥＴのチャネル領域は、ｐ型の半導体領域であるウェル領域８０内の上部に形成される。つまり、ＭＯＳＦＥＴを駆動させる際の電流は、ドレイン配線用電極９０から流れて、エピタキシャル層６４内であってゲート絶縁膜９１の近傍の領域を通り、エピタキシャル層６４の上面近傍のウェル領域８０内であってゲート電極９２の直下の領域を通って、ソース領域８１へ流れる。

ターミネーション領域１Ａ、１Ｃには、エピタキシャル層６４の上面から所定の深さで、ｐ^＋型の半導体領域である第２コンタクト領域８３が形成されている。また、ターミネーション領域１Ａ、１Ｃには、エピタキシャル層６４の上面から所定の深さで、ｐ型の半導体領域であるＪＴＥ領域８５が形成されている。第２コンタクト領域８３およびＪＴＥ領域８５は、ｐ型不純物（例えばアルミニウム（Ａｌ）またはホウ素（Ｂ））が導入された半導体領域である。ＪＴＥ領域８５は第２コンタクト領域８３よりも深く形成されており、第２コンタクト領域８３はＪＴＥ領域８５内に形成されている。つまり、第２コンタクト領域８３の底面および側壁は、ＪＴＥ領域８５に覆われている。

第２コンタクト領域８３はターミネーション領域の電位固定のために形成された領域であり、また、ＪＴＥ領域８５に電位を供給するための領域である。つまり、第２コンタクト領域８３を介してＪＴＥ領域８５に電位を印加することによって、逆方向電圧印加時の終端領域での電界集中を緩和し、半導体チップの耐圧を高く維持することができる。ここでは、半導体チップのターミネーション構造として、ＪＴＥ領域を形成した構造について説明するが、半導体チップの電界を緩和するためにターミネーション構造は、例えば平面視において素子領域を環状に囲むｐ型の半導体領域を複数本有するＦＬＲ（Field Limiting Ring）構造などであってもよい。

ターミネーション領域１Ａ、１Ｃのエピタキシャル層６４上には、絶縁膜８９を介して層間絶縁膜９３が形成されている。ターミネーション領域１Ａにおいて層間絶縁膜９３および絶縁膜８９は開口部６９を有しており、開口部６９の底部では、第２コンタクト領域８３の上面が層間絶縁膜９３および絶縁膜８９から露出している。これに対し、ターミネーション領域１Ｃでは、層間絶縁膜９３および絶縁膜８９は開口部を有しておらず、第２コンタクト領域８３の上面は全て層間絶縁膜９３および絶縁膜８９に覆われている。

なお、第２コンタクト領域８３の不純物濃度と、第１コンタクト領域８２の不純物濃度とが等しくない場合および等しい場合のいずれにおいても、それぞれの領域の不純物濃度は、例えば１×１０^１８ｃｍ^−３〜１×１０^２０ｃｍ^−３である。

ターミネーション領域１Ａにおいて、層間絶縁膜９３の開口部６９には接続部であるコンタクトプラグ９７が埋め込まれており、開口部６９の底面には第２シリサイド層９８が形成されている。つまり、開口部６９の底部において、第２コンタクト領域８３の上面およびＪＴＥ領域８５の上面は第２シリサイド層９８を介してコンタクトプラグ９７に接している。第２コンタクト領域８３は、第２シリサイド層９８を介してコンタクトプラグ９７に対しオーミック性を有するように電気的に接続されている。

これに対し、ターミネーション領域１Ｃの第２コンタクト領域８３の上面には第２シリサイド層９８が形成されておらず、当該第２コンタクト領域８３の直上にコンタクトプラグ９７は形成されていない。ターミネーション領域１Ｃの第２コンタクト領域８３上には、絶縁膜８９および層間絶縁膜９３を介してソース配線用電極９６が形成されている。ターミネーション領域１Ｃにおいて、ソース配線用電極９６と第２コンタクト領域８３とはオーミックに接続されていない。

コンタクトプラグ９７は層間絶縁膜９３上のソース配線用電極９６と一体となっている。また、コンタクトプラグ９４、９７およびソース配線用電極９６並びにターミネーション領域１Ｃのソース配線用電極９６は一体になっており、一の金属膜からなる。したがって、第２コンタクト領域８３は、第２シリサイド層９８、コンタクトプラグ９７およびソース配線用電極９６を介して、ソースパッド６２（図３参照）に電気的に接続されている。

本実施の形態において、第１コンタクト領域８２に電位を供給する場合には、ＭＯＳＦＥＴの内蔵ダイオード（内蔵ｐｎダイオード）のｐｎ接合にｐｎ電流が流れる。また、第２コンタクト領域８３に電位を供給する場合には、ターミネーション領域１Ａの内蔵ダイオードのｐｎ接合にｐｎ電流が流れる。ここでいうＭＯＳＦＥＴの内蔵ダイオードとは、例えばｐ^＋型の第１コンタクト領域８２に接続されているｐ型のウェル領域８０と、ｎ⁻型のエピタキシャル層６４との間のｐｎ接合部分を指す。また、ここでいうターミネーション領域１Ａの内蔵ダイオードとは、例えばｐ^＋型の第２コンタクト領域８３に接続されているｐ型のＪＴＥ領域８５と、ｎ⁻型のエピタキシャル層６４との間のｐｎ接合部分を指す。なお、本願ではエピタキシャル層６４を含む基板内のｐｎ接続に流れる電流をｐｎ電流と呼ぶ。

ターミネーション領域１Ｃのｐ^＋型の第２コンタクト領域８３に接続されているｐ型のＪＴＥ領域８５と、ｎ⁻型のエピタキシャル層６４との間のｐｎ接合部分は、ターミネーション領域１Ｃの内蔵ダイオードを構成する。しかし、ターミネーション領域１Ｃの第２コンタクト領域８３の上面には第２シリサイド層９８が形成されておらず、ソース配線用電極９６と第２コンタクト領域８３とはオーミックに接続されていないため、第１コンタクト領域８２および第２コンタクト領域８３に電位を供給するなどして素子領域のＭＯＳＦＥＴを動作させても、ターミネーション領域１Ｃの内蔵ダイオードにｐｎ電流は流れない。

＜半導体装置の製造方法＞
本実施の形態における半導体装置の製造方法について、図４〜図１３を用いて工程順に説明する。図４〜図１３は本実施の形態の半導体装置の製造工程を説明する断面図である。図４〜図１３では、図の左側に半導体装置の周縁領域であるターミネーション領域１Ａの断面を示し、図の中央にＭＯＳＦＥＴが形成される素子領域１Ｂの断面を示し、図の右側に半導体装置の周縁領域であるターミネーション領域１Ｃの断面を示す。図４〜図１３に示すターミネーション領域１Ａ、１Ｃおよび素子領域１Ｂのそれぞれの断面は、図１および図２を用いて説明した位置と同じ位置における断面である。

まず、図４に示すように、ｎ^＋型のＳｉＣ基板６３を準備する。ＳｉＣ基板６３にはｎ型の不純物が比較的高い濃度で導入されている。このｎ型不純物は例えば窒素（Ｎ）であり、このｎ型不純物の不純物濃度は例えば、１×１０^１７〜１×１０^１９ｃｍ^−３である。ＳｉＣ基板６３の主面は例えば｛０００１｝面である。

次に、ＳｉＣ基板６３の主面上に、エピタキシャル成長法によりＳｉＣのｎ⁻型の半導体層であるエピタキシャル層６４を形成する。エピタキシャル層６４には、ＳｉＣ基板６３の不純物濃度よりも低いｎ型不純物が導入されている。エピタキシャル層６４の不純物濃度は、素子の定格耐圧に依存し、例えば１×１０^１４〜１×１０^１７ｃｍ^−３である。また、エピタキシャル層６４の厚さは例えば３〜８０μｍである。具体的なエピタキシャル層６４の厚さは、例えば３０μｍである。

次に、図５に示すように、エピタキシャル層６４の上面上に、マスク１０を形成する。マスク１０はターミネーション領域１Ａ、１Ｃのそれぞれのエピタキシャル層６４の上面の一部を露出する膜である。マスク１０の厚さは、例えば０．５〜５．０μｍ程度である。マスク１０の材料には、例えばＳｉＯ_２（酸化シリコン）またはフォトレジストなどを用いる。

次に、上部にマスク１０が形成されたエピタキシャル層６４に対し、ｐ型不純物（例えばアルミニウム（Ａｌ））をイオン注入する。これにより、ターミネーション領域１Ａ、１Ｃのそれぞれのエピタキシャル層６４の上面に、ｐ型の半導体領域であるＪＴＥ領域８５を形成する。ＪＴＥ領域８５のエピタキシャル層６４の上面からの深さは、例えば０．５〜２．０μｍ程度である。また、ＪＴＥ領域８５の不純物濃度は、例えば１×１０^１６〜５×１０^１９ｃｍ^−３である。

次に、図６に示すように、マスク１０を除去した後、エピタキシャル層６４の上面上に、マスク１１を形成する。マスク１１は素子領域１Ｂのエピタキシャル層６４の上面の複数の箇所を露出する膜である。マスク１１の厚さは、例えば１．０〜５．０μｍ程度である。マスク１１の材料には、例えばＳｉＯ_２またはフォトレジストなどを用いる。

次に、上部にマスク１１が形成されたエピタキシャル層６４に対し、ｐ型不純物（例えばアルミニウム（Ａｌ））をイオン注入する。これにより、素子領域１Ｂのエピタキシャル層６４の上面に、ｐ型の半導体領域であるウェル領域８０を複数形成する。ウェル領域８０のエピタキシャル層６４の上面からの深さは、例えば０．５〜２．０μｍ程度である。また、ウェル領域８０の不純物濃度は、例えば１×１０^１６〜１×１０^１９ｃｍ^−３である。

次に、図７に示すように、マスク１１を除去した後、エピタキシャル層６４の上面上に、マスク１２を形成する。マスク１２の厚さは、例えば０．５〜２．０μｍ程度である。マスク１２の材料には、例えばＳｉＯ_２またはフォトレジストなどを用いる。

次に、上部にマスク１２が形成されたエピタキシャル層６４に対し、ｎ型不純物（例えば窒素（Ｎ））をイオン注入する。これにより、素子領域１Ｂのエピタキシャル層６４の上面に、ｎ^＋型の半導体領域であるソース領域８１を複数形成する。各ソース領域８１は、ウェル領域８０の平面視における中央部に形成する。各ソース領域８１のエピタキシャル層６４の上面からの深さは、例えば０．０５〜１．０μｍ程度である。また、ソース領域８１の不純物濃度は、例えば１×１０^１８〜１×１０^２０ｃｍ^−３である。

次に、図８に示すように、マスク１２を除去した後、エピタキシャル層６４の上面上に、マスク１３を形成する。マスク１３の厚さは、例えば０．５〜２．０μｍ程度である。マスク１３の材料には、例えばＳｉＯ_２またはフォトレジストなどを用いる。

次に、上部にマスク１３が形成されたエピタキシャル層６４に対し、ｐ型不純物（例えばアルミニウム（Ａｌ））をイオン注入する。これにより、素子領域１Ｂのエピタキシャル層６４の上面にｐ^＋型の半導体領域である第１コンタクト領域８２を複数形成し、ターミネーション領域１Ａ、１Ｃのエピタキシャル層６４の上面にｐ^＋型の半導体領域である第２コンタクト領域８３を形成する。各第１コンタクト領域８２は、各ソース領域８１の平面視における中央部に形成する。第２コンタクト領域８３は、ＪＴＥ領域８５の上面に形成する。平面視において、第２コンタクト領域８３は矩形の環状構造を有し、素子領域１Ｂを囲むように形成される。

第１コンタクト領域８２および第２コンタクト領域８３の、エピタキシャル層６４の上面からの深さは、例えば０．０５〜２．０μｍ程度である。また、第１コンタクト領域８２と第２コンタクト領域８３との不純物濃度は、例えば１×１０^１８〜１×１０^２０ｃｍ^−３である。ここで、平面視における第２コンタクト領域８３の面積は、各第１コンタクト領域８２の面積より大きい。

次に、図９に示すように、マスク１３を除去した後エピタキシャル層６４の上面上に、保護膜となるマスク１４を形成する。その後、ＳｉＣ基板６３の裏面にｎ型不純物（例えば窒素（Ｎ））をイオン注入する。これにより、ＳｉＣ基板６３の裏面にｎ^＋型の半導体領域であるドレイン領域８４を形成する。ドレイン領域８４の、ＳｉＣ基板６３の裏面からの深さは、例えば０．０５〜２．０μｍ程度である。またドレイン領域８４の不純物濃度は、１×１０^１９〜１×１０^２１ｃｍ^−３である。

次に、図示は省略するが、全てのマスクを除去し、エピタキシャル層６４の上面およびＳｉＣ基板６３裏面のそれぞれに接するように、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法を用いて炭素（Ｃ）膜を堆積する。炭素（Ｃ）膜の厚さは、例えば０．０３〜０．０５μｍ程度である。上記のようにして、炭素（Ｃ）膜によりＳｉＣエピタキシャル層６４の上面およびＳｉＣ基板６３の裏面を被覆した後、１５００度以上の温度で、２〜３分程度の熱処理を施す。これにより、ＳｉＣエピタキシャル層６４の上面と、ＳｉＣ基板６３の裏面にイオン注入した各不純物の活性化を行う。その後、上記炭素（Ｃ）膜を、例えばプラズマ処理により除去する。

次に、図１０に示すように、エピタキシャル層６４の上面上に、絶縁膜８９およびｎ型の多結晶Ｓｉ膜を順に形成した後、多結晶Ｓｉ膜上にマスク１５を形成する。絶縁膜８９および多結晶Ｓｉ膜は、例えばＣＶＤ法により形成する。マスク１５は、エピタキシャル層６４の上面において隣り合う第１コンタクト領域８２同士の間に形成する。続いて、マスク１５を用いたドライエッチング法により、多結晶Ｓｉ膜を加工することで、多結晶Ｓｉ膜からなるゲート電極９２を形成する。絶縁膜８９の厚さは、例えば０．０５〜０．１５μｍ程度である。ゲート電極９２の厚さは、例えば、０．２〜０．５μｍ程度である。

次に、図１１に示すように、マスク１５を除去した後、エピタキシャル層６４の上面上に、ゲート電極９２および絶縁膜８９を覆うように、例えばプラズマＣＶＤ法により層間絶縁膜９３を形成する。その後、マスク１６を用いて、層間絶縁膜９３および絶縁膜８９をドライエッチング法により加工することで、エピタキシャル層６４の上面を露出させる。

これにより、素子領域１Ｂにおいて、絶縁膜８９からなるゲート絶縁膜９１をゲート電極９２および層間絶縁膜９３の直下に形成する。また、上記エッチング工程により、素子領域１Ｂの層間絶縁膜９３には、ソース領域８１の一部および第１コンタクト領域８２のそれぞれの上面が露出する開口部６８が層間絶縁膜９３に形成され、ターミネーション領域１Ａの層間絶縁膜９３には、第２コンタクト領域８３の上面の一部が露出する開口部６９が形成される。ターミネーション領域１Ｃに開口部は形成されず、第２コンタクト領域８３は層間絶縁膜９３から露出しない。

以上により、ＭＯＳＦＥＴの最小単位構造であるユニットセル７０が複数形成される。複数のユニットセル７０のそれぞれは、互いに隣接するウェル領域８０、ソース領域８１および第１コンタクト領域８２と、当該ウェル領域８０の直上にゲート絶縁膜９１を介して形成されたゲート電極９２とを有している。

次に、図１２に示すように、マスク１６を除去した後、素子領域１Ｂの開口部６８の底部と、ターミネーション領域１Ａの開口部６９の底面とに、それぞれ第１シリサイド層９５と第２シリサイド層９８とを形成する。

第１シリサイド層９５と第２シリサイド層９８とを形成する際には、まず、露出しているエピタキシャル層６４を覆うように、例えばスパッタリング法により第１金属（例えばニッケル（Ｎｉ））膜を堆積する。この第１金属膜の厚さは、例えば０．０５μｍ程度である。続いて、６００〜１０００℃のシリサイド化熱処理を施すことにより、素子領域１Ｂの開口部６８の底面とターミネーション領域１Ａの開口部６９の底面において、第１金属膜とエピタキシャル層６４とを反応させて、例えばニッケルシリサイド（ＮｉＳｉ）からなる第１シリサイド層９５および第２シリサイド層９８をそれぞれ形成する。

ここで、ターミネーション領域１Ｃの第２コンタクト領域８３の上面は露出していないため、当該第２コンタクト領域８３の上面には第２シリサイド層９８は形成されない。

次に、図１３に示すように、第１シリサイド層９５に達する開口部６８、第２シリサイド層９８に達する開口部６９、およびゲート電極９２に達する開口部（図示しない）のそれぞれの内部を埋め込むように、層間絶縁膜９３上に、第２金属（例えばチタン（Ｔｉ））膜、窒化チタン（ＴｉＮ）膜およびアルミニウム（Ａｌ）膜を順に積層する。アルミニウム（Ａｌ）膜の厚さは、例えば１．０μｍ以上が好ましい。続いて、上記の第２金属膜、窒化チタン膜およびアルミニウム膜からなる積層膜を加工することにより、当該積層膜からなるコンタクトプラグ９４、９７、ソース配線用電極９６およびゲート配線用電極（図示しない）を形成する。

ソース配線用電極９６またはゲート配線用電極は層間絶縁膜９３上の上記積層膜からなり、コンタクトプラグ９４は開口部６８内の上記積層膜からなり、コンタクトプラグ９７は開口部６９内の上記積層膜からなる。ソース配線用電極９６は第１シリサイド層９５および第２シリサイド層９８を介して第１コンタクト領域８２および第２コンタクト領域８３に対してオーミック性を有するように電気的に接続されている。また、図示しないゲート配線用電極は、ゲート電極９２と電気的に接続されている。

次に、ＳｉＯ_２膜またはポリイミド膜からなる絶縁膜をゲート配線用電極およびソース配線用電極９６を覆うように成膜し、当該絶縁膜を加工してパッシベーション膜９９を形成する。ここでは、パッシベーション膜９９はターミネーション領域１Ａ、１Ｃを覆い、素子領域１Ｂにおいて開口している。

次に、ＳｉＣ基板６３の裏面に、例えばスパッタリング法により第３金属膜を成膜し、レーザーシリサイド化熱処理を施すことにより、第３金属膜とＳｉＣ基板６３とを反応させて、第３シリサイド層１００を形成する。第３シリサイド層１００は、ドレイン領域８４の下面と接している。第３金属膜の厚さは、例えば０．１μｍ程度である。続いて、第３シリサイド層１００の底面を覆うように、ドレイン配線用電極９０を形成する。ドレイン配線用電極９０は、第３シリサイド層１００側から順にチタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜を積層して形成した０．５〜１μｍの積層膜により構成される。

その後、ＳｉＣ基板６３をダイシング工程により切削することで個片化し、これにより複数の半導体チップを得る。以上により、図１、図２および図３に示すＳｉＣＭＯＳＦＥＴを含む本実施の形態の半導体チップ６０が完成する。

＜本実施の形態の効果＞
次に、本実施の形態１による半導体装置の効果について、図２０〜図２３を用いて説明する。

図２０はエピタキシャル層に生じる各種の欠陥を示す断面図である。図２０には半導体基板およびその上のエピタキシャル層の断面を示している。図２０では、基板などに生じる欠陥の構成を分かりやすくするため、ハッチングを省略している。

図２１は、半導体基板上のエピタキシャル層に生じるショックレー型積層欠陥について説明するための、半導体基板上のエピタキシャル層の概略図である。図２１の右側には、エピタキシャル層内に生じるショックレー型積層欠陥の平面図を示している。図２１の左側にはＳｉＣ半導体基板（ウェハ）の概略の斜視図を示し、その中央部に半導体基板の一部の長方形の部分を示している。図２１の左側に示す楕円はエピタキシャル層であり、その下の半導体基板の図示は省略している。図２２および図２３は、比較例として示す半導体装置の平面図である。

素子製造に使用される４Ｈ−ＳｉＣの結晶中に存在する線欠陥には、積層欠陥成長の核となる基底面転位（Basal Plane Dislocation：ＢＰＤ）があり、その他に、貫通らせん転位（ＴＳＤ：Threading Screw Dislocation）および貫通刃状転位（ＴＥＤ：Threading Edge Dislocation）がある。ここで、基板に含まれる線欠陥のエピタキシャル成長における伝播の様子を図２０に示す。図２０では、ＢＰＤを実線で示し、ＴＳＤを破線で示し、ＴＥＤを点線で示している。また、図２０には、エピタキシャル層６４の上面に形成したｐ^＋型半導体領域８８を示している。

ＢＰＤには２つの種類がある。すなわち、基板内に元々存在しているＢＰＤと、半導体装置の製造工程（ｐ型不純物注入工程）により作り出されるＢＰＤとがある。基板内に元々存在しているＢＰＤは、図２０に実線で示すように、ＳｉＣ基板６３に多数存在し、エピタキシャル成長中にその殆どがＴＥＤに変換されてエピタキシャル層６４に伝播する。なお、一部のＢＰＤは、エピタキシャル層６４内へ伝搬し得る。

これは、ＳｉＣ半導体基板上にエピタキシャル層を形成する半導体装置において、ＳｉＣのエピタキシャル成長の方法として、結晶軸を｛０００１｝基底面から＜１１−２０＞方向に数度（例えば４度または８度など）傾けた面上でステップフロー成長を用いるためである。したがって、ＳｉＣの結晶中に存在し、積層欠陥成長の核となるＢＰＤは、エピタキシャル成長したエピタキシャル層（ドリフト層）中において、ＳｉＣ基板６３の主面から数度傾いた斜め方向に伝播する。

ＴＥＤおよびＴＳＤは、ＳｉＣ基板６３の主面に対して垂直な方向に伝搬する転位であり、半導体装置の素子抵抗および順方向電圧の増大の原因となることが殆ど無い。また、ＴＥＤおよびＴＳＤは、積層欠陥への拡張性がない転位である。したがって、ＴＥＤおよびＴＳＤはＢＰＤに比べ、半導体装置の特性に対し悪影響を殆ど与えない。

２種類のＢＰＤのうち、半導体装置の製造工程（ｐ型不純物注入工程）により作り出されるＢＰＤは、例えば以下のような場合に発生する。すなわち、図２０に示すように、エピタキシャル層６４の上面に対してｐ型不純物を打ち込み、例えば１×１０^２０ｃｍ^−３程度の高い不純物濃度を有するｐ^＋型半導体領域８８をエピタキシャル層６４の上面に形成した場合に、当該注入工程に起因して、ｐ^＋型半導体領域８８の端部にＢＰＤが発生する。ＢＰＤは、ｐ型不純物が打ち込まれた領域であるｐ^＋型半導体領域８８と、ｐ型不純物が打ち込まれていないエピタキシャル層６４との界面近傍に形成される。

当該ＢＰＤの発生は、基板表面にｐ型不純物を打ち込んだ場合であって、かつ、当該不純物の濃度が高い場合に起こりやすい。これに対し、打ち込むｐ型不純物の濃度が例えば１×１０^１８ｃｍ^−３未満の場合は、ＢＰＤが発生しにくい。また、ＢＰＤは、ｐ型不純物を打ち込む領域の面積が大きい場合に発生しやすい。したがって、例えば半導体チップのターミネーション領域に、給電のためのコンタクト領域として高濃度かつ大面積のｐ^＋型半導体領域８８を形成した場合、ＢＰＤが発生しやすくなる。

次に、図２１を用いて、半導体装置の製造工程（ｐ型不純物注入工程）により作り出されるＢＰＤおよびエピタキシャル層６４内で成長する積層欠陥の形状について説明する。図２１に示すように、ｐ^＋型半導体領域８８とエピタキシャル層６４との界面近傍に形成されたＢＰＤは、エピタキシャル層表面側の頂点Ｎ１を基点として発生し、Ｓｉコアを有するショックレー型部分転位ＳＩＴと、Ｃコアを有するショックレー型部分転位ＣＴとの２本に別れる。つまり、Ｓｉコアを有するショックレー型部分転位ＳＩＴ、および、Ｃコアを有するショックレー型部分転位ＣＴは、いずれもＢＰＤである。

ここで、エピタキシャル層６４内のｐｎ接合への通電によって注入された電子と正孔とがＢＰＤにおいて再結合すると、放出されたエネルギーにより、Ｓｉコアを有するショックレー型部分転位ＳＩＴが、ショックレー型積層欠陥を広げる方向に動く。上記の２本のショックレー型部分転位に挟まれた箇所に、ショックレー型積層欠陥と呼ばれる面欠陥が発生する。

図２１に示すように、ショックレー型積層欠陥ＳＤは、エピタキシャル層６４の上面からドリフト層を突き抜けて、エピタキシャル層６４の底面、つまりエピタキシャル層６４のＳｉＣ基板側の面にまで達する。ここでは図を分かりやすくするため、面欠陥であるショックレー型積層欠陥ＳＤにハッチングを付している。

図２１の右側の平面図に示すように、平面視において、Ｓｉコアを有するショックレー型部分転位ＳＩＴと、Ｃコアを有するショックレー型部分転位ＣＴとなす角は１２０度である。ショックレー型積層欠陥ＳＤは、図２１の右側の平面図に示す実線の二等辺三角形の形状で形成される。ここでは、ＢＰＤの基点が頂点Ｎ１である場合について説明したが、頂点Ｎ２も積層欠陥発生の基点となり得る。

ターミネーション領域に内蔵ダイオードが形成されている場合、当該内蔵ダイオードに順方向電流（ｐｎ電流）を流すと、例えばｐ^＋型半導体領域８８（図２０参照）の端部の頂点Ｎ１またはＮ２を基点として生じたＢＰＤにおいてホールが再結合し、その再結合エネルギーにより基板内の結晶にずれが生じる。この結晶のずれにより、基板内にショックレー型積層欠陥ＳＤが発生する。

このようにしてエピタキシャル層６４の上面に生じたＢＰＤおよびショックレー型積層欠陥ＳＤは、ｐｎ電流を流し続けることで、エピタキシャル層６４の上面から基板側に向かって斜め方向に成長する。エピタキシャル層６４の上面に対し、ＢＰＤおよびショックレー型積層欠陥ＳＤが延びる角度、つまりオフ角度θ（図２０参照）は、例えば４度または８度などである。ＢＰＤおよびショックレー型積層欠陥ＳＤは、それらの一部である頂点Ｎ３が基板の主面に達するまで成長し続ける。

図２２に、比較例として、ショックレー型積層欠陥ＳＤが成長する様子を平面図で示す。ここでは、半導体チップ６０の周縁領域６６に沿って環状の第２シリサイド層９８ａが形成されている。図２２では、半導体チップ６０のターミネーション領域６７に形成された第２コンタクト領域８３にＢＰＤの核（基点である頂点Ｎ１）が形成された場合において、当該核からＢＰＤおよびショックレー型積層欠陥ＳＤが成長する様子を三段階に分けて図の左から順に示している。

図２２に示すように、第２コンタクト領域８３の端部である頂点Ｎ１にＢＰＤが生じた状態で、第２コンタクト領域８３にｐｎ電流を流すと、頂点Ｎ１からＢＰＤおよびショックレー型積層欠陥ＳＤが徐々に大きくなる。これにより、エピタキシャル層６４内では、エピタキシャル層６４の上面に生じたＢＰＤがエピタキシャル層６４の底面に向かって斜め方向に直線状に伝搬すると共に、ショックレー型積層欠陥ＳＤがエピタキシャル層６４の底面に向かって斜め方向に拡がる。

図２３に、比較例として、半導体チップ６０の周縁領域６６に沿って環状の第２シリサイド層９８ａが形成されている場合に、エピタキシャル層６４内に形成されるショックレー型の積層欠陥ＳＤ１〜ＳＤ４の例を示す。図２３に示す比較例の半導体装置では、矩形の環状構造を有する第２コンタクト領域８３の直上に、矩形の環状構造を有する第２シリサイド層９８ａが形成されている。つまり、第２コンタクト領域８３を構成する第１延在部Ｅ１、第２延在部Ｅ２、第３延在部Ｅ３および第４延在部Ｅ４のそれぞれの上面に第２シリサイド層９８ａが形成されている。

ここでは、第２コンタクト領域８３の形成時に第２コンタクト領域８３の端部にＢＰＤが形成され、その後、第２シリサイド層９８ａを介して第２コンタクト領域８３に電位を供給してエピタキシャル層６４内にｐｎ電流を流したことにより、積層欠陥ＳＤ１〜ＳＤ４が成長している。積層欠陥ＳＤ１は、第２コンタクト領域８３の第１延在部Ｅ１を基点として成長した欠陥である。同様に、積層欠陥ＳＤ２、ＳＤ３およびＳＤ４は、第２コンタクト領域８３の第２延在部Ｅ２、第３延在部Ｅ３および第４延在部Ｅ４のそれぞれを基点として成長した欠陥である。

平面視において、いずれの積層欠陥ＳＤ１〜ＳＤ４も、基点よりも＜１１−２０＞方向の逆側の方向、つまり、＜−１−１２０＞方向に向かって成長する。したがって、＜−１−１２０＞方向において素子領域６５よりも半導体チップ６０の端部側に位置する第３延在部Ｅ３から成長した積層欠陥ＳＤ３は、平面視において素子領域６５と重ならない。

また、＜１１−２０＞方向において素子領域６５よりも半導体チップ６０の端部側に位置する第４延在部Ｅ４から成長した積層欠陥ＳＤ４の一部は、平面視において素子領域６５と重なる。ここで、例えば、上記オフ角度θ（図２０参照）が４度であって、エピタキシャル層６４の膜厚が３０μｍである場合、＜１１−２０＞方向におけるショックレー型積層欠陥の最大幅Ｌ１（図２２参照）は、４３０μｍとなる。４３０μｍは半導体チップの幅に対して極小さい大きさであるため、平面視において積層欠陥ＳＤ４と素子領域６５と重なる面積は非常に小さい。

また、上記オフ角度θが４度であって、エピタキシャル層６４の膜厚が３０μｍである場合、＜１−１００＞方向におけるショックレー型積層欠陥の最大幅Ｌ２（図２２参照）は、１４８６μｍとなる。このため、第１延在部Ｅ１または第２延在部Ｅ２に生じたＢＰＤを基点として形成される積層欠陥ＳＤ１、ＳＤ２は、それぞれ平面視において素子領域６５と大きく重なって形成される。このような積層欠陥ＳＤ１、ＳＤ２を有する比較例の半導体装置では以下のような問題が生じる。

ＳｉＣパワー素子は、電流がドリフト層表面から裏面に向けて流れる縦型素子であるため、電流経路は｛０００１｝基底面に対してほぼ垂直となる。図２１に示すショックレー型積層欠陥ＳＤは、＜０００１＞方向に対して量子井戸的に振る舞い、電子トラップとして働く。そのため、ショックレー型積層欠陥ＳＤは正常な領域よりも高抵抗となる。よって、電流はショックレー型積層欠陥ＳＤを避けて流れるため、電流が流れる面積が小さくなることで電流密度が増加し、通電時間の経過と共に素子抵抗（基板抵抗）および順方向電圧（オン電圧）が増大する。

すなわち、製造工程において基板上面に生じたＢＰＤにｐｎ電流を流すことで、通電時間と共に積層欠陥が拡大する。この場合、ｐｎ電流を流すと、基板中を流れるキャリアが当該積層欠陥において捕獲されるため、素子抵抗が増加する。すなわち、ターミネーション領域に発生したＢＰＤに起因して生じる積層欠陥ＳＤ１、ＳＤ２（図２３参照）は、半導体チップの中央部に達して拡がるため、素子領域のＭＯＳＦＥＴの素子抵抗が増大する。つまり、通電時間の経過と共に、ＭＯＳＦＥＴにおいても、ソース・ドレイン間の抵抗、および内蔵ダイオードの抵抗が増大する問題が生じる。

しかし、高耐圧用のｐｎダイオードまたはＩＧＢＴなどでは、導通損失低減のためにｐｎ接合に通電する必要がある。また、トランジスタとダイオードをＳｉＣ化したオールＳｉＣパワーモジュールにおいて、装置の小型化および軽量化などを目的としてダイオードレス化を行う際には、ＭＯＳＦＥＴの内蔵ダイオードのｐｎ接合を通電させる必要があるため、ＳｉＣ素子の素子抵抗増大が問題となる。

なお、ここでいうダイオードレス化とは、例えばインバータ内においてトランジスタに逆並列に接続するダイオード（例えばショットキーバリアダイオード）の役割を内蔵ダイオードに担わせることを指す。これにより、ダイオードを、当該トランジスタを含むチップに混載する必要がなくなり、また、当該トランジスタを含むチップとは別にダイオードを搭載したチップを用意する必要がなくなるため、装置の小型化および軽量化が可能となる。

素子抵抗が増大すれば、半導体装置に所定の値の電流を流そうとした場合に必要となる電圧が大きくなる。つまり、素子抵抗の増大は、半導体装置の省電力化を妨げることに繋がる。また、上記の素子抵抗（基板抵抗）の増大は、ＳｉＣ半導体基板内のｐｎ接合に大きな電流を流す程顕著となるため、素子抵抗は半導体装置の通電時間の経過と共に増大する。すなわち、通電劣化が起こる。したがって、半導体装置の特性を長期に亘って維持することができない問題が生じる。

これに対し、本実施の形態では、図１に示すように、第２シリサイド層９８を形成する領域を、第３延在部Ｅ３の上面および第４延在部Ｅ４の上面に限っている。これにより、半導体装置の製造工程において第２コンタクト領域８３の端部にＢＰＤが形成されたとしても、周縁領域６６において第２コンタクト領域８３に電流が流れるのは第３延在部Ｅ３および第４延在部Ｅ４のみとなるため、第１延在部Ｅ１および第２延在部Ｅ２を基点として、積層欠陥ＳＤ１、ＳＤ２（図２３参照）が形成されることを防ぐことができる。

すなわち、第２コンタクト領域８３に対してコンタクトプラグ９７（図２参照）がオーミックに接続されているのは第３延在部Ｅ３および第４延在部Ｅ４のみであり、コンタクトプラグ９７を介して第２コンタクト領域８３にｐｎ電流を流しても、第１延在部Ｅ１および第２延在部Ｅ２には電流が殆ど流れない。したがって、素子領域６５に向かって大きく成長する積層欠陥ＳＤ１、ＳＤ２（図２３参照）が形成されることを防ぐことができるため、ＭＯＳＦＥＴの素子抵抗が増大することを防ぐことができる。

なお、第３延在部Ｅ３に通電することで生じる積層欠陥ＳＤ３（図２３参照）は素子領域６５に重ならないため、素子抵抗の増大の原因とならない。また、第４延在部Ｅ４に通電することで生じる積層欠陥ＳＤ４（図２３参照）が素子領域６５と重なる領域は小さいため、本実施の形態の半導体装置では、素子抵抗の増大を無視できる程度に抑えることができる。

＜変形例＞
以下に、図１４を用いて本実施の形態の半導体装置の変形例について説明する。図１４は、本実施の形態の半導体装置の変形例である半導体チップの平面図である。

図１４に示すように、平面視において、第２コンタクト領域８３、ＪＴＥ領域８５、周縁領域６６、ターミネーション領域６７は、円形の環状構造を有している。ここで、第２シリサイド層９８も、当該円形の環状構造に沿って形成されている。ただし、第２シリサイド層９８は、＜１−１００＞方向となす角が小さい方向に延在する第３延在部Ｅ３および第４延在部Ｅ４のそれぞれの直上にのみ形成されており、＜１１−２０＞方向となす角が小さい方向に延在する第１延在部Ｅ１および第２延在部Ｅ２のそれぞれの直上には形成されていない。図示はしていないが、第２コンタクト領域８３に第２シリサイド層９８を介して電気的に接続されたコンタクトプラグ９７も、平面視において第２シリサイド層９８と同じレイアウトを有している。

その他の構造は、図１〜図３を用いて説明した半導体チップと同様である。本変形例のような平面レイアウトであっても、図１〜図３を用いて説明した半導体装置と同様の効果を得ることができる。

（実施の形態２）
本実施の形態２では、図１５に示すように、矩形の第２コンタクト領域８３の第３延在部Ｅ３の上面のみに第２シリサイド層９８を形成することについて説明する。図１５は、本実施の形態の半導体装置である半導体チップの平面図である。

図１５に示すように、前記実施の形態と同じく、第２コンタクト領域８３の第１延在部Ｅ１および第２延在部Ｅ２の上面に第２シリサイド層９８は形成されていない。これにより、前記実施の形態１と同様の効果を得ることができる。

加えて、本実施の形態では、第４延在部Ｅ４の上面に第２シリサイド層９８を形成していない。つまり、第２コンタクト領域８３を構成する４つの延在部のうち、＜１１−２０＞方向に順に並ぶ第３延在部Ｅ３および第４延在部Ｅ４を有する半導体チップ６０において、第３延在部Ｅ３の上面には第２シリサイド層９８およびコンタクトプラグ９７（図２参照）を形成し、第４延在部Ｅ４の上面には第２シリサイド層９８およびコンタクトプラグ９７を形成していない。したがって、第４延在部Ｅ４を含むターミネーション領域６７の断面図は、図２に示すターミネーション領域１Ｃと同様の構造を有している。

これにより、図２３に示す第４延在部Ｅ４に形成されるＢＰＤを基点として成長する積層欠陥ＳＤ４が発生をすることを防ぐことができる。すなわち、図１５の素子領域６５に重なり得る積層欠陥が発生することを防ぐことができる。これにより、前記実施の形態１において説明した半導体装置よりも、積層欠陥の発生防止による素子抵抗の増大を効果的に防ぐことができる。

このような構造は、図１４を用いて説明した上記変形例のように、ターミネーション領域６７などが円形である場合にも適用することができる。また、図１５の第１延在部Ｅ１、第２延在部Ｅ２および第３延在部Ｅ３のそれぞれの上面に第２シリサイド層９８を形成せず、第４延在部Ｅ４の上面のみにシリサイド層を形成しても、図２２および図２３を用いて説明した比較例に比べ、積層欠陥の発生を抑えることができる。

（実施の形態３）
本実施の形態３では、前記実施の形態１のＳｉＣパワー素子を備えた電力変換装置について説明する。図１６は、本実施の形態の電力変換装置（インバータ）の回路図である。図１６に示すように、本実施の形態のインバータは、パワーモジュール４０２内に、スイッチング素子であるＳｉＣパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）４０４を複数有する。各単相において、端子４０５〜４０９を介して、電源電圧Ｖｃｃと負荷（例えばモータ）４０１の入力電位との間に、ＳｉＣパワーＭＩＳＦＥＴ４０４が接続されており、当該ＳｉＣパワーＭＩＳＦＥＴ４０４が上アームを構成する。また、負荷４０１の入力電位と接地電位ＧＮＤとの間にもＳｉＣパワーＭＩＳＦＥＴ４０４が接続されており、当該ＳｉＣパワーＭＩＳＦＥＴ４０４が下アームを構成する。つまり、負荷４０１では各単相に２つのＳｉＣパワーＭＩＳＦＥＴ４０４が設けられており、３相で６つのスイッチング素子（ＳｉＣパワーＭＩＳＦＥＴ４０４）が設けられている。

電源電圧Ｖｃｃは、端子４０５を介して、各単層のＳｉＣパワーＭＩＳＦＥＴ４０４のドレイン電極に接続されており、接地電位ＧＮＤは、端子４０９を介して、各単層のＳｉＣパワーＭＩＳＦＥＴ４０４のソース電極に接続されている。また、負荷４０１は、端子４０６〜４０８のそれぞれを介して、各単層の上アームの各単層のＳｉＣパワーＭＩＳＦＥＴ４０４のソース電極に接続され、端子４０６〜４０８のそれぞれを介して、各単層の下アームの各単層のＳｉＣパワーＭＩＳＦＥＴ４０４のドレイン電極に接続されている。

また、個々のＳｉＣパワーＭＩＳＦＥＴ４０４のゲート電極には、端子４１０、４１１を介して、制御回路４０３が接続されており、この制御回路４０３によってＳｉＣパワーＭＩＳＦＥＴ４０４が制御されている。したがって、本実施の形態のインバータは、制御回路４０３でパワーモジュール４０２を構成するＳｉＣパワーＭＩＳＦＥＴ４０４を流れる電流を制御することにより、負荷４０１を駆動することができる。

ＳｉＣパワーＭＩＳＦＥＴ４０４には、前記実施の形態１において説明した半導体チップ６０（図１参照）に形成されたＭＯＳＦＥＴを用いている。図１６に示すように、ＳｉＣパワーＭＩＳＦＥＴ４０４内には、上記ＭＯＳＦＥＴに含まれる内蔵ｐｎダイオードが形成されている。内蔵ｐｎダイオードとは、例えば図２に示すｐ^＋型の第１コンタクト領域８２に接続しているｐ型のウェル領域８０と、ｎ⁻型のエピタキシャル層６４との間のｐｎ接合部分、または、ｐ^＋型の第２コンタクト領域８３に接続しているｐ型のＪＴＥ領域８５と、ｎ⁻型のエピタキシャル層６４との間のｐｎ接合部分を指す。

すなわち、内蔵ｐｎダイオードのアノードはＭＯＳＦＥＴのソース電極に接続されており、カソードはＭＯＳＦＥＴのドレイン電極に接続されている。よって、図１６に示す各単層において、内蔵ｐｎダイオードは、当該ＭＯＳＦＥＴに対し、逆並列に接続されている。このときの内蔵ｐｎダイオードの機能について以下に説明する。

内蔵ｐｎダイオードは、負荷４０１がインダクタンスを含まない純抵抗である場合、還流するエネルギーがないため不要である。しかし、負荷４０１にモータ（電動機）のようなインダクタンスを含む回路が接続されている場合、ＯＮしているスイッチング素子であるＭＯＳＦＥＴとは逆方向に負荷電流が流れるモードがある。このとき、ＭＯＳＦＥＴ単体では、この逆方向に流れる負荷電流を流し得る機能を持たないので、ＭＯＳＦＥＴに逆並列に内蔵ｐｎダイオードを接続する必要がある。

すなわち、パワーモジュール４０２において、例えばモータのように負荷４０１にインダクタンスを含む場合、ＭＯＳＦＥＴをＯＦＦしたとき、インダクタンスに蓄えられたエネルギーを必ず放出しなければならない。しかし、ＭＯＳＦＥＴ単体では、インダクタンスに蓄えられたエネルギーを開放するための逆方向電流を流すことができない。そこで、このインダクタンスに蓄えられた電気エネルギーを還流するため、ＭＯＳＦＥＴに逆方向に内蔵ｐｎダイオードを接続する。つまり、内蔵ｐｎダイオードは、インダクタンスに蓄えられた電気エネルギーを開放するために逆方向電流を流すという機能を有している。

ＭＯＳＦＥＴおよびダイオードによりパワーモジュール４０２を構成する場合に、ＭＯＳＦＥＴが設けられた半導体チップに、ダイオードが設けられた半導体チップを接続することが考えられる。しかしこの場合、ＭＯＳＦＥＴを含む半導体チップの他に、ダイオードを含む半導体チップを設ける必要があるため、パワーモジュール４０２およびインバータが大型化する問題がある。ダイオードを含む半導体チップを別に用意するのではなく、ＭＯＳＦＥＴに接続するショットキーバリアダイオードなどを、当該ＭＯＳＦＥＴが形成された半導体チップに混載する場合にも、パワーモジュール４０２およびインバータが大型化する問題が生じる。また、ダイオードレス化を行わずに上記のようにダイオードを用意することは、半導体装置の製造コストの増大の原因となる。

これに対し本実施の形態では、パワーモジュール４０２において、ＭＯＳＦＥＴおよび内蔵ｐｎダイオードに、前記実施の形態１にて示した半導体装置である半導体チップを用いている。つまり、図２に示すＭＯＳＦＥＴおよびこれに逆並列に接続された内蔵ｐｎダイオードは、１個の半導体チップに設けられている。ＢＰＤを含む半導体チップでは内蔵ｐｎダイオードにｐｎ電流を流すと通電劣化が起こる問題があるが、前記実施の形態１において説明した半導体装置は、内蔵ダイオードおよび周縁領域にｐｎ電流を流した場合に、抵抗値の増大を抑えることができるものである。

このように、前記実施の形態１の半導体装置をＭＯＳＦＥＴに用いるパワーモジュール４０２およびインバータでは、ＭＯＳＦＥＴの内蔵ｐｎダイオードのｐｎ接合を通電させ使用することが可能であるため、当該内蔵ダイオードを還流ダイオードとして用いることができる。これにより、余計なダイオード素子を取り除くことができる。つまり、前記実施の形態１において説明した半導体装置である半導体チップを構成するＭＯＳＦＥＴの内蔵ダイオードを、図１６に示す内蔵ｐｎダイオードとして用いることができるため、ＭＯＳＦＥＴを含む当該半導体チップに他のダイオードを接続する必要がなくなる。これにより、パワーモジュール４０２を含むインバータからなる電力変換装置について、通電劣化による高抵抗化を防ぎつつ、小型化、軽量化および低コスト化を実現することができる。

また、電力変換装置は、３相モータシステムに用いることができる。図１６に示した負荷４０１は３相モータであり、インバータに、前記実施の形態１にて示した半導体装置を備えた電力変換装置を用いることにより、３相モータシステムを小型化することができる。

（実施の形態４）
前記実施の形態３で説明した３相モータシステムは、ハイブリット自動車、電気自動車、燃料電池自動車などの自動車に用いることができる。本実施の形態では、３相モータシステムを搭載した自動車を、図１７および図１８を用いて説明する。図１７は、本実施の形態の電気自動車の構成を示す概略図である。図１８は、本実施の形態の昇圧コンバータの回路図である。

図１７に示すように、本実施の形態の電気自動車は、駆動輪（車輪）５０１ａおよび駆動輪（車輪）５０１ｂが接続された駆動軸５０２に動力を入出力可能とする３相モータ５０３と、３相モータ５０３を駆動するためのインバータ５０４と、バッテリ５０５とを備える。さらに、本実施の形態の電気自動車は、昇圧コンバータ５０８と、リレー５０９と、電子制御ユニット５１０とを備え、昇圧コンバータ５０８は、インバータ５０４が接続された電力ライン５０６と、バッテリ５０５が接続された電力ライン５０７とに接続されている。３相モータ５０３は、永久磁石が埋め込まれたロータと、３相コイルが巻回されたステータとを備えた同期発電電動機である。インバータ５０４には、前記実施の形態３において説明したインバータを用いる。

昇圧コンバータ５０８は図１８に示すように、インバータ５１３に、リアクトル５１１および平滑用コンデンサ５１２が接続された構成からなる。インバータ５１３は、例えば、前記実施の形態３で説明したインバータと同様であり、インバータ内の素子構成も同じである。ここでも、前記実施の形態３と同様にスイッチング素子をＳｉＣパワーＭＩＳＦＥＴ５１４とし、同期整流駆動させる。本実施の形態の電気自動車では、電力変換装置であるインバータ５０４および電力変換装置である昇圧コンバータ５０８を用いて出力を３相モータ５０３に供給することで、３相モータ５０３により駆動輪（車輪）５０１ａ、５０１ｂを駆動する。

図１７の電子制御ユニット５１０は、マイクロプロセッサと、記憶装置と、入出力ポートとを備えており、３相モータ５０３のロータ位置を検出するセンサからの信号、またはバッテリ５０５の充放電値などを受信する。電子制御ユニット５１０は、インバータ５０４、昇圧コンバータ５０８、およびリレー５０９を制御するための信号を出力する。

本実施の形態によれば、電力変換装置であるインバータ５０４および昇圧コンバータ５０８に、前記実施の形態３の電力変換装置を用いることができる。また、３相モータ５０３、およびインバータ５０４などからなる３相モータシステムに、前記実施の形態３の３相モータシステムを用いることができる。これにより、電気自動車のインバータ５０４および昇圧コンバータ５０８の通電劣化を防ぎつつ、電気自動車に占める駆動系の容積を低減することにより電気自動車の小型化、軽量化および低コスト化を実現することができる。

なお、本実施の形態では、電気自動車について説明したが、エンジンも併用するハイブリット自動車、バッテリ５０５が燃料電池スタックとなった燃料電池自動車にも同様に上述の３相モータシステムを適用することができる。

（実施の形態５）
前記実施の形態３の３相モータシステムは、鉄道車両に用いることができる。本実施の形態では、３相モータシステムを用いた鉄道車両を図１９を用いて説明する。図１９は、本実施の形態の鉄道車両のコンバータおよびインバータを含む回路図である。

図１９に示すように、鉄道車両には架線ＯＷからパンタグラフＰＧを介して、例えば２５ｋＶの電力が供給される。トランス６０９を介して電圧が１．５ｋＶまで降圧され、コンバータ６０７で交流から直流に変換される。さらに、キャパシタ６０８を介してインバータ６０２で直流から交流に変換されて、負荷６０１である３相モータが駆動される。本実施の形態では、前記実施の形態３のようにスイッチング素子をＳｉＣパワーＭＩＳＦＥＴ６０４として同期整流駆動させる。なお、図１９では、前記実施の形態３で説明した制御回路の図示を省略している。また、架線ＯＷは、パンタグラフＰＧ、トランス６０９、車輪ＷＨを介して、線路ＲＴに電気的に接続されている。

本実施の形態によれば、コンバータ６０７に、前記実施の形態３の電力変換装置を用いることができる。つまり、電力変換装置から負荷６０１に電力を供給することで、鉄道車両の車輪ＷＨを駆動することができる。また、負荷６０１、インバータ６０２、および制御回路からなる３相モータシステムに、前記実施の形態３の３相モータシステムを用いることができる。これにより、鉄道車両のインバータ６０２、コンバータ６０７の通電劣化を防ぎつつ、鉄道車両の小型化、軽量化および低コスト化を実現することができる。

以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

６４ エピタキシャル層
６５ 素子領域（アクティブ領域）
６７ ターミネーション領域
８３ 第２コンタクト領域
８５ ＪＴＥ領域
９８ 第２シリサイド層
Ｅ１ 第１延在部
Ｅ２ 第２延在部
Ｅ３ 第３延在部
Ｅ４ 第４延在部

Claims (11)

1. 炭化ケイ素を含む六方晶系半導体基板であるｎ型の基板と、
   前記基板上に形成されたｎ型のドリフト層を含む半導体層と、
   素子領域を囲むターミネーション領域において、前記半導体層の上面に形成されたｐ型の第１半導体領域と、
   前記第１半導体領域の上面に形成されたシリサイド層と、
   前記シリサイド層を介して前記第１半導体領域に接続されたコンタクトプラグと、
   を有し、
   平面視において、前記第１半導体領域は、第１方向に延在する第１延在部、第２方向に延在する第２延在部、第３方向に延在する第３延在部および第４方向に延在する第４延在部を繋げた環状構造を有し、
   前記第１方向および前記第２方向が前記基板の＜１１−２０＞方向となす角度は、前記第３方向および前記第４方向が前記基板の＜１１−２０＞方向となす角度よりも小さく、
   平面視において、前記第３延在部の上面に形成された前記シリサイド層の面積は、前記第１延在部の上面および前記第２延在部の上面に形成された前記シリサイド層の面積より大きい、半導体装置。
2. 請求項１記載の半導体装置において、
   前記基板の＜１１−２０＞方向に向かって、前記第３延在部、前記素子領域および前記第４延在部が順に並んで配置されている、半導体装置。
3. 請求項２記載の半導体装置において、
   平面視において、前記第３延在部の上面に形成された前記シリサイド層の面積は、前記第４延在部の上面に形成された前記シリサイド層の面積より大きい、半導体装置。
4. 請求項２記載の半導体基板において、
   平面視において、前記第４延在部の上面に形成された前記シリサイド層の面積は、前記第１延在部の上面および前記第２延在部の上面に形成された前記シリサイド層の面積より大きい、半導体装置。
5. 請求項１記載の半導体装置において、
   前記第１半導体領域と前記基板とは、第１ｐｎダイオードを構成する、半導体装置。
6. 請求項１記載の半導体装置において、
   前記素子領域の前記半導体層の上面に形成されたｎ型のソース領域と、
   前記素子領域の前記半導体層上に絶縁膜を介して形成されたゲート電極と、
   前記素子領域の前記半導体層の上面に形成されたｐ型の第２半導体領域と、
   をさらに有し、
   前記ソース領域と前記第２半導体領域とは、前記第２半導体領域上に形成された導電体を介して電気的に接続されており、
   前記基板、前記ソース領域および前記ゲート電極は、電界効果トランジスタを構成し、
   前記第２半導体領域と前記基板とは、第２ｐｎダイオードを構成する、半導体装置。
7. 請求項１記載の半導体装置において、
   前記第１半導体領域内のｐ型の不純物の濃度は、１×１０^１８〜１×１０^２０ｃｍ^−３である、半導体装置。
8. 請求項１記載の半導体装置を有する、パワーモジュール。
9. 請求項１記載の半導体装置を有するパワーモジュールと、
   前記パワーモジュール内の前記半導体装置を制御する制御回路と、
   を有する、電力変換装置。
10. 請求項１記載の半導体装置を用いた電力変換装置と、
    前記電力変換装置からの電力供給を受けて車輪を駆動する電動機と、
    を備える、自動車。
11. 請求項１記載の半導体装置を用いた電力変換装置と、
    前記電力変換装置からの電力供給を受けて車輪を駆動する電動機と、
    を備える、鉄道車両。

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