以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、実施の形態を説明する図面においては、構成を分かりやすくするために、平面図または斜視図等であってもハッチングを付す場合がある。さらに、実施の形態を説明する図面においては、構成を分かりやすくするために、断面図においてハッチングを省略する場合がある。
また、符号「−」および「+」は、導電型がn型またはp型の不純物の相対的な濃度を表しており、例えばn型不純物の場合は、「n−」、「n」、「n+」の順に不純物濃度が高くなる。
(実施の形態1)
<半導体装置の構成>
以下、本実施の形態の半導体装置である半導体チップの構造について、図1〜図3を用いて説明する。図1は、本実施の形態の半導体装置である半導体チップの平面図である。図2は、図1のA−A線、B−B線およびC−C線における断面図である。図3は、本実施の形態の半導体装置である半導体チップの平面図であって、図1に示す複数の素子が形成される領域よりも上層のパッドの形成層を示すものである。
図1に示すように、半導体チップ60は半導体基板の表面側に形成されたドリフト層を含むエピタキシャル層64を半導体基板上に有している。図1では、主にエピタキシャル層64の上面を示しており、エピタキシャル層64上のゲート絶縁膜、ゲート電極、層間絶縁膜、コンタクトプラグおよびパッドなどの図示を省略している。図1には、エピタキシャル層64の上面と、当該上面に形成された各種の半導体領域およびシリサイド層のみを示している。
図2の左側には、図1のA−A線の断面図であって、SiC(炭化ケイ素)MOSFETを含む半導体チップ60(図1参照)の端部のターミネーション領域1Aの構造を示している。つまり、図2の左側の断面図は、半導体チップ60の周縁部における断面を示すものである。
また、図2の中央には、図1のB−B線の断面図であって、SiC基板上に形成されたMOSFET、つまりSiCMOSFETを含む半導体チップ60の中心部の素子領域1Bの構造を示している。つまり、図2の中央の断面図は、半導体チップ60における活性領域の複数のSiCMOSFET(以下、単にMOSFETという場合がある)の断面を示すものである。
図2の右側には、図1のC−C線の断面図であって、SiC(炭化ケイ素)MOSFETを含む半導体チップ60の端部のターミネーション領域1Cの構造を示している。つまり、図2の右側の断面図は、半導体チップ60の周縁部における断面を示すものである。
図2において、ターミネーション領域1Aは、n+型の六方晶系半導体基板である上記半導体基板(SiC基板)のオフ方向である<11−20>に沿う断面である。ターミネーション領域1Cは、平面視において、上記半導体基板(SiC基板)の<11−20>に対して直交する<1−100>方向に沿う断面である。
図1に示すように、本実施の形態のSiC半導体装置は、セル構造からなる複数のMOSFETが搭載された半導体チップ60を有する。これらのMOSFETを構成するゲート電極(図示しない)およびソース領域81への電位の供給に用いられる各パッドが、図3に示されている。
図3に示すように、半導体チップ60の上面には、外部の制御回路(図示しない)からゲート電圧が印加されるゲートパッド61が形成されている。ゲートパッド61は、上記MOSFETを構成するゲート電極92(図2参照)に電気的に接続されている。また、半導体チップ60に形成された複数のMOSFETのそれぞれのソース領域は、電気的に並列に接続されており、ソースパッド62に接続されている。つまり、1個のソースパッド62が、複数のソース領域に電気的に接続されている。
図1に示す半導体チップ60の中央部の素子領域(アクティブ領域)65には、MOSFETの最小単位構造となるユニットセル70が複数個配置されている。各ユニットセル70のゲート電極(図示しない)には、図3に示すゲートパッド61に印加されるゲート電圧が、ゲートパッド61を通じて供給される。なお、図3に示すゲートパッド61の位置並びに個数、またはソースパッド62の形状などは、多種多様なものがあり得るが、本実施の形態の半導体装置の効果に影響を及ぼすものではない。
図1に示すように、半導体チップ60は平面視において矩形の形状を有している。つまり、半導体チップ60の外周は、平行な2辺と、それらの2辺に対して直交する2辺とを含む4辺で構成されている。平面視において、半導体チップ60の中央部には素子領域65が存在し、素子領域65の周囲を取り囲むように周縁領域66およびターミネーション領域67が存在する。つまり、平面視において、半導体チップ60を構成する半導体基板上のエピタキシャル層64の上面の中央部から、エピタキシャル層64の上面の端部に向かって、順に素子領域65、周縁領域66およびターミネーション領域67が存在する。
なお、ターミネーション領域67は、周縁領域66を含む領域である。周縁領域66は、ターミネーション領域67に形成されたJTE(Junction Termination Extension)領域85に電位を供給するための給電部である。
図1に示す周縁領域66は半導体チップ60の周縁部を構成し、平面視において矩形の環状構造を有している。つまり、周縁領域66は、矩形の半導体チップ60の各辺に沿って延在する枠状の構成を有している。言い換えれば、平面視における周縁領域66のレイアウトは、互いに平行な2辺と、それらの2辺に対して直交する2辺とを含む4辺で構成されている。また、ターミネーション領域67は半導体チップ60の終端部であるから、周縁領域66と同様に、矩形の半導体チップ60の各辺に沿って延在する環状構造を有している。
周縁領域66に囲まれた領域である素子領域65には、ウェル領域80、ソース領域81および第1コンタクト領域82からなるユニットセル70が複数配置されている。ユニットセル70は、MOSFETの最小単位構造である。エピタキシャル層64の上面において、複数のユニットセル70は互いに離間している。平面視において、それぞれのユニットセル70内には、第1コンタクト領域82を中心として、その周囲にソース領域81およびウェル領域80が順に配置されている。
つまり、平面視において、第1コンタクト領域82の外側を囲むようにソース領域81が形成され、さらにソース領域81の外側を囲むようにウェル領域80が形成されている。平面視において、第1コンタクト領域82、ソース領域81およびウェル領域80はいずれも矩形の構造を有している。
第1コンタクト領域82およびソース領域81は互いに隣接しており、第1コンタクト領域82およびソース領域81の境界上を跨がるように、第1コンタクト領域82およびソース領域81の上面に第1シリサイド層95が形成されている。第1シリサイド層95は平面視において矩形構造を有し、ソース領域81の上面の一部および第1コンタクト領域82の上面を覆うように配置されている。半導体装置の構成を分かりやすくするため、図1では、第1シリサイド層95が形成されている領域にハッチングを付している。
平面視において、第1コンタクト領域82の全体は、第1シリサイド層95の端部より内側に位置している。つまり、第1コンタクト領域82の上面は全て、平面視において第1シリサイド層95と重なっており、第1シリサイド層95の面積は第1コンタクト領域82の面積より大きい。第1シリサイド層95の面積は例えば5μm2である。
ここでは、ユニットセル70を平面視において正四角形の構造を有するものとして示しているが、これに限らず、例えばユニットセル70の形状は長方形または多角形などでもよい。また、図1ではユニットセル70を5個のみ示しているが、実際には素子領域65内において、より多数のユニットセル70が配置されている。
また、ここでは複数のユニットセル70を、半導体チップ60の端部の平行する2辺に平行な第1方向に並べて配置し、そのようにして設けた列を、第1方向に直交する方向において複数配置している。さらに、第2方向において隣り合う列同士のユニットセル70を、第1方向において半周期ずらして互い違いに配列している。しかし、これに限らず、縦横において等ピッチで複数のユニットセル70を配置してもよい。つまり、複数のユニットセル70はマトリクス状に配置されていてもよい。
周縁領域66内において、エピタキシャル層64の上面に環状の第2コンタクト領域83が形成されており、第2コンタクト領域83の上面の一部に、第2シリサイド層98が形成されている。つまり、第2コンタクト領域83の上面の他の一部は、平面視において第2シリサイド層98と重なっていない。<11−20>方向において、第2コンタクト領域83の両端の上面は、半導体チップ60の端部側および中央側において第2シリサイド層98から露出している。
半導体装置の構成を分かりやすくするため、図1では、第2シリサイド層98が形成されている領域にハッチングを付している。ここでいう周縁領域66は、平面視において第2コンタクト領域83と重なる領域を指す。つまり、周縁領域66のレイアウトは、第2コンタクト領域83の形成領域により規定されている。
本実施の形態の半導体装置では、半導体チップ60の外周の4辺のそれぞれに沿う周縁領域66内において、第2コンタクト領域83が環状に形成されている。これに対し、第2シリサイド層98は環状構造を有しておらず、矩形の周縁領域66の所定の延在部の直上においてのみ形成されている。
すなわち、n+型の六方晶系半導体基板である上記半導体基板(SiC基板)を含む半導体チップは、平面視において、<11−20>方向に沿う2辺と、<1−100>方向に沿う2辺とを有する矩形の形状を有している。周縁領域66に形成された第2コンタクト領域83は、<11−20>方向に沿って延在する第1延在部E1および第2延在部E2と、第1延在部E1および第2延在部E2のそれぞれの端部に接続された、<1−100>方向に沿って延在する第3延在部E3および第4延在部E4とを有している。すなわち、第2コンタクト領域83は、第1延在部E1、第2延在部E2、第3延在部E3および第4延在部E4を環状に繋げた構造を有している。
第2コンタクト領域83を構成する部分のうち、第1延在部E1および第2延在部E2は、平面視において<11−20>方向となす角が、平面視において<1−100>方向となす角よりも小さい方向に延在する部分である。第3延在部E3および第4延在部E4は、平面視において<11−20>方向となす角が、平面視において<1−100>方向となす角よりも大きい方向に延在する部分である。言い換えれば、第1延在部E1および第2延在部E2のそれぞれの延在方向が<11−20>方向となす角度は、第3延在部E3および第4延在部E4のそれぞれの延在方向が<11−20>方向となす角度よりも小さい。
なお、ここでいう<11−20>方向とは、図1の左側から右側に向かう方向であり、<11−20>方向において、第3延在部E3および第4延在部E4が順に配置されている。また、ここでいう<1−100>方向とは、図1の下側から上側に向かう方向であり、<1−100>方向において、第1延在部E1および第2延在部E2が順に配置されている。
同一方向に延在する第1延在部E1および第2延在部E2は、素子領域65を挟んで互いに離間している。つまり、第1延在部E1および第2延在部E2は互いに平行な位置関係にある。同一方向に延在する第3延在部E3および第4延在部E4は、素子領域65を挟んで互いに離間している。つまり、第3延在部E3および第4延在部E4は互いに平行な位置関係にある。第1延在部E1の長手方向の一方の端部は、第3延在部E3の一方の端部に接続され、第1延在部E1の他方の端部は、第4延在部E4の一方の端部に接続されており、第2延在部E2の長手方向の一方の端部は、第3延在部E3の他方の端部に接続され、第2延在部E2の他方の端部は、第4延在部E4の他方の端部に接続されている。
ここで、第2シリサイド層98が形成されているのは、第3延在部E3および第4延在部E4のそれぞれの上面のみであって、第1延在部E1および第2延在部E2のそれぞれの上面には第2シリサイド層98が形成されていない。すなわち、第2シリサイド層98は、周縁領域66において2箇所のみに形成され、第3延在部E3および第4延在部E4のそれぞれの直上において、<1−100>方向に沿って延在している。
このため、平面視において、第3延在部E3または第4延在部E4の上面に形成された第2シリサイド層98の面積は、第1延在部E1または第2延在部E2の上面に形成された第2シリサイド層98の面積よりも大きい。このことは、仮に第1延在部E1または第2延在部E2の上面に第2シリサイド層98が形成されていたとしても、同様である。図示はしていないが、第2シリサイド層98が形成された領域の直上には、接続部であるコンタクトプラグ97が形成されており、コンタクトプラグ97は、第2シリサイド層98を介して第2コンタクト領域83に電気的に接続されている。
図2のターミネーション領域1Aは、第3延在部E3を含む領域であり、第4延在部E4もターミネーション領域1Aと同様の構造を有している。また、図2のターミネーション領域1Cは、第1延在部E1を含む領域であり、第2延在部E2もターミネーション領域1Cと同様の構造を有している。
図2に示すように、本実施の形態の半導体チップ60(図1参照)は、n+型の六方晶系半導体基板であるSiC基板63を有している。SiC基板63上には、SiC基板63よりも不純物濃度が低いSiCからなるn−型のドリフト層を含むエピタキシャル層64が形成されている。SiC基板63およびエピタキシャル層64は、n型不純物(例えば窒素(N)またはリン(P))を含んでいる。素子領域1Bにおいて、エピタキシャル層64の上面には、複数のnチャネル型のMOSFETセル構造が形成されている。
また、半導体チップ60(図1参照)の主面の反対側の裏面側には、上記MOSFETのドレイン配線用電極90が形成されている。具体的には、SiC基板63の裏面には、n+型の半導体領域であるドレイン領域84が形成されており、ドレイン領域84の底面に接して、第3シリサイド層100が形成されている。つまり、SiC基板63の裏面は第3シリサイド層100に覆われている。第3シリサイド層100の底面、つまりSiC基板63側と逆側の面は、ドレイン配線用電極90により覆われている。
素子領域1Bでは、エピタキシャル層64の上面から所定の深さで、p型の半導体領域であるウェル領域80が複数形成されている。ウェル領域80は、p型不純物(例えばアルミニウム(Al)またはホウ素(B))が導入された半導体領域である。各ウェル領域80内には、エピタキシャル層64の上面から所定の深さで、n+型の半導体領域であるソース領域81が形成されている。ソース領域81は、n型不純物(例えば窒素(N)またはリン(P))が導入された半導体領域である。
また、各ウェル領域80内には、エピタキシャル層64の上面から所定の深さで、p+型の半導体領域である第1コンタクト領域82が形成されている。第1コンタクト領域82はウェル領域の電位を固定するために設けられた領域であり、ソース領域81とほぼ同様の深さを有している。第1コンタクト領域82は、p型不純物(例えばアルミニウム(Al)またはホウ素(B))が導入された半導体領域である。第1コンタクト領域82は、隣接するソース領域81により両側から挟まれるように配置されている。また、第1コンタクト領域82の底部、並びにソース領域81の底部および側面は、ウェル領域80に覆われている。
エピタキシャル層64の上面には、ウェル領域80、ソース領域81および第1コンタクト領域82からなるユニットセル70が複数形成されており、ユニットセル70同士は互いに離間している。隣り合うユニットセル70同士の間のエピタキシャル層64上には、ゲート絶縁膜91を介してゲート電極92が形成されており、ゲート絶縁膜91の端部の上面、ゲート電極92の側壁および上面は、層間絶縁膜93により覆われている。各ゲート電極92を覆う層間絶縁膜93同士の間の開口部68において、第1コンタクト領域82およびソース領域81は、ゲート絶縁膜91、ゲート電極92および層間絶縁膜93に覆われていない。つまり、ゲート絶縁膜91、ゲート電極92および層間絶縁膜93はユニットセル70の上面に達する開口部68を有しており、開口部68の底部では、第1コンタクト領域82およびソース領域81が露出している。
素子領域1Bにおける層間絶縁膜93の開口部68、つまりコンタクトホール内の底部で露出するソース領域81の一部および第1コンタクト領域82のそれぞれの表面上には、第1シリサイド層95が形成されている。ソース領域81の一部および第1コンタクト領域82に接する第1シリサイド層95上の開口部68には、接続部であるコンタクトプラグ94が埋め込まれている。複数の開口部68に埋め込まれた複数のコンタクトプラグ94のそれぞれは、層間絶縁膜93に形成されたソース配線用電極96と一体となっている。ソース配線用電極96は、ソースパッド62(図3参照)に電気的に接続されている。ここでは、後述のパッシベーション膜99から露出するソース配線用電極96の上面自体がソースパッド62を構成している。
ソース領域81の一部および第1コンタクト領域82は、第1シリサイド層95を介して、コンタクトプラグ94に対しオーミック性を有するように電気的に接続されている。よって、ソース領域81の一部および第1コンタクト領域82は、第1シリサイド層95、コンタクトプラグ94、およびソース配線用電極96を介して、ソースパッド62に接続されている。同様に、ゲート電極92には、図示しない領域においてコンタクトプラグが接続され、ゲート電極92は当該コンタクトプラグおよびゲート配線用電極を介してゲートパッド61(図3参照)に電気的に接続されている。
ターミネーション領域1A、1Cにおいて、層間絶縁膜93およびソース配線用電極96はパッシベーション膜99により覆われている。これに対し、素子領域1Bのソース配線用電極96の上面はパッシベーション膜99から露出している。素子領域1Bの一部の領域であって、図示していない領域において、ゲート電極92に接続されたゲート配線用電極の上面は、パッシベーション膜99から露出しており、ゲートパッド61(図3参照)を構成している。
本実施の形態の半導体チップに形成されたMOSFETは、少なくともゲート電極92と、ソース領域81と、ドレイン領域84を有している。MOSFETを動作させる際には、ゲート電極92に所定の電圧を印加してMOSFETをオンさせることで、電位の高いドレインから電位の低いソースに電流を流す。当該MOSFETのチャネル領域は、p型の半導体領域であるウェル領域80内の上部に形成される。つまり、MOSFETを駆動させる際の電流は、ドレイン配線用電極90から流れて、エピタキシャル層64内であってゲート絶縁膜91の近傍の領域を通り、エピタキシャル層64の上面近傍のウェル領域80内であってゲート電極92の直下の領域を通って、ソース領域81へ流れる。
ターミネーション領域1A、1Cには、エピタキシャル層64の上面から所定の深さで、p+型の半導体領域である第2コンタクト領域83が形成されている。また、ターミネーション領域1A、1Cには、エピタキシャル層64の上面から所定の深さで、p型の半導体領域であるJTE領域85が形成されている。第2コンタクト領域83およびJTE領域85は、p型不純物(例えばアルミニウム(Al)またはホウ素(B))が導入された半導体領域である。JTE領域85は第2コンタクト領域83よりも深く形成されており、第2コンタクト領域83はJTE領域85内に形成されている。つまり、第2コンタクト領域83の底面および側壁は、JTE領域85に覆われている。
第2コンタクト領域83はターミネーション領域の電位固定のために形成された領域であり、また、JTE領域85に電位を供給するための領域である。つまり、第2コンタクト領域83を介してJTE領域85に電位を印加することによって、逆方向電圧印加時の終端領域での電界集中を緩和し、半導体チップの耐圧を高く維持することができる。ここでは、半導体チップのターミネーション構造として、JTE領域を形成した構造について説明するが、半導体チップの電界を緩和するためにターミネーション構造は、例えば平面視において素子領域を環状に囲むp型の半導体領域を複数本有するFLR(Field Limiting Ring)構造などであってもよい。
ターミネーション領域1A、1Cのエピタキシャル層64上には、絶縁膜89を介して層間絶縁膜93が形成されている。ターミネーション領域1Aにおいて層間絶縁膜93および絶縁膜89は開口部69を有しており、開口部69の底部では、第2コンタクト領域83の上面が層間絶縁膜93および絶縁膜89から露出している。これに対し、ターミネーション領域1Cでは、層間絶縁膜93および絶縁膜89は開口部を有しておらず、第2コンタクト領域83の上面は全て層間絶縁膜93および絶縁膜89に覆われている。
なお、第2コンタクト領域83の不純物濃度と、第1コンタクト領域82の不純物濃度とが等しくない場合および等しい場合のいずれにおいても、それぞれの領域の不純物濃度は、例えば1×1018cm−3〜1×1020cm−3である。
ターミネーション領域1Aにおいて、層間絶縁膜93の開口部69には接続部であるコンタクトプラグ97が埋め込まれており、開口部69の底面には第2シリサイド層98が形成されている。つまり、開口部69の底部において、第2コンタクト領域83の上面およびJTE領域85の上面は第2シリサイド層98を介してコンタクトプラグ97に接している。第2コンタクト領域83は、第2シリサイド層98を介してコンタクトプラグ97に対しオーミック性を有するように電気的に接続されている。
これに対し、ターミネーション領域1Cの第2コンタクト領域83の上面には第2シリサイド層98が形成されておらず、当該第2コンタクト領域83の直上にコンタクトプラグ97は形成されていない。ターミネーション領域1Cの第2コンタクト領域83上には、絶縁膜89および層間絶縁膜93を介してソース配線用電極96が形成されている。ターミネーション領域1Cにおいて、ソース配線用電極96と第2コンタクト領域83とはオーミックに接続されていない。
コンタクトプラグ97は層間絶縁膜93上のソース配線用電極96と一体となっている。また、コンタクトプラグ94、97およびソース配線用電極96並びにターミネーション領域1Cのソース配線用電極96は一体になっており、一の金属膜からなる。したがって、第2コンタクト領域83は、第2シリサイド層98、コンタクトプラグ97およびソース配線用電極96を介して、ソースパッド62(図3参照)に電気的に接続されている。
本実施の形態において、第1コンタクト領域82に電位を供給する場合には、MOSFETの内蔵ダイオード(内蔵pnダイオード)のpn接合にpn電流が流れる。また、第2コンタクト領域83に電位を供給する場合には、ターミネーション領域1Aの内蔵ダイオードのpn接合にpn電流が流れる。ここでいうMOSFETの内蔵ダイオードとは、例えばp+型の第1コンタクト領域82に接続されているp型のウェル領域80と、n−型のエピタキシャル層64との間のpn接合部分を指す。また、ここでいうターミネーション領域1Aの内蔵ダイオードとは、例えばp+型の第2コンタクト領域83に接続されているp型のJTE領域85と、n−型のエピタキシャル層64との間のpn接合部分を指す。なお、本願ではエピタキシャル層64を含む基板内のpn接続に流れる電流をpn電流と呼ぶ。
ターミネーション領域1Cのp+型の第2コンタクト領域83に接続されているp型のJTE領域85と、n−型のエピタキシャル層64との間のpn接合部分は、ターミネーション領域1Cの内蔵ダイオードを構成する。しかし、ターミネーション領域1Cの第2コンタクト領域83の上面には第2シリサイド層98が形成されておらず、ソース配線用電極96と第2コンタクト領域83とはオーミックに接続されていないため、第1コンタクト領域82および第2コンタクト領域83に電位を供給するなどして素子領域のMOSFETを動作させても、ターミネーション領域1Cの内蔵ダイオードにpn電流は流れない。
<半導体装置の製造方法>
本実施の形態における半導体装置の製造方法について、図4〜図13を用いて工程順に説明する。図4〜図13は本実施の形態の半導体装置の製造工程を説明する断面図である。図4〜図13では、図の左側に半導体装置の周縁領域であるターミネーション領域1Aの断面を示し、図の中央にMOSFETが形成される素子領域1Bの断面を示し、図の右側に半導体装置の周縁領域であるターミネーション領域1Cの断面を示す。図4〜図13に示すターミネーション領域1A、1Cおよび素子領域1Bのそれぞれの断面は、図1および図2を用いて説明した位置と同じ位置における断面である。
まず、図4に示すように、n+型のSiC基板63を準備する。SiC基板63にはn型の不純物が比較的高い濃度で導入されている。このn型不純物は例えば窒素(N)であり、このn型不純物の不純物濃度は例えば、1×1017〜1×1019cm−3である。SiC基板63の主面は例えば{0001}面である。
次に、SiC基板63の主面上に、エピタキシャル成長法によりSiCのn−型の半導体層であるエピタキシャル層64を形成する。エピタキシャル層64には、SiC基板63の不純物濃度よりも低いn型不純物が導入されている。エピタキシャル層64の不純物濃度は、素子の定格耐圧に依存し、例えば1×1014〜1×1017cm−3である。また、エピタキシャル層64の厚さは例えば3〜80μmである。具体的なエピタキシャル層64の厚さは、例えば30μmである。
次に、図5に示すように、エピタキシャル層64の上面上に、マスク10を形成する。マスク10はターミネーション領域1A、1Cのそれぞれのエピタキシャル層64の上面の一部を露出する膜である。マスク10の厚さは、例えば0.5〜5.0μm程度である。マスク10の材料には、例えばSiO2(酸化シリコン)またはフォトレジストなどを用いる。
次に、上部にマスク10が形成されたエピタキシャル層64に対し、p型不純物(例えばアルミニウム(Al))をイオン注入する。これにより、ターミネーション領域1A、1Cのそれぞれのエピタキシャル層64の上面に、p型の半導体領域であるJTE領域85を形成する。JTE領域85のエピタキシャル層64の上面からの深さは、例えば0.5〜2.0μm程度である。また、JTE領域85の不純物濃度は、例えば1×1016〜5×1019cm−3である。
次に、図6に示すように、マスク10を除去した後、エピタキシャル層64の上面上に、マスク11を形成する。マスク11は素子領域1Bのエピタキシャル層64の上面の複数の箇所を露出する膜である。マスク11の厚さは、例えば1.0〜5.0μm程度である。マスク11の材料には、例えばSiO2またはフォトレジストなどを用いる。
次に、上部にマスク11が形成されたエピタキシャル層64に対し、p型不純物(例えばアルミニウム(Al))をイオン注入する。これにより、素子領域1Bのエピタキシャル層64の上面に、p型の半導体領域であるウェル領域80を複数形成する。ウェル領域80のエピタキシャル層64の上面からの深さは、例えば0.5〜2.0μm程度である。また、ウェル領域80の不純物濃度は、例えば1×1016〜1×1019cm−3である。
次に、図7に示すように、マスク11を除去した後、エピタキシャル層64の上面上に、マスク12を形成する。マスク12の厚さは、例えば0.5〜2.0μm程度である。マスク12の材料には、例えばSiO2またはフォトレジストなどを用いる。
次に、上部にマスク12が形成されたエピタキシャル層64に対し、n型不純物(例えば窒素(N))をイオン注入する。これにより、素子領域1Bのエピタキシャル層64の上面に、n+型の半導体領域であるソース領域81を複数形成する。各ソース領域81は、ウェル領域80の平面視における中央部に形成する。各ソース領域81のエピタキシャル層64の上面からの深さは、例えば0.05〜1.0μm程度である。また、ソース領域81の不純物濃度は、例えば1×1018〜1×1020cm−3である。
次に、図8に示すように、マスク12を除去した後、エピタキシャル層64の上面上に、マスク13を形成する。マスク13の厚さは、例えば0.5〜2.0μm程度である。マスク13の材料には、例えばSiO2またはフォトレジストなどを用いる。
次に、上部にマスク13が形成されたエピタキシャル層64に対し、p型不純物(例えばアルミニウム(Al))をイオン注入する。これにより、素子領域1Bのエピタキシャル層64の上面にp+型の半導体領域である第1コンタクト領域82を複数形成し、ターミネーション領域1A、1Cのエピタキシャル層64の上面にp+型の半導体領域である第2コンタクト領域83を形成する。各第1コンタクト領域82は、各ソース領域81の平面視における中央部に形成する。第2コンタクト領域83は、JTE領域85の上面に形成する。平面視において、第2コンタクト領域83は矩形の環状構造を有し、素子領域1Bを囲むように形成される。
第1コンタクト領域82および第2コンタクト領域83の、エピタキシャル層64の上面からの深さは、例えば0.05〜2.0μm程度である。また、第1コンタクト領域82と第2コンタクト領域83との不純物濃度は、例えば1×1018〜1×1020cm−3である。ここで、平面視における第2コンタクト領域83の面積は、各第1コンタクト領域82の面積より大きい。
次に、図9に示すように、マスク13を除去した後エピタキシャル層64の上面上に、保護膜となるマスク14を形成する。その後、SiC基板63の裏面にn型不純物(例えば窒素(N))をイオン注入する。これにより、SiC基板63の裏面にn+型の半導体領域であるドレイン領域84を形成する。ドレイン領域84の、SiC基板63の裏面からの深さは、例えば0.05〜2.0μm程度である。またドレイン領域84の不純物濃度は、1×1019〜1×1021cm−3である。
次に、図示は省略するが、全てのマスクを除去し、エピタキシャル層64の上面およびSiC基板63裏面のそれぞれに接するように、例えばプラズマCVD(Chemical Vapor Deposition)法を用いて炭素(C)膜を堆積する。炭素(C)膜の厚さは、例えば0.03〜0.05μm程度である。上記のようにして、炭素(C)膜によりSiCエピタキシャル層64の上面およびSiC基板63の裏面を被覆した後、1500度以上の温度で、2〜3分程度の熱処理を施す。これにより、SiCエピタキシャル層64の上面と、SiC基板63の裏面にイオン注入した各不純物の活性化を行う。その後、上記炭素(C)膜を、例えばプラズマ処理により除去する。
次に、図10に示すように、エピタキシャル層64の上面上に、絶縁膜89およびn型の多結晶Si膜を順に形成した後、多結晶Si膜上にマスク15を形成する。絶縁膜89および多結晶Si膜は、例えばCVD法により形成する。マスク15は、エピタキシャル層64の上面において隣り合う第1コンタクト領域82同士の間に形成する。続いて、マスク15を用いたドライエッチング法により、多結晶Si膜を加工することで、多結晶Si膜からなるゲート電極92を形成する。絶縁膜89の厚さは、例えば0.05〜0.15μm程度である。ゲート電極92の厚さは、例えば、0.2〜0.5μm程度である。
次に、図11に示すように、マスク15を除去した後、エピタキシャル層64の上面上に、ゲート電極92および絶縁膜89を覆うように、例えばプラズマCVD法により層間絶縁膜93を形成する。その後、マスク16を用いて、層間絶縁膜93および絶縁膜89をドライエッチング法により加工することで、エピタキシャル層64の上面を露出させる。
これにより、素子領域1Bにおいて、絶縁膜89からなるゲート絶縁膜91をゲート電極92および層間絶縁膜93の直下に形成する。また、上記エッチング工程により、素子領域1Bの層間絶縁膜93には、ソース領域81の一部および第1コンタクト領域82のそれぞれの上面が露出する開口部68が層間絶縁膜93に形成され、ターミネーション領域1Aの層間絶縁膜93には、第2コンタクト領域83の上面の一部が露出する開口部69が形成される。ターミネーション領域1Cに開口部は形成されず、第2コンタクト領域83は層間絶縁膜93から露出しない。
以上により、MOSFETの最小単位構造であるユニットセル70が複数形成される。複数のユニットセル70のそれぞれは、互いに隣接するウェル領域80、ソース領域81および第1コンタクト領域82と、当該ウェル領域80の直上にゲート絶縁膜91を介して形成されたゲート電極92とを有している。
次に、図12に示すように、マスク16を除去した後、素子領域1Bの開口部68の底部と、ターミネーション領域1Aの開口部69の底面とに、それぞれ第1シリサイド層95と第2シリサイド層98とを形成する。
第1シリサイド層95と第2シリサイド層98とを形成する際には、まず、露出しているエピタキシャル層64を覆うように、例えばスパッタリング法により第1金属(例えばニッケル(Ni))膜を堆積する。この第1金属膜の厚さは、例えば0.05μm程度である。続いて、600〜1000℃のシリサイド化熱処理を施すことにより、素子領域1Bの開口部68の底面とターミネーション領域1Aの開口部69の底面において、第1金属膜とエピタキシャル層64とを反応させて、例えばニッケルシリサイド(NiSi)からなる第1シリサイド層95および第2シリサイド層98をそれぞれ形成する。
ここで、ターミネーション領域1Cの第2コンタクト領域83の上面は露出していないため、当該第2コンタクト領域83の上面には第2シリサイド層98は形成されない。
次に、図13に示すように、第1シリサイド層95に達する開口部68、第2シリサイド層98に達する開口部69、およびゲート電極92に達する開口部(図示しない)のそれぞれの内部を埋め込むように、層間絶縁膜93上に、第2金属(例えばチタン(Ti))膜、窒化チタン(TiN)膜およびアルミニウム(Al)膜を順に積層する。アルミニウム(Al)膜の厚さは、例えば1.0μm以上が好ましい。続いて、上記の第2金属膜、窒化チタン膜およびアルミニウム膜からなる積層膜を加工することにより、当該積層膜からなるコンタクトプラグ94、97、ソース配線用電極96およびゲート配線用電極(図示しない)を形成する。
ソース配線用電極96またはゲート配線用電極は層間絶縁膜93上の上記積層膜からなり、コンタクトプラグ94は開口部68内の上記積層膜からなり、コンタクトプラグ97は開口部69内の上記積層膜からなる。ソース配線用電極96は第1シリサイド層95および第2シリサイド層98を介して第1コンタクト領域82および第2コンタクト領域83に対してオーミック性を有するように電気的に接続されている。また、図示しないゲート配線用電極は、ゲート電極92と電気的に接続されている。
次に、SiO2膜またはポリイミド膜からなる絶縁膜をゲート配線用電極およびソース配線用電極96を覆うように成膜し、当該絶縁膜を加工してパッシベーション膜99を形成する。ここでは、パッシベーション膜99はターミネーション領域1A、1Cを覆い、素子領域1Bにおいて開口している。
次に、SiC基板63の裏面に、例えばスパッタリング法により第3金属膜を成膜し、レーザーシリサイド化熱処理を施すことにより、第3金属膜とSiC基板63とを反応させて、第3シリサイド層100を形成する。第3シリサイド層100は、ドレイン領域84の下面と接している。第3金属膜の厚さは、例えば0.1μm程度である。続いて、第3シリサイド層100の底面を覆うように、ドレイン配線用電極90を形成する。ドレイン配線用電極90は、第3シリサイド層100側から順にチタン(Ti)膜、ニッケル(Ni)膜および金(Au)膜を積層して形成した0.5〜1μmの積層膜により構成される。
その後、SiC基板63をダイシング工程により切削することで個片化し、これにより複数の半導体チップを得る。以上により、図1、図2および図3に示すSiCMOSFETを含む本実施の形態の半導体チップ60が完成する。
<本実施の形態の効果>
次に、本実施の形態1による半導体装置の効果について、図20〜図23を用いて説明する。
図20はエピタキシャル層に生じる各種の欠陥を示す断面図である。図20には半導体基板およびその上のエピタキシャル層の断面を示している。図20では、基板などに生じる欠陥の構成を分かりやすくするため、ハッチングを省略している。
図21は、半導体基板上のエピタキシャル層に生じるショックレー型積層欠陥について説明するための、半導体基板上のエピタキシャル層の概略図である。図21の右側には、エピタキシャル層内に生じるショックレー型積層欠陥の平面図を示している。図21の左側にはSiC半導体基板(ウェハ)の概略の斜視図を示し、その中央部に半導体基板の一部の長方形の部分を示している。図21の左側に示す楕円はエピタキシャル層であり、その下の半導体基板の図示は省略している。図22および図23は、比較例として示す半導体装置の平面図である。
素子製造に使用される4H−SiCの結晶中に存在する線欠陥には、積層欠陥成長の核となる基底面転位(Basal Plane Dislocation:BPD)があり、その他に、貫通らせん転位(TSD:Threading Screw Dislocation)および貫通刃状転位(TED:Threading Edge Dislocation)がある。ここで、基板に含まれる線欠陥のエピタキシャル成長における伝播の様子を図20に示す。図20では、BPDを実線で示し、TSDを破線で示し、TEDを点線で示している。また、図20には、エピタキシャル層64の上面に形成したp+型半導体領域88を示している。
BPDには2つの種類がある。すなわち、基板内に元々存在しているBPDと、半導体装置の製造工程(p型不純物注入工程)により作り出されるBPDとがある。基板内に元々存在しているBPDは、図20に実線で示すように、SiC基板63に多数存在し、エピタキシャル成長中にその殆どがTEDに変換されてエピタキシャル層64に伝播する。なお、一部のBPDは、エピタキシャル層64内へ伝搬し得る。
これは、SiC半導体基板上にエピタキシャル層を形成する半導体装置において、SiCのエピタキシャル成長の方法として、結晶軸を{0001}基底面から<11−20>方向に数度(例えば4度または8度など)傾けた面上でステップフロー成長を用いるためである。したがって、SiCの結晶中に存在し、積層欠陥成長の核となるBPDは、エピタキシャル成長したエピタキシャル層(ドリフト層)中において、SiC基板63の主面から数度傾いた斜め方向に伝播する。
TEDおよびTSDは、SiC基板63の主面に対して垂直な方向に伝搬する転位であり、半導体装置の素子抵抗および順方向電圧の増大の原因となることが殆ど無い。また、TEDおよびTSDは、積層欠陥への拡張性がない転位である。したがって、TEDおよびTSDはBPDに比べ、半導体装置の特性に対し悪影響を殆ど与えない。
2種類のBPDのうち、半導体装置の製造工程(p型不純物注入工程)により作り出されるBPDは、例えば以下のような場合に発生する。すなわち、図20に示すように、エピタキシャル層64の上面に対してp型不純物を打ち込み、例えば1×1020cm−3程度の高い不純物濃度を有するp+型半導体領域88をエピタキシャル層64の上面に形成した場合に、当該注入工程に起因して、p+型半導体領域88の端部にBPDが発生する。BPDは、p型不純物が打ち込まれた領域であるp+型半導体領域88と、p型不純物が打ち込まれていないエピタキシャル層64との界面近傍に形成される。
当該BPDの発生は、基板表面にp型不純物を打ち込んだ場合であって、かつ、当該不純物の濃度が高い場合に起こりやすい。これに対し、打ち込むp型不純物の濃度が例えば1×1018cm−3未満の場合は、BPDが発生しにくい。また、BPDは、p型不純物を打ち込む領域の面積が大きい場合に発生しやすい。したがって、例えば半導体チップのターミネーション領域に、給電のためのコンタクト領域として高濃度かつ大面積のp+型半導体領域88を形成した場合、BPDが発生しやすくなる。
次に、図21を用いて、半導体装置の製造工程(p型不純物注入工程)により作り出されるBPDおよびエピタキシャル層64内で成長する積層欠陥の形状について説明する。図21に示すように、p+型半導体領域88とエピタキシャル層64との界面近傍に形成されたBPDは、エピタキシャル層表面側の頂点N1を基点として発生し、Siコアを有するショックレー型部分転位SITと、Cコアを有するショックレー型部分転位CTとの2本に別れる。つまり、Siコアを有するショックレー型部分転位SIT、および、Cコアを有するショックレー型部分転位CTは、いずれもBPDである。
ここで、エピタキシャル層64内のpn接合への通電によって注入された電子と正孔とがBPDにおいて再結合すると、放出されたエネルギーにより、Siコアを有するショックレー型部分転位SITが、ショックレー型積層欠陥を広げる方向に動く。上記の2本のショックレー型部分転位に挟まれた箇所に、ショックレー型積層欠陥と呼ばれる面欠陥が発生する。
図21に示すように、ショックレー型積層欠陥SDは、エピタキシャル層64の上面からドリフト層を突き抜けて、エピタキシャル層64の底面、つまりエピタキシャル層64のSiC基板側の面にまで達する。ここでは図を分かりやすくするため、面欠陥であるショックレー型積層欠陥SDにハッチングを付している。
図21の右側の平面図に示すように、平面視において、Siコアを有するショックレー型部分転位SITと、Cコアを有するショックレー型部分転位CTとなす角は120度である。ショックレー型積層欠陥SDは、図21の右側の平面図に示す実線の二等辺三角形の形状で形成される。ここでは、BPDの基点が頂点N1である場合について説明したが、頂点N2も積層欠陥発生の基点となり得る。
ターミネーション領域に内蔵ダイオードが形成されている場合、当該内蔵ダイオードに順方向電流(pn電流)を流すと、例えばp+型半導体領域88(図20参照)の端部の頂点N1またはN2を基点として生じたBPDにおいてホールが再結合し、その再結合エネルギーにより基板内の結晶にずれが生じる。この結晶のずれにより、基板内にショックレー型積層欠陥SDが発生する。
このようにしてエピタキシャル層64の上面に生じたBPDおよびショックレー型積層欠陥SDは、pn電流を流し続けることで、エピタキシャル層64の上面から基板側に向かって斜め方向に成長する。エピタキシャル層64の上面に対し、BPDおよびショックレー型積層欠陥SDが延びる角度、つまりオフ角度θ(図20参照)は、例えば4度または8度などである。BPDおよびショックレー型積層欠陥SDは、それらの一部である頂点N3が基板の主面に達するまで成長し続ける。
図22に、比較例として、ショックレー型積層欠陥SDが成長する様子を平面図で示す。ここでは、半導体チップ60の周縁領域66に沿って環状の第2シリサイド層98aが形成されている。図22では、半導体チップ60のターミネーション領域67に形成された第2コンタクト領域83にBPDの核(基点である頂点N1)が形成された場合において、当該核からBPDおよびショックレー型積層欠陥SDが成長する様子を三段階に分けて図の左から順に示している。
図22に示すように、第2コンタクト領域83の端部である頂点N1にBPDが生じた状態で、第2コンタクト領域83にpn電流を流すと、頂点N1からBPDおよびショックレー型積層欠陥SDが徐々に大きくなる。これにより、エピタキシャル層64内では、エピタキシャル層64の上面に生じたBPDがエピタキシャル層64の底面に向かって斜め方向に直線状に伝搬すると共に、ショックレー型積層欠陥SDがエピタキシャル層64の底面に向かって斜め方向に拡がる。
図23に、比較例として、半導体チップ60の周縁領域66に沿って環状の第2シリサイド層98aが形成されている場合に、エピタキシャル層64内に形成されるショックレー型の積層欠陥SD1〜SD4の例を示す。図23に示す比較例の半導体装置では、矩形の環状構造を有する第2コンタクト領域83の直上に、矩形の環状構造を有する第2シリサイド層98aが形成されている。つまり、第2コンタクト領域83を構成する第1延在部E1、第2延在部E2、第3延在部E3および第4延在部E4のそれぞれの上面に第2シリサイド層98aが形成されている。
ここでは、第2コンタクト領域83の形成時に第2コンタクト領域83の端部にBPDが形成され、その後、第2シリサイド層98aを介して第2コンタクト領域83に電位を供給してエピタキシャル層64内にpn電流を流したことにより、積層欠陥SD1〜SD4が成長している。積層欠陥SD1は、第2コンタクト領域83の第1延在部E1を基点として成長した欠陥である。同様に、積層欠陥SD2、SD3およびSD4は、第2コンタクト領域83の第2延在部E2、第3延在部E3および第4延在部E4のそれぞれを基点として成長した欠陥である。
平面視において、いずれの積層欠陥SD1〜SD4も、基点よりも<11−20>方向の逆側の方向、つまり、<−1−120>方向に向かって成長する。したがって、<−1−120>方向において素子領域65よりも半導体チップ60の端部側に位置する第3延在部E3から成長した積層欠陥SD3は、平面視において素子領域65と重ならない。
また、<11−20>方向において素子領域65よりも半導体チップ60の端部側に位置する第4延在部E4から成長した積層欠陥SD4の一部は、平面視において素子領域65と重なる。ここで、例えば、上記オフ角度θ(図20参照)が4度であって、エピタキシャル層64の膜厚が30μmである場合、<11−20>方向におけるショックレー型積層欠陥の最大幅L1(図22参照)は、430μmとなる。430μmは半導体チップの幅に対して極小さい大きさであるため、平面視において積層欠陥SD4と素子領域65と重なる面積は非常に小さい。
また、上記オフ角度θが4度であって、エピタキシャル層64の膜厚が30μmである場合、<1−100>方向におけるショックレー型積層欠陥の最大幅L2(図22参照)は、1486μmとなる。このため、第1延在部E1または第2延在部E2に生じたBPDを基点として形成される積層欠陥SD1、SD2は、それぞれ平面視において素子領域65と大きく重なって形成される。このような積層欠陥SD1、SD2を有する比較例の半導体装置では以下のような問題が生じる。
SiCパワー素子は、電流がドリフト層表面から裏面に向けて流れる縦型素子であるため、電流経路は{0001}基底面に対してほぼ垂直となる。図21に示すショックレー型積層欠陥SDは、<0001>方向に対して量子井戸的に振る舞い、電子トラップとして働く。そのため、ショックレー型積層欠陥SDは正常な領域よりも高抵抗となる。よって、電流はショックレー型積層欠陥SDを避けて流れるため、電流が流れる面積が小さくなることで電流密度が増加し、通電時間の経過と共に素子抵抗(基板抵抗)および順方向電圧(オン電圧)が増大する。
すなわち、製造工程において基板上面に生じたBPDにpn電流を流すことで、通電時間と共に積層欠陥が拡大する。この場合、pn電流を流すと、基板中を流れるキャリアが当該積層欠陥において捕獲されるため、素子抵抗が増加する。すなわち、ターミネーション領域に発生したBPDに起因して生じる積層欠陥SD1、SD2(図23参照)は、半導体チップの中央部に達して拡がるため、素子領域のMOSFETの素子抵抗が増大する。つまり、通電時間の経過と共に、MOSFETにおいても、ソース・ドレイン間の抵抗、および内蔵ダイオードの抵抗が増大する問題が生じる。
しかし、高耐圧用のpnダイオードまたはIGBTなどでは、導通損失低減のためにpn接合に通電する必要がある。また、トランジスタとダイオードをSiC化したオールSiCパワーモジュールにおいて、装置の小型化および軽量化などを目的としてダイオードレス化を行う際には、MOSFETの内蔵ダイオードのpn接合を通電させる必要があるため、SiC素子の素子抵抗増大が問題となる。
なお、ここでいうダイオードレス化とは、例えばインバータ内においてトランジスタに逆並列に接続するダイオード(例えばショットキーバリアダイオード)の役割を内蔵ダイオードに担わせることを指す。これにより、ダイオードを、当該トランジスタを含むチップに混載する必要がなくなり、また、当該トランジスタを含むチップとは別にダイオードを搭載したチップを用意する必要がなくなるため、装置の小型化および軽量化が可能となる。
素子抵抗が増大すれば、半導体装置に所定の値の電流を流そうとした場合に必要となる電圧が大きくなる。つまり、素子抵抗の増大は、半導体装置の省電力化を妨げることに繋がる。また、上記の素子抵抗(基板抵抗)の増大は、SiC半導体基板内のpn接合に大きな電流を流す程顕著となるため、素子抵抗は半導体装置の通電時間の経過と共に増大する。すなわち、通電劣化が起こる。したがって、半導体装置の特性を長期に亘って維持することができない問題が生じる。
これに対し、本実施の形態では、図1に示すように、第2シリサイド層98を形成する領域を、第3延在部E3の上面および第4延在部E4の上面に限っている。これにより、半導体装置の製造工程において第2コンタクト領域83の端部にBPDが形成されたとしても、周縁領域66において第2コンタクト領域83に電流が流れるのは第3延在部E3および第4延在部E4のみとなるため、第1延在部E1および第2延在部E2を基点として、積層欠陥SD1、SD2(図23参照)が形成されることを防ぐことができる。
すなわち、第2コンタクト領域83に対してコンタクトプラグ97(図2参照)がオーミックに接続されているのは第3延在部E3および第4延在部E4のみであり、コンタクトプラグ97を介して第2コンタクト領域83にpn電流を流しても、第1延在部E1および第2延在部E2には電流が殆ど流れない。したがって、素子領域65に向かって大きく成長する積層欠陥SD1、SD2(図23参照)が形成されることを防ぐことができるため、MOSFETの素子抵抗が増大することを防ぐことができる。
なお、第3延在部E3に通電することで生じる積層欠陥SD3(図23参照)は素子領域65に重ならないため、素子抵抗の増大の原因とならない。また、第4延在部E4に通電することで生じる積層欠陥SD4(図23参照)が素子領域65と重なる領域は小さいため、本実施の形態の半導体装置では、素子抵抗の増大を無視できる程度に抑えることができる。
<変形例>
以下に、図14を用いて本実施の形態の半導体装置の変形例について説明する。図14は、本実施の形態の半導体装置の変形例である半導体チップの平面図である。
図14に示すように、平面視において、第2コンタクト領域83、JTE領域85、周縁領域66、ターミネーション領域67は、円形の環状構造を有している。ここで、第2シリサイド層98も、当該円形の環状構造に沿って形成されている。ただし、第2シリサイド層98は、<1−100>方向となす角が小さい方向に延在する第3延在部E3および第4延在部E4のそれぞれの直上にのみ形成されており、<11−20>方向となす角が小さい方向に延在する第1延在部E1および第2延在部E2のそれぞれの直上には形成されていない。図示はしていないが、第2コンタクト領域83に第2シリサイド層98を介して電気的に接続されたコンタクトプラグ97も、平面視において第2シリサイド層98と同じレイアウトを有している。
その他の構造は、図1〜図3を用いて説明した半導体チップと同様である。本変形例のような平面レイアウトであっても、図1〜図3を用いて説明した半導体装置と同様の効果を得ることができる。
(実施の形態2)
本実施の形態2では、図15に示すように、矩形の第2コンタクト領域83の第3延在部E3の上面のみに第2シリサイド層98を形成することについて説明する。図15は、本実施の形態の半導体装置である半導体チップの平面図である。
図15に示すように、前記実施の形態と同じく、第2コンタクト領域83の第1延在部E1および第2延在部E2の上面に第2シリサイド層98は形成されていない。これにより、前記実施の形態1と同様の効果を得ることができる。
加えて、本実施の形態では、第4延在部E4の上面に第2シリサイド層98を形成していない。つまり、第2コンタクト領域83を構成する4つの延在部のうち、<11−20>方向に順に並ぶ第3延在部E3および第4延在部E4を有する半導体チップ60において、第3延在部E3の上面には第2シリサイド層98およびコンタクトプラグ97(図2参照)を形成し、第4延在部E4の上面には第2シリサイド層98およびコンタクトプラグ97を形成していない。したがって、第4延在部E4を含むターミネーション領域67の断面図は、図2に示すターミネーション領域1Cと同様の構造を有している。
これにより、図23に示す第4延在部E4に形成されるBPDを基点として成長する積層欠陥SD4が発生をすることを防ぐことができる。すなわち、図15の素子領域65に重なり得る積層欠陥が発生することを防ぐことができる。これにより、前記実施の形態1において説明した半導体装置よりも、積層欠陥の発生防止による素子抵抗の増大を効果的に防ぐことができる。
このような構造は、図14を用いて説明した上記変形例のように、ターミネーション領域67などが円形である場合にも適用することができる。また、図15の第1延在部E1、第2延在部E2および第3延在部E3のそれぞれの上面に第2シリサイド層98を形成せず、第4延在部E4の上面のみにシリサイド層を形成しても、図22および図23を用いて説明した比較例に比べ、積層欠陥の発生を抑えることができる。
(実施の形態3)
本実施の形態3では、前記実施の形態1のSiCパワー素子を備えた電力変換装置について説明する。図16は、本実施の形態の電力変換装置(インバータ)の回路図である。図16に示すように、本実施の形態のインバータは、パワーモジュール402内に、スイッチング素子であるSiCパワーMISFET(Metal Insulator Semiconductor FET)404を複数有する。各単相において、端子405〜409を介して、電源電圧Vccと負荷(例えばモータ)401の入力電位との間に、SiCパワーMISFET404が接続されており、当該SiCパワーMISFET404が上アームを構成する。また、負荷401の入力電位と接地電位GNDとの間にもSiCパワーMISFET404が接続されており、当該SiCパワーMISFET404が下アームを構成する。つまり、負荷401では各単相に2つのSiCパワーMISFET404が設けられており、3相で6つのスイッチング素子(SiCパワーMISFET404)が設けられている。
電源電圧Vccは、端子405を介して、各単層のSiCパワーMISFET404のドレイン電極に接続されており、接地電位GNDは、端子409を介して、各単層のSiCパワーMISFET404のソース電極に接続されている。また、負荷401は、端子406〜408のそれぞれを介して、各単層の上アームの各単層のSiCパワーMISFET404のソース電極に接続され、端子406〜408のそれぞれを介して、各単層の下アームの各単層のSiCパワーMISFET404のドレイン電極に接続されている。
また、個々のSiCパワーMISFET404のゲート電極には、端子410、411を介して、制御回路403が接続されており、この制御回路403によってSiCパワーMISFET404が制御されている。したがって、本実施の形態のインバータは、制御回路403でパワーモジュール402を構成するSiCパワーMISFET404を流れる電流を制御することにより、負荷401を駆動することができる。
SiCパワーMISFET404には、前記実施の形態1において説明した半導体チップ60(図1参照)に形成されたMOSFETを用いている。図16に示すように、SiCパワーMISFET404内には、上記MOSFETに含まれる内蔵pnダイオードが形成されている。内蔵pnダイオードとは、例えば図2に示すp+型の第1コンタクト領域82に接続しているp型のウェル領域80と、n−型のエピタキシャル層64との間のpn接合部分、または、p+型の第2コンタクト領域83に接続しているp型のJTE領域85と、n−型のエピタキシャル層64との間のpn接合部分を指す。
すなわち、内蔵pnダイオードのアノードはMOSFETのソース電極に接続されており、カソードはMOSFETのドレイン電極に接続されている。よって、図16に示す各単層において、内蔵pnダイオードは、当該MOSFETに対し、逆並列に接続されている。このときの内蔵pnダイオードの機能について以下に説明する。
内蔵pnダイオードは、負荷401がインダクタンスを含まない純抵抗である場合、還流するエネルギーがないため不要である。しかし、負荷401にモータ(電動機)のようなインダクタンスを含む回路が接続されている場合、ONしているスイッチング素子であるMOSFETとは逆方向に負荷電流が流れるモードがある。このとき、MOSFET単体では、この逆方向に流れる負荷電流を流し得る機能を持たないので、MOSFETに逆並列に内蔵pnダイオードを接続する必要がある。
すなわち、パワーモジュール402において、例えばモータのように負荷401にインダクタンスを含む場合、MOSFETをOFFしたとき、インダクタンスに蓄えられたエネルギーを必ず放出しなければならない。しかし、MOSFET単体では、インダクタンスに蓄えられたエネルギーを開放するための逆方向電流を流すことができない。そこで、このインダクタンスに蓄えられた電気エネルギーを還流するため、MOSFETに逆方向に内蔵pnダイオードを接続する。つまり、内蔵pnダイオードは、インダクタンスに蓄えられた電気エネルギーを開放するために逆方向電流を流すという機能を有している。
MOSFETおよびダイオードによりパワーモジュール402を構成する場合に、MOSFETが設けられた半導体チップに、ダイオードが設けられた半導体チップを接続することが考えられる。しかしこの場合、MOSFETを含む半導体チップの他に、ダイオードを含む半導体チップを設ける必要があるため、パワーモジュール402およびインバータが大型化する問題がある。ダイオードを含む半導体チップを別に用意するのではなく、MOSFETに接続するショットキーバリアダイオードなどを、当該MOSFETが形成された半導体チップに混載する場合にも、パワーモジュール402およびインバータが大型化する問題が生じる。また、ダイオードレス化を行わずに上記のようにダイオードを用意することは、半導体装置の製造コストの増大の原因となる。
これに対し本実施の形態では、パワーモジュール402において、MOSFETおよび内蔵pnダイオードに、前記実施の形態1にて示した半導体装置である半導体チップを用いている。つまり、図2に示すMOSFETおよびこれに逆並列に接続された内蔵pnダイオードは、1個の半導体チップに設けられている。BPDを含む半導体チップでは内蔵pnダイオードにpn電流を流すと通電劣化が起こる問題があるが、前記実施の形態1において説明した半導体装置は、内蔵ダイオードおよび周縁領域にpn電流を流した場合に、抵抗値の増大を抑えることができるものである。
このように、前記実施の形態1の半導体装置をMOSFETに用いるパワーモジュール402およびインバータでは、MOSFETの内蔵pnダイオードのpn接合を通電させ使用することが可能であるため、当該内蔵ダイオードを還流ダイオードとして用いることができる。これにより、余計なダイオード素子を取り除くことができる。つまり、前記実施の形態1において説明した半導体装置である半導体チップを構成するMOSFETの内蔵ダイオードを、図16に示す内蔵pnダイオードとして用いることができるため、MOSFETを含む当該半導体チップに他のダイオードを接続する必要がなくなる。これにより、パワーモジュール402を含むインバータからなる電力変換装置について、通電劣化による高抵抗化を防ぎつつ、小型化、軽量化および低コスト化を実現することができる。
また、電力変換装置は、3相モータシステムに用いることができる。図16に示した負荷401は3相モータであり、インバータに、前記実施の形態1にて示した半導体装置を備えた電力変換装置を用いることにより、3相モータシステムを小型化することができる。
(実施の形態4)
前記実施の形態3で説明した3相モータシステムは、ハイブリット自動車、電気自動車、燃料電池自動車などの自動車に用いることができる。本実施の形態では、3相モータシステムを搭載した自動車を、図17および図18を用いて説明する。図17は、本実施の形態の電気自動車の構成を示す概略図である。図18は、本実施の形態の昇圧コンバータの回路図である。
図17に示すように、本実施の形態の電気自動車は、駆動輪(車輪)501aおよび駆動輪(車輪)501bが接続された駆動軸502に動力を入出力可能とする3相モータ503と、3相モータ503を駆動するためのインバータ504と、バッテリ505とを備える。さらに、本実施の形態の電気自動車は、昇圧コンバータ508と、リレー509と、電子制御ユニット510とを備え、昇圧コンバータ508は、インバータ504が接続された電力ライン506と、バッテリ505が接続された電力ライン507とに接続されている。3相モータ503は、永久磁石が埋め込まれたロータと、3相コイルが巻回されたステータとを備えた同期発電電動機である。インバータ504には、前記実施の形態3において説明したインバータを用いる。
昇圧コンバータ508は図18に示すように、インバータ513に、リアクトル511および平滑用コンデンサ512が接続された構成からなる。インバータ513は、例えば、前記実施の形態3で説明したインバータと同様であり、インバータ内の素子構成も同じである。ここでも、前記実施の形態3と同様にスイッチング素子をSiCパワーMISFET514とし、同期整流駆動させる。本実施の形態の電気自動車では、電力変換装置であるインバータ504および電力変換装置である昇圧コンバータ508を用いて出力を3相モータ503に供給することで、3相モータ503により駆動輪(車輪)501a、501bを駆動する。
図17の電子制御ユニット510は、マイクロプロセッサと、記憶装置と、入出力ポートとを備えており、3相モータ503のロータ位置を検出するセンサからの信号、またはバッテリ505の充放電値などを受信する。電子制御ユニット510は、インバータ504、昇圧コンバータ508、およびリレー509を制御するための信号を出力する。
本実施の形態によれば、電力変換装置であるインバータ504および昇圧コンバータ508に、前記実施の形態3の電力変換装置を用いることができる。また、3相モータ503、およびインバータ504などからなる3相モータシステムに、前記実施の形態3の3相モータシステムを用いることができる。これにより、電気自動車のインバータ504および昇圧コンバータ508の通電劣化を防ぎつつ、電気自動車に占める駆動系の容積を低減することにより電気自動車の小型化、軽量化および低コスト化を実現することができる。
なお、本実施の形態では、電気自動車について説明したが、エンジンも併用するハイブリット自動車、バッテリ505が燃料電池スタックとなった燃料電池自動車にも同様に上述の3相モータシステムを適用することができる。
(実施の形態5)
前記実施の形態3の3相モータシステムは、鉄道車両に用いることができる。本実施の形態では、3相モータシステムを用いた鉄道車両を図19を用いて説明する。図19は、本実施の形態の鉄道車両のコンバータおよびインバータを含む回路図である。
図19に示すように、鉄道車両には架線OWからパンタグラフPGを介して、例えば25kVの電力が供給される。トランス609を介して電圧が1.5kVまで降圧され、コンバータ607で交流から直流に変換される。さらに、キャパシタ608を介してインバータ602で直流から交流に変換されて、負荷601である3相モータが駆動される。本実施の形態では、前記実施の形態3のようにスイッチング素子をSiCパワーMISFET604として同期整流駆動させる。なお、図19では、前記実施の形態3で説明した制御回路の図示を省略している。また、架線OWは、パンタグラフPG、トランス609、車輪WHを介して、線路RTに電気的に接続されている。
本実施の形態によれば、コンバータ607に、前記実施の形態3の電力変換装置を用いることができる。つまり、電力変換装置から負荷601に電力を供給することで、鉄道車両の車輪WHを駆動することができる。また、負荷601、インバータ602、および制御回路からなる3相モータシステムに、前記実施の形態3の3相モータシステムを用いることができる。これにより、鉄道車両のインバータ602、コンバータ607の通電劣化を防ぎつつ、鉄道車両の小型化、軽量化および低コスト化を実現することができる。
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。