WO2012056642A1 - 半導体素子 - Google Patents

半導体素子 Download PDF

Info

Publication number
WO2012056642A1
WO2012056642A1 PCT/JP2011/005769 JP2011005769W WO2012056642A1 WO 2012056642 A1 WO2012056642 A1 WO 2012056642A1 JP 2011005769 W JP2011005769 W JP 2011005769W WO 2012056642 A1 WO2012056642 A1 WO 2012056642A1
Authority
WO
WIPO (PCT)
Prior art keywords
channel layer
region
semiconductor
potential
body region
Prior art date
Application number
PCT/JP2011/005769
Other languages
English (en)
French (fr)
Inventor
北畠　真
内田　正雄
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Priority to CN2011800042418A priority Critical patent/CN102598265A/zh
Priority to JP2012504954A priority patent/JP4965754B2/ja
Priority to EP11833583.5A priority patent/EP2482315B1/en
Priority to US13/504,360 priority patent/US8742427B2/en
Publication of WO2012056642A1 publication Critical patent/WO2012056642A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7391—Gated diode structures

Definitions

  • the present invention relates to a semiconductor element.
  • the present invention relates to a wide band gap semiconductor element (power semiconductor device) used for high breakdown voltage and large current.
  • Si semiconductor elements are generally used for high withstand voltage and large current control in voltage conversion circuits and the like.
  • an IGBT insulated gate bipolar transistor
  • the Si-IGBT having a vertical structure is used to control a withstand voltage of 600 V or higher and a current of 10 A or higher.
  • the structure of the upper surface of the device including the gate for switching the current ON / OFF is a metal-insulator-semiconductor field effect transistor (MISFET) which is an insulated gate. ), And a structure equivalent to a normal vertical DIMISFET (double implant MISFET) structure is formed.
  • MISFET double implant MISFET
  • the cross-sectional view of FIG. 7A shows the configuration of the Si semiconductor element (Si-IGBT or MISFET) 1100.
  • the semiconductor element 1100 is made of a silicon (Si) semiconductor, and an n ⁇ drift layer 120 is stacked on a p-type Si substrate 110 (in the case of MISFET, an n + Si substrate) in the case of IGBT.
  • a p body region 130 is formed in a part of the upper portion of the n ⁇ drift layer 120, and the p body viewed from above perpendicular to the main surface of the substrate.
  • a p body contact region 132 and an n + source region 140 are formed in the upper portion of the region which is the inside in the plan view of region 130.
  • a source electrode 145 is formed on p body contact region 132 and n + source region 140.
  • a channel region 151 is provided on the surface of the p body region 130, and a gate insulating film 160 and a gate electrode 165 are formed on the channel region 151.
  • a gate insulating film 160 and a gate electrode 165 are formed on the channel region 151.
  • JFET region 121 In a plan view as viewed from the upper direction perpendicular to the main surface of the substrate, an n region where the p body region 130 is not formed exists on the surface of the drift layer 120.
  • a portion of drift layer 120 sandwiched between p body regions 130 is referred to as JFET region 121.
  • a drain electrode 170 is formed on the back surface of the Si substrate 110. In the case of an IGBT, the source electrode 145 and the drain electrode 170 become an emitter electrode and a collector electrode, respectively.
  • the switching operation is performed according to the voltage applied between the source electrode 145 and the gate electrode 165 when a DC voltage is applied so that the drain electrode 170 has a positive potential and the source electrode 145 has a negative potential. This means that the current can be turned ON / OFF.
  • the channel region 151 is depleted when a voltage equal to or higher than the threshold voltage is applied between the source electrode 145 and the gate electrode 165 so that the gate electrode 165 side is positive, and further becomes an inversion region. At this time, electrons can move from the source region 140 toward the JFET region 121 through the channel region 151, and a current flows.
  • a channel layer 150 may be added as shown in FIG.
  • the resistance (ON resistance) associated with the movement of electrons can be reduced.
  • the reduction of the ON resistance due to the introduction of the n ⁇ channel layer 150 has a trade-off relationship with the normally-off operation, and a careful channel layer design is required.
  • the switching operation is an operation when a positive DC voltage is applied to the drain electrode 170 and a negative DC voltage is applied to the source electrode 145.
  • a reverse DC voltage negative to the drain electrode 170 and positive to the source electrode 1405 is applied, the MISFET performs a diode operation. This is because the body diode 180 is formed by the pn junction between the p body region 130 of the MISFET 1100 and the n ⁇ drift layer 120.
  • the source electrode 145 since the source electrode 145 is in ohmic contact with the p body region 130 via the p body contact region 132, when a reverse DC voltage (negative to the drain electrode 170 and positive to the source electrode 145) is applied, Between the electrode 145 and the drain electrode 170, a forward current of the pn junction of the body diode 180 flows. That is, when a positive voltage is applied to the drain electrode 170 and a negative voltage is applied to the source electrode 145, the vertical MISFET 1100 operates as a switch controlled by the potential of the gate electrode 165. When a positive voltage is applied to 145, it operates as a diode. When the forward current of the diode flows, a voltage higher than the built-in voltage (about 1 V) of the Si semiconductor is generated.
  • an inverter that outputs an alternating current from a direct current voltage, for example, when the output is for an L load (inductive load) having an inductance component such as a winding of a motor, a voltage opposite to that during switch operation is applied. In some cases, a forward current flows through the body diode.
  • a pseudo-Schottky diode (Pseudo-Schottky Diode) has been invented that performs diode operation using the structure of the vertical MISFET shown in FIG. 7C (Patent Document 1).
  • This element operates in the same manner as a diode operation when a negative voltage is applied to the drain electrode 170 and a positive voltage is applied to the source electrode 145, but the current is designed to flow mainly through the channel layer 150, not the body diode 180. ing.
  • the current flowing through the channel layer 150 in the direction opposite to the direction of the current flowing when the transistor is operated is a built-in voltage of Si semiconductor (about approximately) when a voltage is applied so that the drain electrode 170 is negative and the source electrode 145 is positive. 1V) can be made so that a current starts to flow even at a voltage of 1 V or less, and the body diode can be designed not to pass a current.
  • the design of the channel layer is also related to the design of the MOS interface, the principle is complicated, and it was based on know-how obtained from a large amount of measured data.
  • a channel layer having a thickness of 0.1 ⁇ m or more and an n-type concentration of 2 ⁇ 10 17 cm ⁇ 3 or less has been used.
  • Patent Document 2 a MOS type diode using Si is disclosed in Patent Document 2
  • Patent Document 3 a MOS type transistor using SiC is disclosed in Patent Document 3.
  • a power conversion circuit such as an inverter is made using a MISFET or IGBT of a Si semiconductor element (power device) used for high breakdown voltage and large current as a switching element
  • an L load such as a winding of a motor is used.
  • the diode having a withstand voltage of 600 V or more needs to use a pn junction diode because the withstand voltage of a normal Schottky diode is low.
  • MISFETs and pseudo-Schottky diodes formed from silicon carbide semiconductor elements have already been reported (Patent Document 3), but it is stated that MISFET operation and pseudo-Schottky diode operation have a trade-off relationship in the element structure. Yes. In other words, it is stated that it is impossible to realize the MISFET operation and the pseudo Schottky diode with high performance that can be used industrially in the same structure, as described above for the Si semiconductor. .
  • Patent Document 2 As for the pseudo Schottky diode that performs the diode operation using the structure of the vertical MISFET described above, there has already been disclosed a Si element (Patent Document 2) and a SiC element (Patent Document 3). It is disclosed that these diodes can design the electrical characteristics of the forward current (source-drain voltage: Vf0 from which a current in the positive direction flows with respect to the diode operation) (paragraph [0097] of Patent Document 3). That is, the diode current can flow with a source-drain voltage: Vf0 smaller than the built-in potential of the pn diode.
  • the pseudo Schottky diode that operates as a diode using the above-described vertical MISFET structure is designed by designing a merged threshold voltage adjusting / SIR channel layer and applying a voltage between the source and the gate, thereby realizing the original MISFET.
  • the control range of the concentration and film thickness of the channel layer in this patent is in the range of 1 ⁇ 10 15 to 5 ⁇ 10 17 cm ⁇ 3 and 0.05 to 1 ⁇ m (paragraph [0101] of Patent Document 3).
  • a film having a thickness of 0.05 ⁇ m or more and an n-type concentration of 5 ⁇ 10 17 cm ⁇ 3 or less is used as the channel layer. It shows that an element is formed by extending the structure of the MISFET or pseudo Schottky diode.
  • the present invention has been made in view of the above circumstances, and its main purpose is to trade off the threshold voltage of the transistor and the rising voltage of the diode while functioning as a diode while having transistor characteristics.
  • An object of the present invention is to provide a semiconductor device that does not become necessary.
  • the semiconductor element of the present invention is a semiconductor element including a metal-insulator-semiconductor field effect transistor, and the metal-insulator-semiconductor field effect transistor includes a first conductivity type body region and at least one of the body regions.
  • a wide bandgap semiconductor having a second conductivity type channel layer in contact with the surface of the portion of the body region, an insulating film in contact with the surface of the channel layer, a gate electrode facing the channel layer through the insulating film, A source electrode in contact with the source region; and a drain electrode electrically connected to the drift region, the source electrode
  • the potential of the drain electrode with reference to the potential is Vds
  • the potential of the gate electrode with respect to the potential of the source electrode is Vgs
  • the gate threshold voltage of the metal-insulator-semiconductor field effect transistor is Vth
  • the drain electrode When the direction of the current flowing from the source electrode to the source electrode is defined as the forward direction and the direction of the current flowing from the source electrode to the drain electrode is defined as the
  • the potential Vgs of the gate electrode that functions as a diode and is based on the potential of the source electrode is 0 volt
  • at least a part of the channel layer is formed by a pn junction between the part of the body region and the channel layer.
  • the dielectric constant of the wide band gap semiconductor is ⁇ s
  • the dielectric constant and thickness of the insulating film are ⁇ i and Di
  • the sum of Dc and Db is Ds
  • the absolute value of the rising voltage of the diode is Vf0, Ds ⁇ Di ⁇ ⁇ s / ( ⁇ i (2 / Vf0-1)) is satisfied.
  • the wide band gap semiconductor is made of silicon carbide, and when the dopant concentration of the body region is Nb and the dopant concentration of the channel layer is Nc, Vf0 ⁇ 1 volts, Ds ⁇ 2Di, Nb> 1 ⁇ 10 17 cm ⁇ 3 and Nc> 1 ⁇ 10 17 cm ⁇ 3 are satisfied.
  • the dopant concentration of the body region is Nb
  • the dopant concentration of the channel layer is Nc
  • the built-in potential of the pn junction is Pbi
  • the elementary charge is q, (1+ ( ⁇ s / ⁇ i) ⁇ (Di / Ds))> 2 / (Pbi ⁇ (0.5q / ⁇ s) ⁇ (Nb ⁇ Db (Db + 2Dc) ⁇ Nc ⁇ Dc 2 ))> 2.
  • the wide band gap semiconductor is made of silicon carbide.
  • the dopant concentration of the body region is Nb and the dopant concentration of the channel layer is Nc
  • Vf0 ⁇ 0.5 volts
  • Nb> 1 ⁇ 10 18 cm ⁇ 3 and Nc> 1 ⁇ 10 18 cm ⁇ 3 are satisfied.
  • the dopant concentration of the body region is Nb
  • the dopant concentration of the channel layer is Nc
  • the built-in potential of the PN junction is Pbi
  • the elementary charge is q, (1+ ( ⁇ s / ⁇ i) ⁇ (Di / Ds))> 2 / (Pbi ⁇ (0.5q / ⁇ s) ⁇ (Nb ⁇ Db (Db + 2Dc) ⁇ Nc ⁇ Dc 2 ))> 4 is satisfied.
  • Ds is greater than 14 nm.
  • At least one of Nb and Nc is 1.4 ⁇ 10 19 cm ⁇ 3 or less.
  • the wide band gap semiconductor is made of silicon carbide, and Ds is smaller than 50 nm.
  • FIG. (A), (b), (c), and (d) Schematic cross-sectional view of a semiconductor device in an embodiment of the present invention
  • Graph showing the relationship between the threshold (horizontal axis) and Vf0 (vertical axis) In this embodiment, it is a graph which shows the range for achieving Vf0 1V, (a) is a channel layer density
  • threshold value (Vth), (c) is a graph showing the effective region of the channel layer concentration (Nc) where the threshold value (Vth) is greater than 2V (no effective region) Graph showing the relationship between channel layer concentration (Nc), channel layer thickness (Dc) and threshold (Vth) in the present embodiment
  • A) is a schematic cross-sectional view of a conventional example of a semiconductor element
  • (b) is a schematic top view thereof
  • (c) is a schematic cross-sectional view of a semiconductor element in which a channel layer is provided in the semiconductor element of (a).
  • the semiconductor element of this embodiment is a silicon carbide semiconductor element (power semiconductor device), and includes a metal-insulator-semiconductor field effect transistor (MISFET) 1000.
  • MISFET metal-insulator-semiconductor field effect transistor
  • a typical example of a MISFET is a MOSFET.
  • the silicon carbide semiconductor portion of MISFET 1000 includes a first conductivity type body region 130, a second conductivity type source region 140 in contact with at least a part of body region 130, and a part of body region 130.
  • a second conductivity type drift region 120 separated from the source region 140 by a second conductivity type channel region 150 in contact with the surface of the portion of the body region 130 located between the source region 140 and the drift region 120;
  • the MISFET 1000 further includes an insulating film 160 in contact with the surface of the channel layer 150, a gate electrode 165 facing the channel layer 150 through the insulating film 160, and a source electrode 145 in contact with the source region 140.
  • the silicon carbide semiconductor portion having the drift region 120 and the like is supported by the second conductivity type silicon carbide semiconductor substrate 110, and a drain electrode 170 is provided on the back surface of the substrate 110. Drain electrode 170 is electrically connected to drift region 120.
  • the potential of the drain electrode 170 with respect to the potential of the source electrode 145 is Vds
  • the potential of the gate electrode 165 with reference to the potential of the source electrode 145 is Vgs
  • the gate threshold voltage of the MISFET 1000 is Vth
  • the drain electrode 170 is defined as “forward direction”
  • the direction of current flowing from the source electrode 145 to the drain electrode 170 is defined as “reverse direction”.
  • the MISFET 1000 When Vgs ⁇ Vth, the MISFET 1000 conducts between the drain electrode 170 and the source electrode 145 through the channel layer 150.
  • the MISFET 1000 when 0 volt ⁇ Vgs ⁇ Vth, the MISFET 1000 does not pass a current in the “forward direction”, and when Vds ⁇ Vf0 volt, the MISFET 1000 “reverse” from the source electrode 145 to the drain electrode 170 through the channel layer 150. It functions as a diode that allows current to flow through. Needless to say, when the diode passes a current in the “reverse direction”, a “forward current” flows for the diode.
  • a diode that allows current to flow from the source electrode 145 to the drain electrode 170 through the channel layer 150 when the transistor is OFF is referred to as a “channel diode”.
  • the “channel diode” of the present invention does not flow through the body diode of the pn junction when the current is small, but the body of the pn junction is not affected by the large current. The current does not flow in the diode, and there is a characteristic that the conventional Si pseudo Schottky diode does not have.
  • the main part of the channel layer 150 among the channel layers 150 is formed by the pn junction between the part of the body region 130 and the channel layer 150.
  • a depletion layer having a thickness Dc that is depleted over the entire thickness direction is formed at least partially in a plan view from a direction perpendicular to the surface.
  • a depletion layer having a thickness Db is formed in the part of the body region 130 from the junction surface of the pn junction.
  • the dielectric constant of the “wide band gap semiconductor” which is a silicon carbide semiconductor is ⁇ s
  • the dielectric constant and thickness of the insulating film 160 are ⁇ i and Di
  • the sum of Dc and Db is Ds
  • the rise of the diode When the absolute value of the voltage is Vf0, the semiconductor element of this embodiment satisfies Ds ⁇ Di ⁇ ⁇ s / ( ⁇ i (2 / Vf0-1)).
  • the rising voltage of the diode is a magnitude of a potential at which current starts to flow from the source electrode 145 to the drain electrode 170 when the potential of the drain electrode 170 with respect to the source electrode 145 is decreased from 0 volts.
  • a forward voltage equal to or higher than Vf0 is applied to the diode, a forward current flows through the diode. This forward current is a current that flows in the “reverse direction” for the semiconductor element, according to the above definition.
  • a depletion layer having a thickness Dc that is depleted in the entire thickness direction of the channel layer 150 is formed by a pn junction between the body region 130 and the channel layer 150.
  • a depletion layer having a thickness Db is formed from the junction surface of the pn junction.
  • the semiconductor element according to the present embodiment includes the second conductivity type silicon carbide semiconductor substrate 110 and the drift region 120 made of the second conductivity type silicon carbide formed on the surface of the substrate 110. It is out. Second conductivity type drift region 120 is formed of a portion (second conductivity type portion) of the silicon carbide layer formed on substrate 110 other than the portion where first conductivity type body region 130 is formed. Yes.
  • the silicon carbide layer in which the “drift region 120” and the “body region 130” are formed may be referred to as a “drift layer”.
  • Silicon carbide semiconductor substrate 110 of the present embodiment is an n + substrate (n + SiC substrate), and drift region 120 is an n ⁇ region. That is, in the present embodiment, the second conductivity type is n-type, and the first conductivity type is p-type. The n-type and p-type may be interchanged. Note that the superscript “+” or “ ⁇ ” in the symbols “n + ” or “n ⁇ ” represents the relative concentration of impurities. “N + ” means that the n-type dopant concentration is higher than “n”, and “n ⁇ ” means that the n-type dopant concentration is lower than “n”.
  • the first conductivity type p body region 130 is formed in the drift layer, and the second conductivity type source region 140 is formed in the p body region 130.
  • Source region 140 is of n + type.
  • the p body region 130 may be referred to as a p body layer. Further, the p body region 130 may be referred to as a p base region.
  • a p + type p + contact region 132 is formed in the p body region 130.
  • a source electrode 145 is formed on the source region 140.
  • the source electrode 145, n + is formed on the surface of the source regions 140 and p + contact region 132, n + are both electrical contact with the source regions 140 and p + contact region 132.
  • P + contact region 132 is further in electrical contact with p body region 130. When the dopant concentration of p body region 130 is sufficiently high, p + contact region 132 may be omitted and source electrode 145 may be in direct contact with p body region 130.
  • n ⁇ drift region 120 a region sandwiched by the p body regions 130 functions as a (Junction Field-Effect Transistor) region 121. Since this region is composed of the drift region 120, a dopant of the second conductivity type (here, n-type) is introduced by ion implantation or the like in order to reduce the resistance in the JFET region 121, so that the dopant is more dopant than other portions of the drift region 120. The concentration may be increased.
  • n-type channel layer 150 is formed in contact with at least part of p body region 130 and n + source region 140.
  • the channel layer 150 in the present embodiment is formed by, for example, epitaxial growth on the drift layer in which the p body region 130 and the n + source region 140 are formed.
  • the channel layer 150 may be a region formed by injecting an n-type impurity into the upper portion of the p body region 130.
  • a gate insulating film 160 is formed on the channel layer 150.
  • a gate electrode 165 is formed on the gate insulating film 160.
  • a drain electrode 170 is formed on the back surface of the substrate 110.
  • the present inventors discovered the following operation principle by analyzing in detail the FET operation and the pseudo Schottky diode operation in the structure around the channel of the MISFET, and based on this discovery, can operate as a MISFET and a diode.
  • a new semiconductor device was invented. That is, a general formula (formula 7 to be described later) was derived with respect to the minimum voltage Vf0 between the drain electrode and the source electrode from which forward current flows to the diode. Further, regarding the relationship between the voltage Vth and Vf0 applied to the gate electrode for turning on the transistor, which is important as the MISFET operation, a general formula (formula 8 described later) is derived, and the operation of the MISFET and the operation of the diode are trade-offs. We have found a structure that holds both.
  • the total thickness Ds of the depletion layer formed in the semiconductor is expressed by the following equation.
  • Emax is a maximum electric field in which a leak current does not flow through the pn junction without generating an avalanche current in the semiconductor.
  • Pbi is a built-in potential of a semiconductor pn junction.
  • Nc (Si) needs to be smaller than about 2 ⁇ 10 17 cm ⁇ 3 .
  • the potential Vgs of the gate electrode 165 with respect to the potential of the source electrode 145 is 0 volt. In this case, it is difficult to create a state in which no current flows in the channel layer.
  • the acceptable ranges for the thickness and dopant concentration of the channel layer are as follows: the Si channel layer has a thickness of 0.1 ⁇ m (100 nm) or more, and the dopant concentration is n-type and 2 ⁇ 10 2, as described in the prior art. This is consistent with the use of layers of 17 cm ⁇ 3 or less (Patent Document 1). That is, it became clear that the consideration about the function of our depletion layer around the channel layer is consistent with the design guideline based on the know-how related to the conventional Si device.
  • the channel layer 150 is formed in a region outside the range of the thickness and dopant concentration to be satisfied by the channel layer of the conventional Si semiconductor, thereby stably operating the semiconductor element. I found out that I can make it.
  • the dopant concentration Nc of the channel layer is uniform in the thickness direction, and the dopant concentration Nb of the body region is sufficiently higher than the dopant concentration Nc of the channel layer. Therefore, the depletion layer is formed thin on the body region side, and the thickness Ds of the depletion layer can be considered to be substantially equal to the thickness Dc of the channel layer.
  • the body region dopant concentration Nb and the channel layer dopant concentration Nc have the same order of magnitude.
  • Ds a case is considered in which the potential drop in the depletion layer of the pn junction spreads until it matches the built-in potential (corresponding to the band gap) of the pn junction of the semiconductor. Since the potential drop of the pn junction between the channel layer and the body region of the present invention is not normally on when no voltage is applied between the source electrode and the gate electrode, the built-in potential of the semiconductor (SiC) pn junction Smaller than (corresponding to the band gap). On the other hand, Vf0 is sufficiently low, and it is preferable to set the potential drop to 2 V or higher in order to prevent current from flowing through the body diode even when a large current flows through the channel diode. In this case, the lower limit value of Ds is 2/3 of 20 nm. Therefore, the following formula is established. Ds (SiC)> 14 nm
  • the present inventors have found that in a MOS type diode, the potential drop Pd on the channel layer surface (oxide film interface) is expressed as follows.
  • Vf0 Pbi-Pd Therefore, the following formula is established.
  • Vth at which current flows to the MISFET is expressed as a function of Vf0 as follows.
  • ⁇ i and Di are the dielectric constant and thickness of the insulating film 160, respectively.
  • Ds used here is the thickness of the depletion layer of the semiconductor in the state where the voltage Vth is applied, and is accurately different from Dc + Db in the above equation 7.
  • the condition for safe operation required in MISFET operation is to set Vth to a positive value or more.
  • a gate threshold voltage Vth of a switching element such as a MISFET used in a power electronics circuit is usually required to be higher than 2V.
  • An element having a threshold voltage Vth of 2 V or less causes a malfunctioning switching operation of current due to noise generated in association with the switching operation, and a safe operation cannot be guaranteed.
  • the minimum voltage Vf0 between the drain electrode and the source electrode where the forward current flows to the diode it is necessary to set the minimum voltage Vf0 between the drain electrode and the source electrode where the forward current flows to the diode to a certain value or less.
  • the switching current (current in the positive direction) of the MISFET is limited so that the forward voltage Vf in the positive direction becomes smaller than 2 V in consideration of the problem of heat generation from the semiconductor element.
  • the voltage Vf is determined by the product of the switching current of the MISFET and the ON resistance (voltage drop). During the inverter operation, this current is conducted as a diode current. For this reason, the forward voltage (reverse direction Vf) of the diode current is a value obtained by adding Vf0 to the positive direction Vf (less than 2 V). This value is limited to less than 3V if Vf0 is less than 1V.
  • the forward voltage of a diode of less than 3 V is equal to or less than the built-in potential of about 3 V of a pn junction of silicon carbide, for example. Therefore, if Vf0 is a value smaller than 1V, current hardly flows through the parasitic body diode.
  • Equation 8 Considering the requirement of Vth> 2V required from the MISFET operation and the requirement of Vf0 ⁇ 1V required from the diode operation, the following equation is derived from Equation 8.
  • Equation 9 ′ In order for Vth in Equation 9 ′ to be greater than 2V, Ds needs to be set to satisfy the following equation.
  • the set values of Di and Vf0 may change depending on the situation when using the semiconductor element of the present invention. For this reason, in the semiconductor device of the present invention, it is essentially important to set Ds so as to satisfy the above formula 9 ′′ based on the given Di and Vf0.
  • Di Since a normal silicon carbide semiconductor element is driven with a gate voltage of 20 V, Di is usually set to 70 nm, and Ds has a good range below.
  • Equation 9 When Equation 9 is generalized and written under the conditions of Vth> 2V and Vf0 ⁇ 1V, the following equation is obtained.
  • Equation 9 is generalized and written under the conditions of Vth> 2V and Vf0 ⁇ 0.5V, the following equation is obtained.
  • Nc changes the number of digits in five steps from 10 16 cm ⁇ 3 to 10 20 cm ⁇ 3 .
  • the vertical axis of the graph is Vf0, and the horizontal axis is Vth.
  • Dc is 10 nm, 50 nm, 100 nm, 500 nm, and 1000 nm.
  • the vertical axis of this graph is also Vf0, and the horizontal axis is Vth.
  • the graphs of FIGS. 3B, 3C, and 3D correspond to the graph of FIG. 3A, respectively.
  • the graphs of FIG. 3B, FIG. 3C, and FIG. 3D are different in that Nb is 10 19 cm ⁇ 3 , 10 18 cm ⁇ 3 , and 10 17 cm ⁇ 3 , respectively.
  • Vth and Vf0 were obtained by newly derived equations 7 and 8.
  • the vertical axis of the graph is Dc and the horizontal axis is Nc.
  • the numerical value on the horizontal axis indicates an index of 10. For example, “16” means 1 ⁇ 10 16 (cm ⁇ 3 ), and “16.5” means 1 ⁇ 10 16.5 (cm ⁇ 3 ).
  • the meanings of the numerical values on these horizontal axes are the same in FIGS. 4B and 4C described below.
  • the thickness Dc of the channel layer is usually set to a value of 50 nm or more. It is necessary to increase Dc as Nc decreases. Above this Dc value (region above the plot point in FIG. 4A), Vf0 ⁇ 1V, which means that the object of the present application can be achieved as a diode operation.
  • the vertical axis of the graph is Vth and the horizontal axis is Nc.
  • FIG. 4 (c) is a graph in which a part of FIG. 4 (a) and a part of FIG. 4 (b) are described together.
  • the left vertical axis of this graph is Dc
  • the right vertical axis is Vth
  • the horizontal axis is Nc.
  • FIGS. 5A, 5B, and 5C are graphs corresponding to FIGS. 4A, 4B, and 4C, respectively.
  • the vertical axis of the graph of FIG. 6 is the channel layer thickness Dc
  • the horizontal axis is the channel layer dopant concentration Nc.
  • the numerical value on the horizontal axis indicates an index of 10. For example, “18” means 1 ⁇ 10 18 (cm ⁇ 3 ). From FIG. 6, it was found that when Dc ⁇ 50 nm and Nc> 1 ⁇ 10 18 cm ⁇ 3 , a region where Vth> 2V can be formed.
  • the thickness of the channel layer and the dopant concentration may be set within appropriate ranges. Recognize.
  • the thickness Dc of the channel layer is preferably smaller than 50 nm, and more preferably 40 nm or less.
  • Vf0 is set to a value between 0.5V and 1.0V while satisfying Vth> 2V.
  • Examples of conditions when Vf0 is set to a value within the range of 0.6V to 0.9V are shown below.
  • Vth / Vfo in Table 1 corresponds to the rightmost numerical value in Equations 13 and 16.
  • the semiconductor element including the MISFET having the planar structure has been described.
  • the semiconductor element of the present invention may be a semiconductor element including the MISFET having the trench structure.
  • silicon carbide SiC
  • GaN silicon carbide
  • the threshold value Vth when operating as a MISFET can be set to a sufficiently high value, and the absolute value of the rising voltage when operating the MISFET as a diode can be sufficiently reduced.
  • the present invention can provide a semiconductor element that stably drives a power electronics circuit such as an inverter without increasing the number of components.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

　本発明の半導体素子は、チャネル層を介してトランジスタ動作とダイオード動作とを行うことができる。ソース電極１５０の電位を基準とするゲート電極１６５の電位Ｖｇｓが０ボルトのとき、ボディ領域１３０の一部分とチャネル層１５０との間のｐｎ接合によりチャネル層１５０の少なくとも一部は厚さ方向の全体にわたって空乏化された厚さＤｃの空乏層が形成され、かつ、ボディ領域１３０の一部分にはｐｎ接合の接合面から厚さＤｂの空乏層が形成される。ワイドバンドギャップ半導体の誘電率をεｓ、絶縁膜１６０の誘電率および厚さを、それぞれ、εｉおよびＤｉ、ＤｃとＤｂの和をＤｓ、ダイオードの立ち上がり電圧の絶対値をＶｆ０とするとき、Ｄｓ＜Ｄｉ・εｓ／（εｉ（２／Ｖｆ０－１））が満たされる。

Description

半導体素子
　本発明は、半導体素子に関する。特に、高耐圧、大電流用に使用される、ワイドバンドギャップ半導体素子（パワー半導体デバイス）に関する。
　従来のパワーエレクトロニクス技術によれば、電圧変換回路などにおいて、高耐圧・大電流制御には、一般的にＳｉ半導体素子が使用されている。特に、電圧変換回路のスイッチとして使用されるＳｉのトランジスタとしては、高耐圧・大電流を制御可能で、かつＯＮ抵抗が小さいＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）が用いられている。縦型構造を有するＳｉ－ＩＧＢＴは、６００Ｖ以上の耐圧、１０Ａ以上の電流の制御には必ずといって良いほど用いられている。この縦型Ｓｉ－ＩＧＢＴの素子構造において、電流をＯＮ／ＯＦＦスイッチするゲートを含む素子の上面の構造は、絶縁ゲートである金属－絶縁体－半導体電界効果トランジスタ（ＭＩＳＦＥＴ：Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－ｍｉｃｏｎｄｕｃｔｏｒ　ＦＥＴ）のゲートチャネル部分と同じであり、通常縦型のＤＩＭＩＳＦＥＴ（ダブルインプラントＭＩＳＦＥＴ）構造と同等の構造が作りこまれる。
　図７（ａ）の断面図は、Ｓｉ半導体素子（Ｓｉ―ＩＧＢＴまたはＭＩＳＦＥＴ）１１００の構成を示している。半導体素子１１００は、珪素（Ｓｉ）半導体から構成されており、ＩＧＢＴの場合はｐ型のＳｉ基板１１０（ＭＩＳＦＥＴの場合は、ｎ+Ｓｉ基板を）の上に、ｎ-ドリフト層１２０が積層された構造を有している。図７（ｂ）の平面図に示すように、ｎ-ドリフト層１２０の上部の一部には、ｐボディ領域１３０が形成されており、基板の主面に垂直な上方向から見たｐボディ領域１３０の平面視において内部となる領域の上部に、ｐボディコンタクト領域１３２とｎ+ソース領域１４０とが形成されている。
　ｐボディコンタクト領域１３２およびｎ+ソース領域１４０の上には、ソース電極１４５が形成されている。ｐボディ領域１３０の表面には、チャネル領域１５１が有り、さらに、チャネル領域１５１の上には、ゲート絶縁膜１６０およびゲート電極１６５が形成されている。基板の主面に垂直な上方向から見た平面視において、ドリフト層１２０の表面にはｐボディ領域１３０が形成されていないｎ領域が存在している。ドリフト層１２０のうち、ｐボディ領域１３０にはさまれた部分をＪＦＥＴ領域１２１と呼ぶ。さらに、Ｓｉ基板１１０の裏面にはドレイン電極１７０が形成されている。なお、ＩＧＢＴの場合は、ソース電極１４５、ドレイン電極１７０が、それぞれエミッタ電極、コレクタ電極となる。
　スイッチング動作は、ドレイン電極１７０が正の側の電位、ソース電極１４５が負側の電位となるようにＤＣ電圧が印加されている場合に、ソース電極１４５－ゲート電極１６５間に印加される電圧によって電流をＯＮ／ＯＦＦできることを意味する。チャネル領域１５１は、ゲート電極１６５側が正となるように、ソース電極１４５－ゲート電極１６５間に閾値電圧以上の電圧を印加した場合に空乏化し更に反転領域となる。このとき、チャネル領域１５１を介して、ソース領域１４０からＪＦＥＴ領域１２１に向かって電子が移動可能となり、電流が流れる。ソース電極１４５－ゲート電極１６５間に電圧を印加しない場合（０Ｖのゲート電位を与えた場合）は、ｐボディ領域１３０の表面は電子の移動が可能な状態ではない。したがって、ソース領域１４０とＪＦＥＴ領域１２１との間に電流が流れず、トランジスタとしてＯＦＦ状態である。ゲート電位が０Ｖの場合にトランジスタがＯＦＦであることを「ノーマリーオフ」と云い、意図しない場合に電流が絶対流れない安全動作を求められる高耐圧のパワーデバイスとして、強く要求される特性である。
　ここで、大電流を流すことを考慮して、図７（ｃ）のように、チャネル層１５０を付加する場合がある。ｐボディ領域１３０とゲート絶縁膜１６０との界面に、ｎ-チャネル層１５０を導入することにより、電子の移動に伴う抵抗（ＯＮ抵抗）を低減できる。このｎ-チャネル層１５０の導入によるＯＮ抵抗低減は、前記ノーマリーオフ動作とトレードオフの関係にあり、注意深いチャネル層の設計が求められる。
　上述のようにスイッチング動作は、ドレイン電極１７０に正、ソース電極１４５に負側のＤＣ電圧が印加されている場合の動作である。逆のＤＣ電圧（ドレイン電極１７０に負、ソース電極１４５に正）を印加した場合は、ＭＩＳＦＥＴはダイオード動作をする。これは、ＭＩＳＦＥＴ１１００のｐボディ領域１３０とｎ-ドリフト層１２０との間のｐｎ接合によって、ボディダイオード１８０が形成されていることによる。つまり、ソース電極１４５はｐボディコンタクト領域１３２を介してｐボディ領域１３０とオーミック接合しているため、逆のＤＣ電圧（ドレイン電極１７０に負、ソース電極１４５に正）が印加されると、ソース電極１４５とドレイン電極１７０との間に、ボディダイオード１８０のｐｎ接合の順方向の電流が流れる。つまり、縦型のＭＩＳＦＥＴ１１００は、ドレイン電極１７０に正、ソース電極１４５に負の電圧を印加した場合には、ゲート電極１６５の電位によって制御されるスイッチとして動作し、ドレイン電極１７０に負、ソース電極１４５に正の電圧を印加した場合には、ダイオードとして動作する。ダイオードの順方向電流が流れる場合には、Ｓｉ半導体のビルトイン電圧（約１Ｖ）以上の電圧が発生する。
　直流電圧から交流電流を出力するインバータと呼ばれる電力変改回路において、例えばモータの巻き線などのインダクタンス成分を持つＬ負荷（誘導負荷）に対する出力である場合は、スイッチ動作時と逆の電圧が印加される場合があり、上記ボディダイオードの順方向の電流が流れる場合がある。
　また、Ｓｉ半導体においては、図７（ｃ）の縦型のＭＩＳＦＥＴの構造を用いて、ダイオード動作をさせる擬似ショットキーダイオード（Ｐｓｅｕｄｏ－Ｓｃｈｏｔｔｋｙ　Ｄｉｏｄｅ）が発明されている（特許文献１）。この素子は、ドレイン電極１７０に負、ソース電極１４５に正の電圧を印加した場合のダイオード動作と同等の動作をするが、電流は主にボディダイオード１８０でなくチャネル層１５０を流れるように設計されている。トランジスタ動作の時に流れる電流の方向と逆の方向にチャネル層１５０を流れる電流は、ドレイン電極１７０が負、ソース電極１４５が正となるように電圧を印加した場合に、Ｓｉ半導体のビルトイン電圧（約１Ｖ）以下の電圧でも電流が流れ始めるように作ることができ、ボディダイオードを電流が通過しないように設計できる。
　上述の縦型ＭＩＳＦＥＴや擬似ショットキーダイオードにおいて、チャネル層の設計は、ＭＯＳ界面の設計とも関連しており、原理が複雑であり、膨大な実測データから得られたノウハウに基づいていた。従来、厚さが０．１μｍ以上、濃度がｎ型で２×１０17ｃｍ-3以下のチャネル層が用いられてきた。
　また、関連技術として、Ｓｉを用いたＭＯＳ型ダイオードが特許文献２に開示され、ＳｉＣを用いたＭＯＳ型トランジスタが特許文献３に開示されている。
米国特許第５８１８０８４号明細書 特開２００９－０６５１８５号公報 特表２０１０－５０９７７１号公報
　上記、高耐圧、大電流用に使用される、Ｓｉ半導体素子（パワーデバイス）のＭＩＳＦＥＴ、ＩＧＢＴをスイッチング素子として用いて、インバータなどの電力変換回路を作ると、例えばモータの巻き線などのＬ負荷に対する出力である場合は、上記スイッチング素子と並列させてダイオードを付加する必要があった。これは、スイッチング回路において、本来のスイッチング動作時と逆の極性の電圧が印加された状態で電流を流す必要があるからである。ここで、６００Ｖ以上の耐圧を有するダイオードは、通常のショットキーダイオードの耐圧が低いために、ｐｎ接合ダイオードを利用する必要があった。ｐｎダイオードに電流が流れている間には、ｐｎ接合からマイノリティーキャリアがダイオードのｎ-ドリフト層に注入される。このダイオード動作後にすぐに逆バイアスの電圧が印加されると、長寿命のマイノリティーキャリアのために、リカバリー時間が長くなり、大きなリカバリー電流が発生して、損失増大につながり問題であった。マイノリティーキャリアの寿命を短くするために、粒子線照射等による結晶欠陥導入による再結合の促進が行われているが、リカバリー時間を十分小さくして、損失が問題とならない程度にするまでの課題解決には至っていない。
　また、電流が少ない場合は、従来のｐｎ接合ダイオードの代わりに上述の擬似ショットキーダイオードを用いれば、マイノリティーキャリアの注入が起こらないため、上記リカバリーの問題は解決できるが、電流が例えば１０Ａ以上に大きくなると、擬似ショットキーダイオードであっても寄生のボディダイオードに電流が流れ、ボディダイオードのｐｎ接合からマイノリティーキャリアがｎ-ドリフト層に注入され、長寿命のマイノリティーキャリアのために、リカバリー時間が長くなり、大きなリカバリー電流が発生して、損失増大につながり問題であった。また、この擬似ショットキーダイオードはコストも高く、工業的に広く使用されるまでには至っていない。
　ここで、背景技術で述べたＭＩＳＦＥＴのボディダイオードを利用してダイオード電流を流すと、回路を構成する素子数が減りコストも抑えられ有効であるが、次に述べる種々の問題が発生する。特に高耐圧、大電流のスイッチングにおいて、ボディダイオードをＯＮさせて電流を流すとＭＩＳＦＥＴのｐｎ接合からマイノリティーキャリアがｎ-ドリフト層１２０に特に多く注入され、長寿命のマイノリティーキャリアのために、リカバリー時間が長くなり、大きなリカバリー電流が発生して、損失増大につながり問題であった。ＭＩＳＦＥＴのプロセスは複雑であるため、ボディダイオードへの従来のｐｎ接合ダイオードのような結晶欠陥導入などによるマイノリティーキャリアの寿命制御が難しく、リカバリー時間が長く、リカバリー損失も非常に大きいことが普通であり、問題であった。
　更に、上記ＭＩＳＦＥＴと擬似ショットキーダイオードを一体化することも考えられるが、ＭＩＳＦＥＴ動作と擬似ショットキーダイオードを同一の構造において達成することは不可能であり、報告も無い。単にＭＩＳＦＥＴとして動作する微小素子と擬似ショットキーダイオードとして動作する微小素子を並列に並べて一体化した構造しかできず、小型化が難しく問題であった。実際には、スイッチング素子としてのＭＩＳＦＥＴと、ダイオードとしての擬似ショットキーダイオードとの素子の面積を足した総面積をさほど低減できない。
　炭化珪素半導体素子によって形成されたＭＩＳＦＥＴと擬似ショットキーダイオードはすでに報告がある（特許文献３）が、ＭＩＳＦＥＴ動作と擬似ショットキーダイオード動作は、素子構造においてトレードオフの関係にあることが述べられている。つまり、上述のＳｉ半導体に関しての説明でも有るように、同一の構造において、ＭＩＳＦＥＴ動作と擬似ショットキーダイオードを工業的に使えるような高性能で実現することは不可能であることが述べられている。
　上述の縦型のＭＩＳＦＥＴの構造を用いてダイオード動作をさせる擬似ショットキーダイオードに関しては、Ｓｉの素子（特許文献２）およびＳｉＣの素子（特許文献３）に関して、既に開示がある。これらのダイオードは、順方向電流の電気特性（ダイオード動作時に対して正方向の電流が流れ出すソース－ドレイン電圧：Ｖｆ０）を設計できることは開示されている（特許文献３の［００９７］段落）。つまり、ｐｎダイオードのビルトインポテンシャルよりも小さいソース－ドレイン電圧：Ｖｆ０で、ダイオード電流を流すことが出来る。この上述の縦型のＭＩＳＦＥＴの構造を用いてダイオード動作をさせる擬似ショットキーダイオードは、併合しきい電圧調整／ＳＩＲチャネル層を設計し、ソース－ゲート間に電圧を印加することにより、本来のＭＩＳＦＥＴとしても機能させることが出来ることも特許文献３の［０１００］段落に開示されている。この特許におけるチャネル層の濃度と膜厚の制御範囲は、１×１０15～５×１０17ｃｍ-3、０．０５～１μｍの範囲（特許文献３の［０１０１］段落）であり、“ＭＩＳＦＥＴ調整機能の用件と逆方向伝導ＳＩＲ機能の用件がトレードオフの関係にある”と開示している。
　つまり、この先行例で開示されている構造においては、チャネル層として厚さが０．０５μｍ以上、濃度がｎ型で５×１０17ｃｍ-3以下の膜が用いられており、上述のＳｉ半導体のＭＩＳＦＥＴまたは擬似ショットキーダイオードの構造の延長で素子が形成されていることを示している。
　本発明は、上記事情に鑑みてなされたものであり、その主な目的は、トランジスタ特性を有しつつも、ダイオードとしても機能しつつ、トランジスタの閾値電圧と、ダイオードの立ち上がり電圧がトレードオフにならない半導体素子を提供することにある。
　本発明の半導体素子は、金属－絶縁体－半導体電界効果トランジスタを含む半導体素子であって、前記金属－絶縁体－半導体電界効果トランジスタは、第１導電型のボディ領域と、前記ボディ領域の少なくとも一部に接触する第２導電型のソース領域と、前記ボディ領域の一部分によって前記ソース領域から分離された第２導電型のドリフト領域と、前記ソース領域と前記ドリフト領域との間に位置する前記ボディ領域の前記一部分の表面と接する第２導電型のチャネル層とを有するワイドバンドギャップ半導体、前記チャネル層の表面と接する絶縁膜、前記絶縁膜を介して前記チャネル層に対向するゲート電極、前記ソース領域に接触するソース電極、および前記ドリフト領域に電気的に接続されたドレイン電極を備え、前記ソース電極の電位を基準とする前記ドレイン電極の電位をＶｄｓ、前記ソース電極の電位を基準とする前記ゲート電極の電位をＶｇｓ、前記金属－絶縁体－半導体電界効果トランジスタのゲート閾値電圧をＶｔｈ、前記ドレイン電極から前記ソース電極へ流れる電流の向きを順方向、前記ソース電極から前記ドレイン電極へ流れる電流の向きを逆方向と定義すると、Ｖｇｓ≧Ｖｔｈの場合、前記金属－絶縁体－半導体電界効果トランジスタは、前記チャネル層を介して前記ドレイン電極と前記ソース電極との間を導通し、０ボルト≦Ｖｇｓ＜Ｖｔｈの場合、前記金属－絶縁体－半導体電界効果トランジスタは、前記順方向に電流を流さず、Ｖｄｓ＜０ボルトのとき、前記ソース電極から前記チャネル層を介して前記ドレイン電極へ前記逆方向に電流を流すダイオードとして機能し、前記ソース電極の電位を基準とする前記ゲート電極の電位Ｖｇｓが０ボルトのとき、前記ボディ領域の前記一部分と前記チャネル層との間のｐｎ接合により前記チャネル層の少なくとも一部には厚さ方向の全体にわたって空乏化された厚さＤｃの空乏層が形成され、かつ、前記ボディ領域の前記一部分には前記ｐｎ接合の接合面から厚さＤｂの空乏層が形成され、前記ワイドバンドギャップ半導体の誘電率をεｓ、前記絶縁膜の誘電率および厚さを、それぞれ、εｉおよびＤｉ、ＤｃとＤｂの和をＤｓ、前記ダイオードの立ち上がり電圧の絶対値をＶｆ０とするとき、Ｄｓ＜Ｄｉ・εｓ／（εｉ（２／Ｖｆ０－１））が満たされる。
　ある実施形態において、前記ワイドバンドギャップ半導体は炭化珪素から形成されており、前記ボディ領域のドーパント濃度をＮｂ、前記チャネル層のドーパント濃度Ｎｃとするとき、Ｖｆ０＜１ボルト、Ｄｓ＜２Ｄｉ、Ｎｂ＞１×１０17ｃｍ-3、およびＮｃ＞１×１０17ｃｍ-3が満たされる。
　ある実施形態において、前記ボディ領域のドーパント濃度をＮｂ、前記チャネル層のドーパント濃度Ｎｃ、前記ｐｎ接合のビルトインポテンシャルをＰｂｉ、電荷素量をｑとすると、（１＋（εｓ／εｉ）・（Ｄｉ／Ｄｓ））＞２／（Ｐｂｉ－（０．５ｑ／εｓ）・（Ｎｂ・Ｄｂ（Ｄｂ＋２Ｄｃ）－Ｎｃ・Ｄｃ2））＞２が満たされる。
　ある実施形態において、前記ワイドバンドギャップ半導体は炭化珪素から形成されており、前記ボディ領域のドーパント濃度をＮｂ、前記チャネル層のドーパント濃度Ｎｃとするとき、Ｖｆ０＜０．５ボルト、Ｄｓ＜（２／３）・Ｄｉ、Ｎｂ＞１×１０18ｃｍ-3、およびＮｃ＞１×１０18ｃｍ-3が満たされる。
　ある実施形態において、前記ボディ領域のドーパント濃度をＮｂ、前記チャネル層のドーパント濃度Ｎｃ、前記ＰＮ接合のビルトインポテンシャルをＰｂｉ、電荷素量をｑとすると、（１＋（εｓ／εｉ）・（Ｄｉ／Ｄｓ））＞２／（Ｐｂｉ－（０．５ｑ／εｓ）・（Ｎｂ・Ｄｂ（Ｄｂ＋２Ｄｃ）－Ｎｃ・Ｄｃ2））＞４が満たされる。
　ある実施形態において、Ｄｓは１４ｎｍよりも大きい。
　ある実施形態において、ＮｂおよびＮｃのうちの少なくとも一方が１．４×１０19ｃｍ-3以下である。
　ある実施形態において、前記ワイドバンドギャップ半導体は炭化珪素から形成されており、Ｄｓは５０ｎｍよりも小さい。
　本発明によれば、ダイオード電流をｐｎ接合からなるボディダイオードに殆ど流れることなく安定に動作する縦型のＭＩＳＦＥＴを提供可能とする。
本発明の実施形態における半導体素子の断面概略図 図１の一部を拡大した模式断面図 （ａ）、（ｂ）、（ｃ）、（ｄ）は、それぞれ、本実施形態において、ｐボディ濃度（Ｎｂ）を変化させて、チャネル層の濃度（Ｎｃ）と膜厚（Ｄｃ）を変化させた際の、閾値（横軸）とＶｆ０（縦軸）との関係を示すグラフ 本実施形態において、Ｖｆ０＝１Ｖを達成するための範囲を示すグラフであり、（ａ）はチャネル層の濃度（Ｎｃ）と膜厚（Ｄｃ）、（ｂ）はチャネル層の濃度（Ｎｃ）と閾値（Ｖｔｈ）、（ｃ）は閾値（Ｖｔｈ）が２Ｖより大きくなる、チャネル層濃度（Ｎｃ）の有効領域を示すグラフ 本実施形態において、Ｖｆ０＝０．５Ｖを達成するための範囲を示すグラフであり、（ａ）はチャネル層の濃度（Ｎｃ）と膜厚（Ｄｃ）、（ｂ）はチャネル層の濃度（Ｎｃ）と閾値（Ｖｔｈ）、（ｃ）は閾値（Ｖｔｈ）が２Ｖより大きくなる、チャネル層濃度（Ｎｃ）の有効領域を示すグラフ（有効領域なし） 本実施形態における、チャネル層濃度（Ｎｃ）と、チャネル層の厚さ（Ｄｃ）および閾値（Ｖｔｈ）の関係を示すグラフ （ａ）は半導体素子の従来例の断面概略図、（ｂ）は、その上面概略図であり、（ｃ）は、（ａ）の半導体素子にチャネル層を設けた半導体素子の断面概略図
　以下、本発明による半導体素子の実施形態を説明する。
　まず、図１を参照しながら、本実施形態における半導体素子の構成例を説明する。本実施形態の半導体素子は、炭化珪素半導体素子（パワー半導体デバイス）であり、金属－絶縁体－半導体電界効果トランジスタ（ＭＩＳＦＥＴ）１０００を含む。ＭＩＳＦＥＴの代表的な例がＭＯＳＦＥＴである。
　ＭＩＳＦＥＴ１０００の炭化珪素半導体部分は、図１に示すように、第１導電型のボディ領域１３０と、ボディ領域１３０の少なくとも一部に接触する第２導電型のソース領域１４０と、ボディ領域１３０の一部分によってソース領域１４０から分離された第２導電型のドリフト領域１２０と、ソース領域１４０とドリフト領域１２０との間に位置するボディ領域１３０の前記一部分の表面と接する第２導電型のチャネル層１５０とを有する。
　ＭＩＳＦＥＴ１０００は、さらに、チャネル層１５０の表面と接する絶縁膜１６０、絶縁膜１６０を介してチャネル層１５０に対向するゲート電極１６５、ソース領域１４０に接触するソース電極１４５を備えている。
　本実施形態では、上記のドリフト領域１２０などを有する炭化ケイ素半導体部分は、第２導電型の炭化珪素半導体基板１１０によって支持され、基板１１０の裏面にはドレイン電極１７０が設けられている。ドレイン電極１７０は、ドリフト領域１２０と電気的に接続される。
　本明細書では、ソース電極１４５の電位を基準とするドレイン電極１７０の電位をＶｄｓ、ソース電極１４５の電位を基準とするゲート電極１６５の電位をＶｇｓ、ＭＩＳＦＥＴ１０００のゲート閾値電圧をＶｔｈ、ドレイン電極１７０からソース電極１４５へ流れる電流の向きを「順方向」、ソース電極１４５からドレイン電極１７０へ流れる電流の向きを「逆方向」と定義する。
　Ｖｇｓ≧Ｖｔｈの場合、ＭＩＳＦＥＴ１０００は、チャネル層１５０を介してドレイン電極１７０とソース電極１４５との間を導通する。
　一方、０ボルト≦Ｖｇｓ＜Ｖｔｈの場合、ＭＩＳＦＥＴ１０００は、「順方向」に電流を流さず、Ｖｄｓ＜－Ｖｆ０ボルトのとき、ソース電極１４５からチャネル層１５０を介してドレイン電極１７０へ「逆方向」に電流を流すダイオードとして機能する。「逆方向」にダイオードが電流を流すとき、ダイオードにとっては「順方向電流」が流れることは言うまでもない。
　以下、本明細書では、トランジスタがＯＦＦのときに、チャネル層１５０を介してソース電極１４５からドレイン電極１７０へ電流を流すダイオードを「チャネルダイオード」と称する。本発明の「チャネルダイオード」は、擬似ショットキーダイオードと同様に、小電流の場合にｐｎ接合のボディダイオードに電流が流れないことは言うまでも無いが、大電流になってもｐｎ接合のボディダイオードに電流が流れない、従来のＳｉの擬似ショットキーダイオードには無い特徴がある。
　ソース電極１４５の電位を基準とするゲート電極１６５の電位Ｖｇｓが０ボルトのとき、ボディ領域１３０の前記一部分とチャネル層１５０との間のｐｎ接合により、チャネル層１５０のうち、チャネル層１５０の主面に垂直な方向からの平面視における少なくとも一部には、厚さ方向の全体にわたって空乏化された厚さＤｃの空乏層が形成される。また、このとき、ボディ領域１３０の前記一部分にはｐｎ接合の接合面から厚さＤｂの空乏層が形成される。
　本実施形態では炭化珪素半導体である「ワイドバンドギャップ半導体」の誘電率をεｓ、絶縁膜１６０の誘電率および厚さを、それぞれ、εｉおよびＤｉ、ＤｃとＤｂの和をＤｓ、前記ダイオードの立ち上がり電圧の絶対値をＶｆ０とするとき、本実施形態の半導体素子では、Ｄｓ＜Ｄｉ・εｓ／（εｉ（２／Ｖｆ０－１））が満たされる。ここで、ダイオードの立ち上がり電圧は、ソース電極１４５に対するドレイン電極１７０の電位を０ボルトから低下させていくときにソース電極１４５からドレイン電極１７０に電流が流れ始める電位の大きさである。Ｖｆ０以上の順方向電圧がダイオードに印加されると、ダイオードを順方向電流が流れる。この順方向電流は、上述の定義にしたがえば、半導体素子にとっては「逆方向」に流れる電流である。
　図２は、Ｖｇｓ＝０ボルトのときに、図１の破線部で囲む領域（ＭＯＳ型構造部）に形成される空乏層を模式的に示す拡大図である。図２に示すように、ボディ領域１３０とチャネル層１５０との間のｐｎ接合によりチャネル層１５０の厚さ方向の全体にわたって空乏化された厚さＤｃの空乏層が形成され、ボディ領域１３０にはｐｎ接合の接合面から厚さＤｂの空乏層が形成される。
　このように、本実施形態における半導体素子は、第２導電型の炭化珪素半導体基板１１０と、基板１１０の表面上に形成された第２導電型の炭化珪素により構成されるドリフト領域１２０とを含んでいる。第２導電型のドリフト領域１２０は、基板１１０上に形成された炭化珪素層のうち、第１導電型のボディ領域１３０が形成された部分以外の部分（第２導電型部分）から構成されている。便宜的に、「ドリフト領域１２０」および「ボディ領域１３０」が形成される炭化珪素層を「ドリフト層」と称する場合がある。
　本実施形態の炭化珪素半導体基板１１０は、ｎ+基板（ｎ+ＳｉＣ基板）であり、ドリフト領域１２０は、ｎ-領域である。すなわち、本実施形態では、第２導電型がｎ型、第１導電型がｐ型である。ｎ型とｐ型とは相互に入れ替わっても良い。なお、「ｎ+」又は「ｎ-」の符号における上付き文字の「＋」又は「－」の表記は、不純物の相対的な濃度を表している。「ｎ+」は「ｎ」よりもｎ型ドーパント濃度が高いことを意味し、「ｎ-」は「ｎ」よりもｎ型ドーパント濃度が低いことを意味している。
　上述のように、ドリフト層には、第１導電型のｐボディ領域１３０が形成され、ｐボディ領域１３０内には、第２導電型のソース領域１４０が形成されている。ソース領域１４０はｎ+型である。ｐボディ領域１３０は、ｐボディ層と称される場合がある。また、ｐボディ領域１３０は、ｐベース領域と称される場合がある。
　ｐボディ領域１３０にはｐ+型のｐ+コンタクト領域１３２が形成されている。ソース領域１４０上にはソース電極１４５が形成されている。ソース電極１４５は、ｎ+ソース領域１４０およびｐ+コンタクト領域１３２の表面に形成され、ｎ+ソース領域１４０およびｐ+コンタクト領域１３２の両方と電気的に接触している。ｐ+コンタクト領域１３２は、さらにｐボディ領域１３０とも電気的に接触している。なお、ｐボディ領域１３０のドーパント濃度が十分に高い場合には、ｐ+コンタクト領域１３２を省略して、ソース電極１４５がｐボディ領域１３０と直接接する構成であってもよい。
　ｎ-ドリフト領域１２０の表面部のうち、ｐボディ領域１３０に挟まれた領域は、（Ｊｕｎｃｔｉｏｎ　Ｆｉｅｌｄ－Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）領域１２１として機能する。この領域はドリフト領域１２０からなるため、ＪＦＥＴ領域１２１における抵抗低減のために、第２導電型のドーパント（ここではｎ型）をイオン注入等により導入し、ドリフト領域１２０の他の部分よりもドーパント濃度を高くしてもよい。
　ドリフト領域１２０上には、ｎ型のチャネル層１５０がｐボディ領域１３０およびｎ+ソース領域１４０の少なくとも一部に接して形成されている。本実施形態におけるチャネル層１５０は、ｐボディ領域１３０およびｎ+ソース領域１４０が形成されたドリフト層の上に、例えばエピタキシャル成長によって形成されている。チャネル層１５０は、図７（ｃ）に例示されているように、ｐボディ領域１３０の上部にｎ型不純物を注入して形成した領域であってもよい。チャネル層１５０の上にはゲート絶縁膜１６０が形成されている。ゲート絶縁膜１６０の上にはゲート電極１６５が形成されている。基板１１０の裏面には、ドレイン電極１７０が形成されている。
　本発明者等は、ＭＩＳＦＥＴのチャネル周辺の構造におけるＦＥＴ動作と擬似ショットキーダイオード動作を詳細に解析することにより、下記の動作原理を発見し、この発見に基づいて、ＭＩＳＦＥＴかつダイオードとして動作可能な新しい半導体素子を発明した。すなわち、ダイオードに順方向電流が流れ出すドレイン電極―ソース電極間の最低電圧Ｖｆ０に関して一般式（後述する式７）を導出した。更に、ＭＩＳＦＥＴ動作として重要な、トランジスタをＯＮさせるゲート電極への印加電圧ＶｔｈとＶｆ０の関係に関して、一般式（後述する式８）を導出し、ＭＩＳＦＥＴの動作とダイオードの動作とがトレードオフとならずに両方成り立つ構造を見出した。
　以下、本発明の動作原理を説明する。
　前述したように、ソース電極１４５の電位を基準とするゲート電極１６５の電位Ｖｇｓが０ボルトのとき、ボディ領域１３０とチャネル層１５０との間のｐｎ接合によりチャネル層１５０の少なくとも一部は厚さ方向の全体にわたって空乏化された厚さＤｃの空乏層が形成される（図２）。また、このとき、ボディ領域１３０にはｐｎ接合の接合面から厚さＤｂの空乏層が形成される。したがって、半導体中に形成される空乏層の合計厚さＤｓは、以下の式で表される。
Figure JPOXMLDOC01-appb-M000001
　ＭＩＳＦＥＴのチャネル層１５０の周辺の空乏層に関して、下記の関係が成り立つことが必要である。
Figure JPOXMLDOC01-appb-M000002
 ここで、Ｅｍａｘは、半導体中でアバランシェによる電流が発生せずにｐｎ接合をリーク電流が流れない最大電界である。また、Ｐｂｉは、半導体のｐｎ接合のビルトインポテンシャルである。
　この式を変形すると、以下の式が得られる。
Figure JPOXMLDOC01-appb-M000003
　この式２’に、Ｓｉ半導体の物性値Ｐｂｉ＝１Ｖ、Ｅｍａｘ＝０．３×１０6Ｖを代入すると、２・Ｐｂｉ／Ｅｍａｘ＝６．７×１０-6ｃｍ＝約７０ｎｍが得られる。したがって、以下の式が成立する。
Figure JPOXMLDOC01-appb-M000004
　ここで、電荷素量ｑを１．６×１０-19クーロン、チャネル層のドーパント濃度をＮｃとすると、ｐｎ接合部に形成される最も大きな電界Ｅは、ポアソンの式から以下の式で表される。
Figure JPOXMLDOC01-appb-M000005
　この電界ＥがＥｍａｘよりも小さくなるためには、以下の関係が成立するように、ＮｃおよびＤｓを設定する必要がある。
Figure JPOXMLDOC01-appb-M000006
　Ｓｉ半導体の場合において、Ｄｓを７０ｎｍ程度に設定すると、上式の右辺は、約２×１０17ｃｍ-3である。したがって、Ｎｃ（Ｓｉ）は、約２×１０17ｃｍ-3よりも小さい必要がある。
　Ｓｉ半導体において、厚さが７０ｎｍよりも薄くドーパント濃度が約２×１０17ｃｍ-3よりも高いチャネル層を形成した場合、ソース電極１４５の電位を基準とするゲート電極１６５の電位Ｖｇｓが０ボルトのとき、チャネル層に電流を流さない状態を作ることが困難である。
　このチャネル層の厚さおよびドーパント濃度として容認される範囲は、上述の従来技術について説明したように、Ｓｉチャネル層として厚さが０．１μｍ（１００ｎｍ）以上、ドーパント濃度がｎ型で２×１０17ｃｍ-3以下の層が用いられてきた（特許文献１）ことと矛盾しない。すなわち、チャネル層の周辺での、われわれの空乏層の機能に関する考察が、従来のＳｉ素子に関するノウハウによる設計指針と矛盾しないことが明らかとなった。
　本発明者等が上記の考察をＳｉＣに適用した結果、従来のＳｉ半導体のチャネル層が満たすべき厚さおよびドーパント濃度の範囲から外れる領域でチャネル層１５０を形成することにより、半導体素子を安定動作させることができることを見出した。
　ＳｉＣ半導体の物性値Ｐｂｉ＝約３Ｖ、Ｅｍａｘ＝約３×１０6Ｖを前述の式２および式５へ代入すると、以下の式が得られる。

　Ｄｓ（ＳｉＣ）＞２×１０-6ｃｍ＝２０ｎｍ           （式３’）
　Ｎｃ（ＳｉＣ）＜７×１０18ｃｍ-3                    （式５’）
　ここで、チャネル層のドーパント濃度Ｎｃは厚さ方向に均一であると仮定し、ボディ領域のドーパント濃度Ｎｂがチャネル層のドーパント濃度Ｎｃよりも十分に高い場合を想定している。したがって、空乏層はボディ領域の側では薄く形成され、空乏層の厚さＤｓは、チャネル層の厚さＤｃにほぼ等しいと考えることができる。
　上記の考察によれば、Ｓｉ系の半導体素子で必要とされていたチャネル層の厚さ（約７０ｎｍ）よりも薄いチャネル層でもＳｉＣ系の半導体素子では動作可能であることがわかる。また、Ｓｉ系の半導体素子で超えてはいけないとされていたチャネル層のドーパント濃度（２×１０17ｃｍ-3）よりも高いドーパント濃度のチャネル層でもＳｉＣ系の半導体素子では動作可能であることもわかる。
　ここで、前述の仮定が成立せず、ＤｃとＤｂとがほぼ等しい場合を考える。例えば、ボディ領域のドーパント濃度Ｎｂとチャネル層のドーパント濃度Ｎｃとが同じオーダーの大きさを有する場合である。
　Ｄｓ＝Ｄｃ＋Ｄｂなので、ＤｃとＤｂとがほぼ等しいとすると、Ｎｃは上記値の２倍の値でも、安定した動作が実現可能になる。すなわち、式５’から、Ｎｃ、Ｎｂ＜１．４×１０19ｃｍ-3でも、安定に機能することがわかる。つまり、ＮｃおよびＮｂのうちの少なくとも一方が、１．４×１０19ｃｍ-3未満であれば、ＳｉＣは半導体として安定に機能する。
　また、上述のＤｓに関しては、ｐｎ接合の空乏層におけるポテンシャルドロップが半導体のｐｎ接合のビルトインポテンシャル（バンドギャップに対応）に一致するまで広がった場合を考えている。本発明のチャネル層とボディ領域との間のｐｎ接合のポテンシャルドロップは、ソース電極とゲート電極との間に電圧を印加しない場合、ノーマリーオンではないので、半導体（ＳｉＣ）ｐｎ接合のビルトインポテンシャル（バンドギャップに対応）よりも小さい。一方、Ｖｆ０は充分低く、大電流をチャネルダイオードに流した場合でもボディダイオードに電流が流れないようにするために、ポテンシャルドロップは２Ｖ以上にすることが好ましい。この場合、Ｄｓの下限値は２０ｎｍの２／３の値となる。したがって、以下の式が成立する。
　Ｄｓ（ＳｉＣ）＞１４ｎｍ
　本発明者等は、ＭＯＳ型のダイオードにおいて、チャネル層表面（酸化膜界面）におけるポテンシャルドロップＰｄが以下のようにあらわされることを見出した。
Figure JPOXMLDOC01-appb-M000007
　また、発明者の検討によると、ＰｄとＶｆ０の関係は、下記のようにあらわされる。
　Ｖｆ０＝Ｐｂｉ－Ｐｄ
したがって、以下の式が成立する。
Figure JPOXMLDOC01-appb-M000008
　ＭＩＳＦＥＴに電流が流れ出すゲートしきい電圧Ｖｔｈは、Ｖｆ０の関数として、下記のようにあらわされることがわかった。
Figure JPOXMLDOC01-appb-M000009
　なお、εｉおよびＤｉは、それぞれ、絶縁膜１６０の誘電率および厚さである。ここで使われるＤｓは、電圧Ｖｔｈが印加された状態での半導体の空乏層の厚さであり、正確には、上記式７のＤｃ＋Ｄｂとは異なる。しかし、ｐボディ領域の濃度Ｎｂが十分に高い領域では、誤差はわずかで、ほぼＤｓ＝Ｄｃ＋Ｄｂとして計算してよいことを確認している。
　ＭＩＳＦＥＴ動作において求められる安全動作の条件は、Ｖｔｈを正の値のある値以上に設定することである。例えばパワーエレクトロニクス回路で用いられるＭＩＳＦＥＴなどのスイッチング素子のゲート閾値電圧Ｖｔｈは通常２Ｖより大きい電圧が求められる。この２Ｖ以下の閾値電圧Ｖｔｈを有する素子は、スイッチング動作に伴って発生するノイズにより、電流の誤動作スイッチング動作が起こってしまい、安全動作を保障できない。
　一方、ダイオードに順方向電流が流れ出すドレイン電極－ソース電極間の最低電圧Ｖｆ０をある値以下に設定することが必要である。特に、スイッチング素子として機能する場合に想定される大電流が、ダイオードとして機能した場合に逆方向に流れても、ダイオードの立ち上がり電圧Ｖｆ０が１Ｖより小さい値に設定されていると、寄生のボディダイオードに電流を殆ど流さない構成を実現できる。通常、ＭＩＳＦＥＴのスイッチング電流（正方向の電流）は、半導体素子からの発熱の問題等を考慮して、正方向のフォワード電圧Ｖｆが２Ｖより小さくなるように制限される。電圧Ｖｆは、ＭＩＳＦＥＴのスイッチング電流とＯＮ抵抗との積により定まる（電圧降下）。インバータ動作時に、この電流がダイオード電流として導通する。このため、ダイオード電流のフォワード電圧（逆方向のＶｆ）は、上記正方向のＶｆ（２Ｖ未満）にＶｆ０を足した値となる。この値は、Ｖｆ０が１Ｖ未満であれば、３Ｖ未満に制限される。３Ｖ未満のダイオードのフォワード電圧は、例えば炭化珪素のｐｎ接合のビルトインポテンシャル約３Ｖと同等またはそれ以下である。したがって、Ｖｆ０が１Ｖより小さい値であれば、電流は寄生のボディダイオードをほとんど流れない。
　ＭＩＳＦＥＴ動作から要求されるＶｔｈ＞２Ｖの要件と、ダイオード動作から要求されるＶｆ０＜１Ｖの要件を考慮すると、式８から以下の式が導出される。
Figure JPOXMLDOC01-appb-M000010
　上記の式９を変形すると、以下の式９’が得られる。
Figure JPOXMLDOC01-appb-M000011
　この式９’におけるＶｔｈが２Ｖより大きい値になるには、以下の式を満たすようにＤｓを設定する必要がある。
Figure JPOXMLDOC01-appb-M000012
　ＤｉおよびＶｆ０の設定値は、本発明の半導体素子を用いるときの状況によって変化し得る。このため、本発明の半導体素子では、与えられたＤｉおよびＶｆ０に基づいて、上記の式９”を満足するようにＤｓを設定することが本質的に重要である。
　Ｖｆ０が１Ｖ未満のとき、上記の式は、以下の式に変形できる。
Figure JPOXMLDOC01-appb-M000013
　半導体を炭化珪素、絶縁膜を酸化珪素とする炭化珪素のＭＩＳＦＥＴにおいては、εｓ／εｉ～２．２であるので、以下の式が成立する。
Figure JPOXMLDOC01-appb-M000014
　通常の炭化珪素半導体素子は、２０Ｖのゲート電圧で駆動されるため、Ｄｉは７０ｎｍに設定されるのが普通であり、Ｄｓは下記範囲が良好である。
Figure JPOXMLDOC01-appb-M000015
　Ｖｔｈ＞２Ｖ、Ｖｆ０＜１Ｖの条件のもとで、式９を一般化して書くと、下記の式が得られる。
Figure JPOXMLDOC01-appb-M000016
　式９から明らかなように、上式の最も左の項はＶｔｈ／Ｖｆ０に等しく、またＶｆ０は、式１３の真ん中の項の分母に等しい。このため、Ｖｔｈ＞２Ｖであれば、式１３の左側の不等式が成立する。また、Ｖｆ０＜１Ｖであれば、式７から、式１３の真ん中の項の分母が１よりも小さくなるため、その項は２／１＝２よりも大きくなり、式１３の右側の不等式が成立する。
　ここで、Ｖｔｈ＞２Ｖのまま、ダイオードをさらに高性能化し、Ｖｆ０＜０．５Ｖとすると、式１０の代わりに以下の式が成立する。Ｖｆ０＜０．５Ｖとすれば、トランジスタがＯＦＦのときに、ソース電極１４５からドレイン電極１７０へ電流を流すためにソース・ドレイン間に印加する電圧を０．５Ｖ以下にできる。したがって、ＳｉＣのショットキーバリアダイオード素子（Ｖｆ０＝約０．８Ｖ）を用いた場合よりも低いソース・ドレイン間電圧でダイオード電流を流すことが可能になる。
Figure JPOXMLDOC01-appb-M000017
　Ｄｉを７０ｎｍに設定すると、Ｄｓについて以下の式が得られる。
Figure JPOXMLDOC01-appb-M000018
　Ｖｔｈ＞２Ｖ、Ｖｆ０＜０．５Ｖの条件のもとで、式９を一般化して書くと、下記の式が得られる。
Figure JPOXMLDOC01-appb-M000019
　式９から明らかなように、上式の最も左の項はＶｔｈ／Ｖｆ０に等しく、またＶｆ０は、式１６の真ん中の項の分母に等しい。このため、Ｖｔｈ＞２Ｖであれば、式１６の左側の不等式が成立する。また、Ｖｆ０＜０．５Ｖであれば、式７から、式１６の真ん中の項の分母が０．５よりも小さくなるため、その項は２／０．５＝４よりも大きくなり、式１６の右側の不等式が成立する。
　次に、図３（ａ）から（ｄ）を参照しながら、チャネル層のドーパント濃度Ｎｃおよび厚さＤｃによってＶｔｈおよびＶｆ０がどのように変化するかを説明する。
　図３（ａ）の左側のグラフは、Ｎｂ＝１０20ｃｍ-3の場合における、ＮｃとＶｔｈおよびＶｆ０との関係を示している。ここで、Ｎｃは、１０16ｃｍ-3から１０20ｃｍ-3まで５段階で桁数を変化させている。グラフの縦軸はＶｆ０、横軸はＶｔｈである。グラフ中には、Ｖｆ０＝０．５Ｖ、１Ｖを示す直線と、Ｖｔｈ＝２Ｖを示す直線とが記載されている。一方、図３（ａ）の右側のグラフは、Ｎｂ＝１０20ｃｍ-3の場合における、ＤｃとＶｔｈおよびＶｆ０との関係を示している。ここで、Ｄｃは、１０ｎｍ、５０ｎｍ、１００ｎｍ、５００ｎｍ、１０００ｎｍである。このグラフの縦軸もＶｆ０、横軸はＶｔｈである。このグラフ中にも、Ｖｆ０＝０．５Ｖ、１Ｖを示す直線と、Ｖｔｈ＝２Ｖを示す直線とが記載されている。
　図３（ｂ）、図３（ｃ）、図３（ｄ）のグラフは、それぞれ、図３（ａ）のグラフに対応している。図３（ｂ）、図３（ｃ）、図３（ｄ）のグラフは、それぞれ、Ｎｂが、１０19ｃｍ-3、１０18ｃｍ-3、１０17ｃｍ-3である点で異なる。
　ＶｔｈとＶｆ０は、新たに導出された式７および式８により求めた。
　Ｎｂが１０17ｃｍ-3の場合は、図３（ｄ）から、チャネル層のドーパント濃度Ｎｃと厚さＤｃがどのような値をとっても、Ｖｔｈ＞２ＶとＶｆ０＜１Ｖを同時に満たす条件は存在しないことがわかる。
　Ｎｂが１０18ｃｍ-3の場合は、図３（ｃ）から、Ｖｔｈ＞２ＶとＶｆ０＜１Ｖを同時に満たすチャネルの濃度と厚さは存在するが、Ｖｔｈ＞２ＶとＶｆ０＜０．５Ｖを同時に満たすチャネルの濃度と厚さは存在しないことがわかる。
　Ｎｂが１０19ｃｍ-3の場合は、図３（ｂ）から、Ｖｔｈ＞２ＶとＶｆ０＜０．５Ｖを同時に満たすチャネルの濃度と厚さが存在することがわかる。
　Ｖｔｈ＞２ＶとＶｆ０＜１Ｖを同時に満たすためには、式１０、式１１、式１２、および、Ｎｂ＞１０17ｃｍ-3、Ｎｃ＞１０17ｃｍ-3が成立する必要がある。
　一方、Ｖｔｈ＞２ＶとＶｆ０＜０．５Ｖを同時に満たすためには、式１４、式１５、および、Ｎｂ＞１０18ｃｍ-3、Ｎｃ＞１０18ｃｍ-3以下の式が成立する必要がある。
　次に、図４（ａ）から（ｃ）を参照して、Ｖｆ０を１Ｖとした場合のＮｃに対するＤｃ、Ｖｔｈの依存性を説明する。
　図４（ａ）は、Ｄｉ＝７０ｎｍ、Ｎｂ＝１×１０19ｃｍ-3との場合における、Ｖｆ０＝１ＶとなるＤｃのＮｃ依存性（範囲は従来例で示される最高濃度よりも少し高いＮｂ＝１×１０18ｃｍ-3まで示している）を示すグラフである。グラフの縦軸がＤｃ、横軸がＮｃである。なお、横軸の数値は、１０の指数を示している。例えば、「１６」は、１×１０16（ｃｍ-3）を意味し、「１６．５」は、１×１０16.5（ｃｍ-3）を意味する。これらの横軸の数値の意味は、以下に説明する図４（ｂ）、（ｃ）でも同様である。
　図４（ａ）のグラフには、厚さが５０ｎｍを示す水平ラインが記載されている。従来、チャネル層の厚さＤｃは、５０ｎｍ以上の値に設定されるのが通常であった。Ｎｃが小さくなるほど、Ｄｃを大きくする必要がある。このＤｃの値以上（図４（ａ）のプロット点よりも上の領域）において、Ｖｆ０＜１Ｖとなり、ダイオード動作として本出願の目的を達成できることを意味する。
　図４（ｂ）は、Ｄｉ＝７０ｎｍ、Ｎｂ＝１×１０19ｃｍ-3との場合における、上記Ｖｆ０＝１ＶとなるＤｃとした場合のＶｔｈのＮｃ依存性を示すグラフである。グラフの縦軸がＶｔｈ、横軸がＮｃである。グラフには、Ｖｔｈ＝２Ｖを示す水平ラインが記載されている。Ｖｆ０＝１Ｖを満たしかつ、Ｖｔｈを２Ｖよりも大きくにするには、Ｎｃを約１×１０17ｃｍ-3よりも高い値に設定するべきことがわかる。
　図４（ｃ）は、図４（ａ）の一部と図４（ｂ）の一部とを併せて記載したグラフである。このグラフの左側縦軸はＤｃ、右側縦軸はＶｔｈ、横軸はＮｃである。図４（ｃ）からわかるように、Ｖｆ０＝１ＶとなるＤｃが５０ｎｍより厚く、かつ、Ｖｔｈが２Ｖより大きい領域の内部にプロットされている点が存在する。このことは、同時に満たすことの出来る領域がある。Ｖｆ０＝１Ｖの場合、チャネル層の厚さＤｃを５０ｎｍ以上に設定しても、Ｖｔｈ＞２Ｖを実現できることを意味している。
　次に、図５を参照して、Ｖｆ０を０．５Ｖとした場合のＮｃに対するＤｃ、Ｖｔｈの依存性を説明する。図５（ａ）、（ｂ）、（ｃ）は、それぞれ、図４（ａ）、（ｂ）、（ｃ）に対応するグラフである。
　図５（ａ）からわかるように、チャネル層の厚さＤｃを厚くし５０ｎｍより大きい領域で、Ｖｆ０＝０．５Ｖを満たすことは出来る。しかし、図５（ｂ）からわかるように、Ｖｆ０＝０．５Ｖを満たすチャネル層の厚さＤｃで、図５のＮｃの濃度領域で、Ｖｔｈ＞２Ｖの領域にプロットされる点は存在しない。したがって、チャネル層の厚さＤｃが５０ｎｍより大きく、Ｎｃが１×１０18ｃｍ-3よりも小さい領域では、Ｖｆ０＝０．５Ｖ、Ｖｔｈ＞２Ｖの両方を達成することはできない。
　新たに導出された式９、１３により、Ｖｆ０＝０．５Ｖとすることが出来るＮｃとＤｃの関係、および、上記ＮｃとＤｃのときのＶｔｈを図６に示す。図６のグラフの縦軸はチャネル層の厚さＤｃ、横軸はチャネル層のドーパント濃度Ｎｃである。横軸の数値は、１０の指数を示している。例えば、「１８」は、１×１０18（ｃｍ-3）を意味する。図６より、Ｄｃ＜５０ｎｍ、Ｎｃ＞１×１０18ｃｍ-3であれば、Ｖｔｈ＞２Ｖとなる領域を形成することが出来ることがわかった。
　以上の説明からわかるように、Ｖｔｈ＞２Ｖを満足させながら、ダイオードの立ち上がり電圧Ｖｆ０を０．５Ｖ以下に低下させるには、チャネル層の厚さとドーパント濃度を適切な範囲に設定すればよいことがわかる。チャネル層の厚さＤｃが５０ｎｍよりも小さいことが好ましく、４０ｎｍ以下であることが更に好ましい。
　以上、Ｖｔｈ＞２Ｖを満足させながら、Ｖｆ０を０．５Ｖ以下に低下させる条件を詳細に説明してきた。本発明は、Ｖｔｈ＞２Ｖを満足させながら、Ｖｆ０を０．５Ｖと１．０Ｖとの間に値に設定する場合にも適用可能である。以下、Ｖｆ０が０．６Ｖ～０．９Ｖの範囲内の値に設定するときの条件例を示す。
Figure JPOXMLDOC01-appb-T000001
 　表１におけるＶｔｈ／Ｖｆｏの下限値は、式１３、１６における最も右側の数値に相当する。
　上記実施の形態においては、プレーナ構造を有するＭＩＳＦＥＴを含む半導体素子について説明したが、本発明の半導体素子は、トレンチ構造を有するＭＩＳＦＥＴを含む半導体素子であってもよい。
　炭化珪素（ＳｉＣ）に関して詳しく説明したが、炭化珪素と同様にＧａＮなどの他のワイドギャップ半導体でも、本発明は実現できる。
　本発明によれば、ＭＩＳＦＥＴとして動作するときの閾値Ｖｔｈを十分に高い値に設定し、かつ、ＭＩＳＦＥＴをダイオードとして動作させるときの立ち上がり電圧の絶対値を十分に小さくすることができる。本発明は、部品点数を増やすことなく、安定にインバータなどのパワーエレクトロニクス回路を駆動する半導体素子を提供することができる。
　　１１０　基板
　　１２０　ドリフト層
　　１２１　ＪＦＥＴ領域
　　１３０　ｐボディ領域
　　１３２　ｐ＋コンタクト領域
　　１４０　ソース領域
　　１４５　ソース電極
　　１５０　チャネル層
　　１６０　ゲート絶縁膜
　　１６５　ゲート電極
　　１７０　ドレイン電極

Claims (8)

  1. 　金属－絶縁体－半導体電界効果トランジスタを含む半導体素子であって、
    　前記金属－絶縁体－半導体電界効果トランジスタは、
    　第１導電型のボディ領域と、
    　前記ボディ領域の少なくとも一部に接触する第２導電型のソース領域と、
    　前記ボディ領域の一部分によって前記ソース領域から分離された第２導電型のドリフト領域と、
    　前記ソース領域と前記ドリフト領域との間に位置する前記ボディ領域の前記一部分の表面と接する第２導電型のチャネル層と、
    を有するワイドバンドギャップ半導体、
    　前記チャネル層の表面と接する絶縁膜、
    　前記絶縁膜を介して前記チャネル層に対向するゲート電極、
    　前記ソース領域に接触するソース電極、および
    　前記ドリフト領域に電気的に接続されたドレイン電極と、
    を備え、
    　前記ソース電極の電位を基準とする前記ドレイン電極の電位をＶｄｓ、
    　前記ソース電極の電位を基準とする前記ゲート電極の電位をＶｇｓ、
    　前記金属－絶縁体－半導体電界効果トランジスタのゲート閾値電圧をＶｔｈ、
    　前記ドレイン電極から前記ソース電極へ流れる電流の向きを順方向、
    　前記ソース電極から前記ドレイン電極へ流れる電流の向きを逆方向と定義すると、
    　Ｖｇｓ≧Ｖｔｈの場合、
    　前記金属－絶縁体－半導体電界効果トランジスタは、前記チャネル層を介して前記ドレイン電極と前記ソース電極との間を導通し、
    　０ボルト≦Ｖｇｓ＜Ｖｔｈの場合、
    　前記金属－絶縁体－半導体電界効果トランジスタは、前記順方向に電流を流さず、Ｖｄｓ＜０ボルトのとき、前記ソース電極から前記チャネル層を介して前記ドレイン電極へ前記逆方向に電流を流すダイオードとして機能し、
    　前記ソース電極の電位を基準とする前記ゲート電極の電位Ｖｇｓが０ボルトのとき、
    　前記ボディ領域の前記一部分と前記チャネル層との間のｐｎ接合により前記チャネル層の少なくとも一部には厚さ方向の全体にわたって空乏化された厚さＤｃの空乏層が形成され、かつ、前記ボディ領域の前記一部分には前記ｐｎ接合の接合面から厚さＤｂの空乏層が形成され、
    　前記ワイドバンドギャップ半導体の誘電率をεｓ、
    　前記絶縁膜の誘電率および厚さを、それぞれ、εｉおよびＤｉ、
    　ＤｃとＤｂの和をＤｓ、
    　前記ダイオードの立ち上がり電圧の絶対値をＶｆ０とするとき、
    　Ｄｓ＜Ｄｉ・εｓ／（εｉ（２／Ｖｆ０－１））
    が満たされる、半導体素子。
  2. 　前記ワイドバンドギャップ半導体は炭化珪素から形成されており、
    　前記ボディ領域のドーパント濃度をＮｂ、前記チャネル層のドーパント濃度Ｎｃとするとき、
    　Ｖｆ０＜１ボルト、
    　Ｄｓ＜２Ｄｉ、
    　Ｎｂ＞１×１０17ｃｍ-3、および
    　Ｎｃ＞１×１０17ｃｍ-3
    が満たされる、請求項１に記載の半導体素子。
  3. 　前記ボディ領域のドーパント濃度をＮｂ、
    　前記チャネル層のドーパント濃度Ｎｃ、
    　前記ｐｎ接合のビルトインポテンシャルをＰｂｉ、
    　電荷素量をｑとすると、
    　（１＋（εｓ／εｉ）・（Ｄｉ／Ｄｓ））＞２／（Ｐｂｉ－（０．５ｑ／εｓ）・（Ｎｂ・Ｄｂ（Ｄｂ＋２Ｄｃ）－Ｎｃ・Ｄｃ2））＞２
    が満たされる、請求項２に記載の半導体素子。
  4. 　前記ワイドバンドギャップ半導体は炭化珪素から形成されており、
    　前記ボディ領域のドーパント濃度をＮｂ、前記チャネル層のドーパント濃度Ｎｃとするとき、
    　Ｖｆ０＜０．５ボルト、
    　Ｄｓ＜（２／３）・Ｄｉ、
    　Ｎｂ＞１×１０18ｃｍ-3、および
    　Ｎｃ＞１×１０18ｃｍ-3
    が満たされる、請求項１に記載の半導体素子。
  5. 　前記ボディ領域のドーパント濃度をＮｂ、
    　前記チャネル層のドーパント濃度Ｎｃ、
    　前記ＰＮ接合のビルトインポテンシャルをＰｂｉ、
    　電荷素量をｑとすると、
    　（１＋（εｓ／εｉ）・（Ｄｉ／Ｄｓ））＞２／（Ｐｂｉ－（０．５ｑ／εｓ）・（Ｎｂ・Ｄｂ（Ｄｂ＋２Ｄｃ）－Ｎｃ・Ｄｃ2））＞４
    が満たされる、請求項４に記載の半導体素子。
  6. 　Ｄｓは１４ｎｍよりも大きい、請求項１から５のいずれかに記載の半導体素子。
  7. 　ＮｂおよびＮｃのうちの少なくとも一方が１．４×１０19ｃｍ-3以下である、請求項１から６のいずれかに記載の半導体素子。
  8. 　前記ワイドバンドギャップ半導体は炭化珪素から形成されており、
    　Ｄｓは５０ｎｍよりも小さい、請求項１に記載の半導体素子。
PCT/JP2011/005769 2010-10-29 2011-10-14 半導体素子 WO2012056642A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN2011800042418A CN102598265A (zh) 2010-10-29 2011-10-14 半导体元件
JP2012504954A JP4965754B2 (ja) 2010-10-29 2011-10-14 半導体素子
EP11833583.5A EP2482315B1 (en) 2010-10-29 2011-10-14 Semiconductor element
US13/504,360 US8742427B2 (en) 2010-10-29 2011-10-14 Semiconductor element

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010243221 2010-10-29
JP2010-243221 2010-10-29

Publications (1)

Publication Number Publication Date
WO2012056642A1 true WO2012056642A1 (ja) 2012-05-03

Family

ID=45993390

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2011/005769 WO2012056642A1 (ja) 2010-10-29 2011-10-14 半導体素子

Country Status (5)

Country Link
US (1) US8742427B2 (ja)
EP (1) EP2482315B1 (ja)
JP (1) JP4965754B2 (ja)
CN (1) CN102598265A (ja)
WO (1) WO2012056642A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016504764A (ja) * 2012-12-12 2016-02-12 ゼネラル・エレクトリック・カンパニイ 絶縁ゲート型電界効果トランジスタ素子及びその作製方法
JP2017059667A (ja) * 2015-09-16 2017-03-23 富士電機株式会社 半導体装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015046502A (ja) * 2013-08-28 2015-03-12 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
US10510844B2 (en) * 2016-07-14 2019-12-17 Mitsubishi Electric Corporation Semiconductor device and method of manufacturing same
JP6814965B2 (ja) * 2017-03-06 2021-01-20 パナソニックＩｐマネジメント株式会社 半導体エピタキシャルウェハ、半導体素子、および半導体素子の製造方法
JP7054853B2 (ja) * 2018-02-07 2022-04-15 パナソニックＩｐマネジメント株式会社 炭化珪素半導体素子およびその製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07506941A (ja) * 1993-03-31 1995-07-27 ユニバーシティー・オブ・ワシントン 多数キャリアパワーダイオード
JPH09502335A (ja) * 1993-09-08 1997-03-04 シーメンス アクチエンゲゼルシヤフト 交流制御装置
US5818084A (en) 1996-05-15 1998-10-06 Siliconix Incorporated Pseudo-Schottky diode
JP2009065185A (ja) 1996-05-15 2009-03-26 Siliconix Inc シンクロナス整流器或いは電圧クランプ用の３端子パワーｍｏｓｆｅｔスイッチ
JP2010509771A (ja) 2006-11-03 2010-03-25 クリー インコーポレイテッド 整流接合分路を含むパワースイッチング半導体デバイス
WO2010125819A1 (ja) * 2009-04-30 2010-11-04 パナソニック株式会社 半導体素子、半導体装置および電力変換器

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5506421A (en) * 1992-11-24 1996-04-09 Cree Research, Inc. Power MOSFET in silicon carbide
JP3334290B2 (ja) * 1993-11-12 2002-10-15 株式会社デンソー 半導体装置
CN1271720C (zh) * 1999-08-31 2006-08-23 松下电器产业株式会社 耐高压的绝缘体上的硅型半导体器件
US6956238B2 (en) * 2000-10-03 2005-10-18 Cree, Inc. Silicon carbide power metal-oxide semiconductor field effect transistors having a shorting channel and methods of fabricating silicon carbide metal-oxide semiconductor field effect transistors having a shorting channel
EP1427021B1 (en) * 2001-09-14 2011-08-31 Panasonic Corporation Semiconductor device
US6940110B2 (en) * 2002-11-29 2005-09-06 Matsushita Electric Industrial Co., Ltd. SiC-MISFET and method for fabricating the same
US6995473B2 (en) * 2002-12-19 2006-02-07 Matsushita Electric Industrial Co., Ltd. Stacked semiconductor transistors
US7217954B2 (en) * 2003-03-18 2007-05-15 Matsushita Electric Industrial Co., Ltd. Silicon carbide semiconductor device and method for fabricating the same
US7473929B2 (en) * 2003-07-02 2009-01-06 Panasonic Corporation Semiconductor device and method for fabricating the same
JP4948784B2 (ja) * 2005-05-19 2012-06-06 三菱電機株式会社 半導体装置及びその製造方法
WO2007013367A1 (ja) * 2005-07-25 2007-02-01 Matsushita Electric Industrial Co., Ltd. 半導体素子及び電気機器
CN101233616B (zh) * 2005-07-26 2010-04-14 松下电器产业株式会社 半导体元件和电气设备
JP5036233B2 (ja) * 2006-07-06 2012-09-26 シャープ株式会社 半導体スイッチング素子および半導体回路装置
US7595241B2 (en) * 2006-08-23 2009-09-29 General Electric Company Method for fabricating silicon carbide vertical MOSFET devices
WO2008149922A1 (ja) 2007-06-06 2008-12-11 Rohm Co., Ltd. 半導体装置
JP2010027833A (ja) 2008-07-18 2010-02-04 Mitsubishi Electric Corp 炭化珪素半導体装置およびその製造方法
US8022474B2 (en) * 2008-09-30 2011-09-20 Infineon Technologies Austria Ag Semiconductor device
US20100171155A1 (en) * 2009-01-08 2010-07-08 Samar Kanti Saha Body-biased Silicon-On-Insulator Junction Field-Effect Transistor Having A Fully Depleted Body and Fabrication Method Therefor
US8283973B2 (en) * 2009-08-19 2012-10-09 Panasonic Corporation Semiconductor element, semiconductor device, and electric power converter
US8610130B2 (en) * 2009-10-30 2013-12-17 Cree, Inc. Monolithic high voltage switching devices
WO2011089861A1 (ja) 2010-01-19 2011-07-28 パナソニック株式会社 半導体装置およびその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07506941A (ja) * 1993-03-31 1995-07-27 ユニバーシティー・オブ・ワシントン 多数キャリアパワーダイオード
JPH09502335A (ja) * 1993-09-08 1997-03-04 シーメンス アクチエンゲゼルシヤフト 交流制御装置
US5818084A (en) 1996-05-15 1998-10-06 Siliconix Incorporated Pseudo-Schottky diode
JP2009065185A (ja) 1996-05-15 2009-03-26 Siliconix Inc シンクロナス整流器或いは電圧クランプ用の３端子パワーｍｏｓｆｅｔスイッチ
JP2010509771A (ja) 2006-11-03 2010-03-25 クリー インコーポレイテッド 整流接合分路を含むパワースイッチング半導体デバイス
WO2010125819A1 (ja) * 2009-04-30 2010-11-04 パナソニック株式会社 半導体素子、半導体装置および電力変換器

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016504764A (ja) * 2012-12-12 2016-02-12 ゼネラル・エレクトリック・カンパニイ 絶縁ゲート型電界効果トランジスタ素子及びその作製方法
JP2017059667A (ja) * 2015-09-16 2017-03-23 富士電機株式会社 半導体装置

Also Published As

Publication number Publication date
EP2482315A1 (en) 2012-08-01
US8742427B2 (en) 2014-06-03
US20120305944A1 (en) 2012-12-06
JPWO2012056642A1 (ja) 2014-03-20
CN102598265A (zh) 2012-07-18
EP2482315B1 (en) 2015-08-12
EP2482315A4 (en) 2013-08-28
JP4965754B2 (ja) 2012-07-04

Similar Documents

Publication Publication Date Title
US8049223B2 (en) Semiconductor device with large blocking voltage
JP5015361B2 (ja) 半導体素子および半導体装置
JP5520215B2 (ja) 改良された電力用スイッチングトランジスター
JP5907582B2 (ja) 半導体装置
JP4832731B2 (ja) 電力用半導体装置
JP4955128B2 (ja) 半導体素子、半導体装置および電力変換器
US10964694B2 (en) Multi-transistor device including first and second LDMOS transistors having respective drift regions separated in a thickness direction by a shared RESURF layer
JP4965754B2 (ja) 半導体素子
CN108780816B (zh) 碳化硅装置及其制作方法
WO2010125819A1 (ja) 半導体素子、半導体装置および電力変換器
JP5453903B2 (ja) ワイドバンドギャップ半導体装置
WO2013140473A1 (ja) 半導体素子
US11171203B2 (en) High electron mobility transistors with charge compensation
JP2014131008A (ja) ワイドバンドギャップ半導体装置
JP5906914B2 (ja) トランジスタの駆動回路
JP2012099630A (ja) 半導体装置および電力変換器
JP2012104856A (ja) 半導体素子、半導体装置および電力変換器
CN113410284A (zh) 碳化硅半导体结构和碳化硅半导体器件
JP2019195007A (ja) 半導体装置およびその製造方法
JP2016195226A (ja) 半導体装置
JP5400252B2 (ja) 半導体素子、半導体装置、およびその製造方法
JP4918626B2 (ja) 半導体素子、半導体装置および電力変換器
CN117652033A (zh) 功率半导体器件及制造方法
JPWO2021044624A1 (ja) 炭化珪素半導体装置および電力変換装置
KR20200003593A (ko) 반도체장치

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201180004241.8

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 2012504954

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 13504360

Country of ref document: US

Ref document number: 2011833583

Country of ref document: EP

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11833583

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE