JP5906914B2 - トランジスタの駆動回路 - Google Patents

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Description

本明細書に開示する技術は、高速スイッチング動作が可能なトランジスタおよび駆動回路に関する。
特許文献1には、接合型電界効果トランジスタが開示されている。接合型電界効果トランジスタは、一対のゲート領域と、ゲート領域に挟まれたチャネル領域を備えている。ゲート領域およびチャネル領域の下面は、ドリフト領域と接合している。ドリフト領域の下方には、ドレイン領域が配置されている。
なお、従来技術に関連して、特許文献2〜4および非特許文献1〜6が開示されている。
WO2007/004528号公報 特表2009−505394号公報 特表2011−527836号公報 特開2010−147405号公報
S. Suzuki et al., J. Appl. Phys. 92, (2002), p.6230-6234 S. Harada et al., J. Appl. Phys. 91, (2002), p.1568-1571 R. Singh et al., Solid-State Electronics 48, (2004), p.1717-1720 R. Singh et al., Microelectronics Reliability 46, (2006), p.713-730 A. Takatsuka et al., Materials Science Forum 679-680, (2011), p.662-665 A. Ritenour et al., Materials Science Forum 645-648, (2010), p.937-940
従来技術の縦型の接合型電界効果トランジスタにおいては、帰還容量(ゲート−ドレイン間容量)が大きいため、高速スイッチング動作させることが困難である。
本明細書に記載の技術は、上記の課題を解決する。すなわち本技術は、高速スイッチング動作させることが可能なトランジスタおよび駆動回路を提供することを目的としている。
本明細書に開示するトランジスタは、第1導電型のソース領域と、第1導電型のチャネル領域と、第2導電型のゲート領域と、第2導電型の第1導電性領域と、第1導電型のドリフト領域と、ゲート電極と、を備えている。チャネル領域は、前記ドリフト領域と前記ソース領域の間に配置されている。前記ゲート領域は、前記チャネル領域に接しているとともに前記ゲート電極に電気的に接続されている。前記第1導電性領域は、前記ドリフト領域と前記ゲート領域の間の少なくとも一部に配置されており、前記ドリフト領域の電位及び前記ゲート電極の電位とは異なる電位が印加可能に構成されている。
上記したトランジスタでは、第1導電性領域を備えることにより、ドリフト領域側から見たときのゲート領域の一部を第1導電性領域によって遮蔽することができる。よって、ゲート領域とドリフト領域との間に形成されるコンデンサの面積を、第1導電性領域を備えない場合に比して、実効的に小さくすることができるため、帰還容量を減少させることができる。従って、トランジスタのスイッチング速度を高めることや、スイッチング損失を低減することが可能となる。
また、第1導電性領域が第2導電型の半導体であるため、PN接合によって、第1導電性領域とドリフト領域との間に整流作用を持たせることができる。よって、第1導電性領域とドリフト領域との間にリーク電流が発生してしまうことを防止することができる。
また、ゲート領域の下面の位置に比して、第1導電性領域の下面の位置の方がよりドリフト領域側に位置する。これにより、トランジスタがオフ状態でトランジスタに高い電圧が印加された際に電界集中が生じる部分を、ゲート領域の下面ではなく、第1導電性領域の下面にすることができる。そのため、アバランシェ破壊の発生部分が第1導電性領域とドリフト領域の間となるため、従来構造で問題となるアバランシェ破壊時にゲート領域に大電流が流れてしまう事態を回避することが可能となる。
本明細書に開示する技術によると、スイッチング速度を高めることが可能なトランジスタおよび駆動回路を提供することができる。
実施例1の接合型電界効果トランジスタの斜視図を示す。 図1の接合型電界効果トランジスタをy方向から見た平面図を示す。 図2の接合型電界効果トランジスタにおける、III−III線での断面図(チャネル領域を含まない断面図)を示す。 図2の接合型電界効果トランジスタにおける、IV−IV線での断面図(チャネル領域を含む断面図)を示す。 従来型の接合型電界効果トランジスタの斜視図を示す。 実施例1の接合型電界効果トランジスタの製造方法を示す。 実施例1の接合型電界効果トランジスタの製造方法を示す。 実施例1の接合型電界効果トランジスタの製造方法を示す。 実施例1の接合型電界効果トランジスタの製造方法を示す。 実施例1の接合型電界効果トランジスタの製造方法を示す。 実施例1の接合型電界効果トランジスタの製造方法を示す。 実施例2の接合型電界効果トランジスタの斜視図を示す。 実施例3の接合型電界効果トランジスタの斜視図を示す。 実施例4の接合型電界効果トランジスタの斜視図を示す。 実施例1の接合型電界効果トランジスタの変形例を示す。 実施例5の回路図を示す。 実施例5のゲート電圧および遮蔽電圧の波形図を示す。 図2の接合型電界効果トランジスタにおける、IV−IV線での断面図(チャネル領域を含む断面図)を示す。 図2の接合型電界効果トランジスタにおける、IV−IV線での断面図(チャネル領域を含む断面図)を示す。 実施例6のゲート電圧および遮蔽電圧の波形図を示す。
以下、本明細書で開示する実施例の技術的特徴の幾つかを記す。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
(特徴1)ソース領域と第1導電性領域とが電気的に接続されていることが好ましい。これにより、第1導電性領域に接続するための専用の電源を備える必要がないため、回路構成を簡略化することができる。
(特徴2)前記ゲート領域と前記第1導電性領域の間に配置されており、前記ドリフト領域に一部が接するとともに、第1導電型の半導体の第2導電性領域をさらに備えていることが好ましい。前記第2導電性領域の不純物濃度は、前記チャネル領域の不純物濃度よりも濃いことが好ましい。これにより、比較的低抵抗な第2導電性領域を通って第1導電性領域を迂回する電流経路を形成することができるため、オン抵抗の増大を抑制することが可能となる。
(特徴3)トランジスタの上方から観測したときに、チャネル領域とゲート領域は、少なくとも第1方向に沿って繰り返し形成されるストライプ部を有することが好ましい。これにより、平行ストライプ状の実効的な単位電極部分を並列に接続させた構造を形成することができる。よって、単位面積辺りのチャネル密度を多くすることができるため、導通時のオン抵抗の低減を図ることができる。
(特徴4)トランジスタの上方から観測したときに、第1導電性領域は、第1方向とは異なる第2方向に長手方向を有する形状を含むことが好ましい。トランジスタの製造時に、ゲート領域と第1導電性領域との相対位置がずれてしまった場合を考える。この場合、トランジスタの上方から観測したときの、第1導電性領域と重複していないチャネル領域の面積は、(第1導電性領域とゲート領域とが平行に配置されている場合に比して、)第1導電性領域とゲート領域とが交差して配置されている場合の方が変化しにくい。そして、第1導電性領域は電流経路を遮蔽するため、第1導電性領域と重複しているチャネル領域は、第1導電性領域と重複していないチャネル領域に比して、電流が流れにくい特性を有する。以上より、製造プロセスばらつきがトランジスタの素子特性(オン抵抗)へ与える影響を、小さくすることができる。
(特徴5)トランジスタの上方から観測したときに、第1導電性領域は、第1方向に長手方向を有する形状を含むが好ましい。第1導電性領域とゲート領域が平行に配置されることで、第1導電性領域がチャネル領域の下方側を横切る面積を縮小させることができる。下方側に第1導電性領域が配置されているチャネル領域の面積を小さくするほど、電流経路を広くすることができるため、トランジスタのオン抵抗の上昇を抑制することができる。
(特徴6)半導体材料はSi、SiC、GaN、AlN、ダイヤモンドである。
(特徴7)電力変換装置は、本明細書に記載のトランジスタを含んでいる。これにより、電力変換装置の変換効率を高めることができる。
(特徴8)トランジスタを駆動するための駆動回路は、第1導電性領域に印加される第1電圧を制御する第1電圧制御回路を備えていることが好ましい。第1電圧は、前記第1導電性領域との間に形成されている整流機能を有する整流部がオン状態にならない範囲内に調整されることが好ましい。上記した駆動回路では、第1電圧によって第1導電性領域からドリフト領域へ拡がる空乏層を縮めることができる。これにより、電流経路の幅を広げることができるため、トランジスタのオン抵抗を低減することができる。また、整流部がオン状態にならないように調整されるため、第1電圧制御回路の消費電力を抑えることができる。
(特徴9)第1電圧は、整流部に対して順方向バイアスの電圧であることが好ましい。第1電圧は、第1導電性領域とドリフト領域との接合部に対して順方向バイアスの電圧であることが好ましい。上記した駆動回路では、第1電圧制御回路によって、第1導電性領域へ順バイアスの第1電圧を印加することにより、第1導電性領域からドリフト領域へ拡がる空乏層を縮めることができる。これにより、電流経路の幅を広げることができるため、トランジスタのオン抵抗を低減することができる。
(特徴10)ゲート電圧制御回路が出力するゲート電圧はパルス波形の電圧であることが好ましい。第1電圧制御回路は、ゲート電圧制御回路から出力されるゲート電圧のオンデューティが所定割合よりも大きい場合に、第1電圧を第1導電性領域に印加することが好ましい。ゲート電圧のオンデューティが所定割合よりも大きい場合には、トランジスタの定常損失が無視できないほど大きくなる場合がある。よって第1電圧を印加することでトランジスタのオン抵抗を低下させ、定常損失を低減させることができる。
(特徴11)ゲート電圧制御回路が出力するゲート電圧はパルス波形の電圧であることが好ましい。第1電圧制御回路は、ゲート電圧のパルス波形と同期した波形を有する第1電圧を出力することが好ましい。これにより、トランジスタがオンするタイミングに合わせて、第1導電性領域から拡がる空乏層を縮めることができる。よって、トランジスタのオン抵抗を低減することができる。また、トランジスタがオフするタイミングに合わせて、第1電圧を低下させることができる。よって、第1電圧制御回路の省電力化を図ることが可能となる。
(特徴12)第1電圧制御回路は、一定電圧の第1電圧を出力することが好ましい。これにより、簡易な制御で、トランジスタのオン抵抗を低減することができる。
<接合型電界効果トランジスタ1の構造>
図1〜図4に示す様に、接合型電界効果トランジスタ1は、ドレイン電極10と、ドレイン電極10の上面に配置されているn型のドレイン領域11と、ドレイン領域11の上面に配置されているn型のドリフト領域12と、ドリフト領域12の上面の一部に配置されているp型の遮蔽領域13と、遮蔽領域13が配置されていないドリフト領域12の上面および遮蔽領域13の上面に配置されているゲート部30と、ソース領域18の上面に配置されているソース電極19と、ゲート領域15の上面の一部に配置されているゲート電極21と、遮蔽領域13の上面の一部に配置されている遮蔽電極20と、を備えている。
ゲート部30とは、チャネル領域16を備えている部位である。ゲート部30は、ドリフト領域12の上面および遮蔽領域13の上面に配置されているn型の電流分散層14と、電流分散層14の上方にn型エピタキシャル層22を介して配置されている複数のp型のゲート領域15と、ゲート領域15間に位置しているn型のチャネル領域16と、チャネル領域16の上面およびゲート領域15の上面に配置されているn型エピタキシャル層17と、n型エピタキシャル層17の上面に配置されているn+型のソース領域18と、を備えている。図1〜図4に示す構成要素のうち、ドレイン電極10、ソース電極19、遮蔽電極20、ゲート電極21以外の構成要素は、全て炭化珪素(SiC)の半導体層で構成されている。
ドレイン領域11は、ドレイン半導体部として機能する。ドレイン領域11のドナー濃度は、ドレイン半導体部として機能する程度に高濃度とされており、例えば、5×1018cm−3程度とされていてもよい。またドレイン領域11の厚みは、例えば、350マイクロメートル程度にされていてもよい。
ドリフト領域12は、n型のSiCのエピタキシャル層である。ドリフト領域12は、ドレイン電極10に電気的に接続されている。接合型電界効果トランジスタ1が、例えば耐圧が1500V程度のデバイスである場合には、ドリフト領域12の膜厚は10マイクロメートル程度にされており、ドナー濃度は8×1015cm−3程度にされていてもよい。
遮蔽領域13は、ドリフト領域12上に形成される。遮蔽領域13は、図1および図3に示すように、接合型電界効果トランジスタ1の上方(図1のz方向)から観測したときに、幅W1の矩形形状の領域がy方向に沿って繰り返し形成されるストライプ部を備えている。矩形形状の領域の各々は、図1のx方向に長手方向を有する形状である。複数の矩形形状の領域の各々は、y方向に間隔SS1分だけ離れている。複数の矩形形状の領域は、端部(図1の左側)で互いに一体となっている。矩形形状の領域が一体となっている領域の上面には、遮蔽電極20が配置されている。遮蔽電極20を備えることにより、ドレイン電極10に印加される電位およびゲート電極21に印加される電位とは異なる電位を、遮蔽領域13に印加することが可能とされている。また遮蔽領域13は、図3に示すように、高さH1を有している。遮蔽領域13は、例えば、幅W1が1マイクロメートル、高さH1が0.5マイクロメートル、間隔SS1が1.5マイクロメートルであってもよい。また遮蔽領域13のアクセプタ濃度は、1×1018cm−3程度であってもよい。
電流分散層14は、n型のSiCのエピタキシャル層である。電流分散層14のドナー濃度は、ドリフト領域12のドナー濃度、チャネル領域16のドナー濃度、n型エピタキシャル層17および22のドナー濃度より高くされており、例えば、約1×1017cm−3程度であってもよい。また電流分散層14の膜厚は、例えば0.5マイクロメートル程度であってもよい。
ゲート領域15は、p型のSiC半導体領域である。ゲート領域15は、図1および図2に示すように、接合型電界効果トランジスタ1の上方(図1のz方向)から観測したときに、幅W2の矩形形状の領域がx方向に沿って繰り返し形成されるストライプ部を備えている。矩形形状の領域の各々は、図1のy方向に長手方向を有する形状である。複数の矩形形状の領域の各々は、x方向に幅W3分だけ離れている。複数の矩形形状の領域は、端部(図1、y方向の正方向側)で互いに一体となっている。矩形形状の領域が一体となっている領域の上面には、ゲート電極21が配置されている。またゲート領域15は、図2に示すように、高さH2を有している。ゲート領域15は、例えば、幅W2が0.7マイクロメートル、高さH2が0.6マイクロメートル、幅W3が0.8マイクロメートルであってもよい。またゲート領域15のアクセプタ濃度は、ノーマリーオフ動作を実現できる程度の濃度であればよく、例えば6×1019cm−3程度であってもよい。
n型エピタキシャル層22、チャネル領域16、n型エピタキシャル層17は、ドナー濃度が同一の、n型のSiCエピタキシャル層である。本明細書では、n型エピタキシャル層のうちゲート領域15に挟まれた領域を、チャネル領域16と定義している。また本明細書では、n型エピタキシャル層のうち、ゲート領域15およびチャネル領域16によって上下に分割された層を、それぞれn型エピタキシャル層17およびn型エピタキシャル層22と定義している。n型エピタキシャル層17は、図2に示すように、高さH3を有している。例えば高さH3は、1.3マイクロメートルであってもよい。また、n型エピタキシャル層22、チャネル領域16、n型エピタキシャル層17のドナー濃度は、例えば3×1016cm−3程度であってもよい。
接合型電界効果トランジスタ1は、一般的にノーマリーオフ特性を有することが望ましい。駆動回路等が壊れた場合に電流が流れなくなるため、安全性の観点から好ましいためである。ノーマリーオフ特性は、主に、チャネル領域16のドナー濃度、チャネル領域16の幅W3、ゲート領域15のアクセプタ濃度、の3つのパラメータの関係できまる。よって、接合型電界効果トランジスタ1がノーマリーオフ特性を有するように、これらのパラメータを適宜に設定すればよい。なお、オン抵抗を下げる観点から、チャネル領域16のドナー濃度は高いほうが好ましい。
ソース領域18は、高濃度のn型のSiC半導体領域である。ソース領域18は、図2に示すように、高さH4を有している。ソース領域18により、ソース電極19は、良好なオーミック接触を実現することができる。ソース領域18は、例えば、高さH4が0.2マイクロメートルであってよく、ドナー濃度が1×1020cm−3程度であってもよい。
図1に示すように、ドレイン電極10はドレイン端子Dに接続されており、ソース電極19はソース端子Sに接続されており、遮蔽電極20は遮蔽電極端子Scrに接続されており、ゲート電極21はゲート端子Gに接続されている。また、ソース端子Sと遮蔽電極端子Scrとが接続されている。ソース電極19と遮蔽電極20とが電気的に接続されているため、遮蔽領域13の電位を、ソース電極19の電位と同等にすることができる。
また図1に示すように、接合型電界効果トランジスタ1は、接合型電界効果トランジスタ1の上方(ソース電極19側)から観測したときに、遮蔽領域13の幅W1の矩形形状の領域はx方向に延びており、ゲート領域15の幅W2の矩形形状の領域はy方向に延びている。よって遮蔽領域13の矩形形状の領域と、ゲート領域15の矩形形状の領域とは直交しており、幾何学的にねじれの位置関係を有している。
<接合型電界効果トランジスタ1の動作>
実施例1に係る接合型電界効果トランジスタ1の動作を説明する。接合型電界効果トランジスタ1は、ノーマリーオフ型のデバイスである。すなわち、ゲート電極21に電圧を印加しない状態(ゲート電圧Vg=0V)にすることにより、チャネル領域16の両側に位置するゲート領域15の各々からチャネル領域16内に空乏層が伸延し、チャネル領域16内で空乏層が接合し、チャネル領域16全域が空乏層で占められる。これにより、電流経路が遮断されるため、ドレイン電極10とソース電極19との間を流れる電流をオフすることができる。このときのドレイン−ソース間電圧の耐圧は、例えば1500V程度の耐圧とすることができる。
ゲート電圧Vgを、0Vから除々に上昇させていくと、チャネル領域16全域を占めていた空乏層が徐々にゲート領域15に向かって縮小していく。ソース電極19−ドレイン電極10間へ電圧が印加されている場合には、チャネル領域16に電流経路が形成され、ドレイン電極10とソース電極19との間に電流を流すことができる(オン状態)。例えば、約+1.8V程度のゲート電圧Vgで、接合型電界効果トランジスタ1をオン状態へ移行させることができる。
なお接合型電界効果トランジスタ1では、電流分散層14のドナー濃度はチャネル領域16のドナー濃度よりも高くされており、チャネル領域16よりも空乏層が広がりにくくされている。よって、オフ状態(ゲート電圧Vg=0V)の場合においても、ゲート領域15および遮蔽領域13の各々から伸びてきた空乏層によって、電流分散層14の全域が占められることがない。すなわち、電流分散層14は電流経路を遮断する機能を有していない。接合型電界効果トランジスタ1のオン状態/オフ状態を制御しているのは、チャネル領域16である。
<従来技術の課題>
従来技術の課題について詳説する。接合型電界効果トランジスタ(JFET)は、ゲート/チャネル領域間にpn接合を形成し、チャネル側の空乏層を伸縮させオン/オフを行う素子である。チャネルは半導体バルク中に形成されるため、高いチャネル移動度が容易に実現できる。また、ゲート酸化膜を用いない構造であるため、信頼性の問題は存在しない。縦型のJFETの一般的なデバイス構造では、オン抵抗と耐圧のトレードオフを改善するため、素子の単位構造の微細化を行い、単位面積辺りのチャネル密度を多くすることで、導通時のオン抵抗の低減を図ってきた。そのため従来のVJFETでは、ゲート領域の占める割合が大きいこと、ドレイン/ゲート間の容量性の結合が強いことにより、帰還容量Cgdが大きい状態であった。
VJFETは安全性の観点から、駆動回路等が壊れた場合に電流が流れないことが望ましい。すなわち、一般的にノーマリーオフ型が望まれる。VJFETでは、ゲート/ソース間にpnダイオードが形成される。例えば、基材として4H−SiCを用いた場合、そのpnダイオードは順方向に約2.5Vの電圧を印加するとオンする。よって、デバイスをオンさせるためにゲートへ印加できる電圧は、約2.5V以下に制限されることになる。従って、4H−SiCを用いたノーマリーオフ型VJFETのしきい値電圧は、一般的に約1V〜2V程度に設計される。
以上説明したように、帰還容量Cgdが大きいことと、しきい値電圧とゲートへ印加できる電圧との差が小さいことから、従来のノーマリーオフ型のVJFETは、スイッチング動作時(特にオン状態へ遷移する時)における入力容量への充電時間が長く、スイッチングの高速化が困難であった。スイッチングを高速化するために、ゲート入力部にスピードアップキャパシタを挿入してスイッチング速度の向上を図る手法や、ゲート/ソース間のpnダイオードがオンしない程度の短い期間だけゲートに高い電圧を印加して入力容量の充電時間を短縮する手法などの各種の手法も存在するが、いずれの手法も高速化のための回路が別途必要であった。
<実施例1の効果>
実施例1に係る接合型電界効果トランジスタ1の効果を説明する。接合型電界効果トランジスタ1では、遮蔽領域13によって、ドレイン電極10側から見たときのゲート領域15の一部をドリフト領域12から遮蔽することができる。これにより、遮蔽領域13を備えない場合に比して、ゲート領域15とドリフト領域12との結合を弱めることができる。よって、ゲート領域15とドリフト領域12との間に形成されるコンデンサの面積を、遮蔽領域13を備えない場合に比して、実効的に小さくすることができるため、帰還容量Cgdを減少させることができる。従って、高速化のための回路を別途備えることなく、接合型電界効果トランジスタ1のスイッチング速度を高めることができる。
また、ソース電極19と遮蔽電極20とが電気的に接続されている。これにより、遮蔽領域13の電位をソース電極19の電位と同等にすることができる。よって、ゲート領域15とドリフト領域12との結合をより効果的に弱めることができるため、帰還容量Cgdを減少させることができる。
図5に、遮蔽領域13を備えていない、従来型の接合型電界効果トランジスタ100を示す。接合型電界効果トランジスタ100(図5)が備えている、ドレイン電極110〜ゲート電極121の各構成要素は、接合型電界効果トランジスタ1(図1)が備えている、ドレイン電極10〜ゲート電極21の各構成要素に対応している。従来の接合型電界効果トランジスタ100では、オフ状態の時にドレイン電極110に高電圧が印加されると、ゲート領域115の下面(図5、領域R21)で電界集中が発生しアバランシェ破壊する。破壊時に発生する電流は、ドレイン電極110とゲート電極121との間を流れるため、ゲート駆動回路を保護するために、ゲート駆動回路の出力部に保護回路等を設ける必要がある。一方、実施例1に係る接合型電界効果トランジスタ1では、遮蔽領域13の下面は、ゲート領域15の下面よりもドレイン電極10に近い位置に存在している。そのため、接合型電界効果トランジスタ1がオフ状態の時にドレイン電極10に高電圧が印加されると、遮蔽領域13の下面で電界集中が発生しアバランシェ破壊する。破壊時に発生する電流は、ドレイン電極10と遮蔽電極20との間を流れるため、破壊時の電流がゲート駆動回路に流れることが回避でき、ゲート駆動回路の出力部に特別な保護回路を設ける必要を無くすことができる。
遮蔽領域13は、p型の半導体領域とされている。これにより、PN接合によって、遮蔽領域13とドリフト領域12との間に整流作用を持たせることができる。よって、ドレイン電極10からドリフト領域12および遮蔽領域13を介して遮蔽電極20へ、リーク電流が流れてしまうことを防止することができる。
電流分散層14を備えることの効果を説明する。遮蔽領域13は、ドレイン電極10とソース電極19の間に流れる電流を遮蔽する。すると、下方側に遮蔽領域13が配置されていないチャネル領域16(図4、領域R1)に比して、下方側に遮蔽領域13が配置されているチャネル領域16(図4、領域R2)の方が、電流経路が狭くなるためオン抵抗が大きくなる。そこで電流分散層14を備えることにより、電流分散層14を通って遮蔽領域13を迂回する電流経路(図4、矢印Y1)を形成することができるため、オン抵抗の増大を抑制することが可能となる。また電流分散層14によって、ゲート領域15と遮蔽領域13の間のパンチスルーを防ぐことが可能となる。
遮蔽領域13の矩形形状の領域とゲート領域15の矩形形状の領域とが、交差するように配置されていることの効果を説明する。接合型電界効果トランジスタ1の製造時に、ゲート領域15と遮蔽領域13との相対位置がずれてしまった場合を考える。この場合、接合型電界効果トランジスタ1の上方から観測したときの、遮蔽領域13と重複していないチャネル領域16の面積の変化量は、遮蔽領域13の矩形形状の領域とゲート領域15の矩形形状の領域とが平行に配置されている場合に比して、交差するように配置されている場合の方が、小さくすることができる。遮蔽領域13と重複していないチャネル領域16は、遮蔽領域13と重複しているチャネル領域16に比してオン抵抗が低くなりやすい特性を有しているため、遮蔽領域13と重複していないチャネル領域16の面積の変動を抑えることによって、接合型電界効果トランジスタ1の素子特性(オン抵抗)の変動を抑制することができる。
<接合型電界効果トランジスタ1の製造方法>
接合型電界効果トランジスタ1の製造方法を、図6〜図11を用いて説明する。図6、図8、図10は、図2と同一断面における断面図である。図7、図9、図11は、図3と同一断面における断面図である。ステップS1において、炭化珪素(SiC)のn型半導体基板であるドレイン領域11上に、n型半導体領域からなるドリフト領域12を成長させる。このとき、ドレイン領域11の表面の結晶学的な面方位は、ドレイン領域11上に均一にドリフト領域12が成長する条件であれば良い。例えば、ドレイン領域11表面の面方位は、シリコン面、カーボン面、または(11−20)面であってもよい。またオフ角は、8度、4度、または0度であってもよい。
ステップS2において、ドリフト領域12の上面に酸化シリコン膜を堆積させ、フォトリソグラフィ技術およびドライエッチング技術を使用して酸化シリコン膜を加工する。加工した酸化シリコン膜をマスクとして、イオン注入法によって遮蔽領域13を形成する。イオン注入法によるイオン種は、アルミニウムもしくはボロンを用いても良い。またドープ濃度は、1×1018cm−3程度であってもよい。またSiCの場合には、活性化アニールによる結晶ダメージ回復が困難なため、イオン注入時のSiC結晶のアモルファス化を避ける必要がある。よって、例えば500℃程度の基板温度を用いて、イオン注入を行うとしてもよい。イオン注入後、マスクとして用いた酸化シリコン膜を除去する。これにより、図6および図7に示す構造体が形成される。
ステップS3において、ドリフト領域12および遮蔽領域13の上面に、n型半導体領域である電流分散層14をエピタキシャル成長させる。ステップS4において、n型エピタキシャル層を、電流分散層14に連続して成長させる。ステップS5において、n型エピタキシャル層の上面に酸化シリコン膜を堆積させ、フォトリソグラフィ技術およびドライエッチング技術を使用して酸化シリコン膜を加工する。加工した酸化シリコン膜をマスクとして、イオン注入法によってゲート領域15を形成する。ゲート領域15によって、n型エピタキシャル層22とチャネル領域16とn型エピタキシャル層17が区分される。イオン注入法によるイオン種には、アルミニウムもしくはボロンを用いてもよい。またドープ濃度は、6×1019cm−3程度であってもよい。ゲート領域15は、n型エピタキシャル層の上面よりも深い位置に形成する必要があるため、イオン種としてアルミニウムを用いたイオン注入では、最高で900keV程度のエネルギーを用いた多段注入を行ってもよい。イオン注入後に、マスクとして用いた酸化シリコン膜を除去する。これにより、図8および図9に示す構造体が形成される。
ステップS6において、n型エピタキシャル層17の上面に酸化シリコン膜を堆積し、フォトリソグラフィ技術およびドライエッチング技術を使用して酸化シリコン膜を加工する。加工した酸化シリコン膜をマスクとして、イオン注入法によってソース領域18を形成する。イオン注入法によるイオン種は、窒素もしくはリンを用いてもよい。またドープ濃度は、1×1020cm−3程度であってもよい。イオン注入後に、マスクとして用いた酸化シリコン膜を除去する。
ステップS7において、フォトリソグラフィ技術およびドライエッチング技術を使用して、n型エピタキシャル層17およびソース領域18の一部(図11の領域R11)を、エッチングにより除去する。深さ方向のエッチング量は、ソース領域18およびn型エピタキシャル層17の膜厚の和と同等とされる。これにより、ゲート領域15の一部を表面に露出させることができるため、ゲート領域15に電気的な接続を行うことが可能となる。エッチング後に、マスクとして用いたレジストマスクを除去する。
ステップS8において、フォトリソグラフィ技術およびドライエッチング技術を再度使用して、ソース領域18、n型エピタキシャル層17および電流分散層14の一部(図10の領域R12)を、エッチングにより除去する。深さ方向のエッチング量は、ソース領域18、n型エピタキシャル層17および電流分散層14の膜厚の和と同等とされる。これにより、遮蔽領域13の一部を表面に露出させることができるため、遮蔽領域13に電気的な接続を行うことが可能となる。エッチング後に、マスクとして用いたレジストマスクを除去する。これにより、図10および図11に示す構造体が形成される。
ステップS9において、図10および図11に示す構造体の上面に酸化シリコン膜を堆積し、フォトリソグラフィ技術およびドライエッチング技術を使用して酸化シリコン膜を加工する。加工した酸化シリコン膜をマスクとして、露出しているゲート領域15および遮蔽領域13の一部の領域(後にゲート電極21および遮蔽電極20を形成する領域)に、p+半導体領域(図示なし)をイオン注入法によって形成する。p+半導体領域は、良好なオーミック接触を実現するための領域である。イオン注入法によるイオン種には、アルミニウムもしくはボロンを用いてもよい。またドープ濃度は、1×1020cm−3程度であってもよい。イオン注入後に、マスクとして用いた酸化シリコン膜を除去する。
ステップS10において、構造体の上面にカーボンキャップ層を形成した後、高温(例えば1600℃程度)で活性化アニールを施す。カーボンキャップ層には、レジストを塗布し炭化処理したものや、カーボンをECRスパッタ等で堆積したものを使用してもよい。カーボンキャップ層により、活性化アニール時でのSiC表面のSi抜けを抑制することができ、表面荒れを防ぐことができる。活性化アニール処理後、酸素プラズマや酸素雰囲気での熱処理によって、カーボンキャップを除去する。
ステップS11において、構造体の上面に、酸化シリコン膜等を用いた層間絶縁層を形成する。続いて、フォトリソグラフィ技術およびエッチング技術を使用して、ソース領域18の上部と、ステップS9で形成したp+半導体領域の上部に、層間絶縁膜の開口部を形成する。次に、層間絶縁層の上面およびドレイン領域11の裏面に、ニッケル(Ni)を堆積する。熱処理(例えば1000℃程度)を実行することで、開口部およびドレイン領域11の裏面に、ニッケルシリサイドのオーミック電極を形成する。そして、未反応のニッケルを除去する。
ステップS12において、金属堆積法とフォトリソグラフィ技術を用いて、ソース電極19、遮蔽電極20、ゲート電極21、ドレイン電極10のそれぞれのアルミニウム電極を形成する。なおドレイン電極10は、たとえばチタン(Ti)とニッケル(Ni)と金(Au)などの積層膜を堆積したものを利用してもよい。これにより、図2および図3に示す接合型電界効果トランジスタ1が完成する。
<接合型電界効果トランジスタ1aの構造>
実施例2における縦型の接合型電界効果トランジスタ1a(VJFET)(図12)の、実施例1における接合型電界効果トランジスタ1(図1)との相違点は、n型エピタキシャル層17が存在しない点、複数のチャネル領域16の各々の上面にソース電極19aが形成されている点である。
接合型電界効果トランジスタ1aは、チャネル領域16の各々の上面の一部に形成されているソース領域18aと、ソース領域18aの上面およびチャネル領域16の上面に配置されている複数のソース電極19aを備える。複数のソース電極19aおよび遮蔽電極20は、ソース端子Sに共通に接続されている。なお、実施例2の接合型電界効果トランジスタ1a(図12)のその他の構成要素であって、実施例1の接合型電界効果トランジスタ1(図1)と同様の構成要素には、同一の符号を付している。これらの構成要素については、説明を省略する。また、実施例2に係る接合型電界効果トランジスタ1aの動作は、実施例1に係る接合型電界効果トランジスタ1の動作と同様であるため、説明を省略する。
実施例1に係る接合型電界効果トランジスタ1(図1)では、ゲート領域15がn型エピタキシャル層17に埋め込まれている構造を有している。一方、実施例2に係る接合型電界効果トランジスタ1a(図12)では、ゲート領域15がn型エピタキシャル層に埋め込まれておらず、ゲート領域15の上面が全て露出している構造を有している。これにより、イオン注入法を用いてゲート領域15を形成する際に、実施例1と比較して、イオン注入の入射エネルギーを低くすることができるという利点を有する。
<接合型電界効果トランジスタ1aの製造方法>
接合型電界効果トランジスタ1aの製造方法を説明する。ステップS1aからステップS3aまでの工程は、実施例1におけるステップS1からステップS3までの工程と同様であるため、説明を省略する。ステップS4aにおいて、n型エピタキシャル層を、電流分散層14に連続して成長させる。n型エピタキシャル層の厚さは、ゲート領域15の高さと同程度の厚さとする。
ステップS5aにおいて、n型エピタキシャル層の上面に酸化シリコン膜を堆積させ、フォトリソグラフィ技術およびドライエッチング技術を使用して酸化シリコン膜を加工する。加工した酸化シリコン膜をマスクとして、イオン注入法によってゲート領域15を形成する。ゲート領域15は、n型エピタキシャル層の上面から深い位置に形成する必要がないため、実施例1の場合に比して、イオン注入の入射エネルギーを低くすることができる。イオン注入後に、マスクとして用いた酸化シリコン膜を除去する。
ステップS6aにおいて、ゲート領域15およびチャネル領域16の上面に酸化シリコン膜を堆積し、フォトリソグラフィ技術およびドライエッチング技術を使用して酸化シリコン膜を加工する。加工した酸化シリコン膜をマスクとして、イオン注入法によって、複数のチャネル領域16の各々の上面にソース領域18aを形成する。イオン注入後に、マスクとして用いた酸化シリコン膜を除去する。ステップS7aにおいて、フォトリソグラフィ技術およびドライエッチング技術を使用して、n型エピタキシャル層の一部を、エッチングにより除去する。深さ方向のエッチング量は、ゲート領域15の高さおよび電流分散層14の膜厚の和と同等とされる。これにより、遮蔽領域13の一部を表面に露出させることができる。なお、実施例1のステップS7(n型エピタキシャル層17の一部を除去し、ゲート領域15の一部を表面に露出させる工程)は、省略することができる。以降の工程は、実施例1におけるステップS9以降の工程と同様であるため、説明を省略する。
実施例3における縦型の接合型電界効果トランジスタ1b(VJFET)(図13)の、実施例1における接合型電界効果トランジスタ1(図1)との相違点は、ゲート領域15bが、トレンチ23の側壁及び底面に形成されている点である。
接合型電界効果トランジスタ1bは、y方向に延びている複数のトレンチ23を備えている。トレンチ23は、上方(図13のz方向)から観測したときに、矩形形状の開口部を有している。トレンチ23の断面は、矩形形状である。トレンチ23の側壁及び底面に、ゲート領域15bが形成されている。あるトレンチ23の側壁に形成されているゲート領域15bと、そのトレンチに隣接するトレンチ23の側壁に形成されているゲート領域15bとの間には、チャネル領域16bが配置されている。チャネル領域16bの上面、およびチャネル領域16bを挟んで両側に配置されているゲート領域15bの上面には、ソース領域18bが配置されている。ソース領域18bの上面には、ソース電極19bが配置されている。複数のソース電極19bおよび遮蔽電極20は、ソース端子Sに共通に接続されている。なお、実施例3の接合型電界効果トランジスタ1b(図13)のその他の構成要素であって、実施例1の接合型電界効果トランジスタ1(図1)と同様の構成要素には、同一の符号を付している。これらの構成要素については、説明を省略する。また、実施例3に係る接合型電界効果トランジスタ1bの動作は、実施例1に係る接合型電界効果トランジスタ1の動作と同様であるため、説明を省略する。
実施例1に係る接合型電界効果トランジスタ1(図1)や、実施例2に係る接合型電界効果トランジスタ1a(図12)では、VJFETのチャネル長(ゲート領域15の垂直方向の高さ)は、イオン注入の深さによって決まる。よって、チャネル長を長くしたい場合には、高エネルギーのイオン注入が必要となる。一方、実施例3に係る接合型電界効果トランジスタ1b(図13)では、VJFETのチャネル長は、トレンチ23の深さによって決まる。よって、チャネル長を長くしたい場合においても、比較的低エネルギーのイオン注入で形成可能であるという利点を有する。
<接合型電界効果トランジスタ1bの製造方法>
接合型電界効果トランジスタ1bの製造方法を説明する。ステップS1bからステップS3bまでの工程は、実施例1におけるステップS1からステップS3までの工程と同様であるため、説明を省略する。ステップS4bにおいて、n型エピタキシャル層を、電流分散層14に連続して成長させる。n型エピタキシャル層の厚さは、ゲート領域15bの高さと同程度の厚さとする。ステップS5bにおいて、n型エピタキシャル層の上面に酸化シリコン膜を堆積し、フォトリソグラフィ技術およびドライエッチング技術を使用して酸化シリコン膜を加工する。加工した酸化シリコン膜をマスクとして、イオン注入法によってソース領域18bを形成する。
ステップS6bにおいて、酸化シリコン膜を堆積し、フォトリソグラフィ技術およびドライエッチング技術を使用して酸化シリコン膜を加工する。加工した酸化シリコン膜をマスクとして、ドライエッチング技術を使用して、ソース領域18bおよびn型エピタキシャル層の一部を除去し、トレンチ23を形成する。ステップS7bにおいて、トレンチ23の加工に使用した酸化シリコン膜マスクをそのまま用いて、トレンチ23の側壁および底面にゲート領域15bを形成する。ゲート領域15bはイオン注入法により形成される。ゲート領域15bによって、n型エピタキシャル層22とチャネル領域16bとが区分される。ゲート領域15bは、n型エピタキシャル層の表面から深い位置に形成する必要がないため、実施例1や実施例2の場合に比して、イオン注入の入射エネルギーを低くすることができる。イオン注入後に、マスクとして用いた酸化シリコン膜を除去する。
ステップS8bにおいて、フォトリソグラフィ技術およびドライエッチング技術を使用して、n型エピタキシャル層の一部を、エッチングにより除去する。これにより、遮蔽領域13の一部を表面に露出させることができる。なお、実施例1のステップS7(n型エピタキシャル層17の一部を除去し、ゲート領域15bの一部を表面に露出させる工程)は、省略することができる。以降の工程は、実施例1におけるステップS9以降の工程と同様であるため、説明を省略する。
実施例4における縦型の接合型電界効果トランジスタ1c(VJFET)(図14)の、実施例3における接合型電界効果トランジスタ1b(図13)との相違点は、ゲート領域15cが、ショットキー接合によるゲートである点である。
接合型電界効果トランジスタ1cは、y方向に延びている複数のトレンチ23cを備えている。トレンチ23cの側壁及び底面に、ゲート領域15cが形成されている。あるトレンチ23cの側壁に形成されているゲート領域15cと、そのトレンチに隣接するトレンチ23cの側壁に形成されているゲート領域15cとの間には、チャネル領域16cが配置されている。チャネル領域16cの上面には、ソース領域18bが配置されている。ソース領域18bの上面には、ソース電極19bが配置されている。なお、実施例4の接合型電界効果トランジスタ1c(図14)のその他の構成要素であって、接合型電界効果トランジスタ1(図1)や接合型電界効果トランジスタ1b(図13)と同様の構成要素には、同一の符号を付している。これらの構成要素については、説明を省略する。また、実施例4に係る接合型電界効果トランジスタ1cの動作は、ゲートにショットキー接合が用いられている以外は、実施例1に係る接合型電界効果トランジスタ1の動作と同様であるため、説明を省略する。
実施例4に係る接合型電界効果トランジスタ1cでは、ゲート領域15cは、ショットキー接合によるゲートである。よって、ゲート領域15cを形成する際に、イオン注入の工程を不要とすることができるという利点を有する。例えば、ゲート領域15cに仕事関数が6eV程度の金属を用いる場合には、ゲート領域15cに形成されるショットキーダイオードは、ゲート電圧Vgが約1.2V程度でオンする。この場合は、ゲート電圧Vgを約1.2V以下とすればよい。
<接合型電界効果トランジスタ1cの製造方法>
接合型電界効果トランジスタ1cの製造方法を説明する。ステップS1cからステップS5cまでの工程は、実施例3におけるステップS1bからステップS5bまでの工程と同様であるため、説明を省略する。
ステップS6cにおいて、酸化シリコン膜を堆積し、フォトリソグラフィ技術およびドライエッチング技術を使用して酸化シリコン膜を加工する。加工した酸化シリコン膜をマスクとして、ドライエッチング技術を使用して、ソース領域18bおよびn型エピタキシャル層の一部を除去し、トレンチ23cを形成する。ステップS7cにおいて、トレンチ23cの加工に使用した酸化シリコン膜マスクをそのまま用いて、トレンチ23の側壁および底面に金属膜(ゲート領域15c)を堆積させる。この金属膜は、仕事関数の大きい金属を選ぶことが好ましい。以降の工程は、実施例3におけるステップS8b以降の工程と同様であるため、説明を省略する。
<電力変換回路40の構造>
本明細書に開示する接合型電界効果トランジスタ1を用いた電力変換回路の例を、図16に示す。図16に示す電力変換回路40は、昇圧チョッパ回路である。電力変換回路40は、接合型電界効果トランジスタ1、駆動回路50、リアクトルL、ダイオードD1、コンデンサCC、電源部P1、出力側回路LD、を備えている。駆動回路50は、ゲート駆動回路51および遮蔽電圧制御回路52を備えている。接合型電界効果トランジスタ1の構造は、前述の実施例1で説明したため、ここでは説明を省略する。なお、接合型電界効果トランジスタ1に代えて、前述した接合型電界効果トランジスタ1a〜1dを用いることも可能である。
接合型電界効果トランジスタ1は、ソース端子S、ゲート端子G、遮蔽電極端子Scr、ドレイン端子Dを備えている。ソース端子Sの電圧は、ソース電圧Vsとされている。ソース電圧Vsは、例えば0Vであってもよい。ソース端子Sは、電源部P1の第1の端子、電圧出力回路54、ゲート駆動回路51、コンデンサCCの第1の端子、出力側回路LDの第1の端子に接続されている。ドレイン端子Dは、リアクトルLを介して電源部P1の第2の端子に接続されているとともに、ダイオードD1のアノードに接続されている。ダイオードD1のカソードは、コンデンサCCの第2の端子および出力側回路LDの第2の端子に接続されている。電源部P1からは、入力電圧Vinが供給される。出力側回路LDへは、出力電圧Voutが供給される。
ゲート駆動回路51の出力端子は、ゲート端子Gに接続されている。ゲート駆動回路51の出力端子からは、PWM(pulse width modulation)制御された矩形波形を有するゲート電圧Vgが出力される。PWM制御では、接合型電界効果トランジスタ1のオン時間とオフ時間の割合を変えて、出力電力の制御を行う。この場合ゲート電圧Vgは、所定のスイッチング周期で繰り返される矩形波形となる。出力側回路LDの負荷が大きくなるほど、同じ電圧を出力する場合に、オンデューティ(スイッチング周期に対するオン時間の比率)が大きくなる。
遮蔽電圧制御回路52は、波形監視回路53と電圧出力回路54を備えている。波形監視回路53の入力端子にはゲート電圧Vgが入力されており、出力端子は電圧出力回路54に接続されている。電圧出力回路54の出力端子は、遮蔽電極端子Scrに接続されている。波形監視回路53は、ゲート駆動回路51から出力されるゲート電圧Vgのオンデューティが所定割合よりも大きいか否かを監視する回路である。波形監視回路53は、ゲート電圧Vgのオンデューティが所定割合よりも大きい場合には、電圧出力回路54に遮蔽電圧Vscrを出力させる。
遮蔽電圧Vscrについて説明する。図1および図3に示すように、遮蔽領域13からソース端子Sへの経路上には、遮蔽領域13(p型)とドリフト領域12(n型)との間、ならびに、遮蔽領域13(p型)と電流分散層14(n型)との間に、PN接合が形成されている。このPN接合は、整流機能を有する整流部として機能する。そして遮蔽電圧Vscrは、整流部に対して順方向バイアスの電圧であるとともに、整流部がオンしない大きさの電圧とされる。すなわち遮蔽電圧Vscrは、ソース電圧Vs以上の電圧であって、整流部がオンしない範囲内の電圧である。これにより、不要な電流が流れてしまうことを防止できるため、電圧出力回路54の消費電力を抑えることができる。例えば、接合型電界効果トランジスタ1がSiCで形成された場合、ソース電圧Vsが0Vでは、遮蔽電圧Vscrは、0Vから2.7Vの範囲内の電圧であってもよい。
<駆動回路50の動作>
実施例5に係る駆動回路50の動作を説明する。例として、図17に示すゲート電圧Vgおよび遮蔽電圧Vscrの波形図が用いられる場合の動作を説明する。また、ゲート電圧Vgのオンデューティが、例えば50%の所定割合よりも大きい場合に、遮蔽電圧制御回路52から遮蔽電圧Vscrが出力される場合を説明する。
図17の期間T1では、スイッチング周期TSに対するオン時間Tonの比率(オンデューティ)は、50%よりも小さい。よって、遮蔽電圧Vscrは0Vとされる。図17の期間T2では、スイッチング周期TSに対するオン時間Tonの比率(オンデューティ)は、50%よりも大きい。よって波形監視回路53は、電圧出力回路54に遮蔽電圧Vscrを出力させる。また、図17の期間T3では、オンデューティは50%よりも小さい。よって前述したように、遮蔽電圧Vscrは0Vとされる。
<実施例5の効果>
駆動回路50の効果を説明する。遮蔽電極20へ遮蔽電圧Vscrを印加しない場合には、図18に示すように、遮蔽領域13(p型)からドリフト領域12(n型)へ空乏層が広がる(図18、点線L1)。この場合、電流経路の幅は幅C1となる。一方、遮蔽電極20へ遮蔽電圧Vscrを印加する場合には、図19に示すように、遮蔽領域13からドリフト領域12へ広がる空乏層を、遮蔽電圧Vscrを印加しない場合に比して縮めることができる(図19、点線L2)。これにより、電流経路の幅C2を、幅C1よりも広くすることができる。以上より、遮蔽電圧Vscrを印加することによって、遮蔽電圧Vscrを印加しない場合よりもトランジスタのオン抵抗を低減することができる。また、相互コンダクタンスgmを増加させることができるため、ターンオン時のdi/dt(ドレイン電流の増加傾き)を増加させることができる。これにより、スイッチング時間を短縮することができるため、ターンオンスイッチング損失を低減することが可能となる。
例えば図16に示すような電力変換回路40の昇圧チョッパ回路において、出力側回路LDが抵抗性の負荷である場合を考える。出力電力を一定に保つ場合、出力側回路LDの負荷が大きくなると、ゲート電圧Vgのオンデューティが大きくなり、接合型電界効果トランジスタ1の定常損失の占める割合が大きくなる場合がある。遮蔽電圧制御回路52は、ゲート電圧Vgのオンデューティが所定割合よりも大きい場合には、負荷が大きい場合であると判断し、遮蔽電圧Vscrを出力するように制御することができる。よって接合型電界効果トランジスタ1のオン抵抗を低下させ、定常損失を低減させることができる。一方、負荷が小さい場合には、接合型電界効果トランジスタ1の定常損失の占める割合が無視できる程度に小さくなる場合がある。遮蔽電圧制御回路52は、ゲート電圧Vgのオンデューティが所定割合よりも小さい場合には、負荷が小さい場合であると判断し、遮蔽電圧Vscrを出力しないように制御することができる。よって、遮蔽電圧Vscrを出力するための電力を不要とすることができるため、駆動回路50の省電力化を図ることができる。
実施例6に係る駆動回路50の動作を説明する。実施例6では、波形監視回路53は、ゲート駆動回路51から出力されるPWM制御信号を監視する。電圧出力回路54は、ゲート電圧Vgの矩形波形と同期した波形を有する遮蔽電圧Vscrを出力する。なお、その他の駆動回路50の構成は、実施例5で説明した構成と同様であるため、説明を省略する。
実施例6に係る駆動回路50の動作を説明する。例として、図20に示すゲート電圧Vgおよび遮蔽電圧Vscrの波形図が用いられる場合の動作を説明する。図20の期間T11は、接合型電界効果トランジスタ1の動作停止中の期間である。期間T11では、ゲート電圧Vgおよび遮蔽電圧Vscrは0Vとされる。図20の期間T12は、接合型電界効果トランジスタ1の動作中の期間である。期間T12では、ゲート電圧Vgは矩形波形の電圧となる。また遮蔽電圧Vscrは、ゲート電圧Vgと同期した矩形波形を有する電圧となる。
実施例6に係る駆動回路50の効果を説明する。遮蔽電圧Vscrは、ゲート電圧Vgと同期した矩形波形を有している。これにより、接合型電界効果トランジスタ1がオン状態の期間中では、遮蔽領域13から拡がる空乏層を縮めることができる。よって、接合型電界効果トランジスタ1がオンする期間において、オン抵抗を低減することができる。また、接合型電界効果トランジスタ1がオフするタイミングに合わせて、遮蔽電圧Vscrの出力を停止させることができる。これにより、接合型電界効果トランジスタ1がオフ状態の期間中では、電圧出力回路54での消費電力を低減することができる。以上より、接合型電界効果トランジスタ1のオン抵抗の低減と、駆動回路50の省電力化とを両立することが可能となる。
以上、本明細書に開示する技術の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
<変形例>
図15に、実施例1の接合型電界効果トランジスタ1(図1)の変形例である、接合型電界効果トランジスタ1dを示す。実施例1の接合型電界効果トランジスタ1との相違点は、遮蔽領域13dの矩形形状の領域と、ゲート領域15の矩形形状の領域とが平行である点である。図15に示すように、遮蔽領域13dは、幅W2の矩形形状の領域を複数備えている。遮蔽領域13dの矩形形状の領域の各々は、図1のy方向に伸延しているため、ゲート領域15の矩形形状の領域と平行である。遮蔽領域13dの矩形形状の領域の幅W2は、ゲート領域15の矩形形状の領域の幅W2と同一とされている。また、接合型電界効果トランジスタ1dの上方から観測したときに、遮蔽領域13dの矩形形状の領域と、ゲート領域15の矩形形状の領域とは、その全面が重複している。遮蔽領域13dの複数の矩形形状の領域は、端部(y方向の正方向側)で互いに一体となっている(不図示)。
遮蔽領域13dの複数の矩形形状の領域と、ゲート領域15の矩形形状の領域とが平行に配置されることで、遮蔽領域13dがチャネル領域16の下方側を横切る面積を縮小させることができる。下方側に遮蔽領域13dが配置されているチャネル領域16の面積を小さくするほど、電流経路を広くすることができるため、接合型電界効果トランジスタ1dのオン抵抗の上昇を抑制することができる。
実施例1に係る接合型電界効果トランジスタ1の製造方法において、遮蔽領域13およびゲート領域15のp型半導体層は、イオン注入法を用いて形成する方法に限られず、SiCの埋め込みエピタキシャル成長技術を用いることも可能である。前述のステップS1の後、ドリフト領域12の上面に、p型SiC半導体層をエピタキシャル成長させる。p型SiC半導体層は、アクセプタ濃度が1×1018cm−3程度、膜厚が0.5マイクロメートル程度であってもよい。次に、前述のステップS2で説明したイオン注入マスクを反転したマスクを形成し、ドライエッチング技術を利用して、p型SiC半導体層を除去する。これにより、矩形形状のp型SiC半導体層(遮蔽領域13)が複数形成され、p型SiC半導体層の間にはトレンチが形成される。その後、トレンチ内部および矩形形状のp型SiC半導体層の上面にn型SiC半導体層をエピタキシャル成長させることで、矩形形状のp型SiC半導体層をn型SiC半導体層で埋め込む。埋め込み後のn型SiC半導体層の表面の平坦性が悪い場合には、化学機械研磨(CMP)法などの平坦化プロセスを追加すればよい。
ステップS3において、n型SiC半導体層の上面に、電流分散層14をエピタキシャル成長させる。電流分散層14の上面に、p型SiC半導体層をエピタキシャル成長させる。p型SiC半導体層は、アクセプタ濃度が2×1019cm−3程度、膜厚が1.0マイクロメートル程度であってもよい。次に、前述のステップS5で説明したイオン注入マスクを反転したマスクを形成し、ドライエッチング技術を利用して、半導体層を除去する。これにより、矩形形状のp型SiC半導体層(ゲート領域15)が複数形成され、p型SiC半導体層の間にはトレンチが形成される。その後、トレンチ内部および矩形形状のp型SiC半導体層の上面にn型エピタキシャル層17を成長させることで、矩形形状のp型SiC半導体層を埋め込む。埋め込み後のn型エピタキシャル層17の表面の平坦性が悪い場合には、化学機械研磨(CMP)法などの平坦化プロセスを追加すればよい。以降の工程は、実施例1におけるステップS7以降の工程と同様であるため、説明を省略する。
電流分散層14のドナー濃度は、ゲート領域15と遮蔽領域13の間でパンチスルーが生じない範囲であれば、n型エピタキシャル層22と同等の濃度に低下させてもよい。この場合、電流分散層14を製造する工程を省略することができる。またこの場合、n型エピタキシャル層22を用いて、電流分散層14と同様の機能(遮蔽領域13を迂回する電流経路を形成する機能)を実現することができる。
遮蔽領域13は、金属によって形成されていてもよい。これにより、ショットキー接合によって、遮蔽領域13とドリフト領域12との間に整流作用を持たせることができる。よって、ドレイン電極10からドリフト領域12および遮蔽領域13を介して遮蔽電極20へ、リーク電流が流れてしまうことを防止することができる。遮蔽領域13を形成する金属は、仕事関数の大きい金属を選ぶことが好ましい。
遮蔽電極20は、ソース電極19に接続される形態に限られない。遮蔽電極20は、ゲート領域15から電気的に分離されており、ドレイン電圧よりも低い電圧が印加される態様であればよい。
実施例1〜実施例4では、チャネル領域がn型の半導体で形成されている、Nチャンネル型の接合型電界効果トランジスタを説明したが、この形態に限られない。本明細書の技術は、Pチャンネル型の接合型電界効果トランジスタにも適用可能である。Pチャンネル型の接合型電界効果トランジスタに適用する場合には、実施例1〜実施例4のn型半導体とp型半導体を入れ換え、ドレイン電極とソース電極を入れ換えればよい。
本明細書の技術は、実施例1〜実施例4以外のあらゆるVJFETに適用することができる。さらに、実施例1〜実施例4では、すべてSiCを基板材料とする例について説明したが、これに限られない。本明細書の技術は、例えば、シリコンや、窒化ガリウムなどの他のワイドバンドギャップ半導体材料にも適用できる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
10:ドレイン電極
11:n型半導体基板
12:ドリフト領域
13:遮蔽領域
14:電流分散層
15:ゲート領域
16:チャネル領域
19:ソース電極
22:n型エピタキシャル層
30:ゲート部

Claims (8)

  1. 第1導電型のソース領域と、第1導電型のチャネル領域と、第2導電型のゲート領域と、第2導電型の第1導電性領域と、第1導電型のドリフト領域と、ゲート電極と、を備えるトランジスタの駆動回路であって、
    前記第1導電性領域に印加される第1電圧を制御する第1電圧制御回路と、
    前記ゲート電極に印加されるパルス波形のゲート電圧を制御するゲート電圧制御回路と、
    を備え、
    前記チャネル領域は、前記ドリフト領域と前記ソース領域の間に配置されており、
    前記ゲート領域は、前記ドリフト領域と前記ソース領域の間に配置されており、
    前記ゲート領域は、前記チャネル領域に接しているとともに前記ゲート電極に電気的に接続されており、
    前記第1導電性領域は、前記ドリフト領域と前記ゲート領域の間の少なくとも一部に配置されており、前記ドリフト領域の電位及び前記ゲート電極の電位とは異なる電位が印加可能に構成されており、
    前記第1電圧制御回路は、前記第1導電性領域との間に形成されている整流機能を有する整流部がオン状態にならない範囲内に前記第1電圧を調整し、
    前記第1電圧制御回路は、前記ゲート電圧制御回路から出力される前記ゲート電圧のオンデューティが所定割合よりも大きい場合に、前記第1電圧を前記第1導電性領域に印加することを特徴とする駆動回路。
  2. 第1導電型のソース領域と、第1導電型のチャネル領域と、第2導電型のゲート領域と、第2導電型の第1導電性領域と、第1導電型のドリフト領域と、ゲート電極と、を備えるトランジスタの駆動回路であって
    前記第1導電性領域に印加される第1電圧を制御する第1電圧制御回路と、
    前記ゲート電極に印加されるパルス波形のゲート電圧を制御するゲート電圧制御回路と、
    を備え、
    前記チャネル領域は、前記ドリフト領域と前記ソース領域の間に配置されており、
    前記ゲート領域は、前記ドリフト領域と前記ソース領域の間に配置されており、
    前記ゲート領域は、前記チャネル領域に接しているとともに前記ゲート電極に電気的に接続されており、
    前記第1導電性領域は、前記ドリフト領域と前記ゲート領域の間の少なくとも一部に配置されており、前記ドリフト領域の電位及び前記ゲート電極の電位とは異なる電位が印加可能に構成されており、
    前記第1電圧制御回路は、前記第1導電性領域との間に形成されている整流機能を有する整流部がオン状態にならない範囲内に前記第1電圧を調整し、
    前記第1電圧制御回路は、前記ゲート電圧のパルス波形と同期した波形を有する第1電圧を出力することを特徴とする駆動回路。
  3. 前記ゲート領域と前記第1導電性領域の間に配置されており、前記ドリフト領域に一部が接するとともに、第1導電型の半導体の第2導電性領域を前記トランジスタはさらに備えており、
    前記第2導電性領域の不純物濃度は、前記チャネル領域の不純物濃度よりも濃い請求項1または2記載の駆動回路
  4. 前記トランジスタの上方から観測したときに、前記チャネル領域と前記ゲート領域は、少なくとも第1方向に沿って繰り返し形成されるストライプ部を有する請求項1〜3の何れか1項に記載の駆動回路
  5. 前記トランジスタの上方から観測したときに、前記第1導電性領域は、前記第1方向とは異なる第2方向に長手方向を有する形状を含む請求項に記載の駆動回路
  6. 前記トランジスタの上方から観測したときに、前記第1導電性領域は、前記第1方向に長手方向を有する形状を含む請求項に記載の駆動回路
  7. 前記第1電圧は、前記整流部に対して順方向バイアスの電圧であり、
    前記第1電圧は、前記第1導電性領域と前記ドリフト領域との接合部に対して順方向バイアスの電圧である、請求項1〜6の何れか1項に記載の駆動回路。
  8. 前記第1電圧制御回路は、一定電圧の第1電圧を出力する、請求項に記載の駆動回路。
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