CN117690965A - 一种jfet区具有阻挡层的mosfet及其制备方法 - Google Patents
一种jfet区具有阻挡层的mosfet及其制备方法 Download PDFInfo
- Publication number
- CN117690965A CN117690965A CN202311870666.8A CN202311870666A CN117690965A CN 117690965 A CN117690965 A CN 117690965A CN 202311870666 A CN202311870666 A CN 202311870666A CN 117690965 A CN117690965 A CN 117690965A
- Authority
- CN
- China
- Prior art keywords
- region
- layer
- barrier layer
- type base
- mosfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004888 barrier function Effects 0.000 title claims abstract description 146
- 238000002360 preparation method Methods 0.000 title abstract description 5
- 210000000746 body region Anatomy 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 17
- -1 phosphorus ions Chemical class 0.000 claims description 40
- 230000000903 blocking effect Effects 0.000 claims description 36
- 150000002500 ions Chemical class 0.000 claims description 17
- 238000005468 ion implantation Methods 0.000 claims description 14
- 229910052757 nitrogen Inorganic materials 0.000 claims description 13
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 13
- 229910052698 phosphorus Inorganic materials 0.000 claims description 13
- 239000011574 phosphorus Substances 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 12
- 229910052782 aluminium Inorganic materials 0.000 claims description 8
- 229910052796 boron Inorganic materials 0.000 claims description 6
- 238000009825 accumulation Methods 0.000 abstract description 4
- 230000000052 comparative effect Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229920006395 saturated elastomer Polymers 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 2
- 230000002035 prolonged effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000010248 power generation Methods 0.000 description 1
- 230000035484 reaction time Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
本发明涉及一种JFET区具有阻挡层的MOSFET及其制备方法，MOSFET包括：衬底层、漂移层、P型基区、P+体区、N+源区、沟道区、侧翼阻挡层和中间阻挡层，其中，侧翼阻挡层位于中间阻挡层的两侧，由漂移层的上表面延伸至漂移层的内部，且侧翼阻挡层的一侧与沟道区接触；侧翼阻挡层的厚度小于中间阻挡层的厚度，掺杂浓度大于中间阻挡层的掺杂浓度。本发明的器件进入短路状态时，PN结产生的耗尽层主要向中间阻挡层的位置扩展，中间阻挡层可以减缓器件的温度积累，提升器件的短路耐受时间，侧翼阻挡层使得器件能够保持较低的导通电阻，本发明提供的MOSFET同时具有良好的导通特性和短路耐受能力。
Description
技术领域
本发明属于半导体技术领域，具体涉及一种JFET区具有阻挡层的MOSFET及其制备方法。
背景技术
SiC金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)由于具有耐压高、导通电阻低、开关损耗低等优良特性，有逐渐取代Si绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)的趋势。由于SiC材料能工作在更高的场强下，SiC MOSFET栅氧将面临更恶劣的工作环境。短路测试是表征器件可靠性的重要实验。功率器件有时会工作在短路的故障下，通常情况下，一旦检测到器件短路，外部电路就会触发保护机制，及时关断电路，但是在触发保护电路反应时间内，要求器件能够承受一定时间的短路能力。SiC具有更宽的禁带宽度，所以器件的漂移区浓度可以比硅基器件掺杂更高，SiC芯片面积更小，电流能力更强。经实验测试，Si IGBT的短路耐量可以达到10微秒以上，SiC MOSFET由于栅氧可靠性以及电流密度过大，使得SiCMOSFET的短路耐量远低于Si IGBT。目前，SiC MOSFET功率器件发展迅速，被广泛应用于新能源汽车、充电桩、风力发电、高铁等领域，其面临的可靠性考验也更加凸显，尤其在短路可靠性方面，发生故障的时间极短但是极具破坏性。
现有的平面型SiC MOSFET结构的在发生短路故障时，会产生一个较大的短路电流，短路电流集中于结型场效应晶体管(Junction Field-Effect Transistor，JFET)区，导致结温也会集中于JFET区，由此造成短路电流和温度升高的正反馈使得器件发生如金属电极融化和器件热失效发生损坏等故障。目前关于SiC MOSFET器件的设计多是注重于导通特性的，尤其是导通电阻方面，对于短路耐受能力的考虑少之又少。目前最直接的方法是在外部电路加入保护开关，但是器件自身仍不具备短路耐受能力。
因此，提供一种具有良好的导通特性和短路耐受能力的SiC MOSFET器件成为目前亟待解决的技术问题。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种JFET区具有阻挡层的MOSFET及其制备方法。本发明要解决的技术问题通过以下技术方案实现：
本发明的第一方面提供了一种JFET区具有阻挡层的MOSFET，包括：衬底层、漂移层、P型基区、P+体区、N+源区、沟道区、侧翼阻挡层和中间阻挡层，其中，
所述漂移层位于所述衬底层的上表面；
所述P型基区位于所述漂移层的两端，由所述漂移层的上表面延伸至所述漂移层的内部，且两个所述P型基区之间的漂移层形成JFET区；
所述中间阻挡层位于所述JFET区，与所述P型基区之间存在间隔，由所述漂移层的上表面延伸至所述漂移层的内部；
所述P+体区位于所述P型基区远离所述中间阻挡层的一端，由所述P型基区的上表面延伸至所述P型基区的内部；
所述沟道区位于所述P型基区靠近所述中间阻挡层的一端，由所述P型基区的上表面延伸至所述P型基区的内部；
所述N+源区位于所述P+体区和所述沟道区之间，由所述P型基区的上表面延伸至所述P型基区的内部；
所述侧翼阻挡层位于所述中间阻挡层的两侧，由所述漂移层的上表面延伸至所述漂移层的内部，且所述侧翼阻挡层的一侧与所述沟道区接触；
所述侧翼阻挡层的厚度小于所述中间阻挡层的厚度，掺杂浓度大于所述中间阻挡层的掺杂浓度。
在一个具体的实施例中，还包括：源极、栅氧化层、栅极和漏极，其中，
所述源极位于所述P+体区的上表面和所述N+源区的部分上表面，
所述栅氧化层位于所述N+源区的部分上表面、所述沟道区的上表面、所述侧翼阻挡层的上表面和所述中间阻挡层的上表面；
所述栅极位于所述栅氧化层的上表面；
所述漏极位于所述衬底层的下表面。
在一个具体的实施例中，所述侧翼阻挡层的掺杂浓度小于所述漂移层的掺杂浓度，厚度为所述沟道区厚度的0.5～2倍，长度为所述JFET区长度的1/6～1/3。
在一个具体的实施例中，所述中间阻挡层的厚度为所述沟道区厚度的1～4倍，长度为所述JFET区长度的1/3～1/2。
在一个具体的实施例中，所述侧翼阻挡层的掺杂离子包括磷离子、氮离子中的一种或多种。
在一个具体的实施例中，所述中间阻挡层的掺杂离子包括磷离子、氮离子中的一种或多种。
在一个具体的实施例中，所述P型基区、所述P+体区的掺杂离子均包括铝离子、硼离子中的一种或多种。
本发明的第二方面提供了一种JFET区具有阻挡层的MOSFET的制备方法，包括以下步骤：
S1：在衬底层上形成漂移层；
S2：在所述漂移层的两端形成由所述漂移层上表面延伸至所述漂移层内部的P型基区；
S3：在所述P型基区远离所述漂移层的一端形成由所述P型基区上表面延伸至所述P型基区内部的P+体区；
S4：在所述P型基区靠近所述漂移层的一端形成由所述P型基区上表面延伸至所述P型基区内部的沟道区；
S5：在所述P+体区和所述沟道区之间形成由所述P型基区上表面延伸至所述P型基区内部的N+源区；
S6：在两个所述P型基区之间进行离子注入，形成由所述漂移层上表面延伸至所述漂移层内部的中间阻挡层；
S7：在所述中间阻挡层的两侧进行离子注入，形成由所述漂移层上表面延伸至所述漂移层内部的侧翼阻挡层；所述侧翼阻挡层的厚度小于所述中间阻挡层的厚度，掺杂浓度大于所述中间阻挡层的掺杂浓度。
在一个具体的实施例中，步骤S6中离子注入的离子包括磷离子、氮离子中的一种或多种。
在一个具体的实施例中，步骤S7中离子注入的离子包括磷离子、氮离子中的一种或多种。
与现有技术相比，本发明的有益效果：
本发明通过在JFET区形成中间阻挡层和侧翼阻挡层，由于侧翼阻挡层的厚度小于中间阻挡层的厚度，且掺杂浓度大于中间阻挡层的掺杂浓度，当器件进入短路状态时，器件工作在饱和区，JFET区和P型基区构成的PN结产生的耗尽层主要向掺杂浓度较低的区域扩展，因此耗尽层主要向中间阻挡层的位置扩展，短路电流在更靠近中间阻挡层的位置流过，而中间阻挡层具有较厚的厚度，可以直接有效的降低JFET区的短路电流密度，减缓器件的温度积累，从而提升器件的短路耐受时间，而由于侧翼阻挡层的掺杂浓度大于中间阻挡层的掺杂浓度，可以减缓沟道处的电流密度，同时由于侧翼阻挡层的厚度较薄，对器件的输出特性影响较小，使得器件在正常的开关特性下能够保持较低的导通电阻，从而降低开关损耗，因此本发明提供的MOSFET同时具有良好的导通特性和短路耐受能力。
附图说明
图1是本发明实施例提供的一种JFET区具有阻挡层的MOSFET的结构示意图；
图2是本发明对比例提供的一种MOSFET的结构示意图；
图3是本发明实施例提供的一种JFET区具有阻挡层的MOSFET和对比例提供的一种MOSFET的短路状态JFET中心电流对比图；
图4是本发明实施例提供的一种JFET区具有阻挡层的MOSFET和对比例提供的一种MOSFET的短路耐受时间对比图。
附图标记：
1：漏极；2：衬底层；3：漂移层；4：P型基区；5：P+体区；6：N+源区；7：沟道区；8：源极；9：栅极；10：栅氧化层；11：中间阻挡层；12：侧翼阻挡层。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1，图1是本发明实施例提供的一种JFET区具有阻挡层的MOSFET的结构示意图。
本实施例提供的一种JFET区具有阻挡层的MOSFET包括：衬底层2、漂移层3、P型基区4、P+体区5、N+源区6、沟道区7、侧翼阻挡层12、中间阻挡层11、源极8、栅氧化层10、栅极9和漏极1，其中，漂移层3位于衬底层2的上表面。P型基区4位于漂移层3的两端，由漂移层3的上表面延伸至漂移层3的内部，且两个P型基区4之间的漂移层3形成JFET区。中间阻挡层11位于JFET区，与P型基区4之间存在间隔，由漂移层3的上表面延伸至漂移层3的内部。P+体区5位于P型基区4远离中间阻挡层11的一端，由P型基区4的上表面延伸至P型基区4的内部。沟道区7位于P型基区4靠近中间阻挡层11的一端，由P型基区4的上表面延伸至P型基区4的内部。N+源区6位于P+体区5和沟道区7之间，由P型基区4的上表面延伸至P型基区4的内部。侧翼阻挡层12位于中间阻挡层11的两侧，由漂移层3的上表面延伸至漂移层3的内部，且侧翼阻挡层12的一侧与沟道区7接触。侧翼阻挡层12的厚度小于中间阻挡层11的厚度，掺杂浓度大于中间阻挡层11的掺杂浓度。源极8位于P+体区5的上表面和N+源区6的部分上表面，栅氧化层10位于N+源区6的部分上表面、沟道区7的上表面、侧翼阻挡层12的上表面和中间阻挡层11的上表面，栅极9位于栅氧化层10的上表面，漏极1位于衬底层2的下表面。
具体地，当器件进入短路状态时，JFET区和P型基区4构成的PN结产生的耗尽层主要向掺杂浓度较低的区域扩展，因此直接降低JFET区域的掺杂浓度，能够在一定程度上降低器件的短路饱和电流，但是JFET区域的掺杂浓度过低会严重影响器件的导通特性。而本实施例针对导通特性，在JFET区的两侧，即与沟道区7相邻的JFET区增加了浅注入的侧翼阻挡层12，较浅注入的侧翼阻挡层12在减小器件的短路电流的同时对器件的导通特性影响极小，并且由于侧翼阻挡层12的一侧与沟道区7接触，在器件短路时，沟道区7处的电流能够通过侧翼阻挡层12向JFET区域的中心位置扩展，因此，本实施例在此基础上，在JFET区的中心位置针对短路耐受能力增加了深注入的中间阻挡层11，JFET区两边的侧翼阻挡层12使得器件在正常的开关特性下能够保持较低的导通电阻，从而降低开关损耗；而JFET区中间位置的深注入中间阻挡层11在器件发生短路故障时可以有效降低JFET区域的短路饱和电流，减小热集中，从而增加器件的短路耐受时间。
具体地，侧翼阻挡层12的掺杂浓度小于漂移层3的掺杂浓度，厚度为沟道区7厚度的0.5～2倍，长度为JFET区长度的1/6～1/3。中间阻挡层11的厚度为沟道区7厚度的1～4倍，长度为JFET区长度的1/3～1/2。侧翼阻挡层12的掺杂离子包括磷离子、氮离子中的一种或多种。中间阻挡层11的掺杂离子包括磷离子、氮离子中的一种或多种。P型基区4、P+体区5的掺杂离子均包括铝离子、硼离子中的一种或多种。
需要说明的是，本实施例中的侧翼阻挡层12的长度均指每个侧翼阻挡层12的长度，本实施例提供的MOSFET包含两个侧翼阻挡层12，并且，侧翼阻挡层12和中间阻挡层11的长度之和可以等于JFET区长度也可以不等于JFET区的长度，在侧翼阻挡层12长度为JFET区长度的1/6且中间阻挡层11长度为JFET区长度的1/3时，中间阻挡层11和两个侧翼阻挡层12的长度之和为JFET区长度的2/3，即侧翼阻挡层12和中间阻挡层11的长度之和不等于JFET区的长度，此时，侧翼阻挡层12的一侧和沟道区7接触，侧翼阻挡层12的另一侧和中间阻挡层11之间存在间隔。
具体地，器件的短路耐受能力随着侧翼阻挡层12和中间阻挡层11的掺杂浓度的减小而增大，短路饱和电流随着侧翼阻挡层12和中间阻挡层11的长度的增加而增大，器件的短路耐受时间随着侧翼阻挡层12和中间阻挡层11的厚度增加而增加，而器件的导通电阻随着侧翼阻挡层12的厚度的增加而减小。因此，本实施例通过合理设计侧翼阻挡层12和中间阻挡层11的长度与JFET区长度的大小比值以及侧翼阻挡层12和中间阻挡层11的厚度与沟道区7厚度的比值，使得器件在具有良好的导通特性的同时具有良好的短路耐受能力。
具体地，N+源区6的掺杂浓度为1×1018～5×1019cm-3，P+体区5的掺杂浓度为1×1019～5×1019cm-3，P型基区4的掺杂浓度为1×1018～5×1018cm-3。沟道区7的掺杂浓度为5×1016～2×1017cm-3。
优选地，漂移层3的材料为N-SiC，掺杂浓度为5×1015cm-3，侧翼阻挡层12的厚度为沟道区7厚度的0.5倍，长度为JFET区长度的1/3，掺杂浓度为3×1015cm-3。中间阻挡层11位于JFET区的中间位置，长度为JFET区长度的1/3，厚度等与沟道区7的厚度，掺杂浓度为1×1015cm-3。源极8和漏极1的材料包括金属铝。
本实施例提供的一种JFET区具有阻挡层的MOSFET，通过在JFET区形成中间阻挡层和侧翼阻挡层，由于侧翼阻挡层12的厚度小于中间阻挡层11的厚度，且掺杂浓度大于中间阻挡层11的掺杂浓度，当器件进入短路状态时，器件工作在饱和区，JFET区和P型基区4构成的PN结产生的耗尽层主要向掺杂浓度较低的区域扩展，因此耗尽层主要向中间阻挡层11的位置扩展，短路电流在更靠近中间阻挡层11的位置流过，而中间阻挡层11具有较厚的厚度，可以直接有效的降低JFET区的短路电流密度，减缓器件的温度积累，从而提升器件的短路耐受时间，而由于侧翼阻挡层12的掺杂浓度大于中间阻挡层11的掺杂浓度，可以减缓沟道区7处的电流密度，同时由于侧翼阻挡层12的厚度较薄，对器件的输出特性影响较小，使得器件在正常的开关特性下能够保持较低的导通电阻，从而降低开关损耗，因此本实施例提供的MOSFET同时具有良好的导通特性和短路耐受能力。
对比例一
请参见图2，图2是本发明对比例提供的一种MOSFET的结构示意图,。
本对比例提供的一种MOSFET包括：衬底层2、漂移层3、P型基区4、P+体区5、N+源区6、沟道区7、源极8、栅氧化层10、栅极9和漏极1，即本对比例提供的MOSFET与实施例一的区别在于，不包括中间阻挡层11和侧翼阻挡层12。
具体地，对比例一提供的MOSFET和实施例一提供的MOSFET的短路状态JFET中心电流对比图如图3所示，从图3中可以看出本发明实施例一提供的MOSFET相比于对比例一提供的MOSFET，短路时的饱和电流密度有效降低，JFET区中心位置的短路饱和电流降低了一半。对比例一提供的MOSFET和实施例一提供的MOSFET的短路耐受时间对比图如图4所示，从图4中可以看出本发明实施例一提供的MOSFET相比于对比例一提供的MOSFET，短路耐受时间提高了约15％，本发明实施例一提供的MOSFET同时具有良好的导通特性和短路耐受能力。
实施例二
本实施例提供了一种JFET区具有阻挡层的MOSFET的制备方法，包括以下步骤：
S1：在衬底层2上形成漂移层3。
具体地，在N型重掺杂的衬底层2上外延生长一层N-SiC，形成漂移区3。
S2：在漂移层3的两端形成由漂移层3上表面延伸至漂移层3内部的P型基区4。
具体地，使用离子注入工艺在漂移层3的两端形成两个由漂移层3上表面延伸至漂移层3内部P型基区4，注入的离子包括铝离子、硼离子中的一种或多种。
S3：在P型基区4远离漂移层3的一端形成由P型基区4上表面延伸至P型基区4内部的P+体区5。
具体地，使用离子注入工艺在P型基区4远离漂移层3的一端形成由P型基区4上表面延伸至P型基区4内部的P+体区5，注入的离子包括铝离子、硼离子中的一种或多种。
S4：在P型基区4靠近漂移层3的一端形成由P型基区4上表面延伸至P型基区4内部的沟道区7。
具体地，使用离子注入工艺在P型基区4靠近漂移层3的一端形成由P型基区4上表面延伸至P型基区4内部的沟道区7，注入的离子包括铝离子、硼离子中的一种或多种；或者，在器件的电极结构形成后，P型基区4靠近漂移层3的一端会自然形成沟道区7。
S5：在P+体区5和沟道区7之间形成由P型基区4上表面延伸至P型基区4内部的N+源区6。
具体地，使用离子注入工艺在P+体区5和沟道区7之间形成由P型基区4上表面延伸至P型基区4内部的N+源区6，注入的离子包括磷离子、氮离子中的一种或多种。
S6：在两个P型基区4之间进行离子注入，形成由漂移层3上表面延伸至漂移层3内部的中间阻挡层11。
具体地，使用离子注入工艺在两个P型基区4之间进行离子注入，形成由漂移层3上表面延伸至漂移层3内部的中间阻挡层11，注入的离子包括磷离子、氮离子中的一种或多种。中间阻挡层11的两侧和P型基区4之间存在间隔。
S7：在中间阻挡层11的两侧进行离子注入，形成由漂移层3上表面延伸至漂移层3内部的侧翼阻挡层12；侧翼阻挡层12的厚度小于中间阻挡层11的厚度，掺杂浓度大于中间阻挡层11的掺杂浓度。
具体地，使用离子注入工艺在中间阻挡层11的两侧进行离子注入，形成由漂移层3上表面延伸至漂移层3内部的侧翼阻挡层12，注入的离子包括磷离子、氮离子中的一种或多种。侧翼阻挡层12的掺杂浓度小于漂移层3的掺杂浓度，厚度为沟道区7厚度的0.5～2倍，长度为JFET区长度的1/6～1/3。中间阻挡层11的厚度为沟道区7厚度的1～4倍，长度为JFET区长度的1/3～1/2。
S8：在N+源区6的部分上表面、中间阻挡层11的上表面、侧翼阻挡层12的上表面和沟道区7的上表面制备栅氧化层10。
S9：在栅氧化层10的上表面淀积栅极金属，形成栅极9。
S10：在P+体区5的上表面和N+源区6的部分上表面淀积金属铝，形成源极8。
S11：在衬底层2的下表面淀积金属铝，形成漏极1。
通过本实施例提供的一种JFET区具有阻挡层的MOSFET的制备方法制备得到的MOSFET由于侧翼阻挡层12的厚度小于中间阻挡层11的厚度，且掺杂浓度大于中间阻挡层11的掺杂浓度，当器件进入短路状态时，器件工作在饱和区，JFET区和P型基区4构成的PN结产生的耗尽层主要向掺杂浓度较低的区域扩展，因此耗尽层主要向中间阻挡层11的位置扩展，短路电流在更靠近中间阻挡层11的位置流过，而中间阻挡层11具有较厚的厚度，可以直接有效的降低JFET区的短路电流密度，减缓器件的温度积累，从而提升器件的短路耐受时间，而由于侧翼阻挡层12的掺杂浓度大于中间阻挡层11的掺杂浓度，可以减缓沟道区7处的电流密度，同时由于侧翼阻挡层12的厚度较薄，对器件的输出特性影响较小，使得器件在正常的开关特性下能够保持较低的导通电阻，从而降低开关损耗，因此本实施例提供的MOSFET同时具有良好的导通特性和短路耐受能力。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (10)
1.一种JFET区具有阻挡层的MOSFET，其特征在于，包括：衬底层(2)、漂移层(3)、P型基区(4)、P+体区(5)、N+源区(6)、沟道区(7)、侧翼阻挡层(12)和中间阻挡层(11)，其中，
所述漂移层(3)位于所述衬底层(2)的上表面；
所述P型基区(4)位于所述漂移层(3)的两端，由所述漂移层(3)的上表面延伸至所述漂移层(3)的内部，且两个所述P型基区(4)之间的漂移层(3)形成JFET区；
所述中间阻挡层(11)位于所述JFET区，与所述P型基区(4)之间存在间隔，由所述漂移层(3)的上表面延伸至所述漂移层(3)的内部；
所述P+体区(5)位于所述P型基区(4)远离所述中间阻挡层(11)的一端，由所述P型基区(4)的上表面延伸至所述P型基区(4)的内部；
所述沟道区(7)位于所述P型基区(4)靠近所述中间阻挡层(11)的一端，由所述P型基区(4)的上表面延伸至所述P型基区(4)的内部；
所述N+源区(6)位于所述P+体区(5)和所述沟道区(7)之间，由所述P型基区(4)的上表面延伸至所述P型基区(4)的内部；
所述侧翼阻挡层(12)位于所述中间阻挡层(11)的两侧，由所述漂移层(3)的上表面延伸至所述漂移层(3)的内部，且所述侧翼阻挡层(12)的一侧与所述沟道区(7)接触；
所述侧翼阻挡层(12)的厚度小于所述中间阻挡层(11)的厚度，掺杂浓度大于所述中间阻挡层(11)的掺杂浓度。
2.根据权利要求1所述的一种JFET区具有阻挡层的MOSFET，其特征在于，还包括：源极(8)、栅氧化层(10)、栅极(9)和漏极(1)，其中，
所述源极(8)位于所述P+体区(5)的上表面和所述N+源区(6)的部分上表面，
所述栅氧化层(10)位于所述N+源区(6)的部分上表面、所述沟道区(7)的上表面、所述侧翼阻挡层(12)的上表面和所述中间阻挡层(11)的上表面；
所述栅极(9)位于所述栅氧化层(10)的上表面；
所述漏极(1)位于所述衬底层(2)的下表面。
3.根据权利要求1所述的一种JFET区具有阻挡层的MOSFET，其特征在于，所述侧翼阻挡层(12)的掺杂浓度小于所述漂移层(3)的掺杂浓度，厚度为所述沟道区(7)厚度的0.5～2倍，长度为所述JFET区长度的1/6～1/3。
4.根据权利要求1所述的一种JFET区具有阻挡层的MOSFET，其特征在于，所述中间阻挡层(11)的厚度为所述沟道区(7)厚度的1～4倍，长度为所述JFET区长度的1/3～1/2。
5.根据权利要求1所述的一种JFET区具有阻挡层的MOSFET，其特征在于，所述侧翼阻挡层(12)的掺杂离子包括磷离子、氮离子中的一种或多种。
6.根据权利要求1所述的一种JFET区具有阻挡层的MOSFET，其特征在于，所述中间阻挡层(11)的掺杂离子包括磷离子、氮离子中的一种或多种。
7.根据权利要求1所述的一种JFET区具有阻挡层的MOSFET，其特征在于，所述P型基区(4)、所述P+体区(5)的掺杂离子均包括铝离子、硼离子中的一种或多种。
8.一种JFET区具有阻挡层的MOSFET的制备方法，其特征在于，包括以下步骤：
S1：在衬底层(2)上形成漂移层(3)；
S2：在所述漂移层(3)的两端形成由所述漂移层(3)上表面延伸至所述漂移层(3)内部的P型基区(4)；
S3：在所述P型基区(4)远离所述漂移层(3)的一端形成由所述P型基区(4)上表面延伸至所述P型基区(4)内部的P+体区(5)；
S4：在所述P型基区(4)靠近所述漂移层(3)的一端形成由所述P型基区(4)上表面延伸至所述P型基区(4)内部的沟道区(7)；
S5：在所述P+体区(5)和所述沟道区(7)之间形成由所述P型基区(4)上表面延伸至所述P型基区(4)内部的N+源区(6)；
S6：在两个所述P型基区(4)之间进行离子注入，形成由所述漂移层(3)上表面延伸至所述漂移层(3)内部的中间阻挡层(11)；
S7：在所述中间阻挡层(11)的两侧进行离子注入，形成由所述漂移层(3)上表面延伸至所述漂移层(3)内部的侧翼阻挡层(12)；所述侧翼阻挡层(12)的厚度小于所述中间阻挡层(11)的厚度，掺杂浓度大于所述中间阻挡层(11)的掺杂浓度。
9.根据权利要求8所述的一种JFET区具有阻挡层的MOSFET的制备方法，其特征在于，步骤S6中离子注入的离子包括磷离子、氮离子中的一种或多种。
10.根据权利要求8所述的一种JFET区具有阻挡层的MOSFET的制备方法，其特征在于，步骤S7中离子注入的离子包括磷离子、氮离子中的一种或多种。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311870666.8A CN117690965A (zh) | 2023-12-29 | 2023-12-29 | 一种jfet区具有阻挡层的mosfet及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311870666.8A CN117690965A (zh) | 2023-12-29 | 2023-12-29 | 一种jfet区具有阻挡层的mosfet及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117690965A true CN117690965A (zh) | 2024-03-12 |
Family
ID=90137173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311870666.8A Pending CN117690965A (zh) | 2023-12-29 | 2023-12-29 | 一种jfet区具有阻挡层的mosfet及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117690965A (zh) |
-
2023
- 2023-12-29 CN CN202311870666.8A patent/CN117690965A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5244809B2 (ja) | 整流接合分路を含むパワースイッチング半導体デバイス | |
| KR101722811B1 (ko) | 낮은 소스 저항을 갖는 전계 효과 트랜지스터 장치 | |
| US8492771B2 (en) | Heterojunction semiconductor device and method | |
| Nakagawa | Theoretical investigation of silicon limit characteristics of IGBT | |
| US7602045B2 (en) | Semiconductor device and inverter device using the same | |
| JP6074787B2 (ja) | 炭化珪素半導体装置およびその製造方法 | |
| JP6241958B2 (ja) | 高耐圧半導体装置およびその製造方法 | |
| JP5995252B2 (ja) | 縦型高耐圧半導体装置および縦型高耐圧半導体装置の製造方法 | |
| CN114122123A (zh) | 集成高速续流二极管的碳化硅分离栅mosfet及制备方法 | |
| CN113471290B (zh) | 隧穿辅助导通的硅/碳化硅异质结mosfet功率器件 | |
| CN115579397A (zh) | 双级沟槽栅碳化硅mosfet及其制备方法 | |
| US9263560B2 (en) | Power semiconductor device having reduced gate-collector capacitance | |
| CN115425065A (zh) | 一种碳化硅igbt器件及其制造方法 | |
| CN116525678A (zh) | 新型低比导通电阻碳化硅场效应晶体管 | |
| CN117497601B (zh) | 平面型碳化硅晶体管的结构、制造方法及电子设备 | |
| CN116403910B (zh) | 碳化硅mosfet器件及其制造方法 | |
| CN116387347B (zh) | 具有高uis能力的碳化硅mosfet器件及其制造方法 | |
| CN117790570A (zh) | 一种半导体功率器件及其制备方法 | |
| JPWO2019077877A1 (ja) | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 | |
| Iwamuro | SiC power device design and fabrication | |
| Kong et al. | SiC trench MOSFET merged Schottky barrier diode for enhanced reverse recovery performance | |
| CN114551586B (zh) | 集成栅控二极管的碳化硅分离栅mosfet元胞及制备方法 | |
| CN214672630U (zh) | 一种新型的高压槽栅mos器件 | |
| CN117690965A (zh) | 一种jfet区具有阻挡层的mosfet及其制备方法 | |
| CN115425064A (zh) | 集成反向sbd的高可靠性碳化硅mosfet器件及制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |