JP2000349304A - ショットキーダイオード - Google Patents
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Abstract
ーダイオードを実現する。 【解決手段】ショットキー金属層6と比較的高濃度のp
層4との間に比較的低濃度のn型バッファー層5もしく
は比較的低濃度のp型バッファー層10もしくは絶縁膜
9を介在させること、またはこれらの介在を組み合わせ
ることによってショットキー金属層6と比較的高濃度の
p層4との間のリーク電流経路を断絶する。
Description
オードに関する。
オードは、高速の整流ダイオードとして各種電気機器の
電源回路や電力変換器などに広く活用されている。ユニ
ポーラ型の半導体素子なのでリカバリー電流が極めて小
さく、オン状態からオフ状態へ短い時間に移行するので
高速動作が要求される電気回路に使われている。しか
し、従来のショットキーダイオードの適用は電源電圧が
100V以下の低い範囲の用途に限られていた。その理
由は、電源電圧の高い回路には高耐圧のダイオードが必
要になるが、従来のショットキーダイオードでは以下に
説明する如く高耐圧化にともなってオン電圧が著しく大
きくなり、導通損が激増するという問題があったからで
ある。すなわち、従来のショットキーダイオードを高耐
圧化するためには、アノード端子とカソード端子の間に
カソード端子+,アノード端子−の向きの電圧が印加さ
れたときに半導体素子内部で発生する電界強度がアバラ
ンシェ降伏に至る臨界強度より低くなるように空乏層が
形成される必要がある。それには空乏層が広がり易いよ
うにドリフト層領域の抵抗率を高くし、かつ高電圧を保
持するように厚くしなければならない。このため、素子
の耐圧を高くするにつれて、端子間を流れる電流による
電圧降下は急激に大きくなるという問題があった。
び米国特許第4,754,310 において、「半導体本体と、少
なくとも装置が高電圧動作モードの時この半導体本体の
一部を貫いて空乏層を形成する手段とを備えている半導
体装置において、該半導体本体がn型の第1領域を複数
個具え、これらの第1領域の間にp型の第2領域をはさ
み込み、これらの第1および第2の領域の総数を少なく
とも四つとし、該第1および第2の領域の厚さに対して
垂直の方向の長さを、少なくとも前記装置の高電圧動作
モードにて前記半導体本体部内に広がる空乏層により自
由電荷キャリアが排除されたとき、この半導体本体部間
にて100V以上の電圧を担うのに十分な長さとし、少
なくとも前記第1領域が少なくとも前記装置の一つの動
作モードで前記半導体本体部を経て延在する電気的に並
列な電流経路を形成し、前記第1および第2の領域のそ
れぞれの厚さおよびドーピング濃度の値を、前記自由電
荷キャリアが排除されて、前記100V以上の電圧を担
う時に前記第1および第2の領域が正および負の空間電
荷領域が交互に並ぶ形となり、この交互に積層された領
域のそれぞれにおける単位面積当りの空間電荷が、該空
間電荷による電界がこれを超えるとアバランシェ降伏を
前記半導体本体部に生じしめる臨界強度より低くなる程
度に平衡が保たれるような値とすることにより、低損失
化と高耐圧化を同時に実現する半導体装置」が提案され
ている。かかる半導体本体を前記ショットキーダイオー
ドにて適用すれば電流通電経路となる前記第1もしくは
第2領域のドーピング濃度を従来のドリフト層領域の濃
度より大幅に高くでき、かつその長さも小さくすること
ができるので、「本体部の電圧降下は前述の従来技術の
半導体装置のように所望の降伏電圧の2乗に比例するの
ではなく、所望の降伏電圧の1乗に比例して高くなるだ
けですむ」。その結果、従来より導通損失の著しく低減
された高耐圧ショットキーダイオードが実現でき、いっ
そう高電圧の電源回路や電力変換回路に適用できる。
体部内のドリフト領域をそのまま従来のショットキーダ
イオードに適用すると、以下に述べるようにリカバリー
電流が発生するためショットキーダイオードの特長を失
うという問題がある。図7は前記の改善された半導体本
体部内のドリフト領域をそのまま従来のショットキーダ
イオードに適用した場合の素子の断面構造を摸式的に示
す図である。上下に主表面ならびに一対の主電極6,7
を具備した平行平板型の縦形ショットキーダイオードの
例である。この場合にはショットキー金属6は積層され
た前記n型の第1の領域3およびp型の第2の領域4の
それぞれの一方の端部露出部36および46に接触され
ることになる。この例では半導体本体内部で電流を運ぶ
電荷担体となる多数キャリアが電子である。したがっ
て、ショットキー金属6と前記n型の第1領域3とで形
成されるショットキー障壁を順方向にバイアスする向き
の電圧が印加された状態では電流のほとんどは前記n型
の第1領域3を通って流れる電子電流である。同じバイ
アス状態において前記ショットキー金属6が前記p型の
第2の領域4に接触する部分46においては、そこに形
成されるショットキー障壁が逆バイアスなので流れるホ
ール電流は多くはない。しかし、通常は該p型の第2の
領域4のドーピング濃度が高いので比較的大きなリーク
電流が発生する。このリーク電流が前記n型の第1領域
3に流れ込み少数キャリア(この場合はホール)の注入
が起こり、伝導度変調によってオン電圧はいっそう減少
するものの、少数キャリアの蓄積現象によってオン状態
からオフ状態へ移行するときに大きなリカバリー電流が
生じる結果となり、ショットキーダイオードとしての特
長を喪失することになる。前記第1および第2の領域の
伝導度が逆の場合でも同じ問題が生じる。
57−124469号公報および米国特許第4,754,310 におい
て、横形高電圧ショットキーダイオードに関してその解
決方法の一つが提案されている。図8はその具体的な提
案構造を示す。明細書にはこの部分を次のように説明し
ている。すなわち、「ショットキー金属層6とn型層3
とで金属―半導体整流接合を形成するが、交互積層層3
(n型)および4(p型)はショットキー金属層6が形成
するダイオードのアノードと電極7およびn型領域2が
形成するカソードとの間の実効的に真性な領域を形成す
る。この半導体装置ではショットキー金属層6がp型層
4と組んで逆ショットキー障壁を形成する。このp型シ
ョットキーコンタクトの区域を制御してその逆電流を減
らし、これによりpn接合34からの少数キャリア効果
が生ずるのを阻止するのが望ましい。これはショットキ
ー金属層6が形成されている溝に沿って間隔を置いて溝
の側壁に顔を出す付加的なn型領域51を設けることに
より実現できる。このようなn型領域51の厚さを図8
では点線で示した。n型領域51が存在する場所では層
4が溝の側壁と接触しないことになる。そしてn型領域
51同士の間の間隔では交互積層層3および4が側壁ま
で達する。」との開示がある。
ョットキーダイオードでは、ショットキー金属層6とp
型層4との間にn型領域51を介在させてp型ショット
キーコンタクトの逆電流を低減する手段が開示されては
いるが、該n型領域51が部分的にしか設けられていな
いので、該n型領域51の設けられていない部分では少
数キャリアの注入が発生する問題があり、この提案構造
によっても前記した問題の完全な解決には至らなかっ
た。
高耐圧ショットキーダイオードのオン電圧を低減できる
構造の開示はあるものの、それに付随して発生する少数
キャリアの注入によるリカバリー電流が増大するという
新規な課題に対しての解決策が不十分のため、折角の低
損失のショットキーダイオードが実現できないという問
題があった。
少数キャリアの注入を抑制してリカバリー電流の防止す
る新規な素子構造を提供する。
ーダイオードにおいてはショットキー金属層と第1導電
型および第2導電型の交互積層層との間の全ての領域に
第1導電型バッファー層を介在させたものである。ここ
で、第1導電型と第2導電型は、それぞれp型またはn
型であり、かつ互いに反対導電型である。
の交互積層層と間のリーク電流を低減するため、ショッ
トキー金属層と第2導電型の交互積層層との間の一部に
第1導電型バッファー層を介在させ、一部分を除いた他
のショットキー金属層と第2導電型の交互積層層との間
の領域に絶縁膜を介在させたものである。
交互積層層とのショットキーコンタクトの逆ショットキ
ー障壁を完全にしてそこでのリーク電流を低減するため
にショットキーコンタクト部分の前記ショットキー金属
層と第2導電型の交互積層層との間に比較的低いドーピ
ング濃度の第2導電型バッファー層を介在したものであ
る。
明する。図1は本発明の第1の実施形態を示す半導体装
置の平面図(a)とA−A′線に沿う断面図(b)。図
2は図1の半導体装置の部分Bの詳細な鳥瞰図で本発明
の第1の実施例の新規な部分をより具体的に示すもので
ある。
平面形状をなし、上下に主表面を有する平行平板状のシ
リコン素材の半導体基体1の一方の主表面にショットキ
ー金属層を含むアノード電極6,他方の主表面にカソー
ド電極7が具備されて、両電極間に電圧が印加されたと
きに半導体基体1の一部を貫いて空乏層を形成すること
により前記アノード電極とカソード電極間の電流通電を
阻止する手段を具えている半導体装置である。半導体基
体1の他方の主表面側にはドーピング濃度の最も高い低
抵抗のn型基盤(n++)2、該n型基盤2と一方の主表
面のショットキー金属層を含むアノード電極6との間に
前記したドーピング濃度の比較的高いn型の第1領域3
とほぼ同じ濃度のp型の第2領域4が交互に隣接して配
列した電圧保持領域がある。この電圧保持領域は、前記
のアノードおよびカソード電極間に電流通電を阻止する
向きの電圧が印加されたときには、該n型の第1領域3
およびp型の第2領域4にそれぞれ正および負の空間電
荷が広がり、それらが交互に並ぶ形となってマクロなス
ケールで見て中性状態となり、実効的に高抵抗率の真性
半導体材料からなるように振る舞い、この領域の長さを
適当に増せば降伏電圧を一層高くすることができる。一
方、電極間に電流が流れる向きの電圧が印加されたとき
には、電子電流が前記したドーピング濃度の比較的高い
n型の第1領域3に流れるので、この電圧保持領域のオ
ン抵抗を著しく低くすることができる。
圧保持領域の周辺にはn型ドリフト層30が具備されて
いる。この部分のドーピング濃度は従来の半導体装置の
同じ耐電圧のドリフト層の濃度であってもよい。また、
ここには従来の半導体装置と同様に前記ドリフト層30
の一方の表面部に比較的高濃度のp型層20が設けられ
ている。ショットキー金属層6の終端部に位置して具備
されて終端部での電界集中による阻止電圧の低下や劣化
を防止するためのいわゆるガードリングである。ここに
は、他のターミネション構造、例えばフィールドリミッ
ティングリング(FLR),フィールドプレート(FP
T)、あるいはジャンクションターミネーションエクス
テンション(JTE)などが適用することができる。本
発明は上記の電圧保持領域の構造に新規な提案を行うも
のであり、ターミネーション構造に関しては何らの規定
はなく、かつまた本発明の適用範囲がこの部分によって
制限されるものではない。
図(b)に見られる如くショットキー金属層6とn型お
よびp型の交互に隣接して配列された層との間の全ての
領域にn型シリコン半導体層(バッファー層)5を介在
させた点である。以下に、このバッファー層の構造なら
びに作用効果などを図2によってより詳しくかつ具体的
に説明する。
出した鳥瞰図である。図中の各部に付した構成部分の番
号が図1に示したものと同じ部分はその構造,導電型お
よび作用が等しい部分を指す。最もドーピング濃度の高
いn型シリコン基盤(n++)2はリンのドーピング濃度が
2×1020、厚さが約200μm、抵抗率が約5mΩ・
cmの低抵抗基盤である。ドーピング濃度の比較的高いn
型の第1領域3とほぼ同じ濃度のp型の第2領域4が交
互に隣接してストライブ構造に配列した電圧保持領域の
長さは約40μmであって、構成要素となる前記した第
1および第2領域は、そのドーピング濃度および幅は両
領域ともほぼ同じであって、それぞれ4×1015および
5μmである。該第1および第2領域の一方の主表面に
は厚さが5μm,ドーピング濃度が約2×1015のn型
バッファー層5が両領域が存在する全域の表面に形成さ
れ、さらに該n型バッファー層5の表面にショットキー
金属となるクロム,白金またはモリブデンが形成され界
面にショットキー障壁56が形成される。
5の作用を以下に説明する。両電極間に電流が通電する
オン状態にあるとき、電極間を流れる電流のほとんど全
てがn型基盤2から出てn型の前記第1領域を通過し、
そして順方向にバイアスされた前記ショットキー障壁5
6を超えてアノード電極に至る電子電流であることが望
ましい。もし、ショットキー障壁56を超えてp型の前
記第2領域を通過するホール電流が電極間の主電流の一
部を分担すると、これらのホール電流は前記第1と第2
領域で構成されるpn接合34を順バイアスして、この
接合を超えてn型の第1領域に注入されそこに少数キャ
リアとして蓄積される。n型第1領域の伝導度変調によ
ってオン電圧はいっそう減少するものの、少数キャリア
の蓄積現象によってオン状態からオフ状態へ移行すると
きに大きなリカバリー電流が生じる結果となり、ショッ
トキーダイオードとしての特長を喪失することになるか
らである。新規に設けた前記n型バッファー層5はこの
ホール電流の発生を防止する。すなわち、オン状態はカ
ソード電極7に対してアノード電極6が正電位となる向
きの電圧が印加された状態であるが、この印加電圧は前
記第1領域3と前記第2領域4とで構成されるpn接合
34を順方向バイアスする向きの電圧ではあるが、n型
バッファー層5と前記第2領域4とで構成されるpn接
合45を逆方向にバイアスするので結局のところ該p型
の第2領域4は電位的にはフローティングの状態にな
り、前記pn接合34が順方向にバイアスされることが
ない。ここを流れるホール電流成分として考えられるの
は前記pn接合45のリーク電流であるが、接合を構成
するn型バッファー層5が比較的低いドーピング濃度に
設定されているのでそのレベルは極めて微小でありホー
ル電流は無視できる。p型の第2領域4にショットキー
金属層6が直接接触した部分のある前記した従来の構造
(図7および図8参照)に比べてリーク電流が著しく低
減されるので、本構造の改善効果は容易に理解できよ
う。なお、前記n型バッファー層5のドーピング濃度は
前記pn接合45ならびにショットキー障壁56におけ
る逆リーク電流をできるだけ少なくするという見地から
前記第1領域と同等か、もしくは可能な限り低濃度であ
ることが好ましい。しかし、以下に述べる順方向通電に
は内部抵抗成分となるので、この抵抗増加の許される範
囲に制限される。一方、アノードおよびカソード電極間
に電流通電を阻止する向きの電圧が印加されたときに
は、n型の第1領域3とp型の第2領域4が交互に隣接
して配列した電圧保持領域では、該第1領域3および第
2領域4で構成されるpn接合34が逆バイアスされ
て、それぞれの領域内に正および負の空間電荷が広がら
ねば所望の耐電圧が得られない。電圧が低いときは印加
電圧の全てがショットキー障壁56で阻止される。印加
電圧に応じてn型層5に空乏層が広がって電圧を保持す
るが、約40Vの電圧でこの空乏層の先端が前記p型の
第2領域4に到達すると、以降の電圧は前記pn接合3
4に印加されるようになり、前記第1領域3および第2
領域4の領域内に一斉に空乏層が広がりはじめる。こう
して電圧保持領域は所定の電圧を阻止することになる。
が600Vのシリコンショットキーダイオードへ適用し
た例であるが、本実施例のドリフト層の単位面積当たり
の抵抗(Ron.s)は約9mΩ−cm2となり、前記n型層
5の抵抗分約1mΩ−cm2を加えても総抵抗は10mΩ
−cm2 である。これは従来の同耐圧のショットキーダイ
オードの場合の約50mΩ−cm2 に比べて1/5に激減
できたことになる。
の平面図(a)内の部分Bに相当する部分の断面図であ
る。図中の各部に付した構成部分の番号が図2に示した
ものと同じ部分はその構造,導電型および作用が等しい
部分を指す。本実施例の先の実施例と異なるところは、
前記p型の第2領域4とショットキー電極層6との間に
SiO2 などの絶縁膜9が介在された部分とn型バッフ
ァー層8が介在された部分があることである。ただし、
本図は断面図なのでそれぞれのp型の第2領域4が隔離
された形で示されているがこれらは他の部分で連結され
ていなければならない。また、前記n型層8は第1の実
施例のように半導体基体の表面に積み上げた構造でも作
用は同じである。
で示した鳥瞰図である。図中の各部に付した構成部分の
番号が図3に示したものと同じ部分はその構造,導電型
および作用が等しい部分を指す。図では見えないが絶縁
膜9がある部分の基体内には前記p型の第2領域4が具
備されている。この実施例において前記n型バッファー
層8および絶縁膜9の作用を以下に説明する。両電極間
に電流が通電するオン状態にあるとき、すなわち、カソ
ード電極7に対してアノード電極6が正電位となる向き
の電圧が印加されたとき、前記n型バッファー層8が配
された部分以外のp型の第2領域4はショットキー金属
層6との間に介在された絶縁膜9によって完全に不動態
化されている。n型バッファー層8が配されたところで
は、該n型バッファー層8とp型の第2領域4とで構成
されるpn接合48が逆バイアスされるのでここを流れ
るリーク電流は低いレベルに抑えることができる。その
結果、主電流通路となる前記n型の第1領域3内へのホ
ールの注入が防止できる。一方、アノードおよびカソー
ド電極間に電流通電を阻止する向きの電圧が印加された
ときには、前記n型バッファー層8とショットキー金属
層6との間のショットキー障壁が逆バイアス状態になる
が、数10Vの低い電圧で降伏またはピンチオフ状態に
なって、それ以上の電圧が印加されると該第1領域3お
よび第2領域4で構成されるpn接合34を逆バイアス
するようになり、前記第1領域3および第2領域4の領
域内に一斉に空乏層が広がりはじめる。こうして電圧保
持領域は所定の電圧を阻止することになる。この実施例
の先の第1の実施例より優れた点は、前記p型の第2領
域4の一部分に比較的高濃度のn型ドーパントをイオン
打ち込み法などの簡便な方法で前記n型バッファー層8
を形成すれば良いという製作の容易性にある。
の平面図(a)内の部分Bに相当する部分の鳥瞰図であ
る。図中の各部に付した構成部分の番号が図4に示した
ものと同じ部分はその構造,導電型および作用が等しい
部分を指す。図4と同じく絶縁膜9がある部分の基体内
には前記p型の第2領域4が具備されている。この実施
例の図3および図4で示した本発明の第2の実施例と相
違するところは、ストライプ状に配置された前記第2領
域のそれぞれにショットキー金属層6との間に絶縁膜9
が介在された部分とn型バッファー層8が介在された部
分が具備されていて、前記p型の第2領域4が半導体基
体内において必ずしも連結されていなくても良い点であ
る。各部の動作ならびに作用は第2の実施例で述べたの
と同様である。本実施例の有利な点はドーピング濃度の
比較的高いn型の第1領域3とほぼ同じ濃度のp型の第
2領域4が交互に隣接して配列したする場合に、その配
列構造が自由に選択できる点である。
の平面図(a)内の部分Bに相当する部分の断面図であ
る。図中の各部に付した構成部分の番号が図4に示した
ものと同じ部分はその構造,導電型および作用が等しい
部分を指す。本実施例の先の実施例と異なるところは、
前記p型の第2領域4とショットキー電極層6との間に
5×1014程度の比較的低いドーピング濃度,厚さ1〜
2μmの薄いp型バッファー層10が介在されているこ
とである。この場合はそれぞれの第2領域4が半導体基
体内において必ずしも連結されている必要はない。両電
極間に電流が通電するオン状態にあるとき、すなわち、
カソード電極7に対してアノード電極6が正電位となる
向きの電圧が印加されたとき、p型の第2領域4はショ
ットキー金属層6との間に介在された比較的低いドーピ
ング濃度の薄いp型バッファー層10によって逆バイア
スされるショットキー障壁を超えて流れるリーク電流は
極めて低いレベルに抑えることができる。その結果、主
電流通路となる前記n型の第1領域3内へのホールの注
入が防止できる。
オードを使用した電力変換装置の基本回路構成を示す。
コンデンサー70の直流電源を制御して交流負荷75の
交流出力をコントロールするインバータ回路の1相部分
を示している。高速・低損失のパワーMOSFET71,72
が上下アームに使用され、これらのMOSFETのそれぞれに
本発明のショットキーダイオード73,74が並列に接
続されている。実際のインバータではこの1アームを2
または3相組み合わせて単相また三相インバータとして
機能する。リカバリー電流がなく、高速に動作する本発
明のショットキーダイオードを使用することによってMO
SFETの高速スイッチング性能を遺憾なく発揮できる電源
電圧200V以上の低損失,高性能のインバータがはじ
めて実現できる。
イオードを使用した数10乃至数100Vの高い直流電
圧を出力できるスィッチング電源の基本回路の例を示
す。交流電源80からの電流を4つのシリコンpn接合
整流ダイオード76,77,78,79からなるブリッ
ジ回路で全波整流してコンデンサー70を充電し、その
直流電圧を高速スイッチング素子MOSFET71でチョッピ
ングし、トランス82で所要の電圧に降圧した後、本発
明のショットキーダイオードで整流、コンデンサー69
で平滑して所定の直流電圧を出力する。本発明の高耐
圧,低損失,高速ショットキーダイオードの使用によっ
てチョッピング周波数をMOSFETの限界まで高くできるの
で、小型・高効率の高電圧スイッチング電源が実現可能
になる。
高耐圧ショットキーダイオードのドリフト層の抵抗成分
を従来の1/5に低減でき、かつ、リカバリー電流の発
生を防止した高速リカバリーのショットキーダイオード
が実現できる。具体的には、定格電流(100A/cm2
の電流密度)でのオン電圧が約5.5Vと高かった耐電
圧600Vのショットキーダイオードのオン電圧を約
1.5V にまで低減でき、従来技術ではとても実用にな
らなかった高耐圧ショットキーダイオードのオン電圧を
実用化可能のレベルまで下げることができる。
バリー損失がともに低損失化された高耐圧のショットキ
ーダイオードが実現できるので、これを電源電圧200
V〜400Vの高電圧の電源装置または電力変換装置に
使用することによって効率を下げることなく、高周波動
作が容易となり、小型・高機能の高電圧の電源装置また
は電力変換装置が実現できる。
導体本体の平面図および断面図である。
導体本体の一部分を示す断面図。
導体本体の一部分を示す鳥瞰図。
導体本体の一部分を示す鳥瞰図。
導体本体の一部分を示す鳥瞰図。
イオードの半導体本体の一部分の断面図。
イオードの鳥瞰図。
ンバータ装置を構成する1アームの基本構成回路。
スイッチング電源装置の基本構成回路。
度のn型ドリフト層、4…比較的高濃度のp型層、5…
比較的低濃度のn型バッファー層、6…ショットキー金
属層(アノード電極)、7…カソード電極、8…比較的
高濃度のn型バッファー層、9…SiO2 などの絶縁
膜、10…比較的低濃度のp型バッファー層、11…p
型高抵抗基盤、20…比較的高濃度のp型層、25…表
面保護膜、30…低濃度のn型ドリフト層、34,46
…pn接合、35…n−n接合、36…n−ショットキ
ー障壁、47…p−ショットキー障壁、56…n−ショ
ットキー障壁、73,74…本発明のショットキーダイ
オード。
Claims (8)
- 【請求項1】一対の主表面を有する半導体基体、該半導
体基体は第1導電型の低抵抗基板および該基板と電気的
に接続され前記主表面にほぼ垂直な方向に長く延びる第
1導電型の第1ドリフト領域と該第1ドリフト領域に隣
接する第2導電型の第2ドリフト領域がそれぞれ複数個
交互に並行配列されたドリフト領域を有し、該半導体基
体の一方の主表面にはショットキー金属層を含む第1電
極、他方の主表面には前記低抵抗基板に低抵抗にオーミ
ック接続される第2電極が具備され、前記第1と第2電
極間に電流通電を阻止する向きの電圧が印加されたとき
には前記第1ドリフト領域と前記第2ドリフト領域に正
および負の空間電荷領域が交互に並ぶ形となり、該空間
電荷領域で電極間に印加された電圧の半分以上を支える
ショットキーダイオードにおいて、前記ショットキー金
属層と前記第1ならびに第2ドリフト領域とが隣接する
部分に第1導電型のバッファー領域を介在したことを特
徴とするショットキーダイオード。 - 【請求項2】請求項1において、前記第1導電型のバッ
ファー領域のドーピング濃度が前記第1ドリフト領域と
同等もしくは、それより小さい値であることを特徴とす
るショットキーダイオード。 - 【請求項3】請求項1において、前記第1導電型のバッ
ファー領域の厚さが前記第1ドリフト領域と同等もしく
は、それよりさい値であることを特徴とするショットキ
ーダイオード。 - 【請求項4】一対の主表面を有する半導体基体、該半導
体基体は第1導電型の低抵抗基板および該基板と電気的
に接続され前記主表面にほぼ垂直な方向に長く延びる第
1導電型の第1ドリフト領域と該第1ドリフト領域に隣
接する第2導電型の第2ドリフト領域がそれぞれ複数個
交互に並行配列されたドリフト領域を有し、該半導体基
体の一方の主表面にはショットキー金属層を含む第1電
極、他方の主表面には前記低抵抗基板に低抵抗にオーミ
ック接続される第2電極が具備され、前記第1と第2電
極間に電流通電を阻止する向きの電圧が印加されたとき
には前記第1ドリフト領域と前記第2ドリフト領域に正
および負の空間電荷領域が交互に並ぶ形となり、該空間
電荷領域で電極間に印加された電圧の半分以上を支える
ショットキーダイオードにおいて、前記ショットキー金
属層と第2ドリフト領域とが対面する一部分に該ショッ
トキー金属層ならびに第2ドリフト領域とに接する第1
導電型のバッファー領域が部分的に具備され、それ以外
の前記対面する部分にはショットキー金属層と第2ドリ
フト領域との間に絶縁膜が介在されたことを特徴とする
ショットキーダイオード。 - 【請求項5】請求項4において、複数個の前記第2導電
型の第2ドリフト領域が前記半導体基体内において電気
的に連結されたことを特徴とするショットキーダイオー
ド。 - 【請求項6】請求項4において、前記第2導電型の第2
ドリフト領域が前記半導体基体内において前記第1導電
型の第1ドリフト領域によって複数個に分割されたこと
を特徴とするショットキーダイオード。 - 【請求項7】一対の主表面を有する半導体基体、該半導
体基体は第1導電型の低抵抗基板および該基板と電気的
に接続され前記主表面にほぼ垂直な方向に長く延びる第
1導電型の第1ドリフト領域と該第1ドリフト領域に隣
接する第2導電型の第2ドリフト領域がそれぞれ複数個
交互に並行配列されたドリフト領域を有し、該半導体基
体の一方の主表面にはショットキー金属層を含む第1電
極、他方の主表面には前記低抵抗基板に低抵抗にオーミ
ック接続される第2電極が具備され、前記第1と第2電
極間に電流通電を阻止する向きの電圧が印加されたとき
には前記第1ドリフト領域と前記第2ドリフト領域に正
および負の空間電荷領域が交互に並ぶ形となり、該空間
電荷領域で電極間に印加された電圧の半分以上を支える
ショットキーダイオードにおいて、前記ショットキー金
属層と第2ドリフト領域とが対面する部分に該ショット
キー金属層ならびに第2ドリフト領域とに接する第2導
電型のバッファー領域が介在され、該バッファー領域の
ドーピング濃度が前記第2ドリフト領域より低い値であ
ることを特徴とするショットキーダイオード。 - 【請求項8】請求項1乃至8の一つに記載のショットキ
ーダイオードを使用した電源電圧の実効値が100V以
上の電力変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15748899A JP3686285B2 (ja) | 1999-06-04 | 1999-06-04 | ショットキーダイオードおよびそれを用いた電力変換装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003101037A (ja) * | 2001-09-27 | 2003-04-04 | Fuji Electric Co Ltd | 半導体素子 |
DE102008014894A1 (de) | 2007-04-03 | 2008-10-09 | Denso Corp., Kariya-shi | Halbleitervorrichtung mit Schottky-Sperrdiode und Verfahren zu deren Herstellung |
JP2008541459A (ja) * | 2005-05-11 | 2008-11-20 | クリー インコーポレイテッド | 少数キャリアの注入が抑制される炭化シリコン接合障壁ショットキーダイオード |
JP2011142339A (ja) * | 2011-03-17 | 2011-07-21 | Fuji Electric Co Ltd | 半導体素子 |
US9728654B2 (en) | 2013-06-05 | 2017-08-08 | Rohm Co., Ltd. | Semiconductor device and method of manufacturing same |
CN108470732A (zh) * | 2017-02-23 | 2018-08-31 | 丰田自动车株式会社 | 半导体装置 |
-
1999
- 1999-06-04 JP JP15748899A patent/JP3686285B2/ja not_active Expired - Fee Related
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JP2003101037A (ja) * | 2001-09-27 | 2003-04-04 | Fuji Electric Co Ltd | 半導体素子 |
JP2008541459A (ja) * | 2005-05-11 | 2008-11-20 | クリー インコーポレイテッド | 少数キャリアの注入が抑制される炭化シリコン接合障壁ショットキーダイオード |
JP2012070012A (ja) * | 2005-05-11 | 2012-04-05 | Cree Inc | 少数キャリアの注入が抑制される炭化シリコン接合障壁ショットキーダイオード |
US8901699B2 (en) | 2005-05-11 | 2014-12-02 | Cree, Inc. | Silicon carbide junction barrier Schottky diodes with suppressed minority carrier injection |
DE102008014894A1 (de) | 2007-04-03 | 2008-10-09 | Denso Corp., Kariya-shi | Halbleitervorrichtung mit Schottky-Sperrdiode und Verfahren zu deren Herstellung |
US7968953B2 (en) | 2007-04-03 | 2011-06-28 | Denso Corporation | Semiconductor device including schottky barrier diode and method of manufacturing the same |
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CN108470732A (zh) * | 2017-02-23 | 2018-08-31 | 丰田自动车株式会社 | 半导体装置 |
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