JP2000349304A - ショットキーダイオード - Google Patents
ショットキーダイオードInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
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Abstract
(57)【要約】
【課題】低損失かつリカバリー電流が小さなショットキ
ーダイオードを実現する。 【解決手段】ショットキー金属層６と比較的高濃度のｐ
層４との間に比較的低濃度のｎ型バッファー層５もしく
は比較的低濃度のｐ型バッファー層１０もしくは絶縁膜
９を介在させること、またはこれらの介在を組み合わせ
ることによってショットキー金属層６と比較的高濃度の
ｐ層４との間のリーク電流経路を断絶する。
ーダイオードを実現する。 【解決手段】ショットキー金属層６と比較的高濃度のｐ
層４との間に比較的低濃度のｎ型バッファー層５もしく
は比較的低濃度のｐ型バッファー層１０もしくは絶縁膜
９を介在させること、またはこれらの介在を組み合わせ
ることによってショットキー金属層６と比較的高濃度の
ｐ層４との間のリーク電流経路を断絶する。
Description
【０００１】
【発明の属する技術分野】本発明は、ショットキーダイ
オードに関する。
オードに関する。
【０００２】
【従来の技術】シリコンを素材としたショットキーダイ
オードは、高速の整流ダイオードとして各種電気機器の
電源回路や電力変換器などに広く活用されている。ユニ
ポーラ型の半導体素子なのでリカバリー電流が極めて小
さく、オン状態からオフ状態へ短い時間に移行するので
高速動作が要求される電気回路に使われている。しか
し、従来のショットキーダイオードの適用は電源電圧が
１００Ｖ以下の低い範囲の用途に限られていた。その理
由は、電源電圧の高い回路には高耐圧のダイオードが必
要になるが、従来のショットキーダイオードでは以下に
説明する如く高耐圧化にともなってオン電圧が著しく大
きくなり、導通損が激増するという問題があったからで
ある。すなわち、従来のショットキーダイオードを高耐
圧化するためには、アノード端子とカソード端子の間に
カソード端子＋，アノード端子−の向きの電圧が印加さ
れたときに半導体素子内部で発生する電界強度がアバラ
ンシェ降伏に至る臨界強度より低くなるように空乏層が
形成される必要がある。それには空乏層が広がり易いよ
うにドリフト層領域の抵抗率を高くし、かつ高電圧を保
持するように厚くしなければならない。このため、素子
の耐圧を高くするにつれて、端子間を流れる電流による
電圧降下は急激に大きくなるという問題があった。
オードは、高速の整流ダイオードとして各種電気機器の
電源回路や電力変換器などに広く活用されている。ユニ
ポーラ型の半導体素子なのでリカバリー電流が極めて小
さく、オン状態からオフ状態へ短い時間に移行するので
高速動作が要求される電気回路に使われている。しか
し、従来のショットキーダイオードの適用は電源電圧が
１００Ｖ以下の低い範囲の用途に限られていた。その理
由は、電源電圧の高い回路には高耐圧のダイオードが必
要になるが、従来のショットキーダイオードでは以下に
説明する如く高耐圧化にともなってオン電圧が著しく大
きくなり、導通損が激増するという問題があったからで
ある。すなわち、従来のショットキーダイオードを高耐
圧化するためには、アノード端子とカソード端子の間に
カソード端子＋，アノード端子−の向きの電圧が印加さ
れたときに半導体素子内部で発生する電界強度がアバラ
ンシェ降伏に至る臨界強度より低くなるように空乏層が
形成される必要がある。それには空乏層が広がり易いよ
うにドリフト層領域の抵抗率を高くし、かつ高電圧を保
持するように厚くしなければならない。このため、素子
の耐圧を高くするにつれて、端子間を流れる電流による
電圧降下は急激に大きくなるという問題があった。
【０００３】これに対し、特開昭57−124469号公報およ
び米国特許第4,754,310 において、「半導体本体と、少
なくとも装置が高電圧動作モードの時この半導体本体の
一部を貫いて空乏層を形成する手段とを備えている半導
体装置において、該半導体本体がｎ型の第１領域を複数
個具え、これらの第１領域の間にｐ型の第２領域をはさ
み込み、これらの第１および第２の領域の総数を少なく
とも四つとし、該第１および第２の領域の厚さに対して
垂直の方向の長さを、少なくとも前記装置の高電圧動作
モードにて前記半導体本体部内に広がる空乏層により自
由電荷キャリアが排除されたとき、この半導体本体部間
にて１００Ｖ以上の電圧を担うのに十分な長さとし、少
なくとも前記第１領域が少なくとも前記装置の一つの動
作モードで前記半導体本体部を経て延在する電気的に並
列な電流経路を形成し、前記第１および第２の領域のそ
れぞれの厚さおよびドーピング濃度の値を、前記自由電
荷キャリアが排除されて、前記１００Ｖ以上の電圧を担
う時に前記第１および第２の領域が正および負の空間電
荷領域が交互に並ぶ形となり、この交互に積層された領
域のそれぞれにおける単位面積当りの空間電荷が、該空
間電荷による電界がこれを超えるとアバランシェ降伏を
前記半導体本体部に生じしめる臨界強度より低くなる程
度に平衡が保たれるような値とすることにより、低損失
化と高耐圧化を同時に実現する半導体装置」が提案され
ている。かかる半導体本体を前記ショットキーダイオー
ドにて適用すれば電流通電経路となる前記第１もしくは
第２領域のドーピング濃度を従来のドリフト層領域の濃
度より大幅に高くでき、かつその長さも小さくすること
ができるので、「本体部の電圧降下は前述の従来技術の
半導体装置のように所望の降伏電圧の２乗に比例するの
ではなく、所望の降伏電圧の１乗に比例して高くなるだ
けですむ」。その結果、従来より導通損失の著しく低減
された高耐圧ショットキーダイオードが実現でき、いっ
そう高電圧の電源回路や電力変換回路に適用できる。
び米国特許第4,754,310 において、「半導体本体と、少
なくとも装置が高電圧動作モードの時この半導体本体の
一部を貫いて空乏層を形成する手段とを備えている半導
体装置において、該半導体本体がｎ型の第１領域を複数
個具え、これらの第１領域の間にｐ型の第２領域をはさ
み込み、これらの第１および第２の領域の総数を少なく
とも四つとし、該第１および第２の領域の厚さに対して
垂直の方向の長さを、少なくとも前記装置の高電圧動作
モードにて前記半導体本体部内に広がる空乏層により自
由電荷キャリアが排除されたとき、この半導体本体部間
にて１００Ｖ以上の電圧を担うのに十分な長さとし、少
なくとも前記第１領域が少なくとも前記装置の一つの動
作モードで前記半導体本体部を経て延在する電気的に並
列な電流経路を形成し、前記第１および第２の領域のそ
れぞれの厚さおよびドーピング濃度の値を、前記自由電
荷キャリアが排除されて、前記１００Ｖ以上の電圧を担
う時に前記第１および第２の領域が正および負の空間電
荷領域が交互に並ぶ形となり、この交互に積層された領
域のそれぞれにおける単位面積当りの空間電荷が、該空
間電荷による電界がこれを超えるとアバランシェ降伏を
前記半導体本体部に生じしめる臨界強度より低くなる程
度に平衡が保たれるような値とすることにより、低損失
化と高耐圧化を同時に実現する半導体装置」が提案され
ている。かかる半導体本体を前記ショットキーダイオー
ドにて適用すれば電流通電経路となる前記第１もしくは
第２領域のドーピング濃度を従来のドリフト層領域の濃
度より大幅に高くでき、かつその長さも小さくすること
ができるので、「本体部の電圧降下は前述の従来技術の
半導体装置のように所望の降伏電圧の２乗に比例するの
ではなく、所望の降伏電圧の１乗に比例して高くなるだ
けですむ」。その結果、従来より導通損失の著しく低減
された高耐圧ショットキーダイオードが実現でき、いっ
そう高電圧の電源回路や電力変換回路に適用できる。
【０００４】しかしながら、前記の改善された半導体本
体部内のドリフト領域をそのまま従来のショットキーダ
イオードに適用すると、以下に述べるようにリカバリー
電流が発生するためショットキーダイオードの特長を失
うという問題がある。図７は前記の改善された半導体本
体部内のドリフト領域をそのまま従来のショットキーダ
イオードに適用した場合の素子の断面構造を摸式的に示
す図である。上下に主表面ならびに一対の主電極６，７
を具備した平行平板型の縦形ショットキーダイオードの
例である。この場合にはショットキー金属６は積層され
た前記ｎ型の第１の領域３およびｐ型の第２の領域４の
それぞれの一方の端部露出部３６および４６に接触され
ることになる。この例では半導体本体内部で電流を運ぶ
電荷担体となる多数キャリアが電子である。したがっ
て、ショットキー金属６と前記ｎ型の第１領域３とで形
成されるショットキー障壁を順方向にバイアスする向き
の電圧が印加された状態では電流のほとんどは前記ｎ型
の第１領域３を通って流れる電子電流である。同じバイ
アス状態において前記ショットキー金属６が前記ｐ型の
第２の領域４に接触する部分４６においては、そこに形
成されるショットキー障壁が逆バイアスなので流れるホ
ール電流は多くはない。しかし、通常は該ｐ型の第２の
領域４のドーピング濃度が高いので比較的大きなリーク
電流が発生する。このリーク電流が前記ｎ型の第１領域
３に流れ込み少数キャリア（この場合はホール）の注入
が起こり、伝導度変調によってオン電圧はいっそう減少
するものの、少数キャリアの蓄積現象によってオン状態
からオフ状態へ移行するときに大きなリカバリー電流が
生じる結果となり、ショットキーダイオードとしての特
長を喪失することになる。前記第１および第２の領域の
伝導度が逆の場合でも同じ問題が生じる。
体部内のドリフト領域をそのまま従来のショットキーダ
イオードに適用すると、以下に述べるようにリカバリー
電流が発生するためショットキーダイオードの特長を失
うという問題がある。図７は前記の改善された半導体本
体部内のドリフト領域をそのまま従来のショットキーダ
イオードに適用した場合の素子の断面構造を摸式的に示
す図である。上下に主表面ならびに一対の主電極６，７
を具備した平行平板型の縦形ショットキーダイオードの
例である。この場合にはショットキー金属６は積層され
た前記ｎ型の第１の領域３およびｐ型の第２の領域４の
それぞれの一方の端部露出部３６および４６に接触され
ることになる。この例では半導体本体内部で電流を運ぶ
電荷担体となる多数キャリアが電子である。したがっ
て、ショットキー金属６と前記ｎ型の第１領域３とで形
成されるショットキー障壁を順方向にバイアスする向き
の電圧が印加された状態では電流のほとんどは前記ｎ型
の第１領域３を通って流れる電子電流である。同じバイ
アス状態において前記ショットキー金属６が前記ｐ型の
第２の領域４に接触する部分４６においては、そこに形
成されるショットキー障壁が逆バイアスなので流れるホ
ール電流は多くはない。しかし、通常は該ｐ型の第２の
領域４のドーピング濃度が高いので比較的大きなリーク
電流が発生する。このリーク電流が前記ｎ型の第１領域
３に流れ込み少数キャリア（この場合はホール）の注入
が起こり、伝導度変調によってオン電圧はいっそう減少
するものの、少数キャリアの蓄積現象によってオン状態
からオフ状態へ移行するときに大きなリカバリー電流が
生じる結果となり、ショットキーダイオードとしての特
長を喪失することになる。前記第１および第２の領域の
伝導度が逆の場合でも同じ問題が生じる。
【０００５】この新たな問題に対して、前記した特開昭
57−124469号公報および米国特許第4,754,310 におい
て、横形高電圧ショットキーダイオードに関してその解
決方法の一つが提案されている。図８はその具体的な提
案構造を示す。明細書にはこの部分を次のように説明し
ている。すなわち、「ショットキー金属層６とｎ型層３
とで金属―半導体整流接合を形成するが、交互積層層３
（ｎ型）および４(ｐ型)はショットキー金属層６が形成
するダイオードのアノードと電極７およびｎ型領域２が
形成するカソードとの間の実効的に真性な領域を形成す
る。この半導体装置ではショットキー金属層６がｐ型層
４と組んで逆ショットキー障壁を形成する。このｐ型シ
ョットキーコンタクトの区域を制御してその逆電流を減
らし、これによりｐｎ接合３４からの少数キャリア効果
が生ずるのを阻止するのが望ましい。これはショットキ
ー金属層６が形成されている溝に沿って間隔を置いて溝
の側壁に顔を出す付加的なｎ型領域５１を設けることに
より実現できる。このようなｎ型領域５１の厚さを図８
では点線で示した。ｎ型領域５１が存在する場所では層
４が溝の側壁と接触しないことになる。そしてｎ型領域
５１同士の間の間隔では交互積層層３および４が側壁ま
で達する。」との開示がある。
57−124469号公報および米国特許第4,754,310 におい
て、横形高電圧ショットキーダイオードに関してその解
決方法の一つが提案されている。図８はその具体的な提
案構造を示す。明細書にはこの部分を次のように説明し
ている。すなわち、「ショットキー金属層６とｎ型層３
とで金属―半導体整流接合を形成するが、交互積層層３
（ｎ型）および４(ｐ型)はショットキー金属層６が形成
するダイオードのアノードと電極７およびｎ型領域２が
形成するカソードとの間の実効的に真性な領域を形成す
る。この半導体装置ではショットキー金属層６がｐ型層
４と組んで逆ショットキー障壁を形成する。このｐ型シ
ョットキーコンタクトの区域を制御してその逆電流を減
らし、これによりｐｎ接合３４からの少数キャリア効果
が生ずるのを阻止するのが望ましい。これはショットキ
ー金属層６が形成されている溝に沿って間隔を置いて溝
の側壁に顔を出す付加的なｎ型領域５１を設けることに
より実現できる。このようなｎ型領域５１の厚さを図８
では点線で示した。ｎ型領域５１が存在する場所では層
４が溝の側壁と接触しないことになる。そしてｎ型領域
５１同士の間の間隔では交互積層層３および４が側壁ま
で達する。」との開示がある。
【０００６】しかしながら、ここに開示された構造のシ
ョットキーダイオードでは、ショットキー金属層６とｐ
型層４との間にｎ型領域５１を介在させてｐ型ショット
キーコンタクトの逆電流を低減する手段が開示されては
いるが、該ｎ型領域５１が部分的にしか設けられていな
いので、該ｎ型領域５１の設けられていない部分では少
数キャリアの注入が発生する問題があり、この提案構造
によっても前記した問題の完全な解決には至らなかっ
た。
ョットキーダイオードでは、ショットキー金属層６とｐ
型層４との間にｎ型領域５１を介在させてｐ型ショット
キーコンタクトの逆電流を低減する手段が開示されては
いるが、該ｎ型領域５１が部分的にしか設けられていな
いので、該ｎ型領域５１の設けられていない部分では少
数キャリアの注入が発生する問題があり、この提案構造
によっても前記した問題の完全な解決には至らなかっ
た。
【０００７】
【発明が解決しようとする課題】上記した従来技術では
高耐圧ショットキーダイオードのオン電圧を低減できる
構造の開示はあるものの、それに付随して発生する少数
キャリアの注入によるリカバリー電流が増大するという
新規な課題に対しての解決策が不十分のため、折角の低
損失のショットキーダイオードが実現できないという問
題があった。
高耐圧ショットキーダイオードのオン電圧を低減できる
構造の開示はあるものの、それに付随して発生する少数
キャリアの注入によるリカバリー電流が増大するという
新規な課題に対しての解決策が不十分のため、折角の低
損失のショットキーダイオードが実現できないという問
題があった。
【０００８】本発明はショットキーダイオードにおける
少数キャリアの注入を抑制してリカバリー電流の防止す
る新規な素子構造を提供する。
少数キャリアの注入を抑制してリカバリー電流の防止す
る新規な素子構造を提供する。
【０００９】
【課題を解決するための手段】本発明によるショットキ
ーダイオードにおいてはショットキー金属層と第１導電
型および第２導電型の交互積層層との間の全ての領域に
第１導電型バッファー層を介在させたものである。ここ
で、第１導電型と第２導電型は、それぞれｐ型またはｎ
型であり、かつ互いに反対導電型である。
ーダイオードにおいてはショットキー金属層と第１導電
型および第２導電型の交互積層層との間の全ての領域に
第１導電型バッファー層を介在させたものである。ここ
で、第１導電型と第２導電型は、それぞれｐ型またはｎ
型であり、かつ互いに反対導電型である。
【００１０】さらに、ショットキー金属層と第２導電型
の交互積層層と間のリーク電流を低減するため、ショッ
トキー金属層と第２導電型の交互積層層との間の一部に
第１導電型バッファー層を介在させ、一部分を除いた他
のショットキー金属層と第２導電型の交互積層層との間
の領域に絶縁膜を介在させたものである。
の交互積層層と間のリーク電流を低減するため、ショッ
トキー金属層と第２導電型の交互積層層との間の一部に
第１導電型バッファー層を介在させ、一部分を除いた他
のショットキー金属層と第２導電型の交互積層層との間
の領域に絶縁膜を介在させたものである。
【００１１】また、ショットキー金属層と第２導電型の
交互積層層とのショットキーコンタクトの逆ショットキ
ー障壁を完全にしてそこでのリーク電流を低減するため
にショットキーコンタクト部分の前記ショットキー金属
層と第２導電型の交互積層層との間に比較的低いドーピ
ング濃度の第２導電型バッファー層を介在したものであ
る。
交互積層層とのショットキーコンタクトの逆ショットキ
ー障壁を完全にしてそこでのリーク電流を低減するため
にショットキーコンタクト部分の前記ショットキー金属
層と第２導電型の交互積層層との間に比較的低いドーピ
ング濃度の第２導電型バッファー層を介在したものであ
る。
【００１２】
【発明の実施の形態】以下、本発明を実施例をもとに説
明する。図１は本発明の第１の実施形態を示す半導体装
置の平面図（ａ）とＡ−Ａ′線に沿う断面図（ｂ）。図
２は図１の半導体装置の部分Ｂの詳細な鳥瞰図で本発明
の第１の実施例の新規な部分をより具体的に示すもので
ある。
明する。図１は本発明の第１の実施形態を示す半導体装
置の平面図（ａ）とＡ−Ａ′線に沿う断面図（ｂ）。図
２は図１の半導体装置の部分Ｂの詳細な鳥瞰図で本発明
の第１の実施例の新規な部分をより具体的に示すもので
ある。
【００１３】図１において、本半導体装置はほぼ方形の
平面形状をなし、上下に主表面を有する平行平板状のシ
リコン素材の半導体基体１の一方の主表面にショットキ
ー金属層を含むアノード電極６，他方の主表面にカソー
ド電極７が具備されて、両電極間に電圧が印加されたと
きに半導体基体１の一部を貫いて空乏層を形成すること
により前記アノード電極とカソード電極間の電流通電を
阻止する手段を具えている半導体装置である。半導体基
体１の他方の主表面側にはドーピング濃度の最も高い低
抵抗のｎ型基盤（ｎ++）２、該ｎ型基盤２と一方の主表
面のショットキー金属層を含むアノード電極６との間に
前記したドーピング濃度の比較的高いｎ型の第１領域３
とほぼ同じ濃度のｐ型の第２領域４が交互に隣接して配
列した電圧保持領域がある。この電圧保持領域は、前記
のアノードおよびカソード電極間に電流通電を阻止する
向きの電圧が印加されたときには、該ｎ型の第１領域３
およびｐ型の第２領域４にそれぞれ正および負の空間電
荷が広がり、それらが交互に並ぶ形となってマクロなス
ケールで見て中性状態となり、実効的に高抵抗率の真性
半導体材料からなるように振る舞い、この領域の長さを
適当に増せば降伏電圧を一層高くすることができる。一
方、電極間に電流が流れる向きの電圧が印加されたとき
には、電子電流が前記したドーピング濃度の比較的高い
ｎ型の第１領域３に流れるので、この電圧保持領域のオ
ン抵抗を著しく低くすることができる。
平面形状をなし、上下に主表面を有する平行平板状のシ
リコン素材の半導体基体１の一方の主表面にショットキ
ー金属層を含むアノード電極６，他方の主表面にカソー
ド電極７が具備されて、両電極間に電圧が印加されたと
きに半導体基体１の一部を貫いて空乏層を形成すること
により前記アノード電極とカソード電極間の電流通電を
阻止する手段を具えている半導体装置である。半導体基
体１の他方の主表面側にはドーピング濃度の最も高い低
抵抗のｎ型基盤（ｎ++）２、該ｎ型基盤２と一方の主表
面のショットキー金属層を含むアノード電極６との間に
前記したドーピング濃度の比較的高いｎ型の第１領域３
とほぼ同じ濃度のｐ型の第２領域４が交互に隣接して配
列した電圧保持領域がある。この電圧保持領域は、前記
のアノードおよびカソード電極間に電流通電を阻止する
向きの電圧が印加されたときには、該ｎ型の第１領域３
およびｐ型の第２領域４にそれぞれ正および負の空間電
荷が広がり、それらが交互に並ぶ形となってマクロなス
ケールで見て中性状態となり、実効的に高抵抗率の真性
半導体材料からなるように振る舞い、この領域の長さを
適当に増せば降伏電圧を一層高くすることができる。一
方、電極間に電流が流れる向きの電圧が印加されたとき
には、電子電流が前記したドーピング濃度の比較的高い
ｎ型の第１領域３に流れるので、この電圧保持領域のオ
ン抵抗を著しく低くすることができる。
【００１４】図１の半導体装置の実施例では、前記の電
圧保持領域の周辺にはｎ型ドリフト層３０が具備されて
いる。この部分のドーピング濃度は従来の半導体装置の
同じ耐電圧のドリフト層の濃度であってもよい。また、
ここには従来の半導体装置と同様に前記ドリフト層３０
の一方の表面部に比較的高濃度のｐ型層２０が設けられ
ている。ショットキー金属層６の終端部に位置して具備
されて終端部での電界集中による阻止電圧の低下や劣化
を防止するためのいわゆるガードリングである。ここに
は、他のターミネション構造、例えばフィールドリミッ
ティングリング（ＦＬＲ），フィールドプレート（ＦＰ
Ｔ）、あるいはジャンクションターミネーションエクス
テンション（ＪＴＥ）などが適用することができる。本
発明は上記の電圧保持領域の構造に新規な提案を行うも
のであり、ターミネーション構造に関しては何らの規定
はなく、かつまた本発明の適用範囲がこの部分によって
制限されるものではない。
圧保持領域の周辺にはｎ型ドリフト層３０が具備されて
いる。この部分のドーピング濃度は従来の半導体装置の
同じ耐電圧のドリフト層の濃度であってもよい。また、
ここには従来の半導体装置と同様に前記ドリフト層３０
の一方の表面部に比較的高濃度のｐ型層２０が設けられ
ている。ショットキー金属層６の終端部に位置して具備
されて終端部での電界集中による阻止電圧の低下や劣化
を防止するためのいわゆるガードリングである。ここに
は、他のターミネション構造、例えばフィールドリミッ
ティングリング（ＦＬＲ），フィールドプレート（ＦＰ
Ｔ）、あるいはジャンクションターミネーションエクス
テンション（ＪＴＥ）などが適用することができる。本
発明は上記の電圧保持領域の構造に新規な提案を行うも
のであり、ターミネーション構造に関しては何らの規定
はなく、かつまた本発明の適用範囲がこの部分によって
制限されるものではない。
【００１５】この第１の実施例の新規な点は図１の断面
図（ｂ）に見られる如くショットキー金属層６とｎ型お
よびｐ型の交互に隣接して配列された層との間の全ての
領域にｎ型シリコン半導体層（バッファー層）５を介在
させた点である。以下に、このバッファー層の構造なら
びに作用効果などを図２によってより詳しくかつ具体的
に説明する。
図（ｂ）に見られる如くショットキー金属層６とｎ型お
よびｐ型の交互に隣接して配列された層との間の全ての
領域にｎ型シリコン半導体層（バッファー層）５を介在
させた点である。以下に、このバッファー層の構造なら
びに作用効果などを図２によってより詳しくかつ具体的
に説明する。
【００１６】図２は図１の平面図(ａ)内の部分Ｂを切り
出した鳥瞰図である。図中の各部に付した構成部分の番
号が図１に示したものと同じ部分はその構造，導電型お
よび作用が等しい部分を指す。最もドーピング濃度の高
いｎ型シリコン基盤(ｎ++)２はリンのドーピング濃度が
２×１０20、厚さが約２００μｍ、抵抗率が約５ｍΩ・
cmの低抵抗基盤である。ドーピング濃度の比較的高いｎ
型の第１領域３とほぼ同じ濃度のｐ型の第２領域４が交
互に隣接してストライブ構造に配列した電圧保持領域の
長さは約４０μｍであって、構成要素となる前記した第
１および第２領域は、そのドーピング濃度および幅は両
領域ともほぼ同じであって、それぞれ４×１０15および
５μｍである。該第１および第２領域の一方の主表面に
は厚さが５μｍ，ドーピング濃度が約２×１０15のｎ型
バッファー層５が両領域が存在する全域の表面に形成さ
れ、さらに該ｎ型バッファー層５の表面にショットキー
金属となるクロム，白金またはモリブデンが形成され界
面にショットキー障壁５６が形成される。
出した鳥瞰図である。図中の各部に付した構成部分の番
号が図１に示したものと同じ部分はその構造，導電型お
よび作用が等しい部分を指す。最もドーピング濃度の高
いｎ型シリコン基盤(ｎ++)２はリンのドーピング濃度が
２×１０20、厚さが約２００μｍ、抵抗率が約５ｍΩ・
cmの低抵抗基盤である。ドーピング濃度の比較的高いｎ
型の第１領域３とほぼ同じ濃度のｐ型の第２領域４が交
互に隣接してストライブ構造に配列した電圧保持領域の
長さは約４０μｍであって、構成要素となる前記した第
１および第２領域は、そのドーピング濃度および幅は両
領域ともほぼ同じであって、それぞれ４×１０15および
５μｍである。該第１および第２領域の一方の主表面に
は厚さが５μｍ，ドーピング濃度が約２×１０15のｎ型
バッファー層５が両領域が存在する全域の表面に形成さ
れ、さらに該ｎ型バッファー層５の表面にショットキー
金属となるクロム，白金またはモリブデンが形成され界
面にショットキー障壁５６が形成される。
【００１７】この実施例において前記ｎ型バッファー層
５の作用を以下に説明する。両電極間に電流が通電する
オン状態にあるとき、電極間を流れる電流のほとんど全
てがｎ型基盤２から出てｎ型の前記第１領域を通過し、
そして順方向にバイアスされた前記ショットキー障壁５
６を超えてアノード電極に至る電子電流であることが望
ましい。もし、ショットキー障壁５６を超えてｐ型の前
記第２領域を通過するホール電流が電極間の主電流の一
部を分担すると、これらのホール電流は前記第１と第２
領域で構成されるｐｎ接合３４を順バイアスして、この
接合を超えてｎ型の第１領域に注入されそこに少数キャ
リアとして蓄積される。ｎ型第１領域の伝導度変調によ
ってオン電圧はいっそう減少するものの、少数キャリア
の蓄積現象によってオン状態からオフ状態へ移行すると
きに大きなリカバリー電流が生じる結果となり、ショッ
トキーダイオードとしての特長を喪失することになるか
らである。新規に設けた前記ｎ型バッファー層５はこの
ホール電流の発生を防止する。すなわち、オン状態はカ
ソード電極７に対してアノード電極６が正電位となる向
きの電圧が印加された状態であるが、この印加電圧は前
記第１領域３と前記第２領域４とで構成されるｐｎ接合
３４を順方向バイアスする向きの電圧ではあるが、ｎ型
バッファー層５と前記第２領域４とで構成されるｐｎ接
合４５を逆方向にバイアスするので結局のところ該ｐ型
の第２領域４は電位的にはフローティングの状態にな
り、前記ｐｎ接合３４が順方向にバイアスされることが
ない。ここを流れるホール電流成分として考えられるの
は前記ｐｎ接合４５のリーク電流であるが、接合を構成
するｎ型バッファー層５が比較的低いドーピング濃度に
設定されているのでそのレベルは極めて微小でありホー
ル電流は無視できる。ｐ型の第２領域４にショットキー
金属層６が直接接触した部分のある前記した従来の構造
（図７および図８参照）に比べてリーク電流が著しく低
減されるので、本構造の改善効果は容易に理解できよ
う。なお、前記ｎ型バッファー層５のドーピング濃度は
前記ｐｎ接合４５ならびにショットキー障壁５６におけ
る逆リーク電流をできるだけ少なくするという見地から
前記第１領域と同等か、もしくは可能な限り低濃度であ
ることが好ましい。しかし、以下に述べる順方向通電に
は内部抵抗成分となるので、この抵抗増加の許される範
囲に制限される。一方、アノードおよびカソード電極間
に電流通電を阻止する向きの電圧が印加されたときに
は、ｎ型の第１領域３とｐ型の第２領域４が交互に隣接
して配列した電圧保持領域では、該第１領域３および第
２領域４で構成されるｐｎ接合３４が逆バイアスされ
て、それぞれの領域内に正および負の空間電荷が広がら
ねば所望の耐電圧が得られない。電圧が低いときは印加
電圧の全てがショットキー障壁５６で阻止される。印加
電圧に応じてｎ型層５に空乏層が広がって電圧を保持す
るが、約４０Ｖの電圧でこの空乏層の先端が前記ｐ型の
第２領域４に到達すると、以降の電圧は前記ｐｎ接合３
４に印加されるようになり、前記第１領域３および第２
領域４の領域内に一斉に空乏層が広がりはじめる。こう
して電圧保持領域は所定の電圧を阻止することになる。
５の作用を以下に説明する。両電極間に電流が通電する
オン状態にあるとき、電極間を流れる電流のほとんど全
てがｎ型基盤２から出てｎ型の前記第１領域を通過し、
そして順方向にバイアスされた前記ショットキー障壁５
６を超えてアノード電極に至る電子電流であることが望
ましい。もし、ショットキー障壁５６を超えてｐ型の前
記第２領域を通過するホール電流が電極間の主電流の一
部を分担すると、これらのホール電流は前記第１と第２
領域で構成されるｐｎ接合３４を順バイアスして、この
接合を超えてｎ型の第１領域に注入されそこに少数キャ
リアとして蓄積される。ｎ型第１領域の伝導度変調によ
ってオン電圧はいっそう減少するものの、少数キャリア
の蓄積現象によってオン状態からオフ状態へ移行すると
きに大きなリカバリー電流が生じる結果となり、ショッ
トキーダイオードとしての特長を喪失することになるか
らである。新規に設けた前記ｎ型バッファー層５はこの
ホール電流の発生を防止する。すなわち、オン状態はカ
ソード電極７に対してアノード電極６が正電位となる向
きの電圧が印加された状態であるが、この印加電圧は前
記第１領域３と前記第２領域４とで構成されるｐｎ接合
３４を順方向バイアスする向きの電圧ではあるが、ｎ型
バッファー層５と前記第２領域４とで構成されるｐｎ接
合４５を逆方向にバイアスするので結局のところ該ｐ型
の第２領域４は電位的にはフローティングの状態にな
り、前記ｐｎ接合３４が順方向にバイアスされることが
ない。ここを流れるホール電流成分として考えられるの
は前記ｐｎ接合４５のリーク電流であるが、接合を構成
するｎ型バッファー層５が比較的低いドーピング濃度に
設定されているのでそのレベルは極めて微小でありホー
ル電流は無視できる。ｐ型の第２領域４にショットキー
金属層６が直接接触した部分のある前記した従来の構造
（図７および図８参照）に比べてリーク電流が著しく低
減されるので、本構造の改善効果は容易に理解できよ
う。なお、前記ｎ型バッファー層５のドーピング濃度は
前記ｐｎ接合４５ならびにショットキー障壁５６におけ
る逆リーク電流をできるだけ少なくするという見地から
前記第１領域と同等か、もしくは可能な限り低濃度であ
ることが好ましい。しかし、以下に述べる順方向通電に
は内部抵抗成分となるので、この抵抗増加の許される範
囲に制限される。一方、アノードおよびカソード電極間
に電流通電を阻止する向きの電圧が印加されたときに
は、ｎ型の第１領域３とｐ型の第２領域４が交互に隣接
して配列した電圧保持領域では、該第１領域３および第
２領域４で構成されるｐｎ接合３４が逆バイアスされ
て、それぞれの領域内に正および負の空間電荷が広がら
ねば所望の耐電圧が得られない。電圧が低いときは印加
電圧の全てがショットキー障壁５６で阻止される。印加
電圧に応じてｎ型層５に空乏層が広がって電圧を保持す
るが、約４０Ｖの電圧でこの空乏層の先端が前記ｐ型の
第２領域４に到達すると、以降の電圧は前記ｐｎ接合３
４に印加されるようになり、前記第１領域３および第２
領域４の領域内に一斉に空乏層が広がりはじめる。こう
して電圧保持領域は所定の電圧を阻止することになる。
【００１８】前記した本発明の第１の実施例は、耐電圧
が６００Ｖのシリコンショットキーダイオードへ適用し
た例であるが、本実施例のドリフト層の単位面積当たり
の抵抗(Ｒon.ｓ）は約９ｍΩ−cm2となり、前記ｎ型層
５の抵抗分約１ｍΩ−cm2を加えても総抵抗は１０ｍΩ
−cm2 である。これは従来の同耐圧のショットキーダイ
オードの場合の約５０ｍΩ−cm2 に比べて１／５に激減
できたことになる。
が６００Ｖのシリコンショットキーダイオードへ適用し
た例であるが、本実施例のドリフト層の単位面積当たり
の抵抗(Ｒon.ｓ）は約９ｍΩ−cm2となり、前記ｎ型層
５の抵抗分約１ｍΩ−cm2を加えても総抵抗は１０ｍΩ
−cm2 である。これは従来の同耐圧のショットキーダイ
オードの場合の約５０ｍΩ−cm2 に比べて１／５に激減
できたことになる。
【００１９】図３は本発明の第２の実施例を示す。図１
の平面図（ａ）内の部分Ｂに相当する部分の断面図であ
る。図中の各部に付した構成部分の番号が図２に示した
ものと同じ部分はその構造，導電型および作用が等しい
部分を指す。本実施例の先の実施例と異なるところは、
前記ｐ型の第２領域４とショットキー電極層６との間に
ＳｉＯ2 などの絶縁膜９が介在された部分とｎ型バッフ
ァー層８が介在された部分があることである。ただし、
本図は断面図なのでそれぞれのｐ型の第２領域４が隔離
された形で示されているがこれらは他の部分で連結され
ていなければならない。また、前記ｎ型層８は第１の実
施例のように半導体基体の表面に積み上げた構造でも作
用は同じである。
の平面図（ａ）内の部分Ｂに相当する部分の断面図であ
る。図中の各部に付した構成部分の番号が図２に示した
ものと同じ部分はその構造，導電型および作用が等しい
部分を指す。本実施例の先の実施例と異なるところは、
前記ｐ型の第２領域４とショットキー電極層６との間に
ＳｉＯ2 などの絶縁膜９が介在された部分とｎ型バッフ
ァー層８が介在された部分があることである。ただし、
本図は断面図なのでそれぞれのｐ型の第２領域４が隔離
された形で示されているがこれらは他の部分で連結され
ていなければならない。また、前記ｎ型層８は第１の実
施例のように半導体基体の表面に積み上げた構造でも作
用は同じである。
【００２０】図４は図３の実施例をさらに具体的な形状
で示した鳥瞰図である。図中の各部に付した構成部分の
番号が図３に示したものと同じ部分はその構造，導電型
および作用が等しい部分を指す。図では見えないが絶縁
膜９がある部分の基体内には前記ｐ型の第２領域４が具
備されている。この実施例において前記ｎ型バッファー
層８および絶縁膜９の作用を以下に説明する。両電極間
に電流が通電するオン状態にあるとき、すなわち、カソ
ード電極７に対してアノード電極６が正電位となる向き
の電圧が印加されたとき、前記ｎ型バッファー層８が配
された部分以外のｐ型の第２領域４はショットキー金属
層６との間に介在された絶縁膜９によって完全に不動態
化されている。ｎ型バッファー層８が配されたところで
は、該ｎ型バッファー層８とｐ型の第２領域４とで構成
されるｐｎ接合４８が逆バイアスされるのでここを流れ
るリーク電流は低いレベルに抑えることができる。その
結果、主電流通路となる前記ｎ型の第１領域３内へのホ
ールの注入が防止できる。一方、アノードおよびカソー
ド電極間に電流通電を阻止する向きの電圧が印加された
ときには、前記ｎ型バッファー層８とショットキー金属
層６との間のショットキー障壁が逆バイアス状態になる
が、数１０Ｖの低い電圧で降伏またはピンチオフ状態に
なって、それ以上の電圧が印加されると該第１領域３お
よび第２領域４で構成されるｐｎ接合３４を逆バイアス
するようになり、前記第１領域３および第２領域４の領
域内に一斉に空乏層が広がりはじめる。こうして電圧保
持領域は所定の電圧を阻止することになる。この実施例
の先の第１の実施例より優れた点は、前記ｐ型の第２領
域４の一部分に比較的高濃度のｎ型ドーパントをイオン
打ち込み法などの簡便な方法で前記ｎ型バッファー層８
を形成すれば良いという製作の容易性にある。
で示した鳥瞰図である。図中の各部に付した構成部分の
番号が図３に示したものと同じ部分はその構造，導電型
および作用が等しい部分を指す。図では見えないが絶縁
膜９がある部分の基体内には前記ｐ型の第２領域４が具
備されている。この実施例において前記ｎ型バッファー
層８および絶縁膜９の作用を以下に説明する。両電極間
に電流が通電するオン状態にあるとき、すなわち、カソ
ード電極７に対してアノード電極６が正電位となる向き
の電圧が印加されたとき、前記ｎ型バッファー層８が配
された部分以外のｐ型の第２領域４はショットキー金属
層６との間に介在された絶縁膜９によって完全に不動態
化されている。ｎ型バッファー層８が配されたところで
は、該ｎ型バッファー層８とｐ型の第２領域４とで構成
されるｐｎ接合４８が逆バイアスされるのでここを流れ
るリーク電流は低いレベルに抑えることができる。その
結果、主電流通路となる前記ｎ型の第１領域３内へのホ
ールの注入が防止できる。一方、アノードおよびカソー
ド電極間に電流通電を阻止する向きの電圧が印加された
ときには、前記ｎ型バッファー層８とショットキー金属
層６との間のショットキー障壁が逆バイアス状態になる
が、数１０Ｖの低い電圧で降伏またはピンチオフ状態に
なって、それ以上の電圧が印加されると該第１領域３お
よび第２領域４で構成されるｐｎ接合３４を逆バイアス
するようになり、前記第１領域３および第２領域４の領
域内に一斉に空乏層が広がりはじめる。こうして電圧保
持領域は所定の電圧を阻止することになる。この実施例
の先の第１の実施例より優れた点は、前記ｐ型の第２領
域４の一部分に比較的高濃度のｎ型ドーパントをイオン
打ち込み法などの簡便な方法で前記ｎ型バッファー層８
を形成すれば良いという製作の容易性にある。
【００２１】図５は本発明の第３の実施例を示す。図１
の平面図（ａ）内の部分Ｂに相当する部分の鳥瞰図であ
る。図中の各部に付した構成部分の番号が図４に示した
ものと同じ部分はその構造，導電型および作用が等しい
部分を指す。図４と同じく絶縁膜９がある部分の基体内
には前記ｐ型の第２領域４が具備されている。この実施
例の図３および図４で示した本発明の第２の実施例と相
違するところは、ストライプ状に配置された前記第２領
域のそれぞれにショットキー金属層６との間に絶縁膜９
が介在された部分とｎ型バッファー層８が介在された部
分が具備されていて、前記ｐ型の第２領域４が半導体基
体内において必ずしも連結されていなくても良い点であ
る。各部の動作ならびに作用は第２の実施例で述べたの
と同様である。本実施例の有利な点はドーピング濃度の
比較的高いｎ型の第１領域３とほぼ同じ濃度のｐ型の第
２領域４が交互に隣接して配列したする場合に、その配
列構造が自由に選択できる点である。
の平面図（ａ）内の部分Ｂに相当する部分の鳥瞰図であ
る。図中の各部に付した構成部分の番号が図４に示した
ものと同じ部分はその構造，導電型および作用が等しい
部分を指す。図４と同じく絶縁膜９がある部分の基体内
には前記ｐ型の第２領域４が具備されている。この実施
例の図３および図４で示した本発明の第２の実施例と相
違するところは、ストライプ状に配置された前記第２領
域のそれぞれにショットキー金属層６との間に絶縁膜９
が介在された部分とｎ型バッファー層８が介在された部
分が具備されていて、前記ｐ型の第２領域４が半導体基
体内において必ずしも連結されていなくても良い点であ
る。各部の動作ならびに作用は第２の実施例で述べたの
と同様である。本実施例の有利な点はドーピング濃度の
比較的高いｎ型の第１領域３とほぼ同じ濃度のｐ型の第
２領域４が交互に隣接して配列したする場合に、その配
列構造が自由に選択できる点である。
【００２２】図６は本発明の第４の実施例を示す。図１
の平面図（ａ）内の部分Ｂに相当する部分の断面図であ
る。図中の各部に付した構成部分の番号が図４に示した
ものと同じ部分はその構造，導電型および作用が等しい
部分を指す。本実施例の先の実施例と異なるところは、
前記ｐ型の第２領域４とショットキー電極層６との間に
５×１０14程度の比較的低いドーピング濃度，厚さ１〜
２μｍの薄いｐ型バッファー層１０が介在されているこ
とである。この場合はそれぞれの第２領域４が半導体基
体内において必ずしも連結されている必要はない。両電
極間に電流が通電するオン状態にあるとき、すなわち、
カソード電極７に対してアノード電極６が正電位となる
向きの電圧が印加されたとき、ｐ型の第２領域４はショ
ットキー金属層６との間に介在された比較的低いドーピ
ング濃度の薄いｐ型バッファー層１０によって逆バイア
スされるショットキー障壁を超えて流れるリーク電流は
極めて低いレベルに抑えることができる。その結果、主
電流通路となる前記ｎ型の第１領域３内へのホールの注
入が防止できる。
の平面図（ａ）内の部分Ｂに相当する部分の断面図であ
る。図中の各部に付した構成部分の番号が図４に示した
ものと同じ部分はその構造，導電型および作用が等しい
部分を指す。本実施例の先の実施例と異なるところは、
前記ｐ型の第２領域４とショットキー電極層６との間に
５×１０14程度の比較的低いドーピング濃度，厚さ１〜
２μｍの薄いｐ型バッファー層１０が介在されているこ
とである。この場合はそれぞれの第２領域４が半導体基
体内において必ずしも連結されている必要はない。両電
極間に電流が通電するオン状態にあるとき、すなわち、
カソード電極７に対してアノード電極６が正電位となる
向きの電圧が印加されたとき、ｐ型の第２領域４はショ
ットキー金属層６との間に介在された比較的低いドーピ
ング濃度の薄いｐ型バッファー層１０によって逆バイア
スされるショットキー障壁を超えて流れるリーク電流は
極めて低いレベルに抑えることができる。その結果、主
電流通路となる前記ｎ型の第１領域３内へのホールの注
入が防止できる。
【００２３】図９は、本発明の高耐圧ショットキーダイ
オードを使用した電力変換装置の基本回路構成を示す。
コンデンサー７０の直流電源を制御して交流負荷７５の
交流出力をコントロールするインバータ回路の１相部分
を示している。高速・低損失のパワーMOSFET７１，７２
が上下アームに使用され、これらのMOSFETのそれぞれに
本発明のショットキーダイオード７３，７４が並列に接
続されている。実際のインバータではこの１アームを２
または３相組み合わせて単相また三相インバータとして
機能する。リカバリー電流がなく、高速に動作する本発
明のショットキーダイオードを使用することによってMO
SFETの高速スイッチング性能を遺憾なく発揮できる電源
電圧２００Ｖ以上の低損失，高性能のインバータがはじ
めて実現できる。
オードを使用した電力変換装置の基本回路構成を示す。
コンデンサー７０の直流電源を制御して交流負荷７５の
交流出力をコントロールするインバータ回路の１相部分
を示している。高速・低損失のパワーMOSFET７１，７２
が上下アームに使用され、これらのMOSFETのそれぞれに
本発明のショットキーダイオード７３，７４が並列に接
続されている。実際のインバータではこの１アームを２
または３相組み合わせて単相また三相インバータとして
機能する。リカバリー電流がなく、高速に動作する本発
明のショットキーダイオードを使用することによってMO
SFETの高速スイッチング性能を遺憾なく発揮できる電源
電圧２００Ｖ以上の低損失，高性能のインバータがはじ
めて実現できる。
【００２４】図１０は、本発明の高耐圧ショットキーダ
イオードを使用した数１０乃至数１００Ｖの高い直流電
圧を出力できるスィッチング電源の基本回路の例を示
す。交流電源８０からの電流を４つのシリコンｐｎ接合
整流ダイオード７６，７７，７８，７９からなるブリッ
ジ回路で全波整流してコンデンサー７０を充電し、その
直流電圧を高速スイッチング素子MOSFET７１でチョッピ
ングし、トランス８２で所要の電圧に降圧した後、本発
明のショットキーダイオードで整流、コンデンサー６９
で平滑して所定の直流電圧を出力する。本発明の高耐
圧，低損失，高速ショットキーダイオードの使用によっ
てチョッピング周波数をMOSFETの限界まで高くできるの
で、小型・高効率の高電圧スイッチング電源が実現可能
になる。
イオードを使用した数１０乃至数１００Ｖの高い直流電
圧を出力できるスィッチング電源の基本回路の例を示
す。交流電源８０からの電流を４つのシリコンｐｎ接合
整流ダイオード７６，７７，７８，７９からなるブリッ
ジ回路で全波整流してコンデンサー７０を充電し、その
直流電圧を高速スイッチング素子MOSFET７１でチョッピ
ングし、トランス８２で所要の電圧に降圧した後、本発
明のショットキーダイオードで整流、コンデンサー６９
で平滑して所定の直流電圧を出力する。本発明の高耐
圧，低損失，高速ショットキーダイオードの使用によっ
てチョッピング周波数をMOSFETの限界まで高くできるの
で、小型・高効率の高電圧スイッチング電源が実現可能
になる。
【００２５】
【発明の効果】本発明によれば、シリコンを素材とした
高耐圧ショットキーダイオードのドリフト層の抵抗成分
を従来の１／５に低減でき、かつ、リカバリー電流の発
生を防止した高速リカバリーのショットキーダイオード
が実現できる。具体的には、定格電流（１００Ａ／cm2
の電流密度）でのオン電圧が約５.５Ｖと高かった耐電
圧６００Ｖのショットキーダイオードのオン電圧を約
１.５Ｖ にまで低減でき、従来技術ではとても実用にな
らなかった高耐圧ショットキーダイオードのオン電圧を
実用化可能のレベルまで下げることができる。
高耐圧ショットキーダイオードのドリフト層の抵抗成分
を従来の１／５に低減でき、かつ、リカバリー電流の発
生を防止した高速リカバリーのショットキーダイオード
が実現できる。具体的には、定格電流（１００Ａ／cm2
の電流密度）でのオン電圧が約５.５Ｖと高かった耐電
圧６００Ｖのショットキーダイオードのオン電圧を約
１.５Ｖ にまで低減でき、従来技術ではとても実用にな
らなかった高耐圧ショットキーダイオードのオン電圧を
実用化可能のレベルまで下げることができる。
【００２６】さらに、本発明によれば、導通損失とリカ
バリー損失がともに低損失化された高耐圧のショットキ
ーダイオードが実現できるので、これを電源電圧２００
Ｖ〜４００Ｖの高電圧の電源装置または電力変換装置に
使用することによって効率を下げることなく、高周波動
作が容易となり、小型・高機能の高電圧の電源装置また
は電力変換装置が実現できる。
バリー損失がともに低損失化された高耐圧のショットキ
ーダイオードが実現できるので、これを電源電圧２００
Ｖ〜４００Ｖの高電圧の電源装置または電力変換装置に
使用することによって効率を下げることなく、高周波動
作が容易となり、小型・高機能の高電圧の電源装置また
は電力変換装置が実現できる。
【図１】本発明の実施例のショットキーダイオードの半
導体本体の平面図および断面図である。
導体本体の平面図および断面図である。
【図２】図１の部分Ｂの鳥瞰図である。
【図３】本発明の実施例のショットキーダイオードの半
導体本体の一部分を示す断面図。
導体本体の一部分を示す断面図。
【図４】本発明の実施例のショットキーダイオードの半
導体本体の一部分を示す鳥瞰図。
導体本体の一部分を示す鳥瞰図。
【図５】本発明の実施例のショットキーダイオードの半
導体本体の一部分を示す鳥瞰図。
導体本体の一部分を示す鳥瞰図。
【図６】本発明の実施例のショットキーダイオードの半
導体本体の一部分を示す鳥瞰図。
導体本体の一部分を示す鳥瞰図。
【図７】本発明に係わる従来技術を示すショットキーダ
イオードの半導体本体の一部分の断面図。
イオードの半導体本体の一部分の断面図。
【図８】本発明に係わる従来技術を示すショットキーダ
イオードの鳥瞰図。
イオードの鳥瞰図。
【図９】本発明のショットキーダイオードを使用したイ
ンバータ装置を構成する１アームの基本構成回路。
ンバータ装置を構成する１アームの基本構成回路。
【図１０】本発明のショットキーダイオードを使用した
スイッチング電源装置の基本構成回路。
スイッチング電源装置の基本構成回路。
【符号の説明】 １…半導体基体、２…高濃度ｎ型基盤、３…比較的高濃
度のｎ型ドリフト層、４…比較的高濃度のｐ型層、５…
比較的低濃度のｎ型バッファー層、６…ショットキー金
属層（アノード電極）、７…カソード電極、８…比較的
高濃度のｎ型バッファー層、９…ＳｉＯ2 などの絶縁
膜、１０…比較的低濃度のｐ型バッファー層、１１…ｐ
型高抵抗基盤、２０…比較的高濃度のｐ型層、２５…表
面保護膜、３０…低濃度のｎ型ドリフト層、３４，４６
…ｐｎ接合、３５…ｎ−ｎ接合、３６…ｎ−ショットキ
ー障壁、４７…ｐ−ショットキー障壁、５６…ｎ−ショ
ットキー障壁、７３，７４…本発明のショットキーダイ
オード。
度のｎ型ドリフト層、４…比較的高濃度のｐ型層、５…
比較的低濃度のｎ型バッファー層、６…ショットキー金
属層（アノード電極）、７…カソード電極、８…比較的
高濃度のｎ型バッファー層、９…ＳｉＯ2 などの絶縁
膜、１０…比較的低濃度のｐ型バッファー層、１１…ｐ
型高抵抗基盤、２０…比較的高濃度のｐ型層、２５…表
面保護膜、３０…低濃度のｎ型ドリフト層、３４，４６
…ｐｎ接合、３５…ｎ−ｎ接合、３６…ｎ−ショットキ
ー障壁、４７…ｐ−ショットキー障壁、５６…ｎ−ショ
ットキー障壁、７３，７４…本発明のショットキーダイ
オード。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 白石 正樹 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 Ｆターム(参考） 4M104 AA01 CC03 DD28 FF06 FF34 FF35 GG03 HH20
Claims (8)
- 【請求項１】一対の主表面を有する半導体基体、該半導
体基体は第１導電型の低抵抗基板および該基板と電気的
に接続され前記主表面にほぼ垂直な方向に長く延びる第
１導電型の第１ドリフト領域と該第１ドリフト領域に隣
接する第２導電型の第２ドリフト領域がそれぞれ複数個
交互に並行配列されたドリフト領域を有し、該半導体基
体の一方の主表面にはショットキー金属層を含む第１電
極、他方の主表面には前記低抵抗基板に低抵抗にオーミ
ック接続される第２電極が具備され、前記第１と第２電
極間に電流通電を阻止する向きの電圧が印加されたとき
には前記第１ドリフト領域と前記第２ドリフト領域に正
および負の空間電荷領域が交互に並ぶ形となり、該空間
電荷領域で電極間に印加された電圧の半分以上を支える
ショットキーダイオードにおいて、前記ショットキー金
属層と前記第１ならびに第２ドリフト領域とが隣接する
部分に第１導電型のバッファー領域を介在したことを特
徴とするショットキーダイオード。 - 【請求項２】請求項１において、前記第１導電型のバッ
ファー領域のドーピング濃度が前記第１ドリフト領域と
同等もしくは、それより小さい値であることを特徴とす
るショットキーダイオード。 - 【請求項３】請求項１において、前記第１導電型のバッ
ファー領域の厚さが前記第１ドリフト領域と同等もしく
は、それよりさい値であることを特徴とするショットキ
ーダイオード。 - 【請求項４】一対の主表面を有する半導体基体、該半導
体基体は第１導電型の低抵抗基板および該基板と電気的
に接続され前記主表面にほぼ垂直な方向に長く延びる第
１導電型の第１ドリフト領域と該第１ドリフト領域に隣
接する第２導電型の第２ドリフト領域がそれぞれ複数個
交互に並行配列されたドリフト領域を有し、該半導体基
体の一方の主表面にはショットキー金属層を含む第１電
極、他方の主表面には前記低抵抗基板に低抵抗にオーミ
ック接続される第２電極が具備され、前記第１と第２電
極間に電流通電を阻止する向きの電圧が印加されたとき
には前記第１ドリフト領域と前記第２ドリフト領域に正
および負の空間電荷領域が交互に並ぶ形となり、該空間
電荷領域で電極間に印加された電圧の半分以上を支える
ショットキーダイオードにおいて、前記ショットキー金
属層と第２ドリフト領域とが対面する一部分に該ショッ
トキー金属層ならびに第２ドリフト領域とに接する第１
導電型のバッファー領域が部分的に具備され、それ以外
の前記対面する部分にはショットキー金属層と第２ドリ
フト領域との間に絶縁膜が介在されたことを特徴とする
ショットキーダイオード。 - 【請求項５】請求項４において、複数個の前記第２導電
型の第２ドリフト領域が前記半導体基体内において電気
的に連結されたことを特徴とするショットキーダイオー
ド。 - 【請求項６】請求項４において、前記第２導電型の第２
ドリフト領域が前記半導体基体内において前記第１導電
型の第１ドリフト領域によって複数個に分割されたこと
を特徴とするショットキーダイオード。 - 【請求項７】一対の主表面を有する半導体基体、該半導
体基体は第１導電型の低抵抗基板および該基板と電気的
に接続され前記主表面にほぼ垂直な方向に長く延びる第
１導電型の第１ドリフト領域と該第１ドリフト領域に隣
接する第２導電型の第２ドリフト領域がそれぞれ複数個
交互に並行配列されたドリフト領域を有し、該半導体基
体の一方の主表面にはショットキー金属層を含む第１電
極、他方の主表面には前記低抵抗基板に低抵抗にオーミ
ック接続される第２電極が具備され、前記第１と第２電
極間に電流通電を阻止する向きの電圧が印加されたとき
には前記第１ドリフト領域と前記第２ドリフト領域に正
および負の空間電荷領域が交互に並ぶ形となり、該空間
電荷領域で電極間に印加された電圧の半分以上を支える
ショットキーダイオードにおいて、前記ショットキー金
属層と第２ドリフト領域とが対面する部分に該ショット
キー金属層ならびに第２ドリフト領域とに接する第２導
電型のバッファー領域が介在され、該バッファー領域の
ドーピング濃度が前記第２ドリフト領域より低い値であ
ることを特徴とするショットキーダイオード。 - 【請求項８】請求項１乃至８の一つに記載のショットキ
ーダイオードを使用した電源電圧の実効値が１００Ｖ以
上の電力変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15748899A JP3686285B2 (ja) | 1999-06-04 | 1999-06-04 | ショットキーダイオードおよびそれを用いた電力変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15748899A JP3686285B2 (ja) | 1999-06-04 | 1999-06-04 | ショットキーダイオードおよびそれを用いた電力変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000349304A true JP2000349304A (ja) | 2000-12-15 |
| JP3686285B2 JP3686285B2 (ja) | 2005-08-24 |
Family
ID=15650790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15748899A Expired - Fee Related JP3686285B2 (ja) | 1999-06-04 | 1999-06-04 | ショットキーダイオードおよびそれを用いた電力変換装置 |
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| Country | Link |
|---|---|
| JP (1) | JP3686285B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003101037A (ja) * | 2001-09-27 | 2003-04-04 | Fuji Electric Co Ltd | 半導体素子 |
| DE102008014894A1 (de) | 2007-04-03 | 2008-10-09 | Denso Corp., Kariya-shi | Halbleitervorrichtung mit Schottky-Sperrdiode und Verfahren zu deren Herstellung |
| JP2008541459A (ja) * | 2005-05-11 | 2008-11-20 | クリー インコーポレイテッド | 少数キャリアの注入が抑制される炭化シリコン接合障壁ショットキーダイオード |
| JP2011142339A (ja) * | 2011-03-17 | 2011-07-21 | Fuji Electric Co Ltd | 半導体素子 |
| US9728654B2 (en) | 2013-06-05 | 2017-08-08 | Rohm Co., Ltd. | Semiconductor device and method of manufacturing same |
| CN108470732A (zh) * | 2017-02-23 | 2018-08-31 | 丰田自动车株式会社 | 半导体装置 |
-
1999
- 1999-06-04 JP JP15748899A patent/JP3686285B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003101037A (ja) * | 2001-09-27 | 2003-04-04 | Fuji Electric Co Ltd | 半導体素子 |
| JP2008541459A (ja) * | 2005-05-11 | 2008-11-20 | クリー インコーポレイテッド | 少数キャリアの注入が抑制される炭化シリコン接合障壁ショットキーダイオード |
| JP2012070012A (ja) * | 2005-05-11 | 2012-04-05 | Cree Inc | 少数キャリアの注入が抑制される炭化シリコン接合障壁ショットキーダイオード |
| US8901699B2 (en) | 2005-05-11 | 2014-12-02 | Cree, Inc. | Silicon carbide junction barrier Schottky diodes with suppressed minority carrier injection |
| DE102008014894A1 (de) | 2007-04-03 | 2008-10-09 | Denso Corp., Kariya-shi | Halbleitervorrichtung mit Schottky-Sperrdiode und Verfahren zu deren Herstellung |
| US7968953B2 (en) | 2007-04-03 | 2011-06-28 | Denso Corporation | Semiconductor device including schottky barrier diode and method of manufacturing the same |
| JP2011142339A (ja) * | 2011-03-17 | 2011-07-21 | Fuji Electric Co Ltd | 半導体素子 |
| US9728654B2 (en) | 2013-06-05 | 2017-08-08 | Rohm Co., Ltd. | Semiconductor device and method of manufacturing same |
| CN108470732A (zh) * | 2017-02-23 | 2018-08-31 | 丰田自动车株式会社 | 半导体装置 |
| CN108470732B (zh) * | 2017-02-23 | 2022-08-16 | 株式会社电装 | 半导体装置 |
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|---|---|
| JP3686285B2 (ja) | 2005-08-24 |
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