JP2013503479A - 誘電体チャネル空乏層を有するトランジスタ及び関連する製造方法 - Google Patents
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Abstract
【選択図】図1
Description
(関連出願の相互参照)
本出願は、引用によりその全体が本明細書に組み入れられる、2009年8月27日出願の米国特許仮出願第61/237,401号に基づく利益及び優先権を主張するものである。
(政府の権益の生命)
本発明は、陸軍省の支援により契約番号W911NF−04−2−0022号の下で為されたものである。米国政府は本発明における一定の権利を有する。
N_チャネル × n_チャネル≦Ng (式1)
により定義されるように、チャネル領域116のドーピング濃度と厚さの積は、誘電体チャネル空乏層120により与えられる負の固定電荷の量と等しいか又はそれより少なくなるべきである。
110、1410:半導体層
112、1412:ソース領域
114、1414:ドレイン領域
116:チャネル領域
116’:空乏領域
116’’、116’’’:空乏化されていない電荷キャリア領域
120、1420:誘電体チャネル空乏層
130、1430:ゲートコンタクト
132、1432:ソースコンタクト
134、1434:ドレインコンタクト
136、1436:本体コンタクト
140a−b、1440a−b:分離領域
210:介在絶縁層
900、910、920:線分
1010:n型層
1012:マスクパターン
1014:絶縁層
1016:誘電体層
Claims (23)
- 第1の導電型の離間配置されたソース領域とドレイン領域とを内部に有する半導体層と、
前記半導体層内の前記ソース領域と前記ドレイン領域との間に延びる前記第1の導電型のチャネル領域と、
前記チャネル領域上のゲートコンタクトと、
前記ゲートコンタクトと前記チャネル領域との間にあり、前記第1の導電型の電荷キャリアと同じ極性を有する正味電荷をもたらす誘電体チャネル空乏層と、
を含むことを特徴とする、金属−絶縁体−半導体電界効果トランジスタ(MISFET)。 - 前記誘電体チャネル空乏層は、前記ゲートコンタクトと前記ソース領域との間の電圧電位がゼロであるとき、前記チャネル領域の隣接部分から前記第1の導電型の電荷キャリアを空乏化させる材料を含むことを特徴とする、請求項1に記載のMISFET。
- 前記半導体層は炭化シリコンSiCを含み、
前記チャネル領域はn型領域であり、前記ソース及びドレイン領域はn+領域であり、
前記誘電体チャネル空乏層はAl2O3を含む、
ことを特徴とする、請求項1に記載のMISFET。 - 前記半導体層は炭化シリコンSiCを含み、
前記チャネル領域はn型領域であり、前記ソース及びドレイン領域はn+領域であり、
前記誘電体チャネル空乏層はHfO2を含む、
ことを特徴とする、請求項1に記載のMISFET。 - 前記誘電体チャネル空乏層の材料及び厚さは、前記チャネル領域内の前記第1の導電型の電荷キャリアにより生成される正味電荷と少なくとも同じ大きさの単位面積当たりの正味電荷を生成するように構成されることを特徴とする、請求項1に記載のMISFET。
- 前記誘電体チャネル空乏層によりもたらされる前記正味電荷は、前記チャネル領域内の第1の導電型ドーパントの濃度と前記チャネル領域の厚さの積と少なくとも同じ大きさであることを特徴とする、請求項5に記載のMISFET。
- 前記チャネル領域は、約1×1016cm-3から約1×1018cm-3までのn型ドーパント濃度と、約0.1μmから約0.5×10-5μmまでの厚さとを有することを特徴とする、請求項1に記載のMISFET。
- 前記誘電体チャネル空乏層の材料と厚さの組み合わせは、約−1×1011cm-2から約−5×1013cm-2までの電荷密度を生成することを特徴とする、請求項7に記載のMISFET。
- 前記ソース領域及び前記ドレイン領域の各々は、約1×1019cm-3から約1×1021cm-3までのn型ドーパント濃度を有することを特徴とする、請求項7に記載のMISFET。
- 前記誘電体チャネル空乏層と前記チャネル領域との間の介在絶縁層をさらに含むことを特徴とする、請求項1に記載のMISFET。
- 前記介在絶縁層は、100Å未満の厚さを有するSiO2及び/又はSiONの層を含むことを特徴とする、請求項10に記載のMISFET。
- 炭化シリコンSiC層内の離間配置されたn+ソース領域及びn+ドレイン領域と、
前記ソース領域と前記ドレイン領域との間に延びるn型チャネル領域と、
前記チャネル領域上のゲートコンタクトと、
前記ゲートコンタクトと前記チャネル領域との間にあり、前記ゲートコンタクトと前記ソース領域との間の電圧電位がゼロであるときに、前記チャネル領域の少なくとも隣接部分からn型電荷キャリアを空乏化させる正味負電荷をもたらすAl2O3層と、
を含むことを特徴とする金属−絶縁体−半導体電界効果トランジスタ(MISFET)。 - 前記チャネル領域は、約1×1016cm-3から約1×1018cm-3までのn型ドーパント濃度と、約0.1μmから約0.5×10-5μmまでの厚さとを有することを特徴とする、請求項12に記載のMISFET。
- 前記ソース領域及び前記ドレイン領域の各々は、約1×1019cm-3から約1×1021cm-3までのn型ドーパント濃度を有することを特徴とする、請求項13に記載のMISFET。
- 前記Al2O3層と前記チャネル領域との間に100Å未満の厚さを有するSiO2及び/又はSiONの層をさらに含むことを特徴とする、請求項12に記載のMISFET。
- 金属−絶縁体−半導体電界効果トランジスタ(MISFET)を製造する方法であって、
半導体層内に第1の導電型の離間配置されたソース領域とドレイン領域とを準備するステップと、
前記半導体層内の前記離間配置されたソース領域とドレイン領域との間に延びる、前記第1の導電型の不純物原子を有するチャネル領域を準備するステップと、
前記チャネル領域上に誘電体チャネル空乏層を形成するステップと、
前記チャネル領域の上方の、前記第1の導電型の電荷キャリアと同じ極性を有する正味電荷をもたらす前記誘電体チャネル空乏層上に、ゲートコンタクトを形成するステップと、
を含むことを特徴とする方法。 - 前記チャネル領域は、約1×1016cm-3から約1×1018cm-3までの濃度、及び、約0.1μmから約0.5×10-5μmまでの厚さでn型ドーパントを注入することにより、前記半導体層内に形成されることを特徴とする、請求項16に記載の方法。
- 前記チャネル領域上に前記誘電体チャネル空乏層を形成する前に、約1300℃から約2000℃までの温度で、前記チャネル領域を形成するように注入された前記第1の導電型の不純物原子をアニールするステップをさらに含むことを特徴とする、請求項16に記載の方法。
- 前記ソース領域及び前記ドレイン領域は炭化シリコンSiC層内のn+領域であり、
前記チャネル領域はn型領域として形成され、
前記誘電体チャネル空乏層を形成するステップは、前記SiC層の前記チャネル領域上にAl2O3を堆積させるステップを含む、
ことを特徴とする、請求項16に記載の方法。 - 前記誘電体チャネル空乏層を形成する前に、前記チャネル領域上に100Å未満の厚さを有するSiO2及び/又はSiONの層を形成するステップをさらに含み、前記SiO2及び/又はSiONの層は、前記誘電体チャネル空乏層と前記チャネル領域との間にあることを特徴とする、請求項16に記載の方法。
- 第1の導電型の離間配置されたソース領域とドレイン領域とを内部に有する炭化シリコンSiC層と、
前記ソース領域と前記ドレイン領域との間の前記SiC層のチャネル領域上のゲートコンタクトと、
前記第1の導電型の電荷キャリアと同じ極性の正味電荷を有する、前記ゲートコンタクトと前記SiC層との間の空乏層と、
を含むことを特徴とする金属−絶縁体−半導体電界効果トランジスタ(MISFET)。 - 前記空乏層は、前記ゲートコンタクトと前記ソース領域との間の電圧電位がゼロであるときに、前記チャネル領域の隣接部分から前記第1の導電型の電荷キャリアを空乏化させる固定電荷を有する材料を含むことを特徴とする、請求項21に記載のMISFET。
- 前記空乏層の材料及び厚さは、前記ゲートコンタクトと前記ソース領域との間の電圧電位がゼロであるときに、前記チャネル領域内の前記第1の導電型の電荷キャリアにより生成される正味電荷と少なくとも同じ大きさの単位面積当たりの正味電荷を生成するように構成されることを特徴とする、請求項22に記載のMISFET。
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