JP6373822B2 - シールドゲートを有する炭化珪素装置を形成する方法 - Google Patents

シールドゲートを有する炭化珪素装置を形成する方法 Download PDF

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Description

本出願は一般的には、炭化珪素基板内の装置の形成に関し、より具体的には電気的シールドゲート構造を有する炭化珪素ベースのスイッチング装置を形成する技術に関する。
半導体トランジスタ、特に金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）および絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などの電界効果制御スイッチング装置は、電源、電力変換器、電気自動車および空気調節器など多種多様の用途において使用されてきた。これらの用途の多くは、トランジスタがかなりの電流および／または電圧に対処することができることを要する高電力用途である。
最大数百ボルトの電圧遮断能力と１アンペアより高い定格電流とを有し得る電力用トランジスタは垂直型ＭＯＳトレンチトランジスタとして実現され得る。垂直型トランジスタでは、ゲート電極は半導体ボディの垂直方向に延びるトレンチ内に配置され得る。ゲート電極は、トランジスタのソース、ボディおよびドリフト領域から誘電体的に絶縁され、半導体ボディの横方向のボディ領域に隣接する。ドレイン領域はドリフト領域に隣接し得、ソース電極はソース領域に接続され得る。
炭化珪素（ＳｉＣ）は、電力用トランジスタの基板材料としていくつかの好ましい特性を提供する。ＳｉＣの特定の性質は、シリコンなどの他の基板材料を使用する半導体装置と比較して所与のオン抵抗においてより高い電圧遮断能力を有する電力用トランジスタを実現するために利用され得る。例えば、ＳｉＣは従来のシリコンより高い２×１０６ボルト／センチメートル（Ｖ／ｃｍ）の臨界電界（すなわち、アバランシェ降伏が発生する電界）を提供する。したがって、同等に構成されたＳｉＣベースのトランジスタは、従来のシリコンベースのトランジスタより高い閾値のアバランシェ降伏を有する。
ＳｉＣは降伏電圧に関し好ましい特性を提供するが、いくつかの挑戦的設計課題も提示する。例えば、ＳｉＣベースの装置では、ＳｉＣとゲート誘電体（例えば、ＳｉＯ２）との界面は熱酸化されやすく、ＳｉＣの欠陥を生じる。これらの欠陥の１つの結果は電子移動度の低下とオン抵抗の増加である。さらに、トレンチエッチング技術の困難性のために、ＳｉＣベースの装置内のゲートトレンチの角は一様でない。したがって、ゲートトレンチの角において均一厚さのゲート誘電体を設けるのは困難である。これにより、ゲートトレンチの角における電界を増加させ、装置をより故障しやすくする。ゲート誘電体内の電界は、ＳｉＣ内の電界が臨界電界に近づけば、２．５倍増加し得る。したがって、ＳｉＣの有利なアバランシェ降伏特性を十分に活用するためには、ゲート誘電体をＳｉＣ材料により許容される大きな電圧からシールドするために適切な措置が取られなければならない。
ＳｉＣ技術においてチャンネル領域およびシールドゲート構造内に最少欠陥を有する電力用トランジスタを最少費用で提供する必要がある。
半導体装置を形成する方法が開示される。一実施形態によると、本方法は、基板の主面の下に互いに横方向に離間された複数の第１のドープ領域と、主面から第１のドープ領域の上に存在する第３のドープ領域へ延びる第２のドープ領域と、主面から第１のドープ領域へ延びる基板内の複数の第４のドープ領域とを有する炭化珪素半導体基板を形成する工程を含む。第２の領域は第１の導電型を有し、第１のドープ領域、第３のドープ領域および第４のドープ領域は第２の導電型を有する。基板は、第２、第３および第４のドープ領域内のドーパント原子を活性化するようにアニールされる基板である。第２および第３のドープ領域を貫通するゲートトレンチであって第１のドープ領域のうちの１つの領域の一部の上に配置された下部を有するゲートトレンチが形成される。高温工程が、ゲートトレンチの側壁に沿って炭化珪素原子を再整列させるとともにゲートトレンチの下部と側壁間に丸い角を形成するように非酸化物および非窒化物形成雰囲気内で基板に適用される。高温工程中にゲートトレンチの側壁に沿って形成された表面層は基板から除去される。
主面を有する第１の導電型炭化珪素半導体基板から半導体装置を形成する方法が開示される。一実施形態によると、本方法は、主面の下に互いに横方向に離間された複数の第２の導電型埋め込み領域を形成する工程を含む。第１の導電型ソース領域と第２の導電型ボディ領域が基板内に形成される。主面から第２の導電型埋め込み領域へ延びる第２の導電型コンタクト領域が基板内に形成される。基板は、ソース、ボディおよびコンタクト領域内のドーパント原子を活性化するようにアニールされる。ソースおよびボディ領域を貫通するゲートトレンチであって埋め込み領域の一部の上に配置された下部を有するゲートトレンチが形成される。高温工程が、ゲートトレンチの側壁に沿って炭化珪素原子を再整列させるとともにゲートトレンチの下部と側壁間に丸い角を形成するように非酸化物および非窒化物形成雰囲気内で基板に適用される。高温工程中にゲートトレンチの側壁に沿って形成された表面層が基板から除去される。
添付図面の要素は必ずしも互いに対しスケーリングされていない。同様な参照符号は対応する同様な部分を示す。様々な図示の実施形態の特徴は互いに排除しない限り組み合せられ得る。実施形態は添付図面に描写され、以下の明細書において詳述される。
一実施形態による、シールドゲート電極を有する垂直型電力用トランジスタの断面図を示す。 一実施形態による、炭化珪素基板上に酸化物層を形成する処理工程を示す。 一実施形態による、図２の酸化物層をマスクする処理工程を示す。 一実施形態による、酸化物層をエッチングする処理工程を示す。 一実施形態による、注入マスクとして酸化物層を使用することにより基板内に埋め込みドープ領域を形成する処理工程を示す。 一実施形態による、装置領域と埋め込みドープ領域への電気的接続とを形成するために基板に適用される別の処理工程を示す。 一実施形態による、図６の基板の上に酸化物層を形成する処理工程を示す。 一実施形態による、図７の酸化物層をマスクする処理工程を示す。 一実施形態による、図８の酸化物層をエッチングする処理工程を示す。 一実施形態による、ゲートトレンチを形成するためにエッチマスクとして図９の酸化物層を使用することにより基板をエッチングする処理工程を示す。 一実施形態による、基板から酸化物層を除去する処理工程を示す。 一実施形態による、ゲートトレンチ内に丸い角を形成するように非酸化物および非窒化物形成雰囲気内で高温工程を適用する処理工程を示す。 一実施形態による、ゲートトレンチの別の構成を示す。 一実施形態による、ゲートトレンチ内に犠牲酸化物を形成する処理工程を示す。 一実施形態による、犠牲酸化物の一部を選択的除去するために基板をマスクする処理工程を示す。 一実施形態による、犠牲酸化物の一部の除去後の基板を示す。 一実施形態による、ゲートトレンチ内の誘電材料全体の厚さが側壁に沿った厚さよりゲートトレンチの下部においてより大きくなるように、ゲートトレンチ内にゲート誘電体を形成するように基板に適用される別の処理工程を示す。
本明細書において開示される実施形態は、炭化珪素半導体基板１０２から半導体装置を形成する方法を提供する。本明細書で説明する方法に従って形成され得る例示的半導体装置１００を図１に描写する。装置１００は、基板１０２の主面１０５の下に互いに横方向に離間された複数の第１のドープ領域１０４を含む。第２のドープ領域１０６は、主面１０５から第１のドープ領域１０４の上に存在する第３のドープ領域１０８へ延びる。第２のドープ領域１０６は第１の導電型（例えば、ｎ型）を有する。第１および第３のドープ領域１０４、１０８は第２の導電型（例えば、ｐ型）を有する。装置１００はさらに、第２および第３のドープ領域１０６、１０８を貫通するゲートトレンチ１１０であって第１のドープ領域１０４のうちの１つの領域の一部の上に配置される下部１１２を有するゲートトレンチ１１０を含む。導電性ゲート電極１１４はゲートトレンチ１１０内に配置され、ゲート誘電体１１６により基板１０２から誘電的に絶縁される。複数の第４のドープ領域１２２が主面１０５から第１のドープ領域１０４へ延びる。第４のドープ領域１２２は第２の導電型を有し、第４のドープ領域１２２が導電性となるように他の領域に比べて高い濃度に（例えば、Ｐ＋＋）ドープされ得る。
一実施形態によると、図１の装置１００はｎチャネル（ディプレッションモード）ＭＯＳＦＥＴであり、第２のドープ領域１０６はｎ形ソース領域であり、第３のドープ領域１０８はｐ型ボディ（チャネル）領域である。基板１０２は、ボディ領域１０４の下に存在するとともに第１のドープ領域１０４に隣接する基板の一部１１８が装置１００のｎ型ドリフト領域を形成するようにｎ型ドーパントで実質的にドープされる。ドリフト領域１１８は、より高い濃度にドープされたｎ形ドレイン領域１２０へ結合される（直接または間接的にのいずれかで）。ソース領域１０６とドレイン領域１２０は、外部電極（図示せず）によりソースとドレイン電位へそれぞれ結合され得る。第４のドープ領域１２２はｐ型導電性コンタクト領域として構成される。コンタクト領域１２２は第１のドープ領域１０４とのオーミック接続を形成し、したがって第１のドープ領域１０４が外部電位（例えば、ソース電位）へ接続され得るようにする。
ゲート電極１１４は、一般的に知られたやり方でボディ領域１０８内に導電性チャネルを設けるまたはボディ領域１０８内の導電性チャネルを除去するように構成される。ソース電位に対するゲート電極１１４のバイアスが装置１００のオン／ＯＦＦ制御を可能にする。第１のドープ領域１０４は、装置１００の動作中に基板１０２中に成長する電界からゲート誘電体１１６をシールドするｐ型埋め込み領域として構成される。装置がオフ状態であり、大きな逆電圧がソースおよびドレイン端子へ印加される場合、大きな逆電圧はドリフト領域１１８全体にわたって分散される。ｐ型埋め込み領域１０４は周囲ｎ型材料を有する空間電荷領域（すなわち空乏領域）を提供する。この空間電荷領域は、ゲート誘電体１１６をドリフト領域１１８内の大きな電界からシールドする防護壁を提供する。したがって、描写されたやり方でｐ型埋め込み領域１０４を設けることにより、ＳｉＣ材料の有利な降伏特性が利用され得、ゲート誘電体１１６の遮断能力は装置１００の逆方向遮断能力全体の制限因子とならない。換言すれば、ｐ型埋め込み領域１０４は装置１００の降伏特性を改善する。
本明細書で説明する方法によると、ゲートトレンチ１１０は、装置１００のチャネルに隣接する第１の側壁１２４が（１１−２０）結晶面など基板１０２の結晶面と整列するように形成され得る。ＳｉＣ材料中で、（１１−２０）結晶面は他の結晶面と比較して高い電子移動度を提供する。したがって、キャリヤが（１１−２０）結晶面に沿って走行するようにチャネルが構成されれば装置１００の性能は改善され得る。
有利には、本明細書で説明する方法は、第１の側壁１２４が（１１−２０）結晶面など所望結晶面に密接にまたは正確に整合するようにゲートトレンチ１１０を形成するために２工程処理を利用する。第１の工程では、ゲートトレンチ１１０は、第１の側壁１２４が主面１０５に対して約８６度の角度となり（１１−２０）結晶面とほぼ一致するようにマスクエッチング技術により形成される。第２の工程では、基板１０２は、第１の側壁１２４において炭化珪素原子を再整列させるように水素（Ｈ２）またはアルゴン（Ａｒ）などの非酸化物および非窒化物形成雰囲気内の高温（例えば、摂氏１５００度）下に置かれる。これにより、（１１−２０）結晶面に第１の側壁１２４をより密接に整合させる。しかし、この高温工程は第１の側壁１２４の近傍のＳｉＣ材料を変化させる。炭化珪素原子の再配置はゲートトレンチの表面層内のドーパント原子の再配置を招く。表面層は例えば２０〜４０ｎｍの厚さであるＳｉＣ材料の層であり、第１の側壁１２４を含むゲートトレンチ１１０の表面まで延びる。高温工程は、この表面層を完全に非ドープ状態にする、またはこの表面層が少なくとも非一様かつ予測不能ドーピング濃度を有するようにさせる。表面層は装置１００のチャンネル領域を包含するので、漏れ電流増加と不正確な閾値電圧制御などの望ましくない装置特徴が、高温工程に伴うドーパント原子の再配置から生じ得る。
有利には、本明細書で説明する方法は、第１の側壁１２４に炭化珪素原子を再整列させる高温処理工程中に形成される表面層を除去する処理工程を含む。一実施形態によると、表面層は、犠牲酸化物層１２６を形成するように基板１０２を酸化しその後ゲートトレンチ１１０の少なくとも一部から犠牲酸化物層１２６を除去する一連の工程により除去される。代替的に、湿式化学エッチングなどの技術が表面層を除去するために利用され得る。表面層を除去した結果、ゲートトレンチ１１０の第１の側壁１２４は漏れ電流増加と不正確な閾値電圧制御という欠点無しに（１１−２０）結晶面に密接にまたは正確に一致するように形成され得る。
高温工程と高温工程中に形成された表面層の後の除去工程との別の利点は、装置１００が急性故障（例えば、漏れ電流からの）および長期故障（例えば、誘電降伏からの）の影響を受けにくいので装置１００の頑強性が改善されるということである。これは、ゲートトレンチ１１０はゲート誘電体１１６が比較的均一な厚さを有するように滑らかな表面と丸い遷移部とで形成されるということとゲート誘電体１１６とＳｉＣ材料との界面は実質的に欠陥を含まないということとに少なくとも部分的に起因する。
有利な実施形態によると、ゲートトレンチ１１０は、埋め込み領域１０４が形成され、ソース、ボディおよびコンタクト領域１０６、１０８、１２２が形成された後に形成される。これらの領域を形成する工程は、ソース、ボディおよびコンタクト領域１０６、１０８、１２２内のドーパント原子を活性化するアニール処理を必要とし得る。このようなアニール処理は、基板が摂氏１７００〜１８００度の温度に晒されることを必要とし得る。このアニール処理後にゲートトレンチ１１０を形成することにより、ゲートトレンチ１１０の幾何学形状（特に特定結晶面と側壁との整列状態）はドーパント原子を活性化するために必要とされる高温により影響されない。
図２〜図１７は、図１の半導体装置１００を形成するために使用され得る選択された方法工程を描写する。
図２を参照すると、炭化珪素（ＳｉＣ）半導体基板１０２が設けられる。半導体基板１０２はエピタキシャル成長工程により形成され得る。一実施形態によると、半導体基板１０２は、基板１０２が固有の第１の導電型多数キャリヤ濃度を有するようにエピタキシャル成長工程中に第１の導電型ドーパント（例えば、ｎ型ドーパント）でドープされる。
第１の誘電体層１２８が基板１０２の主面１０５に沿って形成される。第１の誘電体層１２８はＳｉＯ２などの酸化物であり得る。一実施形態によると、第１の誘電体層１２８は主面１０５上にＳｉＯ２を蒸着することにより形成される。第１の誘電体層１２８は２〜４μｍ（例えば、３μｍ）の厚さを有し得る。
図３を参照すると、第１のマスク１３０が第１の誘電体層１２８上に形成される。第１のマスク１３０は一般的に知られた技術に基づき形成されるフォトレジストマスクであり得る。第１のマスク１３０は、第１の誘電体層１２８の一部が第１のマスク１３０内の開口１３２により露出され第１の誘電体層１２８の他の部分が第１のマスク１３０により覆われるようにパターン化される。
図４を参照すると、第１の誘電体層１２８のマスクされない部分が除去される。これは湿式または乾式エッチング技術を使用することにより行われ得る。このエッチングは、基板１０２の主面１０５が第１の誘電体層１２８内の開口１３４により露出されるように行われる。
図５を参照すると、複数の第１のドープ領域１０４が基板１０２内に形成される。第１のドープ領域１０４は互いに横方向に離間されて基板１０２の主面１０５の下に配置される。第１のドープ領域１０４は基板１０２中へドーパント原子を注入することにより形成される。ドーパント原子は、基板１０２の導電型（すなわち、第１の導電型）と反対の第２の導電型を有する。第１の誘電体層１２８は、第１の誘電体層１２８により覆われる基板１０２の一部へドーパント原子が侵入することを禁じる。すなわち、第１の誘電体層１２８は注入マスクとして使用され、第１の誘電体層１２８内の開口１３４は第１のドープ領域１０４の幾何学形状を画定する。一実施形態によると、第１のドープ領域１０４は、主面１０５からの距離の増加とともに増加するドーパント濃度でドープされる。すなわち、第１のドープ領域１０４のドーピング濃度は、第１のドープ領域１０４の上部よりも第１のドープ領域１０４の下部ではるかに高い。このプロファイルは、第１のドープ領域１０４内のドーパントが、第１のドープ領域１０４の真上に形成され同じ導電型を有するボディ領域１０８に影響を与えるのを防止する。
図６を参照すると、第１の誘電体層１２８は除去され、別の処理工程が基板１０２に適用された。これらの別の処理工程は、基板１０２内に第２および第３のドープ領域１０６、１０８を形成する工程と複数の第４のドープ領域１２２を形成する工程とを含む。第２、第３および第４のドープ領域１０６、１０８、１２２のそれぞれはイオン注入により形成され得る。第４のドープ領域１２２のドーピング濃度は、これらの領域１２２が導電性となり第１のドープ領域１０４とのオーム接続を形成するように選択され得る。例えば、第４のドープ領域１２２はＰ＋＋領域であり得る。第１および第２の導電型ドーパント原子がこれらの領域を形成するために基板１０２中に注入された後、基板１０２は例えばドーパント原子を活性化するために摂氏１７００〜１８００度でアニールされ得る。
図７を参照すると、第２の誘電体層１３６が基板１０２の主面１０５に沿って形成される。一実施形態によると、第２の誘電体層１３６は主面１０５上にＳｉＯ２を蒸着することにより形成される。第２の誘電体層１３６の厚さは、ゲートトレンチ１１０の要求深さが達成されるように選択され得る。例えば、誘電体層１３６は、１．０μｍの深さであるゲートトレンチ１００を設けるために少なくとも１．５μｍの厚さで形成され得る。これは、基板１０２が誘電体層１３６に対し選択的にエッチングされない場合に誘電体層１３６のバッファ厚さを提供する。
図８を参照すると、第２のマスク１３８が第２の誘電体層１３６上に形成される。第２のマスク１３８は一般的に知られた技術に基づき形成されるフォトレジストマスクであり得る。第２のマスク１３８は、第２の誘電体層１３６の一部が第２のマスク１３８内の開口１４０により露出され、第２の誘電体層１３６の他の部分が第２のマスク１３８により覆われるようにパターン化される。
図９を参照すると、第２の誘電体層１３６のマスクされない部分が除去される。これは湿式または乾式エッチング技術を使用することにより行われ得る。このエッチングは、基板１０２の主面１０５が第２の誘電体層１３６内の開口１４２により露出されるように行われる。一実施形態によると、エッチング工程は異方性エッチング処理であり、第２の誘電体層１３６の側壁は主面１０５とほぼ直交する。これにより、第２のマスク１３８のパターン化と開口１４２により露出された基板１０２の一部の幾何学形状との密接な相関を可能にする。
図１０を参照すると、第２のマスク１３８は除去され、基板１０２の露出部分は基板１０２内にゲートトレンチ１１０を形成するためにエッチング除去される。すなわち、第２の誘電体層１３６はゲートトレンチ１１０の形成のためのエッチマスクとして使用される。ゲートトレンチ１１０は、第２および第３のドープ領域１０６、１０８を含む基板１０２の一部をエッチング除去することにより形成される。加えて、第１のドープ領域１０４のうちの１つの領域の上側部分はゲートトレンチ１１０のエッチング中に除去され得る。一実施形態によると、ゲートトレンチ１１０は異方性ドライエッチング技術により形成される。
ゲートトレンチ１１０は、第２および第３のドープ領域１０６、１０８を貫通する第１および第２の側壁１２４、１４４と、第１のドープ領域１０４のうちの１つの領域の一部の上に配置される下部１１２とを含む。第１の側壁１２４は、第１のドープ領域１０４のうちの隣接領域同士間に存在する基板１０２の側部内の第２および第３のドープ領域１０６、１０８を貫通し、第１のドープ領域１０４のうちの隣接領域同士間に存在する第１の下側角１４８に達する。第２の側壁１４４は、第１のドープ領域１０４のうちの１つの領域と重なる基板１０２の側部内の第２および第３のドープ領域１０６、１０８を貫通し、第１のドープ領域１０４のうちの隣接領域同士間に存在する第２の下側角１５０に達する。換言すれば、ゲートトレンチ１１０は、下部１１２がｎ型ドリフト領域１１８とｐ型埋め込み領域１０４の一部とを貫通するように形成され得る。下部１１２はまた、コンタクト領域１２２を貫通し得る。代替的に、コンタクト領域１２２は、ゲートトレンチ１１０と交差しない基板１０２の側部内の第１のドープ領域１０４とだけコンタクト領域１２２が接続するようにゲートトレンチ１１０の外側端を越えて配置され得る。
一実施形態によると、基板１０２は、エッチング工程の処理公差内でゲートトレンチ１１０の第１の側壁１２４が基板１０２の結晶面とほぼ整列するようにエッチングされる。例えば、基板１０２は、第１の側壁１２４がゲートトレンチ１１０の主面１０５および／または下部１１２に対して約８６度の角度となるようにエッチングされ得る。この配向を図１１に示す。この実施形態では、第１の側壁１２４は、基板１０２の主面１０５またはゲートトレンチ１１０の下部１１２に対して垂直ではなく（下部１１２が主面１０５に対して垂直である場合には）、その代りに垂直平面から約４度の角度だけオフセットされる。８６度の角度は、基板１０２の（１１−２０）結晶面にほぼ整列された第１の側壁１２４をもたらす。（１１−２０）結晶面は、例えば（１−１００）平面または（−１−１２０）平面など他の結晶面と比較して強化された電子移動度を提供する。したがって、第１の側壁１２４が（１１−２０）結晶面とほぼ整列するようにゲートトレンチ１１０を形成することにより装置の性能（例えば、オン抵抗）が改善され得る。
エッチング工程の公差のために、第１の側壁１２４を主面１０５に対し８６度の角度で精密に（したがって（１１−２０）結晶面に沿って精密に）形成することは可能ではない。既知のエッチング技術は＋／−１度のプロセスウインドウだけを実現することができる。すなわち、達成可能なプロセスウインドウ内で、第１の側壁１２４は主面１０５に対して８５〜８７度で配向され得る。さらに、エッチング工程は、第１および第２の角１４８、１５０の幾何学形状を最適化するその能力に限界がある。図１０に示すように、第１および第２の角１４８、１５０の近傍のゲートトレンチ１１０の表面が一様でなくなるように第１および第２の角１４８、１５０には急峻な角度が存在する。すなわち、ゲートトレンチ１１０の第１および第２の側壁１２４、１４４と下部１１２は第１および第２の角１４８、１５０に近づくにつれてそれぞれの平面から逸脱する。例えば、図１０は第１および第２の角１４８、１５０における２つの切欠き状領域を描写する。この幾何学形状はゲートトレンチ１１０内のゲート誘電体（例えば、ＳｉＯ２）の形成の助けにならない。第１および第２の角１４８、１５０の近傍に酸化物を形成するのは困難または不可能かもしれない。したがって、ゲート誘電体１１６の厚さは第１および第２の角１４８、１５０における厚さより薄いかもしれなく、これにより装置故障（例えば、漏れ電流または誘電降伏からの）の可能性を増す。要約すると、別の手段無しにゲートトレンチ１１０を形成するエッチング技術の排他的使用は、ゲートトレンチ１１０の最適とはいえない幾何学形状を生じる。
図１２を参照すると、基板１０２は、（１１−２０）結晶面と第１の側壁１２４とをより密接に整列させるように高温の非酸化物および非窒化物形成雰囲気内に置かれた。これは、高温工程の時間、温度および雰囲気を設定することにより実現され得る。一実施形態によると、基板１０２は、約５〜７分間摂氏１４００〜１６００度の温度で水素（Ｈ２）またはアルゴン（Ａｒ）雰囲気内に置かれる。例えば、基板１０２は６分間摂氏１５００度の温度の水素（Ｈ２）雰囲気内に置かれ得る。
基板１０２を上記やり方で非酸化物および非窒化物形成雰囲気内に置く高温工程は、ゲートトレンチ１１０の表面に沿って炭化珪素原子を再整列することを誘起する。炭化珪素原子は、第１の側壁１２４が（１１−２０）結晶面に沿って一様に延びるように再整列する。さらに、この再整列は、図１０に描写された切欠き状領域が削除されるように第１および第２の角１４８、１５０の丸み付けを引き起こす。換言すれば、ゲートトレンチ１１０の第１および第２の側壁１２４、１４４と下部１１２との間に湾曲した遷移部が存在する。丸い第１および第２の角１４８、１５０は、図１０に描写される切欠き形状より、酸化物蒸着に対する寛容性が高く、したがって第１および第２の角１４８、１５０において均一の厚さを有するゲート誘電体１１６の形成を可能にする。したがって第１および第２の角１４８、１５０におけるゲート誘電体１１６内に存在する電界ピークが低減され得る。要約すると、高温工程は、主面１０５に対し精密に８６度の角度で（したがって精密に（１１−２０）結晶面に沿って）第１の側壁１２４を形成するプロセスウインドウを改善し、加えて、ゲート誘電体１１６の形成のための第１および第２の角１４８、１５０の幾何学形状を改善する。
図１３は、第１および第２の側壁１２４、１４４の両方が第１のドープ領域１０４のうちの隣接領域同士間に存在する基板１０２の側部内の第２および第３のドープ領域１０６、１０８を貫通するようにゲートトレンチ１１０が形成される別の実施形態を描写する。すなわち、図９〜図１２のゲートトレンチ１１０と比較して、図１３のゲートトレンチ１１０は、第１および第２の側壁１２４、１４４それぞれがｎ型ドリフト領域１１８中に延びて埋め込みドープ領域１０４から離間されるように横方向にシフトされる。したがって、ゲートトレンチ１１０全体は埋め込みドープ領域１０４のうちの隣接領域同士間に存在する基板１０２の側部内に形成される。
図１３のゲートトレンチ１１０構成は第１および第２の側壁１２４、１４４の両方に沿った装置１００のチャネルの形成を可能にする。この実施形態では、第１および第２の側壁１２４、１４４は（１１−２０）結晶面以外の結晶面に沿って形成されなければならない。より具体的には、ゲートトレンチ１１０は、第１の側壁１２４が基板１０２の（１−１００）結晶面と整列し第２の側壁１４４が基板１０２の（−１１００）結晶面と整列するように形成され得る。これは、第１および第２の側壁１２４、１４４の両方が主面１０５に対し約９０度の角度（すなわち、垂直）となるように上記やり方で基板１０２をエッチングすることにより実現される。このエッチング技術は、正確な９０度の角度が実現可能ではなく＋／−１度だけ変化し得るという前述のやり方で制限される。その後、基板１０２が上記やり方で非酸化物および非窒化物形成雰囲気内に置かれる（例えば、６分間摂氏１５００度の温度の水素（Ｈ２）雰囲気内に基板１０２を置くことによる）高温処理工程が続く。この高温工程は、第１および第２の側壁１２４、１４４を（１−１００）および（−１１００）結晶面それぞれと密接にまたは正確に整列させる。さらに、この高温工程は既に論述したように丸い第１および第２の角１４８、１５０を生成する。
図１４を参照すると、ゲートトレンチ１１０の形成および高温工程後、基板１０２は例えば熱酸化により酸化される。これにより犠牲酸化物層１２６を生成する。犠牲酸化物層１２６はゲートトレンチ１１０の少なくとも一部分内に形成される。一実施形態によると、基板１０２全体は、犠牲酸化物層１２６が主面１０５に沿っておよびゲートトレンチ１１０全体に形成されるように熱酸化される。犠牲酸化物層１２６は高温工程中に形成される表面層を包含するのに十分に厚い（例えば、少なくとも３０ｎｍの厚さ）。したがって、犠牲酸化物層１２６は高温工程中にゲートトレンチ１１０内に形成される表面層を除去するために使用され得る。
図１５と図１６は、ゲートトレンチ１１０の少なくとも一部から犠牲酸化物層１２６を除去するために適用され得る別の処理工程を基板１０２の平面図観点から描写する。図１５は、セルフィールド内に配置された複数のゲートトレンチ１１０を有する基板１０２の平面図を描写する。セルフィールドは基板１０２の端から離間される。図１５に示すように、セルフィールドと重なる基板の一部の上にマスク１５２が設けられる。マスク１５２は例えば従来から知られている任意のフォトリトグラフィマスクであり得る。一実施形態によると、マスク１５２は、ゲートトレンチ１１０の外側端を覆うとともに外側端間のゲートトレンチ１１０の中央部１５４を露出するように基板１０２上に形成される。
図１６を参照すると、犠牲酸化物層１２６は基板１０２のマスクされていない部分から除去され、マスク１５２はその後除去される。犠牲酸化物層１２６は例えば湿式化学エッチ技術により除去され得る。
ゲートトレンチの外側端がマスク１５２で覆われる図１５のマスク構成のために、犠牲酸化物１２６はゲートトレンチ１１０の中央部１５４からエッチングされるだけである。ゲートトレンチ１１０の外側端（すなわち、中央部１５４の外の互いに反対側に存在するゲートトレンチ１１０の両端）は、エッチング工程後は犠牲酸化物層１２６で敷き詰められたままである。犠牲酸化物層１２６をゲートトレンチ１１０の外側端に残すことにより装置１００の信頼性と頑強性が改善される。これは、ゲートトレンチ１１０の外側端において均一な厚さでゲート誘電体１１６を形成するのが困難また不可能であるからである。その結果、電界ピークがゲートトレンチ１１０の外側端のゲート誘電体１１６内に発生し、装置が漏れ電流および／または降伏の影響をより受けやすくされる。犠牲酸化物層１２６をゲートトレンチ１１０の外側端に残すことにより、誘電材料の厚さは装置がより大きな電界に耐えるように増加される。さらに、犠牲酸化物層１２６を装置１００内に包含することは、犠牲酸化物層１２６が装置１００の大部分のチャンネル領域に沿って存在しないので装置１００の接続品質を著しくは劣化させない。
別の実施形態によると、犠牲酸化物層１２６はゲートトレンチ１１０から完全に除去される。この実施形態では、マスク１５２は、エッチング工程が行われると犠牲酸化物層１２６全体がエッチング除去されるようにゲートトレンチ１１０の外側端の一部を覆わない。
図１７を参照すると、ゲート誘電体１１６がゲートトレンチ１１０内に形成される。一実施形態によると、ゲート誘電体１１６は二酸化珪素（ＳｉＯ２）の層を蒸着することにより形成される。異なる結晶面に沿って（例えば、ゲートトレンチ１１０の下部の結晶面と第１および第２の側壁１２４、１４４の結晶面との間で）異なる酸化物成長速度を有し得る蒸着技術が熱酸化などの他の技術より好ましいかもしれない。ゲート誘電体１１６は、中央部１５４から離れた犠牲酸化物層１２６だけを上記やり方でエッチングした後にゲートトレンチ１１０全体に蒸着され得る。その結果、ゲート誘電体１１６は中央部内のゲートトレンチ１１０の下部１１２と側壁１２４、１４４とに直接隣接し、犠牲酸化物層１２６は、ゲートトレンチ１１０の下部１１２および側壁１２４、１４４と外側端のゲート誘電体１１６との間に挿入される。
一実施形態によると、ゲート誘電体１１６は２つの層１１６１、１１６２を含む。誘電体層のうちの第１の層１１６１は、側壁１２４、１４４ではなくゲートトレンチ１１０の下部１１２に沿ってだけ形成される。この構成は、酸化物が最初にゲートトレンチ１１０の全体にわたって蒸着されその後ゲートトレンチ１１０の側壁１２４、１４４から除去される高密度プラズマ蒸着（ＨＰＤ：ｈｉｇｈ−ｄｅｎｓｉｔｙ ｐｌａｓｍａ ｄｅｐｏｓｉｔｉｏｎ）工程を使用することにより実現され得る。その後、誘電体層のうちの第２の層１１６２は、第１の誘電体層１１６１の上と側壁１２４、１４４に沿ったゲートトレンチ１１０内に蒸着される。上記やり方で２つの層１１６１、１１６２でゲート誘電体１１６を形成することにより、ゲートトレンチ１１０内の誘電材料全体の厚さは側壁１２４、１４４に沿った厚さよりゲートトレンチ１１０の下部１１２においてより厚い。結局、ＳｉＣ材料の高電界に晒されるゲートトレンチ１１０の一部分内の電界の勾配が低減され得る。
その後、図１７に描写された基板１０２は、ゲート誘電体１１６と炭化珪素半導体基板１０２との界面を不動態化するようにガス雰囲気内でアニールされ得る。例えば、基板１０２は５分〜６時間摂氏１１００〜１２５０度の温度の酸化窒素（ＮＯ）雰囲気内に置かれ得る。
ゲート電極１１４は従来から知られたやり方でゲートトレンチ１１６内に形成され得る。
本明細書では、ｎドープが第１の導電型と呼ばれ、ｐドープは第２の導電型と呼ばれる。代替的に、半導体装置１００は、第１の導電型がｐドープであり第２の導電型がｎドープとなるように反対のドーピング関係で形成され得る。さらに、いくつかの図面は、導電型の隣の「−」または「＋」により相対的ドーピング濃度を示す。例えば、「ｎ−」は「ｎ」ドーピング領域のドーピング濃度より低いドーピング濃度を意味し、一方「ｎ＋」ドーピング領域は「ｎ」ドーピング領域より高いドーピング濃度を有する。しかし、相対的ドーピング濃度を示すことは、特記しない限り同じ相対的ドーピング濃度のドーピング領域が同じ絶対的ドーピング濃度を有しなければならないということを意味しない。例えば、２つの異なる「ｎ＋」ドーピング領域が異なる絶対的ドーピング濃度を有し得る。同じことは、例えばｎ＋ドーピングとｐ＋ドーピング領域に適用される。
本明細書内に記載された特定の実施形態は限定しないが半導体装置に関し、特に電界効果半導体トランジスタと製造法とに関する。本明細書内では、用語「半導体装置」と「半導体部品」は同義的に使用される。形成される半導体装置は、第１の表面上に配置されたソースメタライゼーションと、第１の表面の隣の垂直トレンチ内に配置された絶縁ゲート電極と、第１の表面と反対の第２の表面上に配置されたドレインメタライゼーションとを有する垂直型ＭＯＳＦＥＴなどの垂直型半導体装置であり得る。形成される半導体装置は、負荷電流を運ぶおよび／または制御するための複数のＭＯＳＦＥＴセルを備えた活性領域を有する電力半導体装置であり得る。さらに、電力半導体装置は、上から見ると活性領域を少なくとも部分的に囲む少なくとも１つの終端構造を備えた周辺領域を典型的には有し得る。
「真下」、「下方」、「下の」、「上方」、「上の」などの空間的相対語は、第２の要素に対する一要素の位置決めについて説明するための説明の容易さのために使用される。これらの用語は、図面に描写されたものとは異なる配向に加え、装置１００の異なる配向を包含するように意図されている。さらに、「第１」、「第２」などの用語もまた、様々な構成要素、領域、部分などを説明するために使用され、制限することを意図していない。同様な用語は本明細書を通して同様な構成要素を指す。
本明細書で使用されるように、用語「有する」「含有する」、「からなる」、「含む」などは、上述の要素または特徴の存在を示す開放型用語であり、追加要素または特徴を排除するものではない。単数形式の冠詞は文脈が明確に指示しない限り単数の物だけでなく複数の物を含むように意図されている。
上記範囲の変形と応用とを考慮に入れて、本発明はこれまでの説明により制限されないしまた添付図面により制限されないということを理解すべきである。むしろ、本発明は以下の特許請求範囲とそれらの法的均等物によってのみ限定される。
また、本願は以下の態様を含む。
（態様１）
半導体装置を形成する方法であって、前記方法は、
炭化珪素半導体基板を形成する工程であって、前記基板の主面の下に互いに横方向に離間された複数の第１のドープ領域と、前記主面から前記第１のドープ領域の上に存在する第３のドープ領域へ延びる第２のドープ領域と、前記主面から前記第１のドープ領域へ延びる前記基板内の複数の第４のドープ領域とを有し、前記第２のドープ領域は第１の導電型を有し、前記第１のドープ領域、第３のドープ領域および第４のドープ領域は第２の導電型を有する、工程と、
前記第２、第３および第４のドープ領域内のドーパント原子を活性化するように前記基板をアニールする工程と
前記第２および第３のドープ領域を貫通して広がるゲートトレンチであって、前記第１のドープ領域のうちの１つの領域の一部の上に配置された下部を有するゲートトレンチを形成する工程と、
前記ゲートトレンチの側壁に沿って炭化珪素原子を再整列させるとともに前記ゲートトレンチの前記下部と側壁間に丸い角を形成するように非酸化物および非窒化物形成雰囲気内で高温工程を適用する工程と、
前記高温工程中に前記ゲートトレンチの前記側壁に沿って形成された表面層を前記基板から除去する工程とを含む方法。
（態様２）
前記表面層を除去する工程は、前記ゲートトレンチ内に犠牲酸化物層を形成するために前記表面層を酸化する工程と前記ゲートトレンチの少なくとも一部から前記犠牲酸化物層を除去する工程とを含む、態様１に記載の方法。
（態様３）
前記表面層を酸化する工程は前記ゲートトレンチ全体に前記犠牲酸化物層を敷き詰める工程を含み、
前記犠牲酸化物層を除去する工程は、前記ゲートトレンチの外側端が前記犠牲酸化物層を除去する工程後に前記犠牲酸化物層で敷き詰められるように前記ゲートトレンチの中央部からだけ前記犠牲酸化物層を除去する工程を含む、態様２に記載の方法。
（態様４）
前記中央部からだけ前記犠牲酸化物層を除去する工程は、前記ゲートトレンチの外側端を覆い前記中央部を露出するマスクを前記基板上に形成する工程と前記犠牲酸化物をエッチングして前記中央部から離す工程とを含む、態様３に記載の方法。
（態様５）
ゲート誘電体が前記中央部内の前記ゲートトレンチの前記下部および側壁に直接隣接するとともに前記犠牲酸化物層が前記下部および側壁と前記ゲートトレンチの前記外側端における前記ゲート誘電体との間に挿入されるように、前記犠牲酸化物層を除去した後に前記ゲートトレンチの全体にわたって前記ゲート誘電体を蒸着する工程と、
前記ゲート誘電体と前記炭化珪素半導体基板との界面を不動態化するように前記基板をガス雰囲気内でアニールする工程とをさらに含む態様３に記載の方法。
（態様６）
前記ゲート誘電体を蒸着する工程は、前記ゲートトレンチの前記下部に沿ってだけ第１の誘電体層を形成する工程と前記ゲートトレンチ内の誘電材料全体の厚さが前記側壁に沿った厚さよりも前記ゲートトレンチの前記下部においてより厚くなるように、前記第１の誘電体層の上および前記側壁に沿って第２の誘電体層を形成する工程とを含む、態様５に記載の方法。
（態様７）
前記表面層を酸化する工程は前記ゲートトレンチ全体に前記犠牲酸化物層を敷き詰める工程を含み、前記犠牲酸化物層を除去する工程は前記ゲートトレンチから前記犠牲酸化物層を完全に除去する工程を含む、態様２に記載の方法。
（態様８）
前記第１のドープ領域は前記基板中にドーパント原子を注入することにより形成され、前記ゲートトレンチは前記ドーパント原子の注入後に形成される、態様１に記載の方法。
（態様９）
前記第１のドープ領域を形成する工程は前記基板上に第１のマスクを形成する工程を含み、
前記ゲートトレンチを形成する工程は、前記第１のマスクを除去した後に前記基板上に第２のマスクを形成する工程と、前記第２および第３のドープ領域を含む前記基板の一部をエッチング除去する工程とを含む、態様８に記載の方法。
（態様１０）
前記基板は、前記エッチング工程の処理公差内で前記ゲートトレンチの第１の側壁が前記基板の結晶面とほぼ整列するようにエッチングされ、
前記高温工程の時間、温度および雰囲気は前記第１の側壁が前記結晶面とより密接に整列されるように制御される、態様９に記載の方法。
（態様１１）
前記基板は、前記第１の側壁が前記基板の（１１−２０）結晶面とほぼ整列するように前記主面に対して約８６度の角度となるようにエッチングされ、
前記高温工程は、前記（１１−２０）結晶面に前記第１の側壁をより密接に整列させるために前記基板を約５〜７分間摂氏１４００〜１６００度の温度の水素またはアルゴンの雰囲気内に置く工程を含む、態様１０に記載の方法。
（態様１２）
前記ゲートトレンチは、前記第１の側壁が前記第１のドープ領域のうちの隣接領域同士間に存在する第１の下側角まで延びるようにおよび前記第２の側壁が前記第１のドープ領域のうちの１つの領域内に配置された第２の下側角まで延びるように形成される、態様１１に記載の方法。
（態様１３）
前記基板は、前記ゲートトレンチの第１の側壁が前記基板の（１−１００）結晶面とほぼ整列し前記第２の側壁が前記基板の（−１１００）結晶面とほぼ整列するようにエッチングされ、
前記高温工程の前記時間、温度および雰囲気は、前記第１の側壁および第２の側壁が前記（１−１００）および（−１１００）結晶面それぞれとより密接に整列されるように制御される、態様１０に記載の方法。
（態様１４）
前記ゲートトレンチ全体は、前記第１および第２の側壁の両方が前記第１のドープ領域から離間されるように前記第１のドープ領域のうちの隣接領域同士間に存在する前記基板の側部内に形成される、態様１３に記載の方法。
（態様１５）
前記ゲートトレンチは前記第２、第３および第４のドープ領域内のドーパント原子を活性化するように前記基板のアニール工程後に形成される、態様１に記載の方法。
（態様１６）
主面を有する第１の導電型炭化珪素半導体基板から半導体装置を形成する方法であって、前記方法は、
前記主面の下に互いに横方向に離間された複数の第２の導電型埋め込み領域を形成する工程と、
前記基板内に第１の導電型ソース領域と第２の導電型ボディ領域を形成する工程であって、前記ソース領域は前記主面から前記ボディ領域へ延び、前記ボディ領域は前記埋め込み領域の上に配置される、工程と、
前記基板内に前記主面から前記第２の導電型埋め込み領域へ延びる第２の導電型コンタクト領域を形成する工程と、
前記ソース、ボディおよびコンタクト領域内のドーパント原子を活性化するように前記基板をアニールする工程と、
前記ソースおよびボディ領域を貫通して延びるゲートトレンチであって、前記埋め込み領域の一部の上に配置された下部を有するゲートトレンチを形成する工程と、
前記ゲートトレンチの側壁に沿って炭化珪素原子を再整列させるとともに前記ゲートトレンチの前記下部と側壁間に丸い角を形成するように非酸化物および非窒化物形成雰囲気内で高温工程を適用する工程と、
前記高温工程中に前記ゲートトレンチの前記側壁に沿って形成された表面層を前記基板から除去する工程とを含む方法。
（態様１７）
前記表面層を除去する工程は前記ゲートトレンチ内に犠牲酸化物層を形成するために前記表面層を酸化する工程と前記ゲートトレンチの少なくとも一部から前記犠牲酸化物層を除去する工程とを含む、態様１６に記載の方法。
（態様１８）
前記ゲートトレンチは、前記ソース、ボディおよびコンタクト領域内のドーパント原子を活性化するように前記基板のアニール工程後に形成される、態様１６に記載の方法。
１００ 装置
１０２ 基板
１０４ 第１のドープ領域
１０５ 主面
１０６ 第２のドープ領域
１０８ ボディ領域
１１０ ゲートトレンチ
１１２ 下部
１１４ ゲート電極
１１６ ゲート誘電体
１１８ ドリフト領域
１２０ ドレイン領域
１２２ コンタクト領域
１２４ 側壁
１２６ 犠牲酸化物層
１２８ 第１の誘電体層
１３０ 第１のマスク
１３２ 開口
１３４ 開口
１３６ 第２の誘電体層
１３８ 第２のマスク
１４０ 開口
１４２ 開口
１４４ 第２の側壁
１４８ 第１および第２の角
１５０ 第２の角
１５２ マスク
１５４ 中央部
１１６１ 第１の誘電体層
１１６２ 第２の誘電体層

Claims (18)

  1. 半導体装置を形成する方法であって、前記方法は、
    炭化珪素半導体基板を形成する工程であって、前記基板の主面の下に互いに横方向に離間された複数の第１のドープ領域と、前記主面から前記第１のドープ領域の上に存在する第３のドープ領域へ延びる第２のドープ領域と、前記主面から前記第１のドープ領域へ延びる前記基板内の複数の第４のドープ領域とを有し、前記第２のドープ領域は第１の導電型を有し、前記第１のドープ領域、第３のドープ領域および第４のドープ領域は第２の導電型を有する、工程と、
    前記第２、第３および第４のドープ領域内のドーパント原子を活性化するように前記基板をアニールする工程と
    前記第２および第３のドープ領域を貫通して広がるゲートトレンチであって、前記第１のドープ領域のうちの１つの領域の一部の上に配置された下部を有するゲートトレンチを形成する工程と、
    前記ゲートトレンチの側壁に沿って炭化珪素原子を再整列させるとともに前記ゲートトレンチの前記下部と側壁間に丸い角を形成するように非酸化物および非窒化物形成雰囲気内で高温工程を適用する工程と、
    前記高温工程中に前記ゲートトレンチの前記側壁に沿って形成された表面層を前記基板から除去する工程とを含み、
    前記ゲートトレンチを形成する工程と前記高温工程を適用する工程とは、前記第１のドープ領域の形成のあとになされ、
    前記第４のドープ領域は、前記第１、第２、および第３のドープ領域に比べて高い濃度にドープされる、方法
  2. 前記表面層を除去する工程は、前記ゲートトレンチ内に犠牲酸化物層を形成するために前記表面層を酸化する工程と前記ゲートトレンチの少なくとも一部から前記犠牲酸化物層を除去する工程とを含む、請求項１に記載の方法。
  3. 前記表面層を酸化する工程は前記ゲートトレンチ全体に前記犠牲酸化物層を敷き詰める工程を含み、
    前記犠牲酸化物層を除去する工程は、前記ゲートトレンチの外側端が前記犠牲酸化物層を除去する工程後に前記犠牲酸化物層で敷き詰められるように前記ゲートトレンチの中央部からだけ前記犠牲酸化物層を除去する工程を含む、請求項２に記載の方法。
  4. 前記中央部からだけ前記犠牲酸化物層を除去する工程は、前記ゲートトレンチの外側端を覆い前記中央部を露出するマスクを前記基板上に形成する工程と前記犠牲酸化物をエッチングして前記中央部から離す工程とを含む、請求項３に記載の方法。
  5. ゲート誘電体が前記ゲートトレンチの前記中央部内の前記下部および側壁に直接隣接するとともに前記犠牲酸化物層が前記外側端における前記ゲートトレンチの前記下部および側壁と前記ゲート誘電体との間に挿入されるように、前記犠牲酸化物層を除去した後に前記ゲートトレンチの全体にわたって前記ゲート誘電体を蒸着する工程と、
    前記ゲート誘電体と前記炭化珪素半導体基板との界面を不動態化するように前記基板をガス雰囲気内でアニールする工程とをさらに含む請求項３に記載の方法。
  6. 前記ゲート誘電体を蒸着する工程は、前記ゲートトレンチの前記下部に沿ってだけ第１の誘電体層を形成する工程と前記ゲートトレンチ内の誘電材料全体の厚さが前記側壁に沿った厚さよりも前記ゲートトレンチの前記下部においてより厚くなるように、前記第１の誘電体層の上および前記側壁に沿って第２の誘電体層を形成する工程とを含む、請求項５に記載の方法。
  7. 前記表面層を酸化する工程は前記ゲートトレンチ全体に前記犠牲酸化物層を敷き詰める工程を含み、前記犠牲酸化物層を除去する工程は前記ゲートトレンチから前記犠牲酸化物層を完全に除去する工程を含む、請求項２に記載の方法。
  8. 前記第１のドープ領域は前記基板中にドーパント原子を注入することにより形成され、前記ゲートトレンチは前記ドーパント原子の注入後に形成される、請求項１に記載の方法。
  9. 前記第１のドープ領域を形成する工程は前記基板上に第１のマスクを形成する工程を含み、
    前記ゲートトレンチを形成する工程は、前記第１のマスクを除去した後に前記基板上に第２のマスクを形成する工程と、前記第２および第３のドープ領域を含む前記基板の一部をエッチング除去する工程とを含む、請求項８に記載の方法。
  10. 前記基板は、前記エッチング工程の処理公差内で前記ゲートトレンチの第１の側壁が前記基板の結晶面と整合するようにエッチングされ、
    前記高温工程の時間、温度および雰囲気は前記第１の側壁が前記結晶面と整合されるように制御される、請求項９に記載の方法。
  11. 前記基板は、前記第１の側壁が前記基板の（１１−２０）結晶面と整合するように前記主面に対して８６度の角度となるようにエッチングされ、
    前記高温工程は、前記（１１−２０）結晶面に前記第１の側壁を整合させるために前記基板を５〜７分間摂氏１４００〜１６００度の温度の水素またはアルゴンの雰囲気内に置く工程を含む、請求項１０に記載の方法。
  12. 前記ゲートトレンチは、前記第１の側壁が前記第１のドープ領域のうちの隣接領域同士間に存在する第１の下側角まで延びるようにおよび第２の側壁が前記第１のドープ領域のうちの１つの領域内に配置された第２の下側角まで延びるように形成される、請求項１１に記載の方法。
  13. 前記基板は、前記ゲートトレンチの第１の側壁が前記基板の（１−１００）結晶面と整合し前記第２の側壁が前記基板の（−１１００）結晶面と整合するようにエッチングされ、
    前記高温工程の前記時間、温度および雰囲気は、前記第１の側壁および第２の側壁が前記（１−１００）および（−１１００）結晶面それぞれと整合されるように制御される、請求項１０に記載の方法。
  14. 前記第２および第３のドープ領域を貫通して広がるゲートトレンチであって、前記第１のドープ領域のうちの１つの領域の一部の上に配置された下部を有するゲートトレンチを形成する工程に代えて、
    前記ゲートトレンチ全体は、前記第１および第２の側壁の両方が前記第１のドープ領域から離間されるように前記第１のドープ領域のうちの隣接領域同士間に存在する前記基板の側部内に形成される、請求項１３に記載の方法。
  15. 前記ゲートトレンチは前記第２、第３および第４のドープ領域内のドーパント原子を活性化するように前記基板のアニール工程後に形成される、請求項１に記載の方法。
  16. 主面を有する第１の導電型炭化珪素半導体基板から半導体装置を形成する方法であって、前記方法は、
    前記主面の下に互いに横方向に離間された複数の第２の導電型埋め込み領域（１０４）を形成する工程と、
    前記基板内に第１の導電型ソース領域（１０６）と第２の導電型ボディ領域（１０８）を形成する工程であって、前記ソース領域は前記主面から前記ボディ領域へ延び、前記ボディ領域は前記埋め込み領域の上に配置される、工程と、
    前記基板内に前記主面から前記第２の導電型埋め込み領域へ延びる第２の導電型コンタクト領域（１２２）を形成する工程と、
    前記ソース、ボディおよびコンタクト領域内のドーパント原子を活性化するように前記基板をアニールする工程と、
    前記ソースおよびボディ領域を貫通して広がるゲートトレンチであって、前記埋め込み領域の一部の上に配置された下部を有するゲートトレンチを形成する工程と、
    前記ゲートトレンチの側壁に沿って炭化珪素原子を再整列させるとともに前記ゲートトレンチの前記下部と側壁間に丸い角を形成するように非酸化物および非窒化物形成雰囲気内で高温工程を適用する工程と、
    前記高温工程中に前記ゲートトレンチの前記側壁に沿って形成された表面層を前記基板から除去する工程とを含み、
    前記ゲートトレンチを形成する工程と前記高温工程を適用する工程とは、第２の導電型埋め込み領域（１０４）を形成する工程の後になされ、
    前記コンタクト領域は、前記ソース、ボディおよび埋め込み領域に比べて高い濃度にドープされる、方法。
  17. 前記表面層を除去する工程は前記ゲートトレンチ内に犠牲酸化物層を形成するために前記表面層を酸化する工程と前記ゲートトレンチの少なくとも一部から前記犠牲酸化物層を除去する工程とを含む、請求項１６に記載の方法。
  18. 前記ゲートトレンチは、前記ソース、ボディおよびコンタクト領域内のドーパント原子を活性化するように前記基板のアニール工程後に形成される、請求項１６に記載の方法。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6763779B2 (ja) 2014-11-18 2020-09-30 ローム株式会社 半導体装置および半導体装置の製造方法
DE102014117780B4 (de) 2014-12-03 2018-06-21 Infineon Technologies Ag Halbleiterbauelement mit einer Grabenelektrode und Verfahren zur Herstellung
DE102014119465B3 (de) 2014-12-22 2016-05-25 Infineon Technologies Ag Halbleitervorrichtung mit streifenförmigen trenchgatestrukturen, transistormesas und diodenmesas
DE102016111998B4 (de) 2016-06-30 2024-01-18 Infineon Technologies Ag Ausbilden von Elektrodengräben unter Verwendung eines gerichteten Ionenstrahls und Halbleitervorrichtung mit Graben-Elektrodenstrukturen
DE102018104581B4 (de) 2017-03-24 2021-11-04 Infineon Technologies Ag Siliziumcarbid-Halbleitervorrichtung und Herstellungsverfahren
DE102017108738B4 (de) * 2017-04-24 2022-01-27 Infineon Technologies Ag SiC-HALBLEITERVORRICHTUNG MIT EINEM VERSATZ IN EINEM GRABENBODEN UND HERSTELLUNGSVERFAHREN HIERFÜR
US10431465B2 (en) * 2017-09-18 2019-10-01 Vanguard International Semiconductor Corporation Semiconductor structures and methods of forming the same
JP6896593B2 (ja) 2017-11-22 2021-06-30 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP7166053B2 (ja) 2017-12-21 2022-11-07 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
DE102018103973B4 (de) 2018-02-22 2020-12-03 Infineon Technologies Ag Siliziumcarbid-halbleiterbauelement
DE102019111308A1 (de) 2018-05-07 2019-11-07 Infineon Technologies Ag Siliziumcarbid halbleiterbauelement
US10580878B1 (en) * 2018-08-20 2020-03-03 Infineon Technologies Ag SiC device with buried doped region
JP2020047679A (ja) 2018-09-14 2020-03-26 株式会社東芝 半導体装置
JP7030665B2 (ja) 2018-09-15 2022-03-07 株式会社東芝 半導体装置
US11056586B2 (en) * 2018-09-28 2021-07-06 General Electric Company Techniques for fabricating charge balanced (CB) trench-metal-oxide-semiconductor field-effect transistor (MOSFET) devices
DE102018124740A1 (de) 2018-10-08 2020-04-09 Infineon Technologies Ag Halbleiterbauelement mit einem sic halbleiterkörper und verfahren zur herstellung eines halbleiterbauelements
DE102018127797B4 (de) * 2018-11-07 2022-08-04 Infineon Technologies Ag Einen siliziumcarbid-körper enthaltende halbleitervorrichtung
US10985248B2 (en) 2018-11-16 2021-04-20 Infineon Technologies Ag SiC power semiconductor device with integrated Schottky junction
US10586845B1 (en) 2018-11-16 2020-03-10 Infineon Technologies Ag SiC trench transistor device and methods of manufacturing thereof
US10903322B2 (en) 2018-11-16 2021-01-26 Infineon Technologies Ag SiC power semiconductor device with integrated body diode
KR20200115753A (ko) 2019-03-25 2020-10-08 삼성디스플레이 주식회사 박막 트랜지스터 기판, 표시 장치 및 이의 제조 방법
DE102019108062B4 (de) * 2019-03-28 2021-06-10 Infineon Technologies Ag Siliziumcarbid-vorrichtung mit graben-gatestruktur und herstellungsverfahren
JP7242467B2 (ja) 2019-08-02 2023-03-20 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US11245016B2 (en) * 2020-01-31 2022-02-08 Alpha And Omega Semiconductor (Cayman) Ltd. Silicon carbide trench semiconductor device
CN114496795A (zh) * 2021-12-30 2022-05-13 广东芯粤能半导体有限公司 半导体结构及其形成方法
CN115513061A (zh) * 2022-11-22 2022-12-23 广东芯粤能半导体有限公司 半导体结构的制备方法及半导体结构

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6285060B1 (en) * 1999-12-30 2001-09-04 Siliconix Incorporated Barrier accumulation-mode MOSFET
JP2001358338A (ja) 2000-06-14 2001-12-26 Fuji Electric Co Ltd トレンチゲート型半導体装置
KR100385859B1 (ko) * 2000-12-27 2003-06-02 한국전자통신연구원 트렌치 게이트 mosfet 전력소자 제조방법
JP4564362B2 (ja) * 2004-01-23 2010-10-20 株式会社東芝 半導体装置
US7532922B2 (en) 2004-08-11 2009-05-12 General Electric Company System and method for translating medical imaging system patient tables
JP4961668B2 (ja) * 2005-01-11 2012-06-27 富士電機株式会社 半導体装置の製造方法
US7648877B2 (en) * 2005-06-24 2010-01-19 Fairchild Semiconductor Corporation Structure and method for forming laterally extending dielectric layer in a trench-gate FET
JP5509520B2 (ja) 2006-12-21 2014-06-04 富士電機株式会社 炭化珪素半導体装置の製造方法
JP2008177335A (ja) 2007-01-18 2008-07-31 Fuji Electric Device Technology Co Ltd 炭化珪素絶縁ゲート型半導体装置。
JP4890407B2 (ja) 2007-09-28 2012-03-07 オンセミコンダクター・トレーディング・リミテッド トレンチゲート型トランジスタ及びその製造方法
JP2009088186A (ja) * 2007-09-28 2009-04-23 Sanyo Electric Co Ltd トレンチゲート型トランジスタ及びその製造方法
US7582922B2 (en) 2007-11-26 2009-09-01 Infineon Technologies Austria Ag Semiconductor device
US7989882B2 (en) 2007-12-07 2011-08-02 Cree, Inc. Transistor with A-face conductive channel and trench protecting well region
US20090272982A1 (en) * 2008-03-03 2009-11-05 Fuji Electric Device Technology Co., Ltd. Trench gate type semiconductor device and method of producing the same
JP4877286B2 (ja) 2008-07-08 2012-02-15 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US8148749B2 (en) * 2009-02-19 2012-04-03 Fairchild Semiconductor Corporation Trench-shielded semiconductor device
JP5531787B2 (ja) * 2010-05-31 2014-06-25 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US8525254B2 (en) 2010-08-12 2013-09-03 Infineon Technologies Austria Ag Silicone carbide trench semiconductor device
JP5732790B2 (ja) 2010-09-14 2015-06-10 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2014139956A (ja) 2011-03-30 2014-07-31 Hitachi Ltd トレンチ型ＳｉＣ半導体装置の製造方法
JP5673393B2 (ja) * 2011-06-29 2015-02-18 株式会社デンソー 炭化珪素半導体装置
JP5209152B1 (ja) 2011-09-22 2013-06-12 パナソニック株式会社 炭化珪素半導体素子およびその製造方法
JP5243671B1 (ja) * 2011-11-21 2013-07-24 パナソニック株式会社 半導体装置及びその製造方法
US8637922B1 (en) 2012-07-19 2014-01-28 Infineon Technologies Ag Semiconductor device
JP6056292B2 (ja) * 2012-09-12 2017-01-11 住友電気工業株式会社 炭化珪素半導体装置の製造方法
US9293558B2 (en) 2012-11-26 2016-03-22 Infineon Technologies Austria Ag Semiconductor device
DE112013006262B4 (de) 2012-12-28 2024-06-13 Mitsubishi Electric Corporation Siliciumcarbid-Halbleitervorrichtung und Verfahren zu ihrer Herstellung
JP6077380B2 (ja) * 2013-04-24 2017-02-08 トヨタ自動車株式会社 半導体装置
US9202882B2 (en) * 2013-05-16 2015-12-01 Infineon Technologies Americas Corp. Semiconductor device with a thick bottom field plate trench having a single dielectric and angled sidewalls

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