CN114927560A - 屏蔽栅极沟槽金属氧化物半导体场效应晶体管 - Google Patents

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CN114927560A CN202210575937.6A CN202210575937A CN114927560A CN 114927560 A CN114927560 A CN 114927560A CN 202210575937 A CN202210575937 A CN 202210575937A CN 114927560 A CN114927560 A CN 114927560A
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Abstract

本公开涉及一种屏蔽栅极沟槽(SGT)金属氧化物半导体场效应晶体管(MOSFET)。根据本公开的SGT MOSFET包括：衬底；第一外延层，设置在衬底上方；第二外延层，设置在第一外延层上方；沟道区域，设置在第二外延层上方；源极区域，设置在沟道区域上方；沟槽，在纵向方向上穿过源极区域、沟道区域、第二外延层延伸到第一外延层中，沟槽中填充有介质层，在介质层中设置有控制栅极和屏蔽栅极；以及缓冲区域，其在第一外延层中设置在沟槽下方，在横向方向上缓冲区域的尺寸大于沟槽的尺寸。根据本公开的SGT MOSFET，通过在沟槽下方引入尺寸大于沟槽的缓冲区域，可以在SGT MOSFET的纵向电场中形成峰谷形分布，从而有效地提高SGT MOSFET的耐压能力并且降低比导通电阻。

Description

屏蔽栅极沟槽金属氧化物半导体场效应晶体管
技术领域
本公开涉及半导体的技术领域，特别地，本公开涉及一种屏蔽栅极沟槽(ShieldGate Trench，SGT)金属氧化物半导体场效应晶体管(MOSFET)。
背景技术
功率金属氧化物半导体场效应晶体管(MOSFET)因其结构简单、便于制造和性能优异而被广泛应用于功率转换器和电源中。根据耐压能力不同，功率MOSFET被分为高压、中压和低压三种类型。在低压类型的功率MOSFET中，屏蔽栅极沟槽(SGT)MOSFET因具有较低的比导通电阻、较小的静动态损耗和较高的开关速度而得到广泛的关注。
发明内容
在下文中给出了关于本公开的简要概述，以便提供关于本公开的某些方面的基本理解。但是，应当理解，此概述并非关于本公开的穷举性概述，也非意在确定本公开的关键性部分或重要部分，更非意在限定本公开的范围。此概述的目的仅在于以简化的形式给出关于本公开的某些发明构思，以此作为稍后给出的更详细的描述的前序。
本公开的目的在于提供一种能够进一步提高耐压能力并且降低比导通电阻的屏蔽栅极沟槽(SGT)金属氧化物半导体场效应晶体管(MOSFET)。
根据本公开的一个方面，提供了一种SGT MOSFET，其可以包括：衬底；第一外延层，设置在衬底上方；第二外延层，设置在第一外延层上方；沟道区域，设置在第二外延层上方；源极区域，设置在沟道区域上方；沟槽，在纵向方向上穿过源极区域、沟道区域、第二外延层延伸到第一外延层中，沟槽中填充有介质层，在介质层中设置有控制栅极和屏蔽栅极；以及缓冲区域，其在第一外延层中设置在沟槽下方，在横向方向上缓冲区域的尺寸大于沟槽的尺寸。
根据本公开的实施方式，缓冲区域可以具有椭圆形、矩形或梯形的截面。
根据本公开的实施方式，缓冲区域可以通过离子注入工艺形成。
根据本公开的实施方式，缓冲区域可以不与所述衬底相接。
根据本公开的实施方式，控制栅极可以设置在屏蔽栅极的上方。
根据本公开的实施方式，控制栅极可以设置在屏蔽栅极的两侧。
根据本公开的实施方式，衬底、第一外延层、第二外延层和缓冲区域可以掺杂有第一导电类型的杂质，衬底的掺杂浓度可以大于第一外延层的掺杂浓度，第一外延层的掺杂浓度可以大于第二外延层的掺杂浓度，并且第二外延层的掺杂浓度可以大于缓冲区域的掺杂浓度。
根据本公开的实施方式，沟道区域可以掺杂有第二导电类型的杂质，并且源极区域可以掺杂有第一导电类型的杂质。
根据本公开的实施方式，第一导电类型可以是N型，并且第二导电类型可以是P型。
根据本公开的实施方式，填充在沟槽中的介质层可以包括设置在沟槽的下部的第一介质层和设置在沟槽的上部的第二介质层。
根据本公开的实施方式，第一介质层和第二介质层可以由不同的材料形成。
根据本公开的实施方式，第一介质层和第二介质层可以包括氧化硅或氮化硅。
根据本公开的实施方式，控制栅极和屏蔽栅极可以包括多晶硅或非晶硅。
根据本公开的实施方式，SGT MOSFET还可以包括：绝缘层，设置在源极区域和沟槽上方；第一金属层，设置在衬底下方；以及第二金属层，设置在绝缘层上方。
根据本公开的实施方式，第一金属层和第二金属层可以包括W、Pt、PtNi、Ti和TiN中至少之一。
根据本公开的SGT MOSFET，通过在沟槽下方引入尺寸大于沟槽的缓冲区域，可以在SGT MOSFET的纵向电场中形成峰谷形分布，从而有效地提高SGT MOSFET的耐压能力并且降低比导通电阻。
附图说明
所包括的附图用于提供本公开的进一步理解，并且被并入本说明书中构成本说明书的一部分。附图示出了本公开的实施方式，连同下面的描述一起用于说明本公开的原理。在附图中：
图1A示出了根据现有技术的SGT MOSFET的截面视图。
图1B示出了根据现有技术的SGT MOSFET的纵向电场分布的示意图。
图2A示出了根据本公开的第一实施方式的SGT MOSFET的截面视图。
图2B示出了根据本公开的第一实施方式的SGT MOSFET的纵向电场分布的示意图。
图2C示出了根据本公开的第一实施方式的SGT MOSFET的纵向方向上的掺杂浓度分布的示意图。
图3示出了根据本公开的第二实施方式的SGT MOSFET的截面视图。
图4示出了根据本公开的第三实施方式的SGT MOSFET的截面视图。
图5示出了根据本公开的第四实施方式的SGT MOSFET的截面视图。
图6示出了根据本公开的第五实施方式的SGT MOSFET的截面视图。
图7示出了根据本公开的第六实施方式的SGT MOSFET的截面视图。
具体实施方式
在本说明书中，还将理解，当一个部件(或区域、层、部分)被称为相对于其他部件，诸如在其他部件“上”，“连接到”或“耦接到”其他部件时，该一个部件可以直接设置在该一个部件上/直接连接到/直接耦接到该一个部件，或者还可以存在居间的第三部件。相反，当在本说明书中部件(或区域、层、部分等)被称为相对于其他部件，诸如“直接”在其他部件“上”，“直接连接到”或“直接耦接到”其他部件时，在它们之间没有设置居间的部件。
现将在下文中参照附图更全面地描述本公开，在附图中示出了各实施方式。然而，本公开可以以许多不同的方式实施，并且不应被解释为限于本文阐述的实施方式。相反，这些实施方式被提供使得本公开将是详尽的和完整的，并且将向本领域技术人员全面传达本公开的范围。通篇相同的附图标记表示相同的部件。再者，在附图中，为了清楚地说明，部件的厚度、比率和尺寸被放大。
本文使用的术语仅用于描述具体实施方式的目的，而非旨在成为限制。除非上下文清楚地另有所指，否则如本文使用的“一”、“一个”、“该”和“至少一个”并非表示对数量的限制，而是旨在包括单数和复数二者。例如，除非上下文清楚地另有所指，否则“一个部件”的含义与“至少一个部件”相同。“至少一个”不应被解释为限制“一”或“一个”。“或”意指“和/或”。术语“和/或”包括相关联的列出项中的一个或更多个的任何和全部组合。
将理解，尽管在本文中使用诸如“第一”和“第二”的术语描述各种部件，但是这些部件不应受这些术语的限制。这些术语仅用于使一个部件区别于其他部件。例如，在不偏离所附权利要求的范围的情况下，在一个实施方式中被称为第一部件的第一部件可以在其他实施方式中被称为第二部件。
再者，“下面”、“下方”、“上方”、“上”等用于说明图中所示的部件的关系关联。这些术语可以是相对的概念并且基于图中呈现的方向来描述。
除非另有限定，否则本文使用的所有术语(包括技术术语和科学术语)具有与本领域技术人员所通常理解的含义相同的含义。如共同使用的词典中限定的术语应被解释为具有与相关的技术上下文中的含义相同的含义，并且除非在说明书中明确限定，否者不在理想化的或者过于正式的意义上将这些术语解释为具有正式的含义。
“包括”或“包含”的含义指明了性质、数量、步骤、操作、元件、部件或它们的组合，但是并未排除其他的性质、数量、步骤、操作、元件、部件或它们的组合。
本文参照作为理想化的实施方式的示意图的截面视图描述了实施方式。从而，预见到作为例如制造技术和/或公差的结果的、相对于图示的形状变化。因此，本文描述的实施方式不应被解释为限于如本文示出的区域的具体形状，而是应包括因例如制造导致的形状的偏差。例如，被示出或描述为平坦的区域可以典型地具有粗糙和/或非线性特征。而且，所示出的锐角可以被倒圆。因此，图中所示的区域在本质上是示意性的，并且它们的形状并非旨在示出区域的精确形状并且并非旨在限制权利要求的范围。
在下文中，将参照附图描述根据本公开的示例性实施方式。
图1A示出了根据现有技术的SGT MOSFET的截面视图。图1B示出了根据现有技术的SGT MOSFET的纵向电场分布的示意图。
如图1A所示，根据现有技术的SGT MOSFET包括堆叠在衬底上的外延层(在本文中还被称为“漂移区域”)、沟道区域和源极区域。此外，根据现有技术的SGT MOSFET还包括穿过沟道区域和源极区域延伸到外延层中的沟槽。沟槽中填充有介质层，在介质层中设置有控制栅极和屏蔽栅极，其中控制栅极设置在屏蔽栅极上方并且在横向方向(在本文中还被称为“水平方向”)上控制栅极具有大于屏蔽栅极的尺寸。
根据现有技术的SGT MOSFET，通过向控制栅极施加电压来控制纵向方向(在本文中还被称为“竖直方向”)上的沟道的开启，通过沟道区域和外延层形成的PN结来承受反向电压。此外，根据现有技术的SGT MOSFET，屏蔽栅极可以连接到与源极相同的电位，作为场板来减小漂移区域的电场，从而提高漂移区域中的载流子浓度以降低其电阻，因此能够在相同的击穿电压下获得更低的导通电阻。此外，根据现有技术的SGT MOSFET，屏蔽栅极可以极大地减小控制控制栅极与漏极(连接到衬底)的正对面积，使得可以减小米勒电容(Cgd)，从而提高抗漏极电压震荡的能力。
因此，如图1B所示，根据现有技术的SGT MOSFET能够在纵向方向上实现近似于梯形的电场分布。
然而，对于根据现有技术的SGT MOSFET，仍存在进一步增加耐压能力和降低比导通电阻的需求。
为了解决上述需求，本公开提出了一种新型的SGT MOSFET结构。
图2A示出了根据本公开的第一实施方式的SGT MOSFET 100的截面视图。图2B示出了根据本公开的第一实施方式的SGT MOSFET 100的纵向电场分布的示意图。图2C示出了根据本公开的第一实施方式的SGT MOSFET 100的纵向方向上的掺杂浓度分布的示意图。
根据本公开的第一实施方式的SGT MOSFET 100可以包括：
衬底1；
第一外延层2，设置在衬底1上方；
第二外延层4，设置在第一外延层2上方；
沟道区域9，设置在第二外延层4上方；
源极区域10，设置在沟道区域9上方；
沟槽11，在纵向方向上穿过源极区域10、沟道区域9、第二外延层4延伸到第一外延层2中，沟槽11中填充有介质层，在介质层中设置有控制栅极8和屏蔽栅极6；以及
缓冲区域3，其在第一外延层2中设置在沟槽11下方，在横向方向上缓冲区域3的尺寸大于沟槽11的尺寸。
根据本公开的实施方式，衬底1可以由重掺杂半导体材料构成。根据本公开的实施方式，衬底1可以是掺杂有作为第一导电类型的N型杂质的重掺杂区域。根据本公开的实施方式，衬底1可以包括但不仅限于硅衬底、氮化镓衬底、碳化硅衬底、金刚石衬底、氧化镓衬底或锗硅衬底。
本领域技术人员应认识到，尽管本文以第一导电类型为N型并且第二导电类型为P型为例描述了本公开的各实施方式，但是本公开不限于此。在本公开的其他实施方式中，第一导电类型也可以为P型并且第二导电类型可以为N型。
此外，本领域技术人员应认识到，在本文中术语“重掺杂区域”通常是指掺杂浓度大于或等于1018cm-3的区域，并且用符号“+”表示。此外，在本文中术语“轻掺杂区域”是指掺杂浓度小于1018cm-3的区域，并且用符号“-”表示。例如，“N+”表示掺杂浓度大于或等于1018cm-3的N型重掺杂区域，“N-”表示掺杂浓度小于1018cm-3的N型轻掺杂区域。
根据本公开的实施方式，第一外延层2和第二外延层4可以是通过例如外延工艺设置在衬底1上的第一导电类型，即N型的外延层。在本文中，第一外延层2和第二外延层4还可被一起称为“漂移区域”。根据本公开的实施方式，第一外延层2和第二外延层4可以是N-轻掺杂区域。也就是说，根据本公开的实施方式，衬底1的掺杂浓度高于第一外延层2和第二外延层4的掺杂浓度。
此外，根据本公开的实施方式，第一外延层2的掺杂浓度可以高于第四外延层4的掺杂浓度。
根据本公开的实施方式，沟道区域9可以是通过例如沉积工艺形成在第二外延层4上的P型掺杂区域。此外，根据本公开的实施方式，源极区域10可以是通过例如沉积工艺形成在沟道区域9上的N+重掺杂区域。
如图2A所示，沟槽11可以通过例如光刻工艺被形成为在纵向方向上穿过源极区域10、沟道区域9、第二外延层4延伸到第一外延层2中。如图2A所示，根据本公开的实施方式，沟槽11的底部被形成为圆角化结构以减少沟槽表面的物理损伤和缺陷。换言之，沟槽11可以是U型沟槽。
此外，如图2A所示，根据本公开的实施方式，在沟槽11的底部通过例如离子注入工艺形成从沟槽11的底部延伸到第一外延层2中的缓冲区域3。离子注入工艺是对硅材料进行掺杂并调节掺杂浓度的过程，在实际应用过程中，将功率器件放在离子注入机的一端，掺杂离子源设置在离子注入机另一端。在掺杂离子源一端，掺杂体原子被离子化，从而带有一定的电荷，随后被电场加到超高速，穿过器件表层，利用原子的动量将掺杂原子注入功率器件，从而形成掺杂区域。
根据本公开的实施方式，缓冲区域3可以是N-轻掺杂区域，例如可以是但不局限于通过离子注入对第一外延层2进行部分区域掺杂浓度调节形成的。此外，根据本公开的实施方式，缓冲区域3的掺杂浓度可以低于第二外延层4的掺杂浓度。
因此，衬底1、第一外延层2、第二外延层4和缓冲区域3均可以是掺杂N型杂质的掺杂区域并且可以具有如图2C所示的纵向掺杂浓度分布。如图2C所示，根据本公开的实施方式，衬底1的掺杂浓度可以大于第一外延层2的掺杂浓度，第一外延层2的掺杂浓度可以大于第二外延层4的掺杂浓度，并且第二外延层4的掺杂浓度可以大于缓冲区域3的掺杂浓度。
根据本公开的实施方式，缓冲区域3可以完全设置在第一外延层2中，即缓冲区域3的上部不与第二外延层4相接，并且缓冲区域3的下部不与衬底1相接。
根据本公开的实施方式，在水平方向上，缓冲区域3可以具有大于沟槽11的尺寸。如图2A所示，根据本公开的第一实施方式，缓冲区域3可以具有椭圆形的截面。
此外，根据本公开的实施方式，可以通过例如沉积工艺在沟槽11中填充有介质层。根据本公开的实施方式，填充在沟槽11中的介质层可以包括设置在沟槽11的下部的第一介质层5和设置在沟槽11的上部的第二介质层7。在本文中，第一介质层5还可以被称为场氧层，并且第二介质层还可以被称为栅氧层。根据本公开的实施方式，第一介质层5和第二介质层7可以由不同的材料形成。此外，根据本公开的实施方式，由于第一介质层5和第二介质层7在SGT MOSFET 100的工作期间需要承受一定程度的高电压，因此需要是致密性较好的薄膜，例如可以是通过例如化学气相沉积(CVD)工艺形成的氧化硅或氮化硅的绝缘膜。
根据本公开的实施方式，在介质层中可以通过例如沉积工艺形成控制栅极8和屏蔽栅极6。如图2A所示，根据本公开的第一实施方式，控制栅极8可以设置在屏蔽栅极6上方，并且在水平方向上，控制栅极8可以具有大于屏蔽栅极6的尺寸。根据本公开的实施方式，控制栅极8和屏蔽栅极6中的每一个可以由多晶硅或非晶硅形成。
此外，尽管图2A中没有示出，但是根据本公开的实施方式，SGT MOSFET 100还可以包括通过例如沉积工艺在源极区域10和沟槽11的上表面上形成的绝缘层以及通过例如溅射工艺在绝缘层的上表面上形成的第二金属层。根据本公开的实施方式，在第二金属层中可以形成分别电连接到控制栅极8、屏蔽栅极6和源极区域9的金属图案以分别用作控制栅电极、屏蔽栅电极和源电极。
此外，尽管图2A中没有示出，但是根据本公开的实施方式，SGT MOSFET 100还可以包括通过例如溅射工艺在衬底1的下表面上形成的第一金属层。根据本公开的实施方式，在第一金属层中可以形成电连接到衬底1的金属图案以用作漏电极。
根据本公开的实施方式，第一金属层和第二金属层可以包括钨(W)、铂(Pt)、氮化铂(PtNi)、钛(Ti)和氮化钛(TiN)中的至少之一。
根据本公开的实施方式，通过在第一外延层2中在沟槽11的下部形成轻掺杂的缓冲区域3，可以使得SGT MOSFET 100具有如图2B所示的具有峰谷形分布的纵向电场E(单位为V/cm)，从而可以有效地提高SGT MOSFET 100的耐压能力并且降低比导通电阻。
图3示出了根据本公开的第二实施方式的SGT MOSFET 200的截面视图。
在图3中，与图2相同的附图标记用于表示与图2相同的部件。此外，如图3所示，除了缓冲区域3的配置之外，SGT MOSFET 200的各构成部件与图2所示的相应的构成部件完全相同，因此将省略关于这些构成部件的详细描述。
如图3所示，根据本公开的第二实施方式，缓冲区域3可被形成为具有矩形的截面。根据本公开的第二实施方式，在水平方向上，具有矩形截面的缓冲区域3的尺寸大于沟槽11的尺寸。
图4示出了根据本公开的第三实施方式的SGT MOSFET 300的截面视图。
在图4中，与图2相同的附图标记用于表示与图2相同的部件。此外，如图4所示，除了缓冲区域3的配置之外，SGT MOSFET 300的各构成部件与图2所示的相应的构成部件完全相同，因此将省略关于这些构成部件的详细描述。
如图4所示，根据本公开的第三实施方式，缓冲区域3可被形成为具有梯形的截面。根据本公开的第三实施方式，在水平方向上，具有梯形截面的缓冲区域3的尺寸大于沟槽11的尺寸。
图5示出了根据本公开的第四实施方式的SGT MOSFET 400的截面视图。
在图5中，与图2相同的附图标记用于表示与图2相同的部件。此外，如图5所示，除了控制栅极8和屏蔽栅极6的配置之外，SGT MOSFET 400的各构成部件与图2所示的相应的构成部件完全相同，因此将省略关于这些构成部件的详细描述。
如图5所示，根据本公开的第四实施方式，控制栅极8可以设置在屏蔽栅极6的两侧。此外，根据本公开的实施方式，在竖直方向上，屏蔽栅极6的尺寸可以大于控制栅极8的尺寸。
图6示出了根据本公开的第五实施方式的SGT MOSFET 500的截面视图。
在图6中，与图3相同的附图标记用于表示与图3相同的部件。此外，如图6所示，除了控制栅极8和屏蔽栅极6的配置之外，SGT MOSFET 500的各构成部件与图3所示的相应的构成部件完全相同，因此将省略关于这些构成部件的详细描述。
如图6所示，根据本公开的第五实施方式，控制栅极8可以设置在屏蔽栅极6的两侧。此外，根据本公开的实施方式，在竖直方向上，屏蔽栅极6的尺寸可以大于控制栅极8的尺寸。
图7示出了根据本公开的第六实施方式的SGT MOSFET 600的截面视图。
在图7中，与图4相同的附图标记用于表示与图4相同的部件。此外，如图7所示，除了控制栅极8和屏蔽栅极6的配置之外，SGT MOSFET 600的各构成部件与图4所示的相应的构成部件完全相同，因此将省略关于这些构成部件的详细描述。
如图7所示，根据本公开的第六实施方式，控制栅极8可以设置在屏蔽栅极6的两侧。此外，根据本公开的实施方式，在竖直方向上，屏蔽栅极6的尺寸可以大于控制栅极8的尺寸。
本领域技术人员应认识到，尽管上文例示了形成SGT MOSFET 100-600的各部件所使用的半导体制造工艺，例如光刻、外延、沉积、注入、溅射等，但是本公开不限于此。本领域技术人员根据本公开的教导，可以使用其他半导体工艺获得与本文所描述的SGT MOSFET100-600相同的结构，所有这些变型方案均应涵盖于本公开的范围内。
根据本公开的SGT MOSFET，通过在沟槽下方引入尺寸大于沟槽的缓冲区域，可以在SGT MOSFET的纵向电场中形成峰谷形分布，从而有效地提高SGT MOSFET的耐压能力并且降低比导通电阻。
尽管参照本公开的示例性实施方式描述了本公开，但是本领域技术人员将理解，在不偏离权利要求中阐述的本公开的精神和范围的情况下，可以进行各种修改和变化。

Claims (15)

1.一种屏蔽栅极沟槽金属氧化物半导体场效应晶体管，包括：
衬底；
第一外延层，设置在所述衬底上方；
第二外延层，设置在所述第一外延层上方；
沟道区域，设置在所述第二外延层上方；
源极区域，设置在所述沟道区域上方；
沟槽，在纵向方向上穿过所述源极区域、所述沟道区域、所述第二外延层延伸到所述第一外延层中，所述沟槽中填充有介质层，在所述介质层中设置有控制栅极和屏蔽栅极；以及
缓冲区域，其在所述第一外延层中设置在所述沟槽下方，在横向方向上所述缓冲区域的尺寸大于所述沟槽的尺寸。
2.根据权利要求1所述的屏蔽栅极沟槽金属氧化物半导体场效应晶体管，
其中，所述缓冲区域具有椭圆形、矩形或梯形的截面。
3.根据权利要求1或2所述的屏蔽栅极沟槽金属氧化物半导体场效应晶体管，
其中，所述缓冲区域通过离子注入工艺形成。
4.根据权利要求1或2所述的屏蔽栅极沟槽金属氧化物半导体场效应晶体管，
其中，所述缓冲区域不与所述衬底相接。
5.根据权利要求1或2所述的屏蔽栅极沟槽金属氧化物半导体场效应晶体管，
其中，所述控制栅极设置在所述屏蔽栅极的上方。
6.根据权利要求1或2所述的屏蔽栅极沟槽金属氧化物半导体场效应晶体管，
其中，所述控制栅极设置在所述屏蔽栅极的两侧。
7.根据权利要求1所述的屏蔽栅极沟槽金属氧化物半导体场效应晶体管，
其中，所述衬底、第一外延层、所述第二外延层和所述缓冲区域掺杂有第一导电类型的杂质，
其中，所述衬底的掺杂浓度大于所述第一外延层的掺杂浓度，
其中，所述第一外延层的掺杂浓度大于所述第二外延层的掺杂浓度，以及
其中，所述第二外延层的掺杂浓度大于所述缓冲区域的掺杂浓度。
8.根据权利要求1所述的屏蔽栅极沟槽金属氧化物半导体场效应晶体管，
其中，所述沟道区域掺杂有第二导电类型的杂质，并且所述源极区域掺杂有第一导电类型的杂质。
9.根据权利要求7或8所述的屏蔽栅极沟槽金属氧化物半导体场效应晶体管，
其中，所述第一导电类型是N型，并且所述第二导电类型是P型。
10.根据权利要求1或2所述的屏蔽栅极沟槽金属氧化物半导体场效应晶体管，
其中，填充在所述沟槽中的介质层包括设置在所述沟槽的下部的第一介质层和设置在所述沟槽的上部的第二介质层。
11.根据权利要求10所述的屏蔽栅极沟槽金属氧化物半导体场效应晶体管，
其中，所述第一介质层和所述第二介质层由不同的材料形成。
12.根据权利要求1或2所述的屏蔽栅极沟槽金属氧化物半导体场效应晶体管，
其中，所述第一介质层和所述第二介质层包括氧化硅或氮化硅。
13.根据权利要求1或2所述的屏蔽栅极沟槽金属氧化物半导体场效应晶体管，
其中，所述控制栅极和所述屏蔽栅极包括多晶硅或非晶硅。
14.根据权利要求1或2所述的屏蔽栅极沟槽金属氧化物半导体场效应晶体管，还包括：
绝缘层，设置在所述源极区域和所述沟槽上方；
第一金属层，设置在所述衬底下方；以及
第二金属层，设置在所述绝缘层上方。
15.根据权利要求11所述的屏蔽栅极沟槽金属氧化物半导体场效应晶体管，
其中，所述第一金属层和所述第二金属层包括W、Pt、PtNi、Ti和TiN中至少之一。
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