JP3711906B2 - 炭化珪素半導体装置およびその製造方法 - Google Patents
炭化珪素半導体装置およびその製造方法 Download PDFInfo
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Description
【発明の属する技術分野】
本発明は、炭化珪素半導体装置およびその製造方法に関するものである。
【0002】
【従来の技術】
チャネル幅の微細な制御を可能にするJFETが特開2000−312008号公報に開示されている。この素子をインバータ等のスイッチング素子として用いる場合、製造工程や実際の利用状況下で人体や機械からの静電気が各端子へ印加されたりインバータ駆動モータからの逆起電力サージ電流が流れた時の信頼性を補償する手段が無く、容易にインバータに適用するための改良が望まれている。特に、JFETにおいてはゲート電極がMOSFETのように絶縁膜によって保護されないため、PN接合部での雪崩降伏(アバランシェブレークダウン)や逆起電力サージが発生すると、大電流がゲート電極に流れ込み、ゲート制御回路を破壊してしまうという問題があった。
【0003】
【発明が解決しようとする課題】
本発明はこのような背景の下になされたものであり、その目的は、大電流からゲート側を保護することができる炭化珪素半導体装置およびその製造方法を提供することにある。
【0004】
【課題を解決するための手段】
請求項1,2,3,4,5に記載の発明によれば、JFET素子が形成されるチップ上に大電流を吸収するサージ吸収用ダイオードを形成することによりサージ電流等の大電流が発生したときにゲート側を保護することができる。
【0007】
製造方法として、請求項6,7,8,9,10に記載の手法を用いれば、ワンチップ内にサージ吸収用ダイオードを作り込むことができる。
【0008】
【発明の実施の形態】
(第1の実施の形態)
以下、この発明を具体化した第1の実施の形態を図面に従って説明する。
【0009】
図1には本実施の形態における炭化珪素半導体装置の縦断面図を示す。
図1において、N+型(第1導電型)のSiC基板1の上に、SiCよりなるN-型(低濃度な第1導電型)のドリフト層2と、SiCよりなるP+型(第2導電型)の第1のゲート層3と、SiCよりなるN+型(第1導電型)のソース層4とが順に積層されている。また、N+ソース層4と第1のゲート層3とを貫通してドリフト層2に達するトレンチ5が形成されている。このトレンチ5の内壁部にSiCよりなるN-型(第1導電型)のチャネル層6が形成されるとともにその内方にSiCよりなるP+型(第2導電型)の第2のゲート層7が形成されている。また、基板の上面には絶縁膜(LTO膜)8が形成されている。
【0010】
一方、N+ソース層4の一部が除去され、第1のゲート層3が露出している。この第1のゲート層3が露出した部分において第1ゲート電極9a,9bが形成されている。また、第2のゲート層7の上には第2ゲート電極10a,10bが形成されている。さらに、N+ソース層4の上にはソース電極11が形成されている。また、基板1の裏面(下面)にはドレイン電極12が全面に形成されている。電極材9a,10aにはアルミを、電極材9b,10bにはニッケルを用いている。なお、N型SiC層と接触する場合には金属材9a,10aは不要である。
【0011】
本装置はノーマリオフ型であり、トランジスタ動作としては、ゲート端子G1,G2への電圧によって両ゲート層3,7に挟まれたチャネル層6において空乏層の幅を調整することによりチャネル幅を変えてドレイン電流を調整する。
【0012】
また、同一チップ内において、ソース層4と第1のゲート層3とを貫通してドリフト層2に達するトレンチ20が形成されている。このトレンチ20の内部にはSiCよりなるP+型(第2導電型)の不純物層21が形成され、不純物層21の内方において電極22a,22bが配置されている。電極22a,22bは接地されている。このようにして、ワンチップ内にサージ吸収用ダイオードD1を作り込んでいる。より詳しくは、サージ吸収用ダイオードD1はPN接合ダイオード構造を有し、接地されている。また、トランジスタセル部での第1のゲート層3とドリフト層2によるPN接合耐圧よりもサージ吸収用ダイオードD1でのPN接合耐圧の方が低く設定されている。さらに、サージ吸収用ダイオードD1の占有面積を10〜50%としている。
【0013】
よって、JFET素子が形成されるチップ上に大電流を吸収するサージ吸収用ダイオードD1を形成することによりサージ電流等の大電流が発生したときにゲート側(例えば、ゲートに接続されたゲート制御回路)が保護される。つまり、サージ吸収用ダイオードD1の形成領域がSOA(安全動作領域)となる。
【0014】
次に、製造方法について説明する。
まず、図2に示すように、N+型SiC基板(4H−SiC)1の上に、連続エピタキシャル成長によりN-型ドリフト層となるエピタキシャル層2と第1のゲート層となるエピタキシャル層3とソース層となるエピタキシャル層4を順に形成する。そして、図3に示すように、RIEによりトレンチ5,20を同時に形成する。つまり、トランジスタセル形成領域においてソース層および第1のゲート層となるエピタキシャル層4,3を貫通してドリフト層となるエピタキシャル層2に達するトレンチ5と、サージ吸収用ダイオード形成領域においてソース層および第1のゲート層となるエピタキシャル層4,3を貫通してドリフト層となるエピタキシャル層2に達するトレンチ20を同時に形成する。両トレンチ5,20は同じ深さとなる。
【0015】
さらに、図4に示すように、エピタキシャル成長によりN-層25を形成し、図5に示すように、RIEによりサージ吸収用ダイオードの形成領域におけるN-層25を所定量t1だけ除去する。
【0016】
そして、N-層25に対し熱拡散またはイオン注入によりP+不純物を所定深さにわたり導入する。その結果、図6に示すように、トランジスタセル形成領域のトレンチ5の内部にチャネル層(N-層)6と第2のゲート層(P+層)7が形成されるとともに、サージ吸収用ダイオード形成領域のトレンチ20の内部にP+層21が形成される。なお、熱拡散またはイオン注入の他にもエピ成長にてP+層7,21を形成してもよい。エピ成長にてP+層7,21を形成する場合には、図5でのサージ吸収用ダイオードの形成領域のN-層25は全て除去する。
【0017】
さらに、図7に示すように、トランジスタセルの形成領域およびサージ吸収用ダイオードの形成領域における不要なN-層6およびP+層7,21をRIEにより除去する(ソースコンタクト領域A1と領域A2を除去する)。そして、図8に示すように、トランジスタセルの形成領域における不要なN+型ソース層4をRIEにより除去する(第1ゲートコンタクト領域A3を除去する)。
【0018】
引き続き、図1に示すように、絶縁膜(LTO膜)8の成膜およびコンタクトホールの形成を行い、トランジスタセル形成領域における第1ゲート電極9a,9bと第2ゲート電極10a,10bを形成するとともに、サージ吸収用ダイオードの形成領域でのP+層21の内方に電極22a,22bを形成する。また、トランジスタセル形成領域におけるソース電極11を形成する。さらに、基板1の裏面(下面)にドレイン電極12を全面に形成する。
【0019】
以上のごとく、チャネルエピ膜6がないトレンチ構造をサージ吸収用ダイオードとして配置することにより、P型層21(第2のゲートP型層7に相当)をトランジスタセル形成領域でのP型層7より深い位置に形成することができる。このP型層21を電極22a,22bを介して接地することにより、スイッチングに発生する少数キャリアを引き抜くことが可能となり、素子の破壊を防止することができる。
【0020】
なお、トランジスタセル形成領域のトレンチ5の幅W1と、サージ吸収用ダイオード形成領域のトレンチ20の幅W2は、同一であっても異なっていてもよい。
(第2の実施の形態)
次に、第2の実施の形態を、第1の実施の形態との相違点を中心に説明する。
【0021】
図9には本実施の形態における炭化珪素半導体装置の縦断面図を示す。
本装置においては、トランジスタセルの形成領域以外の領域において、ソース層4と第1のゲート層3とを貫通してドリフト層2に達するトレンチ40が形成されている。このトレンチ40の内壁部にSiCよりなるN-型(第1導電型)の不純物層41が形成されるとともに、その内方にSiCよりなるP+型(第2導電型)の不純物層42が形成されている。P+層42の底面の高さH2はトランジスタセルでの第2のゲート層7の底面の高さH1よりもΔHだけ低くなっている。P+層42の内方において電極43a,43bが配置され、電極43a,43bは接地されている。このようにして、ワンチップ内にサージ吸収用ダイオードD2を作り込んでいる。
【0022】
次に、製造方法について説明する。
まず、図10に示すように、N+型SiC基板1の上に、連続エピタキシャル成長によりN-型ドリフト層となるエピタキシャル層2と第1のゲート層となるエピタキシャル層3とソース層となるエピタキシャル層4を順に形成する。そして、図11に示すように、トレンチ5,40を同時に形成する。つまり、トランジスタセル形成領域においてソース層および第1のゲート層となるエピタキシャル層4,3を貫通してドリフト層となるエピタキシャル層2に達するトレンチ5と、サージ吸収用ダイオード形成領域においてソース層および第1のゲート層となるエピタキシャル層4,3を貫通してドリフト層となるエピタキシャル層2に達するトレンチ40を同時に形成する。
【0023】
さらに、図12に示すように、エピタキシャル成長によりN-層45を形成する。その後、N-層45に対し図13に示すようにトランジスタセルの形成領域においてはイオン注入により一定の厚さの第2のゲート層(P+層)7を形成する。一方、サージ吸収用ダイオードの形成領域においてはトレンチ40の底面および基板上面のN-層45(図12参照)に対し垂直なるイオン注入を行って厚いP+層42aを形成するとともにトレンチ40の側面のN-層45に対し斜めイオン注入を行って薄いP+層42bを形成する。例えば、垂直イオン注入を200keVで行い、斜めイオン注入を100keVで行う。つまり、図13のようにトレンチ部にP型イオン注入を行い、トレンチ40の底部のP型層42aをトレンチ5の底部のP型層7に比べて深く(厚く)形成する。
【0024】
このように、トランジスタセル形成領域のトレンチ5の内部にチャネル層6と第2のゲート層7を形成するとともに、サージ吸収用ダイオード形成領域のトレンチ40の内部に、トレンチ底部での厚さがトランジスタセル形成領域でのチャネル層6よりも薄いN型の不純物層41と、P型の不純物層42を形成する。
【0025】
さらに、図14に示すように、トランジスタセルの形成領域およびサージ吸収用ダイオードの形成領域における不要なN-層6,41、P+層7,42を除去する(領域A1,A2を除去する)。そして、図15に示すように、トランジスタセルの形成領域における不要なN+型ソース層4を除去する(領域A3を除去する)。
【0026】
引き続き、図9に示すように、絶縁膜(LTO膜)8の成膜およびコンタクトホールの形成を行い、トランジスタセル形成領域における第1ゲート電極9a,9bと第2ゲート電極10a,10bを形成するとともに、サージ吸収用ダイオードの形成領域での不純物層42の内方に電極43a,43bを形成する。また、トランジスタセル形成領域におけるソース電極11を形成する。さらに、基板1の裏面(下面)にドレイン電極12を全面に形成する。
(第3の実施の形態)
次に、第3の実施の形態を、第1の実施の形態との相違点を中心に説明する。
【0027】
図16には本実施の形態における炭化珪素半導体装置の縦断面図を示す。
本装置においては、ドリフト層2の上面での表層部にP+領域(第2導電型の高濃度領域)50を形成し、このP+領域50の上の第1のゲート層3にオーミック接触する電極51a,51bを設け、この電極51a,51bを接地している。このようにして、ワンチップ内にサージ吸収用ダイオードD3を作り込んでいる。
【0028】
よって、高濃度領域50はトレンチ5における第2のゲート層7よりも深いところに位置するため、即ち、P+領域50の底面高さH4は第2のゲート層7の底面高さH3よりΔHだけ低くなっているため、早期にブレークダウンして素子を保護することができる。
【0029】
次に、製造方法について説明する。
まず、図17に示すように、N+型SiC基板1の上に、エピタキシャル成長によりN-型ドリフト層となるエピタキシャル層2を形成する。そして、N-エピ層2の上にパターニングしたLTO膜55を配置し、イオン注入を行うことによりサージ吸収用ダイオードの形成領域においてN-型ドリフト層となるエピタキシャル層2の表層部にP+領域50を形成する。ドーパントにはアルミまたはボロンを用いる。
【0030】
その後、図18に示すように、エピタキシャル成長によりN-型ドリフト層となるエピタキシャル層2の上に第1のゲート層となるエピタキシャル層3を形成するとともに、図19に示すように、N+型ソース層となるエピタキシャル層4を形成する。そして、図20に示すように、トランジスタセルの形成領域においてソース層4と第1のゲート層3を貫通してドリフト層2に達するトレンチ5をRIEにより形成する。
【0031】
さらに、図21に示すように、エピタキシャル成長によりN-層56を形成し、N-層56に対し熱拡散またはイオン注入(あるいはエピ成長)によりP+不純物を所定深さにわたり導入する。その結果、図22に示すようにトランジスタセルの形成領域においてトレンチ5の内部にN-チャネル層6と第2のゲート層(P+層)7が形成される。
【0032】
さらに、図23に示すように、不要なN-チャネル層6と第2のゲート層7をRIEにより除去する(領域A1を除去する)。そして、図24に示すように、不要なN+型ソース層4をRIEにより除去する(領域A3を除去する)。
【0033】
引き続き、図16に示すように、絶縁膜(LTO膜)8の成膜およびコンタクトホールの形成を行い、トランジスタセル形成領域における第1ゲート電極9a,9bと第2ゲート電極10a,10bを形成するとともに、サージ吸収用ダイオードの形成領域での第1のゲート層となるエピタキシャル層3の上にオーミック接触する電極51a,51bを形成する。また、トランジスタセル形成領域におけるソース電極11を形成する。さらに、基板1の裏面(下面)にドレイン電極12を全面に形成する。
【0034】
以上のごとく、図17,18に示したように第1のゲート層(P+エピ層)3を形成する前にP型イオン注入によりN-エピ層2にP+領域50を形成することにより、P+領域50を、図16でのトレンチ5の底部に形成される第2のゲート層(P+領域)7よりも深いところに位置させることができる。
(第4の実施の形態)
次に、第4の実施の形態を、第1の実施の形態との相違点を中心に説明する。
【0035】
図25には本実施の形態における炭化珪素半導体装置の縦断面図を示す。
本装置においてはトレンチ60を有し、このトレンチ60は、ソース層4と第1のゲート層3とを貫通してドリフト層2に達し、かつ、第2のゲート層7を埋め込むトレンチ5よりも深くなっている。トレンチ60の内壁部には、SiCよりなるN-型(第1導電型)の不純物層61が形成されるとともに、その内方にSiCよりなるP+型(第2導電型)の不純物層62が形成されている。不純物層62の内方において電極63a,63bが配置され、この電極63a,63bは接地されている。このようにして、ワンチップ内にサージ吸収用ダイオードD4を作り込んでいる。トレンチ60はトレンチ5よりも深く、第2のゲート層(P+層)7の底面高さH5よりもP+層62の底面高さH6がΔHだけ低くなっているために、早期にブレークダウンして素子を保護する。
【0036】
次に、製造方法について説明する。
図26に示すように、N+型SiC基板1の上に、連続エピタキシャル成長によりN-型ドリフト層となるエピタキシャル層2と第1のゲート層となるエピタキシャル層3とN+型ソース層となるエピタキシャル層4を順に形成する。そして、トランジスタセルの形成領域にトレンチ5を、また、サージ吸収用ダイオードの形成領域に深いトレンチ60を形成する。つまり、トランジスタセル形成領域においてソース層および第1のゲート層となるエピタキシャル層4,3を貫通してドリフト層となるエピタキシャル層2に達するトレンチ5と、サージ吸収用ダイオード形成領域においてソース層および第1のゲート層となるエピタキシャル層4,3を貫通してドリフト層となるエピタキシャル層2に達し、かつトランジスタセル形成領域のトレンチ5よりも深いトレンチ60を形成する。
【0037】
さらに、図27に示すように、エピタキシャル成長によりN-層65を形成する。
そして、N-層65に対し熱拡散によりP+不純物を所定深さにわたり導入する。その結果、図28に示すように、トランジスタセルの形成領域においてはトレンチ5の内部にN-チャネル層6と第2のゲート層(P+層)7が形成されるとともに、サージ吸収用ダイオードの形成領域においてはトレンチ60の内部にN-層61とその内方のP+層62が形成される。
【0038】
さらに、図29に示すように、トランジスタセルの形成領域およびサージ吸収用ダイオードの形成領域における不要なN-層6,61、P+層7,62を除去する(領域A1,A2を除去する)。そして、図30に示すように、トランジスタセルの形成領域における不要なN+型ソース層4を除去する(領域A3を除去する)。
【0039】
引き続き、図25に示すように、絶縁膜(LTO膜)8の成膜およびコンタクトホールの形成を行い、トランジスタセル形成領域における第1ゲート電極9a,9bと第2ゲート電極10a,10bを形成するとともに、サージ吸収用ダイオード形成領域でのP+層62の内方に電極63a,63bを形成する。また、ソース電極11を形成する。さらに、基板1の裏面(下面)にドレイン電極12を全面に形成する。
【0040】
以上のごとく、サージ吸収用ダイオードの形成領域におけるトレンチ60はトランジスタセルのトレンチ5よりも深く形成し、ブレークダウンをダイオードD4側で早期に生じさせることができる。
(第5の実施の形態)
次に、第5の実施の形態を、第1の実施の形態との相違点を中心に説明する。
【0041】
図31には本実施の形態における炭化珪素半導体装置の縦断面図を示す。
本装置においては、トランジスタセルの形成領域以外の領域においてトレンチ70を有し、このトレンチ70は、ソース層4と第1のゲート層3とを貫通してドリフト層2に達している。トレンチ70内にSiCよりなるN-型(第1導電型)の不純物層71が形成され、その内方に、ショットキー接触する電極72が形成されている。この電極72は接地されている。このようにして、ワンチップ内にサージ吸収用ダイオードD5を作り込んでいる。より詳しくは、トランジスタセル部での第1のゲート層3とドリフト層2によるPN接合耐圧よりもサージ吸収用ダイオードD5でのショットキー接合耐圧の方が低く設定されている。また、サージ耐圧はショットキーバリアハイトにより調整する。つまり、NiやTi等の金属材料を選択することによりサージ耐圧を調整する。あるいは、サージ耐圧は、N+基板1とN-ドリフト層2の界面からショットキー接合界面までの上下方向での距離Xにより調整する。さらに、サージ吸収用ダイオードD5の占有面積を10〜50%としている。
【0042】
よって、ショットキー電極側(ダイオードD5側)でブレークダウンが発生することから、ショットキー電極を接地することによりスイッチング時の素子破壊を防止できる。また、この構造はダイオードを内蔵した構造であることから、スイッチングデバイスとして用いた場合、FWD(フライホイールダイオード)が不要となる。
【0043】
次に、製造方法について説明する。
図32に示すように、N+型SiC基板1の上に、連続エピタキシャル成長によりN-型ドリフト層となるエピタキシャル層2と第1のゲート層となるエピタキシャル層3とN+型ソース層となるエピタキシャル層4を順に形成する。そして、RIEにより、トランジスタセルの形成領域にトレンチ5を、また、サージ吸収用ダイオードの形成領域にトレンチ70を同時に形成する。つまり、トランジスタセル形成領域においてソース層および第1のゲート層となるエピタキシャル層4,3を貫通してドリフト層となるエピタキシャル層2に達するトレンチ5と、サージ吸収用ダイオード形成領域においてソース層および第1のゲート層となるエピタキシャル層4,3を貫通してドリフト層となるエピタキシャル層2に達するトレンチ70を同時に形成する。
【0044】
さらに、エピタキシャル成長によりN-層75を形成する。
そして、N-層75に対し熱拡散またはイオン注入(あるいはエピ成長)によりP+不純物を所定深さにわたり導入する。その結果、図33に示すように、トランジスタセルの形成領域において第2のゲート層(P+層)7が形成されるとともに、サージ吸収用ダイオードの形成領域においてP+層76が形成される。
【0045】
さらに、サージ吸収用ダイオードの形成領域におけるエピ層(75,76)に対し図34に示すように所定の厚さt2だけエッチング除去してN-層71とする。このようにして、トランジスタセル形成領域のトレンチ5の内部にチャネル層6と第2のゲート層7を形成するとともに、サージ吸収用ダイオード形成領域のトレンチ70の内部にN型の不純物層71を形成する。
【0046】
引き続き、図35に示すように、トランジスタセルの形成領域およびサージ吸収用ダイオードの形成領域における不要なN-層6,71、P+層7をRIEにより除去する(領域A1,A2を除去する)。そして、図36に示すように、トランジスタセルの形成領域における不要なN+型ソース層4をRIEにより除去する(領域A3を除去する)。
【0047】
引き続き、図37に示すように、絶縁膜(LTO膜)8の成膜およびコンタクトホールの形成を行い、トランジスタセル形成領域における第1ゲート電極9a,9bと第2ゲート電極10a,10bを形成する。また、トランジスタセル形成領域におけるソース電極11を形成する。さらに、基板1の裏面(下面)にドレイン電極12を全面に形成する。そして、1000℃のアニールを行いオーミック化した後、図31に示すように、サージ吸収用ダイオードの形成領域におけるN-層71の内方にショットキー接触する電極72を形成する。
【0048】
以上のごとく、トランジスタセルでの第2のゲート層7を持たないトレンチ構造を配置することにより、オーミック電極とショットキー電極72を有するデバイス構造となり、このとき、ショットキー電極72側でブレークダウンが発生することから、ショットキー電極72を接地することによりスイッチング時の素子破壊を防止できる。
【0049】
また、この構造はダイオードを内蔵した構造であることから、スイッチングデバイスとして用いた場合、FWD(フライホイールダイオード)が不要となる。
【図面の簡単な説明】
【図1】第1の実施の形態における炭化珪素半導体装置の縦断面図。
【図2】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図3】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図4】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図5】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図6】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図7】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図8】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図9】第2の実施の形態における炭化珪素半導体装置の縦断面図。
【図10】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図11】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図12】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図13】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図14】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図15】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図16】第3の実施の形態における炭化珪素半導体装置の縦断面図。
【図17】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図18】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図19】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図20】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図21】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図22】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図23】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図24】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図25】第4の実施の形態における炭化珪素半導体装置の縦断面図。
【図26】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図27】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図28】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図29】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図30】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図31】第5の実施の形態における炭化珪素半導体装置の縦断面図。
【図32】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図33】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図34】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図35】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図36】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図37】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【符号の説明】
1…SiC基板、2…N-ドリフト層、3…第1のゲート層、4…N+ソース層、5…トレンチ、6…N-チャネル層、7…第2のゲート層、20…トレンチ、21…P+不純物層、22a,22b…電極、40…トレンチ、41…N-不純物層、42…P+不純物層、43a,43b…電極、50…P+領域、51a,51b…電極、60…トレンチ、61…N-層、62…P+層、63a,63b…電極、70…トレンチ、71…N-不純物層、72…電極、D1,D2,D3,D4,D5…サージ吸収用ダイオード。
Claims (10)
- 第1導電型のSiC基板(1)の上に、SiCよりなる低濃度な第1導電型のドリフト層(2)と、SiCよりなる第2導電型の第1のゲート層(3)と、SiCよりなる第1導電型のソース層(4)とが順に積層されるとともに、前記ソース層(4)と第1のゲート層(3)とを貫通してドリフト層(2)に達するトレンチ(5)が形成され、さらに、このトレンチ(5)の内壁部にSiCよりなる第1導電型のチャネル層(6)が形成されるとともにその内方にSiCよりなる第2導電型の第2のゲート層(7)を形成した炭化珪素半導体装置において、
ワンチップ内に、PN接合ダイオード構造を有するサージ吸収用ダイオード(D1)が作り込まれており、当該サージ吸収用ダイオード(D1)は、前記ソース層(4)と第1のゲート層(3)とを貫通してドリフト層(2)に達するトレンチ(20)内にSiCよりなる第2導電型の不純物層(21)が形成され、当該不純物層(21)の内方において電極(22a,22b)を配置して、この電極(22a,22b)を接地したものであって、かつ、第2導電型の不純物層(21)の底面の高さが第2導電型の第2のゲート層(7)の底面の高さより低くなっており、トランジスタセル部での第1のゲート層(3)とドリフト層(2)によるPN接合耐圧よりもサージ吸収用ダイオード(D1)でのPN接合耐圧の方が低く設定されていることを特徴とする炭化珪素半導体装置。 - 第1導電型のSiC基板(1)の上に、SiCよりなる低濃度な第1導電型のドリフト層(2)と、SiCよりなる第2導電型の第1のゲート層(3)と、SiCよりなる第1導電型のソース層(4)とが順に積層されるとともに、前記ソース層(4)と第1のゲート層(3)とを貫通してドリフト層(2)に達するトレンチ(5)が形成され、さらに、このトレンチ(5)の内壁部にSiCよりなる第1導電型のチャネル層(6)が形成されるとともにその内方にSiCよりなる第2導電型の第2のゲート層(7)を形成した炭化珪素半導体装置において、
ワンチップ内に、PN接合ダイオード構造を有するサージ吸収用ダイオード(D2)が作り込まれており、当該サージ吸収用ダイオード(D2)は、前記ソース層(4)と第1のゲート層(3)とを貫通してドリフト層(2)に達するトレンチ(40)の内壁部に、SiCよりなる第1導電型の不純物層(41)が形成されるとともに、その内方にSiCよりなり、かつ、底面の高さ(H2)が前記第2のゲート層(7)の底面の高さ(H1)より低い第2導電型の不純物層(42)が形成され、当該不純物層(42)の内方において電極(43a,43b)を配置して、この電極(43a,43b)を接地したものであって、トランジスタセル部での第1のゲート層(3)とドリフト層(2)によるPN接合耐圧よりもサージ吸収用ダイオード(D2)でのPN接合耐圧の方が低く設定されていることを特徴とする炭化珪素半導体装置。 - 第1導電型のSiC基板(1)の上に、SiCよりなる低濃度な第1導電型のドリフト層(2)と、SiCよりなる第2導電型の第1のゲート層(3)と、SiCよりなる第1導電型のソース層(4)とが順に積層されるとともに、前記ソース層(4)と第1のゲート層(3)とを貫通してドリフト層(2)に達するトレンチ(5)が形成され、さらに、このトレンチ(5)の内壁部にSiCよりなる第1導電型のチャネル層(6)が形成されるとともにその内方にSiCよりなる第2導電型の第2のゲート層(7)を形成した炭化珪素半導体装置において、
ワンチップ内に、PN接合ダイオード構造を有するサージ吸収用ダイオード(D3)が作り込まれており、当該サージ吸収用ダイオード(D3)は、ドリフト層(2)の上面での表層部に第2導電型の高濃度領域(50)を形成し、この高濃度領域(50)の上の第1のゲート層(3)にオーミック接触する電極(51a,51b)を設け、この電極(51a,51b)を接地したものであって、かつ、第2導電型の高濃度領域(50)の底面の高さ(H4)が第2導電型の第2のゲート層(7)の底面の高さ(H3)より低くなっており、トランジスタセル部での第1のゲート層(3)とドリフト層(2)によるPN接合耐圧よりもサージ吸収用ダイオード(D3)でのPN接合耐圧の方が低く設定されていることを特徴とする炭化珪素半導体装置。 - 第1導電型のSiC基板(1)の上に、SiCよりなる低濃度な第1導電型のドリフト層(2)と、SiCよりなる第2導電型の第1のゲート層(3)と、SiCよりなる第1導電型のソース層(4)とが順に積層されるとともに、前記ソース層(4)と第1のゲート層(3)とを貫通してドリフト層(2)に達するトレンチ(5)が形成され、さらに、このトレンチ(5)の内壁部にSiCよりなる第1導電型のチャネル層(6)が形成されるとともにその内方にSiCよりなる第2導電型の第2のゲート層(7)を形成した炭化珪素半導体装置において、
ワンチップ内に、PN接合ダイオード構造を有するサージ吸収用ダイオード(D4)が作り込まれており、当該サージ吸収用ダイオード(D4)は、前記ソース層(4)と第1のゲート層(3)とを貫通してドリフト層(2)に達し、かつ、前記第2のゲート層(7)を埋め込むトレンチ(5)よりも深く形成したトレンチ(60)の内壁部に、SiCよりなる第1導電型の不純物層(61)が形成されるとともに、その内方にSiCよりなる第2導電型の不純物層(62)が形成され、当該不純物層(62)の内方において電極(63a,63b)を配置して、この電極(63a,63b)を接地したものであって、かつ、第2導電型の不純物層(62)の底面の高さ(H6)が第2導電型の第2のゲート層(7)の底面の高さ(H5)より低くなっており、トランジスタセル部での第1のゲート層(3)とドリフト層(2)によるPN接合耐圧よりもサージ吸収用ダイオード(D4)でのPN接合耐圧の方が低く設定されていることを特徴とする炭化珪素半導体装置。 - 第1導電型のSiC基板(1)の上に、SiCよりなる低濃度な第1導電型のドリフト層(2)と、SiCよりなる第2導電型の第1のゲート層(3)と、SiCよりなる第1導電型のソース層(4)とが順に積層されるとともに、前記ソース層(4)と第1のゲート層(3)とを貫通してドリフト層(2)に達するトレンチ(5)が形成され、さらに、このトレンチ(5)の内壁部にSiCよりなる第1導電型のチャネル層(6)が形成されるとともにその内方にSiCよりなる第2導電型の第2のゲート層(7)を形成した炭化珪素半導体装置において、
ワンチップ内に、ショットキーダイオード構造を有するサージ吸収用ダイオード(D5)が作り込まれており、当該サージ吸収用ダイオード(D5)は、前記ソース層(4)と第1のゲート層(3)とを貫通してドリフト層(2)に達するトレンチ(70)内にSiCよりなる第1導電型の不純物層(71)を形成するとともに、その内方にショットキー接触する電極(72)を形成し、当該電極(72)を接地したものであって、かつ、第2導電型の第2のゲート層(7)の底面におけるPN接合耐圧よりもサージ吸収用ダイオード(D5)でのショットキー接合耐圧が低くなっており、トランジスタセル部での第1のゲート層(3)とドリフト層(2)によるPN接合耐圧よりもサージ吸収用ダイオード(D5)でのショットキー接合耐圧の方が低く設定されていることを特徴とする炭化珪素半導体装置。 - 第1導電型のSiC基板(1)の上に、SiCよりなる低濃度な第1導電型のドリフト層(2)と、SiCよりなる第2導電型の第1のゲート層(3)と、SiCよりなる第1導電型のソース層(4)とが順に積層されるとともに、前記ソース層(4)と第1のゲート層(3)とを貫通してドリフト層(2)に達するトレンチ(5)が形成され、さらに、このトレンチ(5)の内壁部にSiCよりなる第1導電型のチャネル層(6)が形成されるとともにその内方にSiCよりなる第2導電型の第2のゲート層(7)を形成した炭化珪素半導体装置の製造方法であって、
連続エピタキシャル成長により第1導電型のSiC基板(1)の上にドリフト層となるエピタキシャル層(2)と第1のゲート層となるエピタキシャル層(3)とソース層となるエピタキシャル層(4)を積層する工程と、
トランジスタセル形成領域においてソース層および第1のゲート層となるエピタキシャル層(4,3)を貫通してドリフト層となるエピタキシャル層(2)に達するトレンチ(5)と、サージ吸収用ダイオード形成領域においてソース層および第1のゲート層となるエピタキシャル層(4,3)を貫通してドリフト層となるエピタキシャル層(2)に達するトレンチ(20)を同時に形成する工程と、
トランジスタセル形成領域のトレンチ(5)の内部にチャネル層(6)と第2のゲート層(7)を形成するとともに、サージ吸収用ダイオード形成領域のトレンチ(20)の内部に第2導電型の不純物層(21)を、第2導電型の不純物層(21)の底面の高さが第2導電型の第2のゲート層(7)の底面の高さより低くなるように形成する工程と、
サージ吸収用ダイオード形成領域での不純物層(21)の内方に電極(22a,22b)を形成する工程と、
を含み、
ワンチップ内に、PN接合ダイオード構造を有し、かつ、PN接合耐圧がトランジスタセル部での第1のゲート層(3)とドリフト層(2)によるPN接合耐圧よりも低く設定されたサージ吸収用ダイオード(D1)を作り込むようにしたことを特徴とする炭化珪素半導体装置の製造方法。 - 第1導電型のSiC基板(1)の上に、SiCよりなる低濃度な第1導電型のドリフト層(2)と、SiCよりなる第2導電型の第1のゲート層(3)と、SiCよりなる第1導電型のソース層(4)とが順に積層されるとともに、前記ソース層(4)と第1のゲート層(3)とを貫通してドリフト層(2)に達するトレンチ(5)が形成され、さらに、このトレンチ(5)の内壁部にSiCよりなる第1導電型のチャネル層(6)が形成されるとともにその内方にSiCよりなる第2導電型の第2のゲート層(7)を形成した炭化珪素半導体装置の製造方法であって、
連続エピタキシャル成長により第1導電型のSiC基板(1)の上にドリフト層となるエピタキシャル層(2)と第1のゲート層となるエピタキシャル層(3)とソース層となるエピタキシャル層(4)を積層する工程と、
トランジスタセル形成領域においてソース層および第1のゲート層となるエピタキシャル層(4,3)を貫通してドリフト層となるエピタキシャル層(2)に達するトレンチ(5)と、サージ吸収用ダイオード形成領域においてソース層および第1のゲート層となるエピタキシャル層(4,3)を貫通してドリフト層となるエピタキシャル層(2)に達するトレンチ(40)を同時に形成する工程と、
トランジスタセル形成領域のトレンチ(5)の内部にチャネル層(6)と第2のゲート層(7)を形成するとともに、サージ吸収用ダイオード形成領域のトレンチ(40)の内部にトレンチ底部での厚さがトランジスタセル形成領域でのチャネル層(6)よりも薄い第1導電型の不純物層(41)と第2導電型の不純物層(42)を形成する工程と、
サージ吸収用ダイオード形成領域での不純物層(42)の内方に電極(43a,43b)を形成する工程と、
を含み、
ワンチップ内に、PN接合ダイオード構造を有し、かつ、PN接合耐圧がトランジスタセル部での第1のゲート層(3)とドリフト層(2)によるPN接合耐圧よりも低く設定されたサージ吸収用ダイオード(D2)を作り込むようにしたことを特徴とする炭化珪素半導体装置の製造方法。 - 第1導電型のSiC基板(1)の上に、SiCよりなる低濃度な第1導電型のドリフト層(2)と、SiCよりなる第2導電型の第1のゲート層(3)と、SiCよりなる第1導電型のソース層(4)とが順に積層されるとともに、前記ソース層(4)と第1のゲート層(3)とを貫通してドリフト層(2)に達するトレンチ(5)が形成され、さらに、このトレンチ(5)の内壁部にSiCよりなる第1導電型のチャネル層(6)が形成されるとともにその内方にSiCよりなる第2導電型の第2のゲート層(7)を形成した炭化珪素半導体装置の製造方法であって、
エピタキシャル成長により第1導電型のSiC基板(1)の上にドリフト層となるエピタキシャル層(2)を形成する工程と、
サージ吸収用ダイオード形成領域においてドリフト層となるエピタキシャル層(2)の表層部に第2導電型の高濃度領域(50)を形成する工程と、
エピタキシャル成長によりドリフト層となるエピタキシャル層(2)の上に第1のゲート層となるエピタキシャル層(3)とソース層となるエピタキシャル層(4)を積層する 工程と、
トランジスタセル形成領域においてソース層(4)と第1のゲート層(3)とを貫通してドリフト層(2)に達するトレンチ(5)を形成する工程と、
トランジスタセル形成領域のトレンチ(5)の内部にチャネル層(6)と第2のゲート層(7)を、前記第2導電型の高濃度領域(50)の底面の高さが第2導電型の第2のゲート層(7)の底面の高さより低くなるように形成する工程と、
サージ吸収用ダイオード形成領域での第1のゲート層となるエピタキシャル層(3)の上にオーミック接触する電極(51a,51b)を形成する工程と、
を含み、
ワンチップ内に、PN接合ダイオード構造を有し、かつ、PN接合耐圧がトランジスタセル部での第1のゲート層(3)とドリフト層(2)によるPN接合耐圧よりも低く設定されたサージ吸収用ダイオード(D3)を作り込むようにしたことを特徴とする炭化珪素半導体装置の製造方法。 - 第1導電型のSiC基板(1)の上に、SiCよりなる低濃度な第1導電型のドリフト層(2)と、SiCよりなる第2導電型の第1のゲート層(3)と、SiCよりなる第1導電型のソース層(4)とが順に積層されるとともに、前記ソース層(4)と第1のゲート層(3)とを貫通してドリフト層(2)に達するトレンチ(5)が形成され、さらに、このトレンチ(5)の内壁部にSiCよりなる第1導電型のチャネル層(6)が形成されるとともにその内方にSiCよりなる第2導電型の第2のゲート層(7)を形成した炭化珪素半導体装置の製造方法であって、
連続エピタキシャル成長により第1導電型のSiC基板(1)の上にドリフト層となるエピタキシャル層(2)と第1のゲート層となるエピタキシャル層(3)とソース層となるエピタキシャル層(4)を積層する工程と、
トランジスタセル形成領域においてソース層および第1のゲート層となるエピタキシャル層(4,3)を貫通してドリフト層となるエピタキシャル層(2)に達するトレンチ(5)と、サージ吸収用ダイオード形成領域においてソース層および第1のゲート層となるエピタキシャル層(4,3)を貫通してドリフト層となるエピタキシャル層(2)に達し、かつ前記トランジスタセル形成領域のトレンチ(5)よりも深いトレンチ(60)を形成する工程と、
トランジスタセル形成領域のトレンチ(5)の内部にチャネル層(6)と第2のゲート層(7)を形成するとともに、サージ吸収用ダイオード形成領域のトレンチ(60)の内部に第1導電型の不純物層(61)とその内方の第2導電型の不純物層(62)を、第2導電型の不純物層(62)の底面の高さが第2導電型の第2のゲート層(7)の底面の高さより低くなるように形成する工程と、
サージ吸収用ダイオード形成領域での第2導電型の不純物層(62)の内方に電極(63a,63b)を形成する工程と、
を含み、
ワンチップ内に、PN接合ダイオード構造を有し、かつ、PN接合耐圧がトランジスタセル部での第1のゲート層(3)とドリフト層(2)によるPN接合耐圧よりも低く設定されたサージ吸収用ダイオード(D4)を作り込むようにしたことを特徴とする炭化珪素半導体装置の製造方法。 - 第1導電型のSiC基板(1)の上に、SiCよりなる低濃度な第1導電型のドリフト層(2)と、SiCよりなる第2導電型の第1のゲート層(3)と、SiCよりなる第1導電型のソース層(4)とが順に積層されるとともに、前記ソース層(4)と第1のゲート層(3)とを貫通してドリフト層(2)に達するトレンチ(5)が形成され、さらに、このトレンチ(5)の内壁部にSiCよりなる第1導電型のチャネル層(6)が形成されるとともにその内方にSiCよりなる第2導電型の第2のゲート層(7)を形成した炭化珪素半導体装置の製造方法であって、
連続エピタキシャル成長により第1導電型のSiC基板(1)の上にドリフト層となるエピタキシャル層(2)と第1のゲート層となるエピタキシャル層(3)とソース層とな るエピタキシャル層(4)を積層する工程と、
トランジスタセル形成領域においてソース層および第1のゲート層となるエピタキシャル層(4,3)を貫通してドリフト層となるエピタキシャル層(2)に達するトレンチ(5)と、サージ吸収用ダイオード形成領域においてソース層および第1のゲート層となるエピタキシャル層(4,3)を貫通してドリフト層となるエピタキシャル層(2)に達するトレンチ(70)を同時に形成する工程と、
トランジスタセル形成領域のトレンチ(5)の内部にチャネル層(6)と第2のゲート層(7)を形成するとともに、サージ吸収用ダイオード形成領域のトレンチ(70)の内部に第1導電型の不純物層(71)を形成する工程と、
サージ吸収用ダイオード形成領域での不純物層(71)の内方にショットキー接触する電極(72)を形成する工程と、
を含み、
ワンチップ内に、ショットキーダイオード構造を有し、かつ、ショットキー接合耐圧が第2導電型の第2のゲート層(7)の底面におけるPN接合耐圧よりも低くなっており、ショットキー接合耐圧がトランジスタセル部での第1のゲート層(3)とドリフト層(2)によるPN接合耐圧よりも低く設定されたサージ吸収用ダイオード(D5)を作り込むようにしたことを特徴とする炭化珪素半導体装置の製造方法。
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