JP2015012294A - 大きなチャネル周縁部を備えた金属酸化膜半導体（ｍｏｓ）デバイス及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 69
- 238000000034 method Methods 0.000 title claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000002019 doping agent Substances 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 16
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 25
- 238000013461 design Methods 0.000 claims description 13
- 230000001413 cellular effect Effects 0.000 claims description 7
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 230000003252 repetitive effect Effects 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 claims description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims description 2
- 229910003460 diamond Inorganic materials 0.000 claims description 2
- 239000010432 diamond Substances 0.000 claims description 2
- 229910052732 germanium Inorganic materials 0.000 claims description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 2
- 238000005468 ion implantation Methods 0.000 claims description 2
- 238000001459 lithography Methods 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 22
- 230000000903 blocking effect Effects 0.000 description 17
- 238000010586 diagram Methods 0.000 description 9
- 239000000463 material Substances 0.000 description 7
- 230000005669 field effect Effects 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 241000264877 Hippospongia communis Species 0.000 description 4
- 238000013459 approach Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 150000004706 metal oxides Chemical class 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 210000004027 cell Anatomy 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 210000003850 cellular structure Anatomy 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000010248 power generation Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/15—Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
- H01L29/1608—Silicon carbide
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
Abstract
【課題】大きなチャネル周縁部を備えた金属酸化膜半導体（ＭＯＳ）デバイス及びその製造方法を提供する。
【解決手段】半導体デバイスは、基板上１４に配置されたドリフト層１６を含む。ドリフト層１６は、半導体デバイスのチャネルの長さに平行に向けられた複数の繰り返し特徴要素を備えた非平面のプロファイル５２を有する。更に、各繰り返し特徴要素は、ドリフト層１６の残りの部分よりも高いドーパント濃度を有する。本構成により、素子抵抗が低減される。
【選択図】図１０
【解決手段】半導体デバイスは、基板上１４に配置されたドリフト層１６を含む。ドリフト層１６は、半導体デバイスのチャネルの長さに平行に向けられた複数の繰り返し特徴要素を備えた非平面のプロファイル５２を有する。更に、各繰り返し特徴要素は、ドリフト層１６の残りの部分よりも高いドーパント濃度を有する。本構成により、素子抵抗が低減される。
【選択図】図１０
Description
本明細書で開示される主題は、パワーデバイス（例えば、ＭＯＳＦＥＴ、ＩＧＢＴ、ＩＢＴ、ＥＳＴ、その他）などの金属酸化膜半導体（ＭＯＳ）制御デバイスに関する。
本節は、以下で説明され及び／又は請求項に記載される本開示の種々の態様に関連する当該技術分野の様々な態様を読み手に紹介することを目的とする。この考察は、本開示の種々の態様を十分に理解できるようにするために、背景技術の情報を読み手に提供する助けとなると考えられる。従って、これらの記載は上記の観点から読まれるべきであり、従来技術として認められるものではない点を理解されたい。
パワーエレクトロニクスシステムは、最新の電気システム全体にわたって、負荷による消費に合わせて電力をある形態から別の形態に変換するために広く利用されている。多くのパワーエレクトロニクスシステムは、この電力変換プロセスにおいて、サイリスタ、ダイオード、及び様々なタイプのトランジスタ（例えば、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、接合ゲート電界効果トランジスタ（ＪＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、及び他の好適なトランジスタ）など、種々の半導体デバイス及び構成要素を利用している。
具体的には、高電圧及び／又は高電流用途において、炭化ケイ素（ＳｉＣ）、窒化アルミニウム（ＡＩＮ）、窒化ガリウム（ＧａＮ）、その他などの広バンドギャップ半導体を利用するデバイスは、高温動作、低オン抵抗、及び対応するシリコンデバイスよりもダイサイズがより小さいという点で複数の利点をもたらす。従って、広バンドギャップ半導体デバイスは、例えば、配電システム（例えば、電力網）、発電システム（例えば、太陽光及び風力コンバータ）、並びに消費財（例えば、電気自動車、電化製品、電力供給装置、その他）を含む、電力変換用途に対して利点を提供する。しかしながら、ＳｉＣとＳｉ材料系の間の相違により、Ｓｉデバイスに利用するのに好適な特定の材料処理及び構造的特徴（例えば、デバイス設計及び／又は製造プロセス）は、対応するＳｉＣ半導体デバイスでは好適ではなくなる可能性があり、逆もまた同様である。従って、広バンドギャップ半導体材料はまた、上述の利点に加えてデバイス設計及び製造中の問題を提示する。
最初に請求項に記載された本発明の範囲内にある特定の実施形態について以下で要約する。これらの実施形態は、特許請求した本発明の技術的範囲を限定することを意図するものではなく、むしろそれらの実施形態は、本発明の実施可能な形態の簡潔な概要を示すことのみを意図している。当然のことながら、本開示は、以下に記載する実施形態と同様又は異なるものとすることができる様々な形態を包含することができる。
１つの実施形態において、半導体デバイスは、基板上に配置されたドリフト層を含む。ドリフト層は、半導体デバイスのチャネルの長さに平行に向けられた複数の繰り返し特徴要素を備えた非平面の面を有する。更に、各繰り返し特徴要素は、ドリフト層の残りの部分よりも高いドーパント濃度を有する。
別の実施形態において、半導体デバイスを製造する方法は、非平面の面を有するエピタキシャル半導体層を形成するステップを含み、非平面の面は、エピタキシャル半導体層の残りの部分よりも高いドープを有する繰り返しの三角形、矩形、円形特徴要素又は他の好適な繰り返し特徴要素を含むことができる。本方法は、エピタキシャル半導体層の非平面の面の少なくとも一部から非平面ウェル領域を形成するステップと、非平面ウェル領域の少なくとも一部から非平面ｎ＋又はｐ＋領域を形成するステップと、を含む。
別の実施形態において、半導体デバイスは、ある厚みを有するドリフト層を含み、該ドリフト層が、該ドリフト層内にある深さまで延びた複数のトレンチ特徴部を有する非平面の面を備える。深さは、ドリフト層の厚みの約１０％以下である。半導体デバイスは、ドリフト層の非平面の面の少なくとも一部に共形に配置された非平面のｐ型ウェルと、非平面のｐ型ウェルの少なくとも一部に共形に配置された非平面のｎ＋領域と、を含む。半導体デバイスはまた、ドリフト層の少なくとも一部、ｐ型ウェル領域の一部、及び前記ｎ＋領域の一部にわたって共形に配置された非平面の誘電層を含む。半導体デバイスは更に、非平面の誘電層の少なくとも一部にわたって共形に配置された非平面ゲートを含む。
本発明のこれらの及びその他の特徴、態様並びに利点は、図面全体を通して同じ参照符号が同様の部分を表す添付図面を参照して以下の詳細な説明を読むと、より良好に理解されるであろう。
１つ又はそれ以上の特定の実施形態を以下で説明する。これらの実施形態の簡潔な説明を行うために、本明細書では、実際の実施態様の全ての特徴については説明しないことにする。何れかの技術又は設計プロジェクトと同様に、このような何らかの実際の実装の開発において、システム及びビジネスに関連した制約への準拠など、実装毎に異なる可能性のある開発者の特定の目標を達成するために、多数の実装時固有の決定を行う必要がある点は理解されたい。更に、このような開発の取り組みは、複雑で時間を要する可能性があるが、本開示の利点を有する当業者にとっては、設計、製作、及び製造の日常的な業務である点を理解されたい。
本発明の種々の実施形態の要素を導入する際に、冠詞「ａ」、「ａｎ」、「ｔｈｅ」、及び「ｓａｉｄ」は、要素の１つ又はそれ以上が存在することを意味するものとする。用語「備える」、「含む」、及び「有する」は、包括的なものであり、記載した要素以外の付加的な要素が存在し得ることを意味する。加えて、本発明の「一実施形態」又は「１つの実施形態」に対する言及は、同様に記載の特徴部を組み込んだ追加的な実施形態の存在を排除するものとして解釈されることを意図していない点を理解されたい。
最新のパワーエレクトロニクスの基本的構成単位の１つは、電界効果トランジスタ（ＦＥＴ）デバイスである。例えば、図１は、平面ｎチャネル電界効果トランジスタ、すなわち、二重拡散金属酸化膜半導体電界効果トランジスタ（ＤＭＯＳＦＥＴ）（以下、ＭＯＳＦＥＴとする）デバイス１０のアクティブセルを示している。ＭＯＳＦＥＴデバイス１０並びに以下で考察する他のデバイスの特定の構成要素をより明確に例示するために、一般的に理解される特定の設計要素（例えば、上部メタライゼーション、パッシベーション、エッジ終端、その他）は省略される場合があることは、理解することができる。図１の例示のＭＯＳＦＥＴデバイス１０は、ｎ型基板層１４の下のデバイス底部に配置されたドレインコンタクト１２を含む。基板層１４の上にはｎ型ドリフト層１６が配置される。ＭＯＳＦＥＴデバイス１０の表面近くにおいて、ソースコンタクト２２の下にｐ型ウェル１８（例えば、ウェル領域１８）及びｎ＋領域２０が置かれる。更に、誘電層２４は、ｎ＋領域２０及びｐ型ウェル１８からゲート２６を絶縁する。作動中、適切なゲート電圧（例えば、ＭＯＳＦＥＴデバイス１０のスレッショルド電圧又はそれ以上）により、反転層がチャネル領域２８に形成されるようにすることができ、これによりソースコンタクト２２とドレインコンタクト１２との間に電流が流れるようにすることができる。チャネル領域２８は、一般に、ＭＯＳＦＥＴデバイスにおいてｐ型ウェル領域１８とゲート誘電体２４との間の界面によって定めることができる点は理解されたい。従って、チャネル領域２８の幅又は周縁部は、以下で更に考察するように、ＭＯＳＦＥＴデバイスの表面積に比例することができる。
図２に示すように、ＭＯＳＦＥＴデバイス１０の種々の領域は各々、関連の抵抗を有することができ、ＭＯＳＦＥＴデバイス１０の全抵抗（例えば、オン抵抗Ｒds（ｏｎ））は、これらの抵抗の各々の総和として表すことができる。例えば、図２に示すように、ＭＯＳＦＥＴデバイス１０のオン抵抗Ｒds（ｏｎ）は、Ｒs３０（例えば、ｎ＋領域２０の抵抗及びソースコンタクト２２の抵抗）、抵抗Ｒch３２（例えば、ウェル領域１８の反転チャネル抵抗）、抵抗Ｒacc３４（例えば、ゲート酸化物２４とウェル領域１８間に位置するドリフト層１６の一部との間の蓄積層の抵抗）、抵抗ＲJFET３６（例えば、ウェル領域１８間のネック領域の抵抗）、抵抗Ｒdrift３８（例えば、ドリフト層１６の周りの抵抗）、及び抵抗Ｒsub４０（例えば、基板層１４の周りの抵抗）の総和として近似することができる。
ＭＯＳＦＥＴの導通損失を低減するために、ＭＯＳＦＥＴの１つ又はそれ以上の構成要素の抵抗を最小限にすることが望ましいとすることができる。ＭＯＳＦＥＴのチャネル抵抗が全ＭＯＳＦＥＴ抵抗の大きな部分である場合、及び／又はＭＯＳＦＥＴが低チャネル移動度を生じる場合には、ＭＯＳＦＥＴデバイス（例えば、図１のＭＯＳＦＥＴ１０）のオン抵抗（例えば、Ｒds（ｏｎ））が大きくなり、デバイス性能に影響を及ぼす可能性がある。従って、デバイスのオン抵抗が小さくなるようにＭＯＳＦＥＴデバイスを設計することが望ましいとすることができる。更に、一部のＭＯＳＦＥＴデバイス（例えば、ＳｉＣ ＭＯＳＦＥＴデバイス）は一般に、同様のシリコンＭＯＳＦＥＴデバイスよりも低い反転層キャリア移動度（例えば、高いチャネル抵抗Ｒch３２）を有することは理解できる。従って、具体的には、ＭＯＳＦＥＴのチャネル要素の抵抗を最小にする（例えば、低減、制限、又は低下）ことにより低オン抵抗を有するＭＯＳＦＥＴデバイスを設計することが望ましいとすることができる。更に、上述のように、ＳｉＣ基板は、Ｓｉ基板で実装するのが困難であるか又は好適ではない可能性があるデバイス製造技術を可能にすることができる。
従って、ここでは、ＭＯＳゲート及び／又はＭＯＳ制御半導体デバイス（例えば、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、絶縁ベースＭＯＳ制御サイリスタ（ＩＢＭＣＴ）、ベース抵抗ＭＯＳ制御サイリスタ（ＢＲＴ）、その他）のオン抵抗を低減するための多くのシステム（例えば、デバイス構造体）及び方法が開示される。以下で詳細に考察するように、本発明の実施形態は、大きな表面積及び大きなチャネル幅（例えば、大きなチャネル周縁部）を有する非平面半導体デバイスの製造を可能にし、これにより低抵抗デバイスの生産を可能にする。例えば、以下に記載するように、本明細書で開示される実施形態は、正弦波、三角波、方形波、ノコギリ波に似たデバイスプロファイルを提供する繰り返しのトレンチ特徴要素を含む半導体デバイス（例えば、ＳｉＣデバイス）の実施形態を含む。開示されるデバイスの実施形態は、デバイス当たり（及びダイ当たり）に大きな有効表面積を提供し、これは、チャネル抵抗を低減することに加えて、１つ又はそれ以上の接触抵抗を低減し、また、半導体デバイスの接触域を増大させることにより放熱を改善することができる。更に、以下で詳細に考察するように、本手法はまた、デバイスのチャネル抵抗の低減及び／又は全オン抵抗（例えば、Ｒds（ｏｎ））の低減を更に行うために、方形又はハニカム構造のようなセル状デバイス設計（例えば、ＳｉＣセル状デバイス設計）にも適用することができる。以下で考察するデバイスの実施形態は、ＳｉＣデバイスとして提示されるが、これらは単に実施例として提供されているに過ぎない点に留意されたい。他の実施形態において、半導体デバイスは、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、窒化アルミニウム（ＡＩＮ）、窒化ガリウム（ＧａＮ）、ガリウムヒ素（ＧａＡｓ）、ダイアモンド（Ｃ）又は本手法の効果を相殺することのない他の何れかの半導体材料から製造することができる。
上記のことを考慮して、図３は、非平面ＳｉＣｎチャネルＤＭＯＳＦＥＴデバイス５０、（以下、ＭＯＳＦＥＴデバイス５０とする）の１つの実施形態の概略図である。図１のＭＯＳＦＥＴデバイス１０と同様に、図３のＭＯＳＦＥＴデバイス５０は、ｎ型基板層１４の下のデバイス底部に配置されたドレインコンタクト１２を含む。基板層１４の上にはｎ型ドリフト層１６（例えば、エピタキシャルＳｉＣ層）が配置される。ＭＯＳＦＥＴデバイス５０の表面近くにおいて、ソースコンタクト２２の下にウェル領域１８（例えば、ｐ型ウェル１８）及びｎ＋領域２０が置かれる。更に、誘電層２４は、ｎ＋領域２０及びｐ型ウェル１８からゲート２６を絶縁する。図示のＭＯＳＦＥＴデバイス５０及び以下で考察する他のＭＯＳＦＥＴデバイスは、特定のドーピング（例えば、ｐ型ウェル１８及びｎ＋領域２０）を有するように例示し説明されるが、他の実施形態では、当業者であれば理解できるように、ＭＯＳＦＥＴデバイスの種々の層を対照的な方法で（例えば、ｎ型ウェルとｐ＋領域）ドープしてもよい。
デバイスが表面上に作製される図１のＭＯＳＦＥＴデバイス１０とは違って、図３に示したＭＯＳＦＥＴデバイス５０の表面プロファイル５２は、ピーク特徴部５４とトレンチ特徴部５６とが繰り返す三角波状の形状にされる。従って、ドリフト層１６、ｐ型ウェル１８、ｎ＋領域２０、ソースコンタクト２２、ゲート誘電体２４、及びゲート２６の表面は各々、この三角波形状（例えば、ピーク特徴部５４とトレンチ特徴部５６との繰り返しを有する）を示すことができる。その上、ＭＯＳＦＥＴ５０のチャネル領域２８（例えば、繰り返すピーク特徴部５４とトレンチ特徴部５６に平行に向けられた）は、同様にこの三角波形状を示すことができ、この繰り返すピーク特徴部５４及びトレンチ特徴部５６に起因して、大きなチャネル幅（例えば、大きなチャネル周縁部）を有するチャネル領域２８が得られることになる。上述のように、ＭＯＳＦＥＴデバイス５０におけるチャネル領域２８のこの大きな幅は、ＭＯＳＦＥＴデバイス５０の１つ又はそれ以上の個別抵抗（例えば、ソースとｎ＋領域１８との間のチャネル抵抗及び／又は接触抵抗）を低減し、これによりＭＯＳＦＥＴデバイス５０のオン抵抗（例えば、Ｒds（ｏｎ））を低減することができる。
同様に、図４は、非平面ＳｉＣラテラルＭＯＳＦＥＴデバイス６０（以下、ＬＭＯＳＦＥＴデバイス６０とする）の別の実施形態の概略図である。図３のＭＯＳＦＥＴデバイス５０と同様に、図４のｎチャネルＬＭＯＳＦＥＴデバイス６０は、ｎ型又はｐ型基板層１４を含み、その上にｐ型ドリフト層１６が配置される。ＬＭＯＳＦＥＴデバイス６０の表面近くにおいて、ソースコンタクト２２の下に第１のｎ型ウェル６２Ａが置かれ、ソースコンタクト６４の下に第２のｎ型ウェル６２Ｂが置かれる。更に、誘電層２４は、ｎ型ウェル６２Ａ及び６２Ｂからゲート２６を絶縁する。図示のＬＭＯＳＦＥＴデバイス６０の動作中、デバイススレッショルド電圧を超えて印加されるゲート電圧により、チャネル領域（例えば、ドリフト層１６とゲート酸化物２４との間の界面）における導電チャネル（例えば、反転層）の形成が引き起こされ、ソースコンタクト２２とドレインコンタクト１２との間の電荷キャリアの横方向の流れを可能にすることになる。
図３のＭＯＳＦＥＴデバイス５０と同様に、図４に示したＬＭＯＳＦＥＴデバイス６０の表面プロファイル５２は、ピーク特徴部５４とトレンチ特徴部５６とが繰り返す三角波状の形状にされる。従って、ドリフト層１６、ｎ型ウェル６２Ａ及び６２Ｂ、ソースコンタクト２２、ゲート誘電体２４、ゲート２６、及びドレインコンタクト６４の表面は各々、この三角波形状（例えば、ピーク特徴部５４とトレンチ特徴部５６との繰り返しを有する）を示すことができる。その上、ＬＭＯＳＦＥＴ６０のチャネル領域６６（例えば、繰り返すピーク特徴部５４とトレンチ特徴部５６に平行に向けられた）は、同様にこの三角波形状を示すことができ、この繰り返すピーク特徴部５４及びトレンチ特徴部５６に起因して、大きなチャネル幅（例えば、大きなチャネル周縁部）を有するチャネル領域６６が得られることになる。上述のように、ＬＭＯＳＦＥＴデバイス６０におけるチャネル領域６６のこの大きな幅は、ＬＭＯＳＦＥＴデバイス６０の１つ又はそれ以上の個別抵抗（例えば、ソース／ドレインとｎ＋領域１８との間のチャネル抵抗及び／又は接触抵抗）を低減し、これによりＬＭＯＳＦＥＴデバイス６０の全オン抵抗を低減することができる。
図５及び６は、非平面幾何形状を有するＭＯＳＦＥＴデバイスの実施形態の概略図である。詳細には、図５は、繰り返す矩形ピーク特徴部７４及び矩形トレンチ特徴部７６を備えた方形波に似たデバイスプロファイル７２を有する、ＳｉＣ ＤＭＯＳＦＥＴデバイス７０（以下、ＭＯＳＦＥＴデバイス７０とする）を示している。図６は、繰り返す円形ピーク特徴部８４及び円形トレンチ特徴部８６を備えた正弦波に似たデバイスプロファイル８２を有する、ＳｉＣ ＤＭＯＳＦＥＴデバイス８０（以下、ＭＯＳＦＥＴデバイス８０とする）を示している。開示されたデバイスプロファイル（例えば、デバイスプロファイル５２、７２、及び８２）は、単に非平面プロファイルの実施例として提供されたに過ぎず、限定を意図するものではないことは理解することができる。更に、図５及び図６にそれぞれ例示されたＭＯＳＦＥＴデバイス７０及び８０は、図１のＭＯＳＦＥＴデバイス１０において上記で記載されたような幾つかの対応するデバイス特徴要素（例えば、ドレインコンタクト１２、ｎ型基板１４、ｎ型ドリフト層１６、ｐ型ウェル１８、ｎ＋領域２０、ソースコンタクト２２、誘電層２４、及びゲート２６）を含むことができることは理解することができる。
図５に示すＭＯＳＦＥＴデバイス７０の方形波表面プロファイル７２は、ドリフト層１６、ｐ型ウェル１８、ｎ＋領域２０、ソースコンタクト２２、ゲート誘電体２４、及びゲート２６の表面に同様の方形波形状（例えば、繰り返すピーク特徴部７４及びトレンチ特徴部７６を備えた）を与える。同様に、図６に示すＭＯＳＦＥＴデバイス８０の正弦波表面プロファイル８２は、ドリフト層１６、ｐ型ウェル１８、ｎ＋領域２０、ソースコンタクト２２、ゲート誘電体２４、及びゲート２６の表面に正弦波形状（例えば、繰り返すピーク特徴部８４及びトレンチ特徴部８６を備えた）を与える。その上、ＭＯＳＦＥＴデバイス７０及び８０のチャネル領域２８（例えば、繰り返すピーク特徴部７４、８４及び繰り返すトレンチ特徴部７６、８６それぞれに対して平行に向けられた）は、繰り返すピーク特徴部（例えば、矩形ピーク特徴部又は円形ピーク特徴部８４）及びトレンチ特徴部（例えば、矩形トレンチ特徴部７６又は円形トレンチ特徴部８６）に起因して、平面デバイスに比べて大きなチャネル幅（例えば、大きなチャネル周縁部）を有することができる。上記に記載したように、ＭＯＳＦＥＴデバイス７０及び８０におけるチャネル領域２８のこの大きな幅は、ＭＯＳＦＥＴデバイス７０及び８０の１つ又はそれ以上の個別抵抗（例えば、ソースとｎ＋領域１８との間のチャネル抵抗及び／又は接触抵抗）を低減し、これによりそれぞれのＭＯＳＦＥＴデバイスのオン抵抗を低減することができる。
従来の半導体製造技術（例えば、フォトリソグラフィー、イオン注入、アニーリング、化学蒸着（ＣＶＤ）、蒸着、ゲート金属蒸着、オーミックコンタクト形成、その他）を用いて、非平面ＳｉＣ ＭＯＳＦＥＴデバイス（例えば、図３〜６のＭＯＳＦＥＴデバイス５０、６０、７０、及び８０）を作製することができる点は理解されたい。例えば、特定の実施形態において、非平面ＳｉＣ表面（例えば、図３及び４に示す三角波プロファイル５２、図５に示す方形波プロファイル７２、又は図６に示す正弦波プロファイル８２を有する）は、リソグラフィーマスクを通じてウェット又はドライエッチングによって形成することができる。従って、トレンチの形状は、例えば、エッチング化学的性質／条件、マスク材料（例えば、傾斜エッチングプロセス又はテーパ付きプロファイルエッチング法と共に使用する傾斜レジストマスク）、及び／又はグレースケールリソグラフィー技術によって制御することができる。
図７及び８は、数値シミュレーションにより得られるような、異なる幾何形状又は配向を用いて製造したＭＯＳＦＥＴデバイスの特性の一例を示している。シミュレーションのパラメータには、ＳｉＣ基板、８ｘ１０１６ｃｍ−３ドリフト層ドーピング、１ｍトレンチ深さ、２ｍトレンチピッチ、０．７ｍチャネル長、及び１５ｃｍ２／Ｖｓ反転チャネル移動度が挙げられる。図７は、比較のために異なるＭＯＳＦＥＴデバイスのドレイン特性（例えば、約２０Ｖのゲート電圧でのドレイン電流（Ｉｄ）対ソース−ドレイン電圧（Ｖｄｓ））に関するグラフ１２０である。グラフ１２０に示すように、線１２２で表される平面ＭＯＳＦＥＴデバイス（例えば、図１のＭＯＳＦＥＴデバイス１０）は、非平面ＭＯＳＦＥＴデバイス（例えば、図３のＭＯＳＦＥＴデバイス５０）を表す線１２４よりも勾配が小さい。例えば、図３の非平面ＭＯＳＦＥＴデバイス５０は、図１のＭＯＳＦＥＴデバイス１０よりも約１．４倍大きい表面積をもたらし、非平面ＭＯＳＦＥＴデバイスの全オン抵抗Ｒds（ｏｎ）を約１４％低下させる。
加えて、図８は、比較のため異なるＭＯＳＦＥＴデバイスに関する逆電流−電圧（ＩＶ）特性（例えば、ドレイン電流（Ｉｄ）対ソース−ドレイン電圧（Ｖｄｓ））のグラフ１３０である。グラフ１３０に示すように、平面ＭＯＳＦＥＴデバイス（例えば、図１のＭＯＳＦＥＴデバイス１０）を表す曲線１３２は、特定の電圧（例えば、約１５００Ｖよりも大きいＶｄｓ）において非平面ＭＯＳＦＥＴデバイス（例えば、図３のＭＯＳＦＥＴデバイス５０）を表す曲線１３４よりも小さい電流を示す。従って、グラフ１３０に示される逆ＩＶ特性は、一般に、平面ＭＯＳＦＥＴデバイス（例えば、図１のＭＯＳＦＥＴデバイス１０）と比べて、非平面ＭＯＳＦＥＴデバイス（例えば、図３のＭＯＳＦＥＴデバイス５０）の阻止容量の僅かな低下（例えば、約３％）を示している。特定の状況において、特定の非平面ＭＯＳＦＥＴデバイス（例えば、図３のＭＯＳＦＥＴデバイス５０）で観測される阻止容量のこの低下により、特定用途におけるこのような非平面デバイスの使用が不可能になる可能性があることは理解することができる。しかしながら、鋭い角部のないｐ型ウェル１８をそれぞれ有する図５及び６のＭＯＳＦＥＴデバイス７０、８０のような特定の実施形態においては、図３に示すピーク特徴部５４及びトレンチ特徴部５６により、平面ＭＯＳＦＥＴデバイス（例えば、図１のＭＯＳＦＥＴデバイス１０）に相当する阻止容量が可能になることもまた理解することができる。
上記のことを考慮して、図９は、線１０−１０から見た図３に例示するＭＯＳＦＥＴデバイス５０の実施形態の断面図を示している。従って、図９に示すＭＯＳＦＥＴデバイス５０は、上記で考察した特徴要素（例えば、ドレインコンタクト１２、基板１４、ドリフト層１６、ｐ型ウェル１８、ｎ＋領域（図示せず）、誘電層２４、及びゲート２６）を含む。更に、図９は、ピーク部５４とトレンチ部５６とを含む三角波のデバイスプロファイル５２を示している。デバイスプロファイル５２の種々の寸法の考察を容易にするために、図９は、破線の垂線１４２及び１４４を含み、これらはＭＯＳＦＥＴデバイス５０の底面又はドレインコンタクト１２に対しほぼ垂直である。考察を更に容易にするために、図９はまた、各々がｐ型ウェル１８とドリフト層１６との間の界面の一部をそれぞれ辿り、そこから延びている点線１４６及び１４８を含む。
図９に示す破線１４２及び１４４は、三角波のデバイスプロファイル５２の波長又はピッチと呼ぶことができる距離１５０を定める。すなわち、距離１５０にわたるＭＯＳＦＥＴデバイス５０の特定の構成要素（例えば、ドリフト層１６、ｐ型ウェル領域１８、ｎ＋領域（図示せず）、ゲート誘電体２４、及びゲート２６）は、トレンチ特徴部５６（例えば、極小）から、ピーク特徴要素５４（例えば、極大）を通って別のトレンチ特徴部５６まで全サイクルを通って遷移する。加えて、図９は、ｐ型ウェル１８と破線の垂線１４２との間に延びるように図示された、三角波のデバイスプロファイル５２の角度１５２を示している。図９はまた、２つの距離１５４、１５６を示し、これらはそれぞれ、ドリフト層１６とｐ型ウェル１８との間の界面に沿って点線１４６、１４８から異なる点まで延びて、全体的に三角波のデバイスプロファイル５２の振幅を示している。特定の実施形態において、距離１５４、１５６は、図９に示すように同じとすることができるが、他の実施形態では、距離１５４、１５６は異なることができる。三角波のデバイスプロファイル５２の特定の形状は、少なくとも部分的には、距離１５０、角度１５２、距離１５４、及び／又は距離１５６に依存する場合がある点は理解することができる。また、図１に示す平面ＭＯＳＦＥＴデバイス１０と比べて、図９に示すＭＯＳＦＥＴデバイス５０は、一般に、距離１５４（又は１５６）の２倍を距離１５０（例えば、三角波のデバイスプロファイル５２の波長又はピッチ）で除算したものにほぼ等しい、伝導チャネルの周縁部の増大をもたらす点は理解することができる。加えて、特定の実施形態において、図９に示すＭＯＳＦＥＴデバイス５０は、特定の寸法を有することができる。例えば、特定の実施形態において、距離１５０（例えば、三角波のデバイスプロファイル５２の波長又はピッチ）は、トレンチ特徴部の深さ１５８の総和の約２倍以上とすることができる。トレンチ特徴部の深さ１５８は、介在するピーク特徴部５４の高さ１５８にほぼ相当し、従って、トレンチ深さとピーク高さは、本明細書では同義的に用いることができる点は理解されたい。
特定の実施形態において、ピーク特徴部の深さ１５８は、オン抵抗（例えば、Ｒds（ｏｎ））と阻止容量（例えば、阻止電圧（ＢＶ））との間の最良の妥協点を提供するように選択することができる。すなわち、トレンチの深さ１５８が十分に大きい場合、トレンチ特徴部５６は、ドリフト層１６の厚み１６０の大部分を占め、ＭＯＳＦＥＴデバイス５０の阻止容量を抑制することができる。他方、ドリフト層１６の厚み１６０が、ＭＯＳＦＥＴデバイス５０の阻止容量を抑制することなくより深いトレンチ特徴部５６を収容するほど十分に大きい場合には、ＭＯＳＦＥＴデバイス５０のオン抵抗Ｒds（ｏｎ）は、より厚みのあるドリフト層１６の抵抗の増加に起因してより大きくなる可能性がある。従って、特定の実施形態において、トレンチ特徴部５６の深さ１５８は、ドリフト層１６の厚み１６０の約１０％以下とすることができ、これにより、好適な阻止容量を維持しながら好適に低いオン抵抗（例えば、Ｒds（ｏｎ））を提供することができる。加えて、縦型ＭＯＳＦＥＴデバイス５０は、上記及び以下で考察するように、特定の寸法及び／又はドーパント濃度で実装することができるが、図４のＬＭＯＳＦＥＴデバイス６０は、特定の実施形態において、より幅広い種類の寸法（例えば、あらゆる妥当なトレンチ深さ１５８）及び／又はドーパント濃度で実装することができる点もまた留意されたい。
図１０に示すように、他の手法を利用して、より深いトレンチ特徴部５６を可能にすることができる（例えば、より大きな深さ１５８を有するトレンチ特徴部５６）。例えば、図１０は、図９に例示したＭＯＳＦＥＴデバイス５０の１つの実施形態であり、より深いトレンチ特徴部５６（例えば、ドリフト層１６の厚み１６０に対するトレンチ特徴部５６の深さ１５０の比がより大きな値）を有するＭＯＳＦＥＴデバイス１７０を示している。更に、ＭＯＳＦＥＴデバイス１７０は、オン抵抗Ｒds（ｏｎ）と阻止容量との間で妥協することなくこれらのより深いトレンチ特徴部５６を達成する。図示の実施形態において、より深いトレンチ特徴部５６は、トレンチ形成の前にＭＯＳＦＥＴデバイス１７０の各ピーク特徴部５４内（例えば、各トレンチ特徴部５６間）にドープ領域１７２（例えば、ドーパント注入又はエピタキシャル成長を用いて）を作製することにより実現される。非平面幾何形状（例えば、ＭＯＳＦＥＴデバイス１７０の三角波デバイスプロファイル５２）により提供される電界遮蔽は、ＭＯＳＦＥＴデバイス１７０の阻止性能に悪影響を及ぼすことなく、領域１７２においてより高濃度のドープ（例えば、ドリフト層１６におけるドーパント濃度と比べて）を可能にすることができる。
例えば、特定の実施形態において、領域１７２のドーパント濃度（例えば、立方センチメートルの逆数の単位（１／ｃｍ3））は、式Ｑcr＝Ｅc＊εにより計算することができる、臨界電荷Ｑcrに基づいて決定することができ、ここでＥcは絶縁破壊までに半導体が耐え得る最大電界であり、εは半導体材料の絶対誘電率（例えば、ＳｉＣでは１×１０13ｃｍ-2）である。従って、特定の実施形態において、ドーパント濃度は、図１０に示すような、臨界電荷の２倍（例えば、２Ｑcr）を距離１５５（例えば、ピーク特徴部５４の幅、すなわち、ピーク特徴部５４の側壁に沿って位置するウェル領域間の距離）で除算したものよりも小さいか又はほぼ等しいとすることができる。特定の実施形態において、距離１５５は、トレンチ深さ１５８と共に変化する可能性があるので、ウェル領域間のドーパント濃度Ｎは、これに応じて次式の関係に基づいて変化することができる。
Ｎ＜２Ｑｃ／（距離１５５）
従って、特定の実施形態において、特定のＭＯＳＦＥＴデバイス寸法（例えば、距離１５０、１５４、１５６、１５８、１６０、及び角度１５２）を利用して、作製中にドーピング（例えば、ドリフト層１６及びドープ領域１７２において）を行うことにより、より深いトレンチ特徴部５６を達成することができ、デバイスの阻止容量を犠牲にすることなく低いデバイス抵抗（低チャネル抵抗）を可能にすることができる点は理解することができる。
Ｎ＜２Ｑｃ／（距離１５５）
従って、特定の実施形態において、特定のＭＯＳＦＥＴデバイス寸法（例えば、距離１５０、１５４、１５６、１５８、１６０、及び角度１５２）を利用して、作製中にドーピング（例えば、ドリフト層１６及びドープ領域１７２において）を行うことにより、より深いトレンチ特徴部５６を達成することができ、デバイスの阻止容量を犠牲にすることなく低いデバイス抵抗（低チャネル抵抗）を可能にすることができる点は理解することができる。
図１１は、線１２−１２から見た、図５に示すＭＯＳＦＥＴデバイス７０の実施形態の断面図である。従って、図１１に示すＭＯＳＦＥＴデバイス７０は、上記で考察した特徴要素（例えば、ドレインコンタクト１２、基板１４、ドリフト層１６、ｐ型ウェル１８、ｎ＋領域（図示せず）、誘電層２４、及びゲート２６）を含む。更に、図１１は、方形波デバイスプロファイル７２を示し、矩形ピーク部７４及び矩形トレンチ部７６を含む。デバイスプロファイル７２の種々の寸法の考察を容易にするために、図１１は、破線の垂線１８２及び１８４を含み、これらはＭＯＳＦＥＴデバイス７０の底面又はドレインコンタクト１２に対しほぼ垂直である。考察を更に容易にするために、図１１はまた、各々がｐ型ウェル１８と誘電層２４との間の水平界面の一部をそれぞれ辿り、そこから延びている点線の垂線１８６及び１８８（例えば、ＭＯＳＦＥＴ７０の底面又はドレインコンタクト１２に平行）を含む。
図１１に示す破線１８２及び１８４は、方形波デバイスプロファイル７２のピッチ又は波長と呼ぶことができる距離１９０を定める。すなわち、距離１９０にわたるＭＯＳＦＥＴデバイス７０の特定の構成要素（例えば、ドリフト層１６、ｐ型ウェル領域１８、ｎ＋領域（図示せず）、ゲート誘電体２４、及びゲート２６）は、ピーク特徴要素７４（例えば、極大）からトレンチ特徴部７６（例えば、極小）を通って別のピーク特徴部７４まで全サイクルを通って遷移する。加えて、図１１は、ｐ型ウェル１８と破線の垂線１４２との間に延びるように図示された、方形波のデバイスプロファイル７２の角度１９２を示し、ほぼ９０度とすることができる。特定の実施形態において、角度１９２は、９０度よりも大きいとすることができ、台形のトレンチ設計を提供する点は理解することができる。図１１はまた、距離１９４を示し、これは、点線１８６と１８８との間に延びて、全体的に方形波のデバイスプロファイル７２のトレンチ深さを示している。トレンチ特徴部７６の深さ１９４は、介在するピーク特徴部７４の高さ１９４にほぼ相当し、従って、トレンチ深さとピーク高さは、本明細書では同義的に用いることができる点は理解されたい。方形波デバイスプロファイル７２の特定の形状は、少なくとも部分的には、距離１９０、角度１９２、及び／又は距離１９４に依存する場合がある点は理解することができる。また、図１に示す平面ＭＯＳＦＥＴデバイス１０と比べて、図１１に示すＭＯＳＦＥＴデバイス７０は、一般に、およそ、（２ａ＋ｂ）／ｂ（ここでａは距離１９４、ｂは距離１９０）である、伝導チャネルの周縁部の増大（例えば、チャネル領域２８の幅の増大）をもたらす点は理解することができる。
加えて、特定の実施形態において、図１１に示すＭＯＳＦＥＴデバイス７０は、特定の寸法を有することができる。例えば、特定の実施形態において、距離１９０（例えば、方形波のデバイスプロファイル７２の波長又はピッチ）は、ｐ型ウェル１８及び空乏領域の深さ１９６の総和の約２倍以上とすることができる。
特定の実施形態において、トレンチの深さ１９４は、オン抵抗Ｒds（ｏｎ）と阻止容量との間の最良の妥協点を提供するように選択することができる。すなわち、トレンチの深さ１９４が十分に大きい場合、トレンチ特徴部７６は、ドリフト層１６の厚み１９８の大部分を占め、ＭＯＳＦＥＴデバイス７０の阻止容量（例えば、ＢＶ）を抑制することができる。他方、ドリフト層１６の厚み１９８が、ＭＯＳＦＥＴデバイス７０の阻止容量を抑制することなくより深いｐ型ウェル１８を収容するほど十分に大きい場合には、ＭＯＳＦＥＴデバイス７０のオン抵抗Ｒds（ｏｎ）は、より厚みのあるドリフト層１６の抵抗の増加に起因してより大きくなる可能性がある。従って、特定の実施形態において、ｐ型ウェル１８の深さ１９６は、ドリフト層１６の厚み１９８の約１０％以下とすることができ、これにより、好適な阻止容量を維持しながら好適に低いオン抵抗を提供することができる。
図１２に示すように、他の方式を利用して、より深い矩形のトレンチ特徴部７６を可能にすることができる（例えば、より大きな深さ１９６を有するｐ型ウェル１８）。例えば、図１２は、図１１に例示したＭＯＳＦＥＴデバイス７０の１つの実施形態であり、より深いトレンチ特徴部７６（例えば、ドリフト層１６の厚み１９８に対するｐ型ウェル１８の深さ１９６の比がより大きな値）を有するＭＯＳＦＥＴデバイス２００を示している。更に、ＭＯＳＦＥＴデバイス２００は、オン抵抗と阻止容量との間で妥協することなくこれらのより深いトレンチ特徴部７６を達成する。すなわち、図示の実施形態において、より深いトレンチ特徴部７６（例えば、ドリフト層１６内により深く延びるｐ型ウェル１８）は、（例えば、トレンチ形成の前に）ＭＯＳＦＥＴデバイス２００の各矩形ピーク特徴部７４内（例えば、各矩形トレンチ特徴部７６間）にドープ領域２０２を作製することにより実現される。非平面幾何形状（例えば、ＭＯＳＦＥＴデバイス２００の方形波デバイスプロファイル７２）により提供される電界遮蔽は、ＭＯＳＦＥＴデバイス２００の性能に悪影響を及ぼすことなく、領域２０２においてより高濃度のドープ（例えば、ドリフト層１６におけるドーパント濃度と比べて）を可能にすることができる。例えば、特定の実施形態において、領域２０２のドーパント濃度（例えば、立方センチメートルの逆数の単位（１／ｃｍ3））は、式Ｑcr＝Ｅc＊εにより計算することができる、臨界電荷Ｑcrに基づいて決定することができ、ここでＥcは絶縁破壊までに半導体が耐え得る最大電界であり、εは半導体材料の絶対誘電率（例えば、ＳｉＣでは１×１０13ｃｍ-2）である。従って、特定の実施形態において、ドーパント濃度は、図１１に示すような、臨界電荷の２倍（例えば、２Ｑcr）を距離１８７（例えば、ピーク特徴部７４の幅、すなわち、ピーク特徴部７４の側壁に沿って位置するウェル領域間の距離）で除算したものよりも小さいか又はほぼ等しいとすることができる。従って、特定の実施形態において、特定のＭＯＳＦＥＴデバイス寸法（例えば、距離１９０、１９４、１９６、１９８、及び角度１９２）を利用して、作製中にドーピング（例えば、ドリフト層１６及びドープ領域２０２において）を行うことにより、より深い矩形トレンチ特徴部７６を達成することができ、デバイスの阻止容量を犠牲にすることなく低いデバイス抵抗（例えば、チャネル移動度の増加、低オン抵抗）を可能にすることができる点は理解することができる。
また、上記の手法は、セル状構造体（例えば、三角形、方形、ハニカム、及びその他）にも適用可能であることは理解されたい。例えば、図１３は、ＭＯＳＦＥＴアクティブ領域２１２の一例を含む、六角形のセル状設計２１０の上面図を示している。図示のＭＯＳＦＥＴデバイス２１２の作製中、同一のトレンチ特徴部（線２１６で示される）は、各トレンチの向きがチャネル周縁部に垂直であるように同時に作製される。セルサイド当たりのトレンチの数は、セルサイズ及びトレンチピッチによって決まる。
本手法の技術的効果は、半導体デバイス（例えば、ＭＯＳＦＥＴ、ＩＧＢＴ、及び他の好適な半導体デバイス）のデバイス抵抗を低減することを含む。本発明の実施形態は、デバイス当たりの表面積を増大し、チャネル幅を増大させ（例えば、チャネル周縁部の増大）、これにより低抵抗ＳｉＣデバイスの製造を可能にする非平面半導体デバイス（例えば、ＳｉＣデバイス）を含む。開示されたデバイスの実施形態は、チャネル抵抗の低減に加えて、ＳｉＣデバイス構造における界面での接触域を増大させることにより１又はそれ以上の接触抵抗を低減することができるダイ区域当たりの増大した有効表面積を提供する。更に、本手法はまた、チャネル伝導性の改善及び／又はオン抵抗の低減のため、ハニカム構造体のようなセル状ＳｉＣデバイス設計にも適用することができる。
本明細書は、最良の形態を含む実施例を用いて本発明を開示し、更に、あらゆる当業者があらゆるデバイス又はシステムを実施及び利用すること及びあらゆる包含の方法を実施することを含む本発明を実施することを可能にする。本発明の特許保護される範囲は、請求項によって定義され、当業者であれば想起される他の実施例を含むことができる。このような他の実施例は、請求項の文言と差違のない構造要素を有する場合、或いは、請求項の文言と僅かな差違を有する均等な構造要素を含む場合には、本発明の範囲内にあるものとする。
１０ ＭＯＳＦＥＴデバイス
３０ 抵抗Ｒs（ｎ＋領域２０の抵抗及びソースコンタクト２２の抵抗）
３２ 抵抗Ｒch（ウェル領域１８の反転チャネル抵抗）
３４ 抵抗Ｒacc（ゲート酸化物２４とウェル領域１８間に位置するドリフト層１６の一部との間の蓄積層の抵抗）
３６ 抵抗ＲJFET（ウェル領域１８間のネック領域の抵抗）
３８ 抗Ｒdrift（ドリフト層１６の周りの抵抗）
４０ 抵抗Ｒsub（基板層１４の周りの抵抗）
３０ 抵抗Ｒs（ｎ＋領域２０の抵抗及びソースコンタクト２２の抵抗）
３２ 抵抗Ｒch（ウェル領域１８の反転チャネル抵抗）
３４ 抵抗Ｒacc（ゲート酸化物２４とウェル領域１８間に位置するドリフト層１６の一部との間の蓄積層の抵抗）
３６ 抵抗ＲJFET（ウェル領域１８間のネック領域の抵抗）
３８ 抗Ｒdrift（ドリフト層１６の周りの抵抗）
４０ 抵抗Ｒsub（基板層１４の周りの抵抗）
Claims (21)
- 基板上に配置されたドリフト層を備えた半導体デバイスであって、前記ドリフト層が、前記半導体デバイスのチャネルの長さに平行に向けられた複数の繰り返し特徴要素を含む非平面の面を有し、前記繰り返し特徴要素の各々が、前記ドリフト層の残りの部分よりも高いドーパント濃度を有する、半導体デバイス。
- 前記ドリフト層の非平面の面の一部に沿って共形に配置された非平面ウェル領域を更に備える、請求項１に記載の半導体デバイス。
- 前記複数の繰り返し特徴要素の各々の高さが、前記ドリフト層の厚みの約１０％以下である、請求項２に記載の半導体デバイス。
- 前記非平面ウェル領域の少なくとも一部にわたって共形に配置された非平面ソースコンタクトを更に備える、請求項２に記載の半導体デバイス。
- 前記ドリフト層の非平面の面の第２の部分に沿って共形に配置された第２の非平面ウェル領域を更に備え、前記第２の非平面ウェル領域の少なくとも一部にわたって共形に配置された非平面ドレインコンタクトを備える、請求項２に記載の半導体デバイス。
- 前記ドリフト層の少なくとも一部と前記ウェル領域の一部にわたって共形に配置された非平面誘電層と、前記非平面誘電層の少なくとも一部にわたって共形に配置された非平面ゲートとを更に備える、請求項２に記載の半導体デバイス。
- 前記ドリフト層が、炭化ケイ素（ＳｉＣ）ドリフト層を含む、請求項１に記載の半導体デバイス。
- 前記繰り返し特徴要素が、繰り返し矩形ピーク特徴要素を含む、請求項１に記載の半導体デバイス。
- 前記繰り返し矩形ピーク特徴要素が、２ａ／ｂにほぼ等しいチャネルの幅の増大をもたらし、ここでａは前記矩形ピーク特徴要素の一辺の長さであり、ｂは前記矩形ピーク特徴要素の底辺の長さ又はピッチである、請求項８に記載の半導体デバイス。
- 前記繰り返し特徴要素が、繰り返し矩形又は台形のピーク特徴部を含む、請求項１に記載の半導体デバイス。
- 前記繰り返し矩形ピーク特徴要素が、２（ａ＋ｂ）／ｂにほぼ等しいチャネルの幅の増大をもたらし、ここでａは前記繰り返し矩形ピーク特徴要素の高さであり、ｂは前記繰り返し矩形ピーク特徴要素のピッチである、請求項１０に記載の半導体デバイス。
- 前記繰り返し特徴要素のドーパント濃度は、前記ドリフト層の臨界電荷の２倍を前記繰り返し特徴要素の幅で除算したものよりも小さいか又はほぼ等しい、請求項１に記載の半導体デバイス。
- 前記半導体デバイスが、矩形、方形、又はハニカムのセル状設計を有するセル状半導体デバイスである、請求項１に記載の半導体デバイス。
- 半導体デバイスを製造する方法であって、
残りの部分よりも高いドープを有する複数の繰り返しの三角形、矩形、又は円形特徴要素を含む非平面の面を有するエピタキシャル半導体層を形成するステップと、
前記エピタキシャル半導体層の非平面の面の少なくとも一部から非平面ウェル領域を形成するステップと、
前記非平面ウェル領域の少なくとも一部から非平面ｎ＋又はｐ＋領域を形成するステップと、
を含む、方法。 - 前記エピタキシャル半導体層の少なくとも一部にわたって共形に非平面誘電層を堆積するステップと、
前記非平面誘電層の少なくとも一部にわたって共形に非平面ゲートを堆積するステップと、
を更に含む、請求項１５に記載の方法。 - 前記非平面の面を有するエピタキシャル半導体層を形成するステップが、傾斜レジストマスク法、グレースケールリソグラフィー技術、又はこれらの組み合わせを用いることを含む、請求項１４に記載の方法。
- 前記エピタキシャル半導体層を形成するステップが、前記エピタキシャル半導体層の臨界電荷の２倍を繰り返しの三角形、矩形、又は円形の特徴要素の幅で除算した値よりも小さいか又はほぼ等しいドーパント濃度を有する前記特徴要素を形成するステップを含む、請求項１４に記載の方法。
- 前記エピタキシャル半導体層を形成するステップ、前記非平面ウェル領域を形成するステップ、及び前記非平面ｎ＋又はｐ＋領域を形成するステップが各々、イオン注入を用いて前記エピタキシャル半導体層のそれぞれの部分のドーパント濃度を変えるステップを含む、請求項１４に記載の方法。
- 半導体デバイスであって、
ある厚みを有するドリフト層を備え、前記ドリフト層が、該ドリフト層内にある深さまで延びた複数のトレンチ特徴部を有する非平面の面を備え、前記深さは、前記ドリフト層の厚みの約１０％以下であり、
前記半導体デバイスが更に、
前記ドリフト層の非平面の面の少なくとも一部に共形に配置された非平面のｐ型ウェルと、
前記非平面のｐ型ウェルの少なくとも一部に共形に配置された非平面のｎ＋領域と、
前記ドリフト層の少なくとも一部、前記ｐ型ウェル領域の一部、及び前記ｎ＋領域の一部にわたって共形に配置された非平面の誘電層と、
前記非平面の誘電層の少なくとも一部にわたって共形に配置された非平面ゲートと、
を備える、半導体デバイス。 - 前記複数のトレンチ特徴部の各々の間に配置された前記ドリフト層の一部が、前記ドリフト層の残りの部分のドーパント濃度よりも高く、且つ記ドリフト層の臨界電荷の２倍を前記複数のトレンチ特徴部の幅で除算したものよりも小さいか又はほぼ等しいドーパント濃度を有する、請求項１９に記載の半導体デバイス。
- 前記ドリフト層が、ケイ素（Ｓｉ）、炭化ケイ素（ＳｉＣ）、窒化アルミニウム（ＡＩＮ）、窒化ガリウム（ＧａＮ）、ガリウムヒ素（ＧａＡｓ）、ダイアモンド（Ｃ）、又はゲルマニウム（Ｇｅ）ドリフト層を含む、請求項１９に記載の半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/934,004 US9748341B2 (en) | 2013-07-02 | 2013-07-02 | Metal-oxide-semiconductor (MOS) devices with increased channel periphery |
| US13/934,004 | 2013-07-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2015012294A true JP2015012294A (ja) | 2015-01-19 |
| JP6693691B2 JP6693691B2 (ja) | 2020-05-13 |
Family
ID=51410515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014129762A Active JP6693691B2 (ja) | 2013-07-02 | 2014-06-25 | 大きなチャネル周縁部を備えた金属酸化膜半導体（ｍｏｓ）デバイス及びその製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US9748341B2 (ja) |
| JP (1) | JP6693691B2 (ja) |
| CN (1) | CN104282758B (ja) |
| BR (1) | BR102014016376A2 (ja) |
| CA (1) | CA2855324C (ja) |
| FR (1) | FR3008232B1 (ja) |
| GB (1) | GB2518267B (ja) |
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Also Published As
| Publication number | Publication date |
|---|---|
| FR3008232A1 (fr) | 2015-01-09 |
| US20150008448A1 (en) | 2015-01-08 |
| GB201411795D0 (en) | 2014-08-13 |
| GB2518267B (en) | 2016-08-31 |
| GB2518267A (en) | 2015-03-18 |
| FR3008232B1 (fr) | 2022-08-05 |
| CA2855324A1 (en) | 2015-01-02 |
| US9748341B2 (en) | 2017-08-29 |
| CN104282758A (zh) | 2015-01-14 |
| BR102014016376A2 (pt) | 2015-11-17 |
| CN104282758B (zh) | 2018-06-26 |
| CA2855324C (en) | 2017-08-08 |
| JP6693691B2 (ja) | 2020-05-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
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|
| A02 | Decision of refusal |
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|
| A521 | Request for written amendment filed |
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|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20190215 |
|
| RD02 | Notification of acceptance of power of attorney |
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|
| A521 | Request for written amendment filed |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |