JP3295675B2 - 化合物半導体デバイスの製造方法 - Google Patents
化合物半導体デバイスの製造方法Info
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Description
【０００１】
【産業上の利用分野】この発明は化合物半導体デバイス
の構造、及びその製造方法に関し、特にヘテロ接合を有
する電界効果トランジスタ等の化合物半導体デバイスの
構造、及びその製造方法に関するものである。
の構造、及びその製造方法に関し、特にヘテロ接合を有
する電界効果トランジスタ等の化合物半導体デバイスの
構造、及びその製造方法に関するものである。
【０００２】
【従来の技術】図６は従来のヘテロ接合を有する電界効
果トランジスタ（Field Effect Transistor ；以下ＦＥ
Ｔとも称す）の構造を示す斜視図であり、図において、
１０１は半絶縁性（以下Ｓ．Ｉ．と称す）ＧａＡｓ基
板、１０２は厚さが１０００オングストローム以上であ
るノンドープＧａＡｓバッファ層、１０３は厚さが１０
０オングストローム以上であるｉ−ＧａＡｓ電子走行
層、１０４はドナー不純物としてＳｉを１〜３×１０18
ｃｍ-3ドープしたＡｌ組成比が２５％，ガリウム組成比
が７５％であり、厚さが３５０〜４５０オングストロー
ムであるＡｌＧａＡｓ電子供給層、１０５は上記電子走
行層３の上記電子供給層４とのヘテロ接合界面に形成さ
れた二次元電子チャネル、１１０はＳｉ濃度が１〜３×
１０18ｃｍ-3であり、厚さが１００〜３０００オングス
トロームであるｎ−ＧａＡｓコンタクト層、１０９は該
コンタクト層１１０の表面から電子供給層１０４に達す
るように形成されたリセス溝で、そのリセス幅は１００
〜３０００オングストロームである。１０６はソース電
極、１０８はドレイン電極、１０７は上記リセス溝１０
９に、電子供給層１０４に接するように形成されたゲー
ト電極である。図７は図６に示した従来の電界効果トラ
ンジスタの製造方法を示す断面図であり、図において、
図１と同一符号は同一又は相当する部分を示している。
果トランジスタ（Field Effect Transistor ；以下ＦＥ
Ｔとも称す）の構造を示す斜視図であり、図において、
１０１は半絶縁性（以下Ｓ．Ｉ．と称す）ＧａＡｓ基
板、１０２は厚さが１０００オングストローム以上であ
るノンドープＧａＡｓバッファ層、１０３は厚さが１０
０オングストローム以上であるｉ−ＧａＡｓ電子走行
層、１０４はドナー不純物としてＳｉを１〜３×１０18
ｃｍ-3ドープしたＡｌ組成比が２５％，ガリウム組成比
が７５％であり、厚さが３５０〜４５０オングストロー
ムであるＡｌＧａＡｓ電子供給層、１０５は上記電子走
行層３の上記電子供給層４とのヘテロ接合界面に形成さ
れた二次元電子チャネル、１１０はＳｉ濃度が１〜３×
１０18ｃｍ-3であり、厚さが１００〜３０００オングス
トロームであるｎ−ＧａＡｓコンタクト層、１０９は該
コンタクト層１１０の表面から電子供給層１０４に達す
るように形成されたリセス溝で、そのリセス幅は１００
〜３０００オングストロームである。１０６はソース電
極、１０８はドレイン電極、１０７は上記リセス溝１０
９に、電子供給層１０４に接するように形成されたゲー
ト電極である。図７は図６に示した従来の電界効果トラ
ンジスタの製造方法を示す断面図であり、図において、
図１と同一符号は同一又は相当する部分を示している。
【０００３】以下、図７に沿って従来の電界効果トラン
ジスタの製造方法を説明する。まず、Ｓ．Ｉ．ＧａＡｓ
基板１０１上にバッファ層１０２と、不純物を含まない
ｉ−ＧａＡｓの電子走行層１０３とをエピタキシャル成
長させる（図７(a) ）。次に電子走行層１０３上に不純
物をドープしたＡｌＧａＡｓ電子供給層１０４及びｎ−
ＧａＡｓコンタクト層１０９をエピタキシャル成長させ
（図７(b) ）、このコンタクト層１０９を電子供給層１
０４に達するまでエッチングして、ゲート電極を形成す
るためのリセス溝１０９を形成し、ソース電極１０６、
ドレイン電極１０８、及びゲート電極１０７をそれぞれ
形成する。
ジスタの製造方法を説明する。まず、Ｓ．Ｉ．ＧａＡｓ
基板１０１上にバッファ層１０２と、不純物を含まない
ｉ−ＧａＡｓの電子走行層１０３とをエピタキシャル成
長させる（図７(a) ）。次に電子走行層１０３上に不純
物をドープしたＡｌＧａＡｓ電子供給層１０４及びｎ−
ＧａＡｓコンタクト層１０９をエピタキシャル成長させ
（図７(b) ）、このコンタクト層１０９を電子供給層１
０４に達するまでエッチングして、ゲート電極を形成す
るためのリセス溝１０９を形成し、ソース電極１０６、
ドレイン電極１０８、及びゲート電極１０７をそれぞれ
形成する。
【０００４】次に動作について説明する。ＡｌＧａＡｓ
とＧａＡｓのヘテロ接合を有する電界効果トランジスタ
では、図６に示すように、ＡｌＧａＡｓ電子供給層１０
４のドナー不純物から発生した電子は、電子親和力がＡ
ｌＧａＡｓより大きいＧａＡｓからなる電子走行層１０
３へ移動し、ＡｌＧａＡｓとＧａＡｓのヘテロ接合界面
に蓄積する。その結果、電子が薄く二次元状に蓄積した
二次元電子チャネル１０５がＧａＡｓ電子走行層３に形
成される。この二次元電子チャネル１０５には不純物が
ドープされていないので、ソース電極１０６とドレイン
電極１０８の間に電流を流したとき、電子が移動する際
に起こるＳｉドナー不純物による散乱が極めて低減さ
れ、高電子移動度を実現したデバイスを提供することが
できる。
とＧａＡｓのヘテロ接合を有する電界効果トランジスタ
では、図６に示すように、ＡｌＧａＡｓ電子供給層１０
４のドナー不純物から発生した電子は、電子親和力がＡ
ｌＧａＡｓより大きいＧａＡｓからなる電子走行層１０
３へ移動し、ＡｌＧａＡｓとＧａＡｓのヘテロ接合界面
に蓄積する。その結果、電子が薄く二次元状に蓄積した
二次元電子チャネル１０５がＧａＡｓ電子走行層３に形
成される。この二次元電子チャネル１０５には不純物が
ドープされていないので、ソース電極１０６とドレイン
電極１０８の間に電流を流したとき、電子が移動する際
に起こるＳｉドナー不純物による散乱が極めて低減さ
れ、高電子移動度を実現したデバイスを提供することが
できる。
【０００５】
【発明が解決しようとする課題】従来のヘテロ接合を有
する電界効果トランジスタは以上のように構成されてお
り、ヘテロ接合が平面で形成されているので、チップの
単位面積当たりのヘテロ接合面積が小さいため、二次元
電子チャネルを流れる電流量に限界があり、高出力ＦＥ
Ｔとして出力を高めるためには、チップ面積を大きくす
る必要があるという問題があった。
する電界効果トランジスタは以上のように構成されてお
り、ヘテロ接合が平面で形成されているので、チップの
単位面積当たりのヘテロ接合面積が小さいため、二次元
電子チャネルを流れる電流量に限界があり、高出力ＦＥ
Ｔとして出力を高めるためには、チップ面積を大きくす
る必要があるという問題があった。
【０００６】また、二次元電子チャネルを走行する電子
のチャネル幅方向の散乱のために、ＦＥＴの性能を向上
させることができないという問題があった。
のチャネル幅方向の散乱のために、ＦＥＴの性能を向上
させることができないという問題があった。
【０００７】一方、このような問題を解消することので
きる半導体装置の構造が、特開平４−１７３４０号に記
載されている。この半導体装置はヘテロ接合界面に、主
電流の流れる方向に伸びるストライプ状の凸部，及び凹
部を周期的に形成して得られる凹凸を備えたもので、こ
のような半導体装置においては、チップの単位面積に対
するヘテロ接合面積を増加させることができるととも
に、ヘテロ接合の凸部近傍の電子走行層には、それ以外
の領域に比べて多くの電子が蓄積するため、キャリア密
度分布が、凸部のストライプ形状に沿って一次元的に形
成され、擬一次元的な電子チャネルが形成され、チャネ
ル幅方向における電子の散乱を防止することが可能とな
り、電子の移動度を高めることができる。
きる半導体装置の構造が、特開平４−１７３４０号に記
載されている。この半導体装置はヘテロ接合界面に、主
電流の流れる方向に伸びるストライプ状の凸部，及び凹
部を周期的に形成して得られる凹凸を備えたもので、こ
のような半導体装置においては、チップの単位面積に対
するヘテロ接合面積を増加させることができるととも
に、ヘテロ接合の凸部近傍の電子走行層には、それ以外
の領域に比べて多くの電子が蓄積するため、キャリア密
度分布が、凸部のストライプ形状に沿って一次元的に形
成され、擬一次元的な電子チャネルが形成され、チャネ
ル幅方向における電子の散乱を防止することが可能とな
り、電子の移動度を高めることができる。
【０００８】しかしながら、このような構造の半導体装
置においては、ヘテロ接合界面の凹部と凸部の高さや周
期の設定によっては、凸部に擬一次元的な電子チャネル
を形成するのに十分な量の電子を局在化させることがで
きない場合がある等の問題があった。
置においては、ヘテロ接合界面の凹部と凸部の高さや周
期の設定によっては、凸部に擬一次元的な電子チャネル
を形成するのに十分な量の電子を局在化させることがで
きない場合がある等の問題があった。
【０００９】本発明は上記のような問題点を解消するた
めになされたもので、チップ面積を拡大することなく出
力を増加させることができ、かつ電子の移動度を高める
ことができる化合物半導体デバイス、及びその製造方法
を提供することを目的とする。
めになされたもので、チップ面積を拡大することなく出
力を増加させることができ、かつ電子の移動度を高める
ことができる化合物半導体デバイス、及びその製造方法
を提供することを目的とする。
【００１０】
【００１１】
【００１２】
【００１３】
【００１４】
【００１５】
【００１６】
【００１７】また、この発明に係る化合物半導体デバイ
スの製造方法は、半導体基板上にバッファ層及びキャリ
ア走行層を順次成長させ、主電流が流れる方向にストラ
イプ状に伸びる微細パターンを周期的に設けた第１のレ
ジストをマスクとしてエッチングして、該キャリア走行
層に微細溝を形成し、該微細溝を波状に形成し、該キャ
リア走行層上に第１のキャリア供給層を成長させ、該第
１のキャリア供給層上に絶縁膜を表面がほぼ平坦となる
ように形成した後、該絶縁膜と上記第１のキャリア供給
層を交互に選択エッチングして平坦な表面の第１のキャ
リア供給層を形成し、該第１のキャリア供給層上に不純
物を高濃度にドープした第２のキャリア供給層を成長さ
せ、上記第１のレジストと同一の周期の微細パターンを
有する第２のレジストをマスクとしてエッチングして、
該キャリア供給層に上記第１のキャリア供給層に達する
深さの微細溝を形成し、該微細溝を波状に形成して、上
記キャリア供給層表面を波状に形成するようにしたもの
である。
スの製造方法は、半導体基板上にバッファ層及びキャリ
ア走行層を順次成長させ、主電流が流れる方向にストラ
イプ状に伸びる微細パターンを周期的に設けた第１のレ
ジストをマスクとしてエッチングして、該キャリア走行
層に微細溝を形成し、該微細溝を波状に形成し、該キャ
リア走行層上に第１のキャリア供給層を成長させ、該第
１のキャリア供給層上に絶縁膜を表面がほぼ平坦となる
ように形成した後、該絶縁膜と上記第１のキャリア供給
層を交互に選択エッチングして平坦な表面の第１のキャ
リア供給層を形成し、該第１のキャリア供給層上に不純
物を高濃度にドープした第２のキャリア供給層を成長さ
せ、上記第１のレジストと同一の周期の微細パターンを
有する第２のレジストをマスクとしてエッチングして、
該キャリア供給層に上記第１のキャリア供給層に達する
深さの微細溝を形成し、該微細溝を波状に形成して、上
記キャリア供給層表面を波状に形成するようにしたもの
である。
【００１８】また、この発明に係る化合物半導体デバイ
スの製造方法は、半導体基板上にバッファ層及びキャリ
ア走行層を順次成長させ、主電流が流れる方向にストラ
イプ状に伸びる微細パターンを周期的に設けたレジスト
をマスクとしてエッチングして、該キャリア走行層に微
細溝を形成し、該微細溝を波状に形成し、該キャリア走
行層上に不純物を高濃度にドープした第１のキャリア供
給層を成長させ、該第１のキャリア供給層上に絶縁膜を
表面がほぼ平坦となるように形成した後、該絶縁膜と上
記第１のキャリア供給層を交互に選択エッチングして平
坦な表面の第１のキャリア供給層を形成し、さらに該第
１のキャリア供給層を選択的にエッチングして上記波状
のキャリア走行層の山部を露出させ、該露出したキャリ
ア走行層上，及び上記第１のキャリア供給層上に第２の
キャリア供給層を成長させるようにしたものである。
スの製造方法は、半導体基板上にバッファ層及びキャリ
ア走行層を順次成長させ、主電流が流れる方向にストラ
イプ状に伸びる微細パターンを周期的に設けたレジスト
をマスクとしてエッチングして、該キャリア走行層に微
細溝を形成し、該微細溝を波状に形成し、該キャリア走
行層上に不純物を高濃度にドープした第１のキャリア供
給層を成長させ、該第１のキャリア供給層上に絶縁膜を
表面がほぼ平坦となるように形成した後、該絶縁膜と上
記第１のキャリア供給層を交互に選択エッチングして平
坦な表面の第１のキャリア供給層を形成し、さらに該第
１のキャリア供給層を選択的にエッチングして上記波状
のキャリア走行層の山部を露出させ、該露出したキャリ
ア走行層上，及び上記第１のキャリア供給層上に第２の
キャリア供給層を成長させるようにしたものである。
【００１９】また、この発明に係る化合物半導体デバイ
スの製造方法は、半導体基板上にバッファ層及びキャリ
ア走行層を順次成長させ、主電流が流れる方向にストラ
イプ状に伸びる微細パターンを周期的に設けたレジスト
をマスクとしてエッチングして、該キャリア走行層に微
細溝を形成し、該微細溝を波状に形成し、該キャリア走
行層表面に不純物をドープしたキャリア供給層を成長さ
せ、該キャリア供給層上に、上記キャリア供給層表面の
波形状の１周期分以上の間隔で主電流が流れる方向に平
行に形成された微細パターンを有する第２のレジストを
マスクとして、イオンビームを照射して、上記微細パタ
ーン部の上記キャリア供給層の不純物を不活性化させる
ようにしたものである。
スの製造方法は、半導体基板上にバッファ層及びキャリ
ア走行層を順次成長させ、主電流が流れる方向にストラ
イプ状に伸びる微細パターンを周期的に設けたレジスト
をマスクとしてエッチングして、該キャリア走行層に微
細溝を形成し、該微細溝を波状に形成し、該キャリア走
行層表面に不純物をドープしたキャリア供給層を成長さ
せ、該キャリア供給層上に、上記キャリア供給層表面の
波形状の１周期分以上の間隔で主電流が流れる方向に平
行に形成された微細パターンを有する第２のレジストを
マスクとして、イオンビームを照射して、上記微細パタ
ーン部の上記キャリア供給層の不純物を不活性化させる
ようにしたものである。
【００２０】
【作用】この発明においては、キャリア供給層とキャリ
ア走行層とにより形成されるヘテロ接合界面を、主電流
が流れる方向に平行に伸びるストライプ状の山部及び谷
部により所定周期の波状に形成し、上記キャリア供給層
に主電流が流れる方向に平行に相互に所定間隔を開けて
ストライプ上に配置された、複数の不純物濃度が高い所
定幅の高濃度領域を形成したから、上記キャリア供給層
の高濃度領域近傍に擬一次元電子チャネルを形成するこ
とができ、電子の移動度を高めることができる。
ア走行層とにより形成されるヘテロ接合界面を、主電流
が流れる方向に平行に伸びるストライプ状の山部及び谷
部により所定周期の波状に形成し、上記キャリア供給層
に主電流が流れる方向に平行に相互に所定間隔を開けて
ストライプ上に配置された、複数の不純物濃度が高い所
定幅の高濃度領域を形成したから、上記キャリア供給層
の高濃度領域近傍に擬一次元電子チャネルを形成するこ
とができ、電子の移動度を高めることができる。
【００２１】また、この発明においては、上記キャリア
供給層の高濃度領域以外の領域は、不純物を低濃度に有
するようにしたから、チップ単位面積当たりのキャリア
供給量を増やすことができ、単位面積当たりの出力を増
やすことができ、チップ面積を拡大することなく出力を
増加させることができる。
供給層の高濃度領域以外の領域は、不純物を低濃度に有
するようにしたから、チップ単位面積当たりのキャリア
供給量を増やすことができ、単位面積当たりの出力を増
やすことができ、チップ面積を拡大することなく出力を
増加させることができる。
【００２２】また、この発明においては、上記キャリア
供給層の高濃度領域を、上記波形状のヘテロ接合界面の
山部に対向する位置に形成したから、上記キャリア走行
層のヘテロ接合部の、上記山部に対応する部位に擬一次
元電子チャネルを形成することができ、電子の移動度を
高めることができる。
供給層の高濃度領域を、上記波形状のヘテロ接合界面の
山部に対向する位置に形成したから、上記キャリア走行
層のヘテロ接合部の、上記山部に対応する部位に擬一次
元電子チャネルを形成することができ、電子の移動度を
高めることができる。
【００２３】また、この発明においては、上記キャリア
供給層の高濃度領域を、上記波形状のヘテロ接合界面の
谷部に対向する位置に形成したから、上記キャリア走行
層のヘテロ接合部の、上記谷部に対応する部位に擬一次
元電子チャネルを形成することができ、電子の移動度を
高めることができる。
供給層の高濃度領域を、上記波形状のヘテロ接合界面の
谷部に対向する位置に形成したから、上記キャリア走行
層のヘテロ接合部の、上記谷部に対応する部位に擬一次
元電子チャネルを形成することができ、電子の移動度を
高めることができる。
【００２４】また、この発明においては、キャリア供給
層と、キャリア走行層とにより形成されたヘテロ接合界
面を、主電流が流れる方向に平行に伸びるストライプ状
の山部及び谷部により所定周期の波状に形成し、上記キ
ャリア供給層に、上記ヘテロ接合界面の波形状の１周期
分以上の間隔で、主電流が流れる方向に平行に配置され
た不活性領域を形成したから、上記キャリア走行層の上
記不活性化したキャリア供給層に隣接する部分に、自由
キャリアの存在しない領域を形成することができ、キャ
リア走行層を移動するキャリアの主電流が流れる方向と
垂直な方向における散乱を抑えることができ、電子の移
動度を高めることができる。
層と、キャリア走行層とにより形成されたヘテロ接合界
面を、主電流が流れる方向に平行に伸びるストライプ状
の山部及び谷部により所定周期の波状に形成し、上記キ
ャリア供給層に、上記ヘテロ接合界面の波形状の１周期
分以上の間隔で、主電流が流れる方向に平行に配置され
た不活性領域を形成したから、上記キャリア走行層の上
記不活性化したキャリア供給層に隣接する部分に、自由
キャリアの存在しない領域を形成することができ、キャ
リア走行層を移動するキャリアの主電流が流れる方向と
垂直な方向における散乱を抑えることができ、電子の移
動度を高めることができる。
【００２５】
【実施例】実施例１．図１は本発明の第１の実施例によ
る電界効果トランジスタ（Field Effect Transistor ；
以下ＦＥＴとも称す）の構造を示したものであり、図に
おいて、１はＳ．Ｉ．ＧａＡｓ基板、２は厚さが１００
０オングストローム以上であるノンドープＧａＡｓバッ
ファ層、３は厚さが１００オングストローム以上である
ｉ−ＧａＡｓ電子走行層、４はＡｌ組成比が２５％，ガ
リウム組成比が７５％であるノンドープＡｌＧａＡｓ電
子供給層４ａと、ドナー不純物としてＳｉを１〜３×１
０18ｃｍ-3ドープしたＡｌ組成比が２５％，ガリウム組
成比が７５％であるＡｌＧａＡｓ電子供給層４ｂとによ
り構成される、厚さが３５０〜４５０オングストローム
である電子供給層、５は上記電子走行層３の上記電子供
給層４とのヘテロ接合界面に形成された電子チャネル、
６はソース電極、８はドレイン電極、７はゲート電極で
ある。
る電界効果トランジスタ（Field Effect Transistor ；
以下ＦＥＴとも称す）の構造を示したものであり、図に
おいて、１はＳ．Ｉ．ＧａＡｓ基板、２は厚さが１００
０オングストローム以上であるノンドープＧａＡｓバッ
ファ層、３は厚さが１００オングストローム以上である
ｉ−ＧａＡｓ電子走行層、４はＡｌ組成比が２５％，ガ
リウム組成比が７５％であるノンドープＡｌＧａＡｓ電
子供給層４ａと、ドナー不純物としてＳｉを１〜３×１
０18ｃｍ-3ドープしたＡｌ組成比が２５％，ガリウム組
成比が７５％であるＡｌＧａＡｓ電子供給層４ｂとによ
り構成される、厚さが３５０〜４５０オングストローム
である電子供給層、５は上記電子走行層３の上記電子供
給層４とのヘテロ接合界面に形成された電子チャネル、
６はソース電極、８はドレイン電極、７はゲート電極で
ある。
【００２６】図２は、本発明の第１の実施例による半導
体デバイスの製造方法を示す工程断面図であり、図にお
いて図１と同一符号は同一又は相当する部分を示してお
り、１１及び１３はレジスト、１２はＳｉＯ膜等の絶縁
膜である。
体デバイスの製造方法を示す工程断面図であり、図にお
いて図１と同一符号は同一又は相当する部分を示してお
り、１１及び１３はレジスト、１２はＳｉＯ膜等の絶縁
膜である。
【００２７】次に本実施例による半導体デバイスの製造
方法を図２について説明する。まず、図２(a) に示すよ
うに、ＭＯＣＶＤ法（有機金属気相成長法）によりＳ．
Ｉ．ＧａＡｓ基板１上に、ＧａＡｓバッファ層２、ｉ−
ＧａＡｓ電子走行層３及びレジスト１１を順次形成す
る。次にレジスト１１にＥＢ直接描画法等により、チャ
ネル長方向となる方向に伸びる、幅が約０．２μｍのス
トライプ状の微細パターンを周期的に形成し、これをマ
スクとしてｉ−ＧａＡｓ電子走行層３をドライエッチン
グして、深さが約０．５μｍの微細溝を形成する（図２
(b) ）。さらにレジスト１１を除去した後にＧａＡｓ電
子走行層３の表面に形成した微細溝を波状に形成するた
めに、ＧａＡｓ電子走行層３に対してドライエッチング
を行う（図２(c) ）。次に、図２(d) に示すように、表
面を波状に形成したＧａＡｓ電子走行層３上にＭＯＣＶ
Ｄ法により、約０．５μｍの厚さのノンドープＡｌＧａ
Ａｓ層４ａを結晶成長させる。さらに、ＥＣＲ−ＣＶＤ
法により、ノンドープＡｌＧａＡｓ層４ａ上にＳｉＯ膜
等の絶縁膜１２を厚さが約０．５μｍとなるように成膜
する（図２(e) ）。この時、スパッタリング効果によ
り、なるべく表面に平坦な面が形成されるようにする。
次に、図２(f) に示すように、ＣＨＦ3 ／Ｏ2 系ガスを
用いたＳｉＯ膜等の絶縁膜１２のドライエッチングと、
ＣＣｌ2 Ｆ2 ／Ｏ2 系ガスを用いたＡｌＧａＡｓ層４ａ
のドライエッチングを交互に繰り返してエッチバックを
行い、平坦な表面のＡｌＧａＡｓ層４ａを形成する（図
２(g) ）。その後、このＡｌＧａＡｓ層４ａ上に厚さが
約０．６μｍのｎ−ＡｌＧａＡｓ層４ｂをＭＢＥ（分子
線エピタキシ）法等により結晶成長させる（図２(h)
）。さらにｎ−ＡｌＧａＡｓ層４ｂ上にレジスト１３
を形成し、これにＥＢ直描法により上記レジスト１１に
形成した微細パターンと同様のパターンを形成し、この
レジスト１３をマスクとして、ドライエッチングにより
ＧａＡｓ電子走行層３の波状表面の谷部上に微細溝を形
成する（図２(i) ）。その後、レジスト１３を除去し、
図２(j) に示すように、ｎ−ＡｌＧａＡｓ層４ｂ表面を
ドライエッチングにより波状に形成した後、表面にゲー
ト電極７，ソース電極６，及びドレイン電極８を形成し
て、図１に示した電界効果トランジスタを得る。なお、
ソース電極６，及びドレイン電極８と電子供給層４との
間にコンタクト層を形成するようにしてもよい。
方法を図２について説明する。まず、図２(a) に示すよ
うに、ＭＯＣＶＤ法（有機金属気相成長法）によりＳ．
Ｉ．ＧａＡｓ基板１上に、ＧａＡｓバッファ層２、ｉ−
ＧａＡｓ電子走行層３及びレジスト１１を順次形成す
る。次にレジスト１１にＥＢ直接描画法等により、チャ
ネル長方向となる方向に伸びる、幅が約０．２μｍのス
トライプ状の微細パターンを周期的に形成し、これをマ
スクとしてｉ−ＧａＡｓ電子走行層３をドライエッチン
グして、深さが約０．５μｍの微細溝を形成する（図２
(b) ）。さらにレジスト１１を除去した後にＧａＡｓ電
子走行層３の表面に形成した微細溝を波状に形成するた
めに、ＧａＡｓ電子走行層３に対してドライエッチング
を行う（図２(c) ）。次に、図２(d) に示すように、表
面を波状に形成したＧａＡｓ電子走行層３上にＭＯＣＶ
Ｄ法により、約０．５μｍの厚さのノンドープＡｌＧａ
Ａｓ層４ａを結晶成長させる。さらに、ＥＣＲ−ＣＶＤ
法により、ノンドープＡｌＧａＡｓ層４ａ上にＳｉＯ膜
等の絶縁膜１２を厚さが約０．５μｍとなるように成膜
する（図２(e) ）。この時、スパッタリング効果によ
り、なるべく表面に平坦な面が形成されるようにする。
次に、図２(f) に示すように、ＣＨＦ3 ／Ｏ2 系ガスを
用いたＳｉＯ膜等の絶縁膜１２のドライエッチングと、
ＣＣｌ2 Ｆ2 ／Ｏ2 系ガスを用いたＡｌＧａＡｓ層４ａ
のドライエッチングを交互に繰り返してエッチバックを
行い、平坦な表面のＡｌＧａＡｓ層４ａを形成する（図
２(g) ）。その後、このＡｌＧａＡｓ層４ａ上に厚さが
約０．６μｍのｎ−ＡｌＧａＡｓ層４ｂをＭＢＥ（分子
線エピタキシ）法等により結晶成長させる（図２(h)
）。さらにｎ−ＡｌＧａＡｓ層４ｂ上にレジスト１３
を形成し、これにＥＢ直描法により上記レジスト１１に
形成した微細パターンと同様のパターンを形成し、この
レジスト１３をマスクとして、ドライエッチングにより
ＧａＡｓ電子走行層３の波状表面の谷部上に微細溝を形
成する（図２(i) ）。その後、レジスト１３を除去し、
図２(j) に示すように、ｎ−ＡｌＧａＡｓ層４ｂ表面を
ドライエッチングにより波状に形成した後、表面にゲー
ト電極７，ソース電極６，及びドレイン電極８を形成し
て、図１に示した電界効果トランジスタを得る。なお、
ソース電極６，及びドレイン電極８と電子供給層４との
間にコンタクト層を形成するようにしてもよい。
【００２８】本実施例のＦＥＴにおいては、波状である
ヘテロ接合部の山部近傍の上部のみに電子を供給するド
ナーを有するＡｌＧａＡｓ層４ｂが形成されている。し
たがって、波状部の山部近傍の電子走行層３のみに集中
的に多量の電子が供給されることにより、この山部近傍
に電子を十分に局在化させることができる。これによ
り、この山部のストライプに沿って一次元的な電子チャ
ネルを形成することが可能となり、電子をこのストライ
プ状に伸びる山部に沿って擬一次元的に走行させること
ができる。
ヘテロ接合部の山部近傍の上部のみに電子を供給するド
ナーを有するＡｌＧａＡｓ層４ｂが形成されている。し
たがって、波状部の山部近傍の電子走行層３のみに集中
的に多量の電子が供給されることにより、この山部近傍
に電子を十分に局在化させることができる。これによ
り、この山部のストライプに沿って一次元的な電子チャ
ネルを形成することが可能となり、電子をこのストライ
プ状に伸びる山部に沿って擬一次元的に走行させること
ができる。
【００２９】このように、本実施例によれば、ヘテロ接
合部を波状に形成し、この山部近傍にのみ不純物をドー
プした電子供給層を形成するようにしたから、波状のヘ
テロ接合部の山部のみに電子を局在させることができ、
該ストライプ状の山部に電子を擬一次元的に走行させる
ことができ、電子の移動度を高めてなる電界効果トラン
ジスタを得ることができる。
合部を波状に形成し、この山部近傍にのみ不純物をドー
プした電子供給層を形成するようにしたから、波状のヘ
テロ接合部の山部のみに電子を局在させることができ、
該ストライプ状の山部に電子を擬一次元的に走行させる
ことができ、電子の移動度を高めてなる電界効果トラン
ジスタを得ることができる。
【００３０】実施例２．図３は本発明の第２の実施例に
よる電界効果トランジスタの構造を示す断面図であり、
図において、図１と同一の符号は同一、又は相当する部
分を示しており、１５は、ドナー不純物としてＳｉを１
〜３×１０18ｃｍ-3ドープしたＡｌ組成比が２５％，ガ
リウム組成比が７５％であるＡｌＧａＡｓ電子供給層１
５ａと、Ｓｉを１〜３×１０18ｃｍ-3の範囲で電子供給
層１５ａよりも高濃度にドープしたＡｌ組成比が２５
％，ガリウム組成比が７５％であるＡｌＧａＡｓ電子供
給層１５ｂとからなる電子供給層で、厚さは３５０〜４
５０オングストロームである。
よる電界効果トランジスタの構造を示す断面図であり、
図において、図１と同一の符号は同一、又は相当する部
分を示しており、１５は、ドナー不純物としてＳｉを１
〜３×１０18ｃｍ-3ドープしたＡｌ組成比が２５％，ガ
リウム組成比が７５％であるＡｌＧａＡｓ電子供給層１
５ａと、Ｓｉを１〜３×１０18ｃｍ-3の範囲で電子供給
層１５ａよりも高濃度にドープしたＡｌ組成比が２５
％，ガリウム組成比が７５％であるＡｌＧａＡｓ電子供
給層１５ｂとからなる電子供給層で、厚さは３５０〜４
５０オングストロームである。
【００３１】本第２の実施例に示した電界効果トランジ
スタは、上記第１の実施例と同様の製造方法により、ノ
ンドープＡｌＧａＡｓ層４ａの代わりにＡｌＧａＡｓ層
１５ａを、またＡｌＧａＡｓ層４ｂの代わりにＡｌＧａ
Ａｓ層１５ｂを用いることによって作製される。
スタは、上記第１の実施例と同様の製造方法により、ノ
ンドープＡｌＧａＡｓ層４ａの代わりにＡｌＧａＡｓ層
１５ａを、またＡｌＧａＡｓ層４ｂの代わりにＡｌＧａ
Ａｓ層１５ｂを用いることによって作製される。
【００３２】本実施例においては、波状に形成されたヘ
テロ接合の山部上のＡｌＧａＡｓ層１５ｂがＳｉが高濃
度にドープされており、その他の部分のＡｌＧａＡｓ層
１５ａはＳｉにより低濃度にドープされている。このた
め、上記第１の実施例と同様にヘテロ接合の山部にはＡ
ｌＧａＡｓ層１５ｂから電子を局部的に集中させること
ができ、これにより擬一次元的チャネルを形成すること
が可能となる。さらにＡｌＧａＡｓ層１５ａにより波状
に形成されたヘテロ接合部の山部近傍部以外にも電子が
供給されるから、チップの単位面積当たりのヘテロ接合
部に供給できる電子を増加させることができ、ＦＥＴの
出力を増大させることができ、高出力ＦＥＴをチップ面
積を拡大することなく提供することが可能となる。
テロ接合の山部上のＡｌＧａＡｓ層１５ｂがＳｉが高濃
度にドープされており、その他の部分のＡｌＧａＡｓ層
１５ａはＳｉにより低濃度にドープされている。このた
め、上記第１の実施例と同様にヘテロ接合の山部にはＡ
ｌＧａＡｓ層１５ｂから電子を局部的に集中させること
ができ、これにより擬一次元的チャネルを形成すること
が可能となる。さらにＡｌＧａＡｓ層１５ａにより波状
に形成されたヘテロ接合部の山部近傍部以外にも電子が
供給されるから、チップの単位面積当たりのヘテロ接合
部に供給できる電子を増加させることができ、ＦＥＴの
出力を増大させることができ、高出力ＦＥＴをチップ面
積を拡大することなく提供することが可能となる。
【００３３】このように本実施例によれば、波状のヘテ
ロ接合の山部の上部にＳｉが高濃度にドープされたＡｌ
ＧａＡｓ層を設け、その他の部分に低濃度にドープされ
たＡｌＧａＡｓ層を設けたから、山部では擬一次元的に
電子を走行させることができ、かつチップ面積当たりの
電子供給量を増やすことができ、電子の移動度を高め
た、小型で高出力の得られるＦＥＴを得ることができ
る。
ロ接合の山部の上部にＳｉが高濃度にドープされたＡｌ
ＧａＡｓ層を設け、その他の部分に低濃度にドープされ
たＡｌＧａＡｓ層を設けたから、山部では擬一次元的に
電子を走行させることができ、かつチップ面積当たりの
電子供給量を増やすことができ、電子の移動度を高め
た、小型で高出力の得られるＦＥＴを得ることができ
る。
【００３４】実施例３．図４は本発明の第３の実施例に
よる電界効果トランジスタの構造を示す断面図であり、
図において、図１と同一符号は同一または相当する部分
を示しており、１６は、Ｓｉを１〜３×１０18ｃｍ-3程
度ドープした、Ａｌ組成比が２５％，ガリウム組成比が
７５％であるＡｌＧａＡｓ電子供給層１６ａと、Ａｌ組
成比が２５％，ガリウム組成比が７５％であるノンドー
プＡｌＧａＡｓ層１６ｂとからなる電子供給層で、厚さ
は３５０〜４５０オングストロームである。また５ｂは
電子チャネルである。
よる電界効果トランジスタの構造を示す断面図であり、
図において、図１と同一符号は同一または相当する部分
を示しており、１６は、Ｓｉを１〜３×１０18ｃｍ-3程
度ドープした、Ａｌ組成比が２５％，ガリウム組成比が
７５％であるＡｌＧａＡｓ電子供給層１６ａと、Ａｌ組
成比が２５％，ガリウム組成比が７５％であるノンドー
プＡｌＧａＡｓ層１６ｂとからなる電子供給層で、厚さ
は３５０〜４５０オングストロームである。また５ｂは
電子チャネルである。
【００３５】本実施例に示した電界効果トランジスタ
は、上記第１の実施例のＦＥＴの製造工程において、電
子供給層４ａの代わりに電子供給層１６ａを、また電子
供給層４ｂの代わりに電子供給層１６ｂを用い、図２
(f) に示したエッチバックの際に、波状の電子走行層３
の山部が表面に露出する程度まで電子供給層４ａをエッ
チングすることにより形成したものである。
は、上記第１の実施例のＦＥＴの製造工程において、電
子供給層４ａの代わりに電子供給層１６ａを、また電子
供給層４ｂの代わりに電子供給層１６ｂを用い、図２
(f) に示したエッチバックの際に、波状の電子走行層３
の山部が表面に露出する程度まで電子供給層４ａをエッ
チングすることにより形成したものである。
【００３６】本実施例に示した電界効果トランジスタに
おいては、ヘテロ接合の波状部の谷部上に電子を供給で
きる不純物を高濃度にドープした電子供給層１６ａを設
けたので、電子を谷部に局在化させることによりストラ
イプ状の谷部に一次元的な電子チャネルを形成させるこ
とができる。また、電子供給層１６ａを谷部に設けるこ
とにより、電子を供給する電子供給層４ａに近接するヘ
テロ接合面積も広くすることができ、チップの単位面積
当たりのヘテロ接合部に供給できる電子の量を増加させ
ることができる。
おいては、ヘテロ接合の波状部の谷部上に電子を供給で
きる不純物を高濃度にドープした電子供給層１６ａを設
けたので、電子を谷部に局在化させることによりストラ
イプ状の谷部に一次元的な電子チャネルを形成させるこ
とができる。また、電子供給層１６ａを谷部に設けるこ
とにより、電子を供給する電子供給層４ａに近接するヘ
テロ接合面積も広くすることができ、チップの単位面積
当たりのヘテロ接合部に供給できる電子の量を増加させ
ることができる。
【００３７】このように本実施例によれば、波状のヘテ
ロ接合の谷部の上部にＳｉが高濃度にドープされたＡｌ
ＧａＡｓ層を設けたから、谷部に擬一次元的電子チャネ
ルを形成することができ、かつチップ面積当たりの電子
供給量を増やすことができ、電子の移動度を高めた、小
型で高出力の得られるＦＥＴを得ることができる。
ロ接合の谷部の上部にＳｉが高濃度にドープされたＡｌ
ＧａＡｓ層を設けたから、谷部に擬一次元的電子チャネ
ルを形成することができ、かつチップ面積当たりの電子
供給量を増やすことができ、電子の移動度を高めた、小
型で高出力の得られるＦＥＴを得ることができる。
【００３８】なお、上記各実施例においては、ヘテロ接
合界面の山部上、又は谷部上の電子供給層にストライプ
状の高濃度に不純物を含む領域を設けるようにしたが、
本発明は、ヘテロ接合界面上の山部上、又は谷部上以外
の領域上に周期的にストライプ状の高濃度領域を形成す
る場合についても適用でき、上記各実施例と同様の効果
を得られる。
合界面の山部上、又は谷部上の電子供給層にストライプ
状の高濃度に不純物を含む領域を設けるようにしたが、
本発明は、ヘテロ接合界面上の山部上、又は谷部上以外
の領域上に周期的にストライプ状の高濃度領域を形成す
る場合についても適用でき、上記各実施例と同様の効果
を得られる。
【００３９】実施例４．図５は本発明の第４の実施例に
よる電界効果トランジスタの構造を示す図であり、図に
おいて、図１と同一符号は同一または相当する部分を示
し、１７はＳｉを１〜３×１０18ｃｍ-3ドープした、Ａ
ｌ組成比が２５％，ガリウム組成比が７５％であるＡｌ
ＧａＡｓ電子供給層、１８は該電子供給層１７の上記ヘ
テロ接合部上に所定の間隔をあけて形成された，所定の
幅を有するストライプ状の不活性化領域で、本実施例に
おいては、波状のヘテロ接合部の谷部上に３周期ごとに
形成されている。
よる電界効果トランジスタの構造を示す図であり、図に
おいて、図１と同一符号は同一または相当する部分を示
し、１７はＳｉを１〜３×１０18ｃｍ-3ドープした、Ａ
ｌ組成比が２５％，ガリウム組成比が７５％であるＡｌ
ＧａＡｓ電子供給層、１８は該電子供給層１７の上記ヘ
テロ接合部上に所定の間隔をあけて形成された，所定の
幅を有するストライプ状の不活性化領域で、本実施例に
おいては、波状のヘテロ接合部の谷部上に３周期ごとに
形成されている。
【００４０】本実施例の電界効果トランジスタは上記第
１の実施例の図２(c) に示すように、電子走行層３の表
面を波状に形成した後、電子供給層１７を該電子走行層
３上に形成し、マスク等を利用して、所定の間隔を隔て
た谷部上の電子供給層１７に水素イオン等のイオンビー
ムを照射して、この領域にＳｉ不純物を不活性化した不
活性化領域１８を設けることにより形成される。
１の実施例の図２(c) に示すように、電子走行層３の表
面を波状に形成した後、電子供給層１７を該電子走行層
３上に形成し、マスク等を利用して、所定の間隔を隔て
た谷部上の電子供給層１７に水素イオン等のイオンビー
ムを照射して、この領域にＳｉ不純物を不活性化した不
活性化領域１８を設けることにより形成される。
【００４１】本実施例に示した電界効果トランジスタに
おいては、上述した特開平４−１７３４０号に示されて
いるように、電子供給層１７と電子走行層３との接合面
に形成されるヘテロ接合の山部には電子が局在化して電
子チャネル５が形成され、電子の擬一次元的走行が可能
となるとともに、所定の間隔ごとに形成された、谷部上
の不活性化領域１８からは電子が供給されないため、こ
の不活性化領域１８近傍の電子走行層３では電子のチャ
ネル幅方向の散乱を緩和することができ、雑音を低減す
ることができる。また、電子を供給する電子供給層１７
に接するヘテロ接合の接合面積を、ヘテロ接合面積を波
状としていない従来のＦＥＴと比較して増加させること
ができるから、チップ面積を拡大することなく出力を高
くすることができる。
おいては、上述した特開平４−１７３４０号に示されて
いるように、電子供給層１７と電子走行層３との接合面
に形成されるヘテロ接合の山部には電子が局在化して電
子チャネル５が形成され、電子の擬一次元的走行が可能
となるとともに、所定の間隔ごとに形成された、谷部上
の不活性化領域１８からは電子が供給されないため、こ
の不活性化領域１８近傍の電子走行層３では電子のチャ
ネル幅方向の散乱を緩和することができ、雑音を低減す
ることができる。また、電子を供給する電子供給層１７
に接するヘテロ接合の接合面積を、ヘテロ接合面積を波
状としていない従来のＦＥＴと比較して増加させること
ができるから、チップ面積を拡大することなく出力を高
くすることができる。
【００４２】このように本実施例によれば、ヘテロ接合
部を波状に形成し、所定の間隔おきにこの波状部の谷部
上に形成された電子供給層１７を不活性化するようにし
たから、該ストライプ状の山部に擬一次元的電子チャネ
ルを形成することができ、かつ、電子のチャネル幅方向
の散乱を防止することができ、さらにヘテロ接合面積を
増加させることができるから、電子の移動度を高め、か
つ小型で高出力の電界効果トランジスタを得ることがで
きる。
部を波状に形成し、所定の間隔おきにこの波状部の谷部
上に形成された電子供給層１７を不活性化するようにし
たから、該ストライプ状の山部に擬一次元的電子チャネ
ルを形成することができ、かつ、電子のチャネル幅方向
の散乱を防止することができ、さらにヘテロ接合面積を
増加させることができるから、電子の移動度を高め、か
つ小型で高出力の電界効果トランジスタを得ることがで
きる。
【００４３】なお、本第４の実施例においては波状部の
谷部上に形成された電子供給層１７を不活性化するよう
にしたが、その不活性化された領域の間隔が１周期以上
の所定の距離であれば、谷部上以外の領域の電子供給層
を不活性化するようにしてもよく、上記第４の実施例と
同様の効果を得られる。
谷部上に形成された電子供給層１７を不活性化するよう
にしたが、その不活性化された領域の間隔が１周期以上
の所定の距離であれば、谷部上以外の領域の電子供給層
を不活性化するようにしてもよく、上記第４の実施例と
同様の効果を得られる。
【００４４】また、上記第３，及び第４の実施例におい
てはソース電極，ドレイン電極，及びゲート電極を波状
に形成されたＡｌＧａＡｓ電子供給層の形状に沿わせる
ように形成したが、例えば図８に示した上記第３の実施
例の変形例のように、第３の実施例の示したＦＥＴの電
子供給層１６の表面を平坦化した後、表面が平坦となる
ようにゲート電極２０等を形成するようにしてもよく、
上記第３，及び第４の実施例と同様の効果を奏する。
てはソース電極，ドレイン電極，及びゲート電極を波状
に形成されたＡｌＧａＡｓ電子供給層の形状に沿わせる
ように形成したが、例えば図８に示した上記第３の実施
例の変形例のように、第３の実施例の示したＦＥＴの電
子供給層１６の表面を平坦化した後、表面が平坦となる
ようにゲート電極２０等を形成するようにしてもよく、
上記第３，及び第４の実施例と同様の効果を奏する。
【００４５】
【発明の効果】以上のようにこの発明によれば、キャリ
ア供給層とキャリア走行層とにより形成されるヘテロ接
合界面を、主電流が流れる方向に平行に伸びるストライ
プ状の山部及び谷部により所定周期の波状に形成し、上
記キャリア供給層に主電流が流れる方向に平行に相互に
所定間隔を開けてストライプ状に配置された、複数の不
純物濃度が高い所定幅の高濃度領域を形成したから、上
記キャリア供給層の高濃度領域近傍に擬一次元電子チャ
ネルを形成することができ、電子の移動度を高めた高性
能な化合物半導体デバイスを得られる効果がある。
ア供給層とキャリア走行層とにより形成されるヘテロ接
合界面を、主電流が流れる方向に平行に伸びるストライ
プ状の山部及び谷部により所定周期の波状に形成し、上
記キャリア供給層に主電流が流れる方向に平行に相互に
所定間隔を開けてストライプ状に配置された、複数の不
純物濃度が高い所定幅の高濃度領域を形成したから、上
記キャリア供給層の高濃度領域近傍に擬一次元電子チャ
ネルを形成することができ、電子の移動度を高めた高性
能な化合物半導体デバイスを得られる効果がある。
【００４６】また、この発明によれば、上記キャリア供
給層の高濃度領域以外の領域は、不純物を低濃度に有す
るようにしたから、チップ単位面積当たりのキャリア供
給量を増やすことができ、単位面積当たりの出力を増や
すことができ、チップ面積を拡大することなく高出力が
得られる高性能な化合物半導体デバイスを得られる効果
がある。
給層の高濃度領域以外の領域は、不純物を低濃度に有す
るようにしたから、チップ単位面積当たりのキャリア供
給量を増やすことができ、単位面積当たりの出力を増や
すことができ、チップ面積を拡大することなく高出力が
得られる高性能な化合物半導体デバイスを得られる効果
がある。
【００４７】また、この発明によれば、上記キャリア供
給層の高濃度領域を、上記波形状のヘテロ接合界面の山
部に対向する位置に形成したから、上記キャリア走行層
のヘテロ接合部の、上記山部に対応する部位に擬一次元
電子チャネルを形成することができ、電子の移動度を高
めた高性能な化合物半導体デバイスを得られる効果があ
る。
給層の高濃度領域を、上記波形状のヘテロ接合界面の山
部に対向する位置に形成したから、上記キャリア走行層
のヘテロ接合部の、上記山部に対応する部位に擬一次元
電子チャネルを形成することができ、電子の移動度を高
めた高性能な化合物半導体デバイスを得られる効果があ
る。
【００４８】また、この発明によれば、上記キャリア供
給層の高濃度領域を、上記波形状のヘテロ接合界面の谷
部に対向する位置に形成したから、上記キャリア走行層
のヘテロ接合部の、上記谷部に対応する部位に擬一次元
電子チャネルを形成することができ、電子の移動度を高
めた高性能な化合物半導体デバイスを得られる効果があ
る。
給層の高濃度領域を、上記波形状のヘテロ接合界面の谷
部に対向する位置に形成したから、上記キャリア走行層
のヘテロ接合部の、上記谷部に対応する部位に擬一次元
電子チャネルを形成することができ、電子の移動度を高
めた高性能な化合物半導体デバイスを得られる効果があ
る。
【００４９】また、この発明によれば、キャリア供給層
と、キャリア走行層とにより形成されたヘテロ接合界面
を、主電流が流れる方向に平行に伸びるストライプ状の
山部及び谷部により所定周期の波状に形成し、上記キャ
リア供給層に、上記ヘテロ接合界面の波形状の１周期分
以上の間隔で、主電流が流れる方向に平行に配置された
不活性領域を形成したから、上記キャリア走行層の上記
不活性化したキャリア供給層に隣接する部分に、自由キ
ャリアの存在しない領域を形成することができ、キャリ
ア走行層を移動するキャリアの主電流が流れる方向と垂
直な方向における散乱を抑えることができ、電子の移動
度を高めた高性能な化合物半導体デバイスを得られる効
果がある。
と、キャリア走行層とにより形成されたヘテロ接合界面
を、主電流が流れる方向に平行に伸びるストライプ状の
山部及び谷部により所定周期の波状に形成し、上記キャ
リア供給層に、上記ヘテロ接合界面の波形状の１周期分
以上の間隔で、主電流が流れる方向に平行に配置された
不活性領域を形成したから、上記キャリア走行層の上記
不活性化したキャリア供給層に隣接する部分に、自由キ
ャリアの存在しない領域を形成することができ、キャリ
ア走行層を移動するキャリアの主電流が流れる方向と垂
直な方向における散乱を抑えることができ、電子の移動
度を高めた高性能な化合物半導体デバイスを得られる効
果がある。
【図１】本発明の第１の実施例による電界効果トランジ
スタの構造を示す斜視図である。
スタの構造を示す斜視図である。
【図２】本発明の第１の実施例による電界効果トランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図３】本発明の第２の実施例による電界効果トランジ
スタの構造を示す断面図である。
スタの構造を示す断面図である。
【図４】本発明の第３の実施例による電界効果トランジ
スタの構造を示す断面図である。
スタの構造を示す断面図である。
【図５】本発明の第４の実施例による電界効果トランジ
スタの構造を示す断面図である。
スタの構造を示す断面図である。
【図６】従来の電界効果トランジスタの構造を示す斜視
図である。
図である。
【図７】従来の電界効果トランジスタの製造方法を示す
断面図である。
断面図である。
【図８】本発明の第３の実施例による電界効果トランジ
スタの変形例を示す斜視図である。
スタの変形例を示す斜視図である。
１，１０１ Ｓ．Ｉ．ＧａＡｓ基板 ２，１０２ ノンドープＧａＡｓバッファ層 ３，１０３ ｉ−ＧａＡｓ電子走行層 ４，１０４ 電子供給層 ４ａ ノンドープＡｌＧａＡｓ電子供給層 ４ｂ ＡｌＧａＡｓ電子供給層 ５，５ａ 電子チャネル ６，１０６ ソース電極 ７，２０，１０７ ゲート電極 ８，１０８ ドレイン電極 １１，１３ レジスト １２ ＳｉＯ膜等の絶縁膜 １５ 電子供給層 １５ａ 低濃度ＡｌＧａＡｓ電子供給層 １５ｂ 高濃度ＡｌＧａＡｓ電子供給層 １６ 電子供給層 １６ａ ＡｌＧａＡｓ電子供給層 １６ｂ ノンドープＡｌＧａＡｓ電子供給層 １７ ＡｌＧａＡｓ電子供給層 １８ 不活性化領域 １０５ 二次元電子チャネル １０９ リセス溝 １１０ コンタクト層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 29/778 H01L 29/812
Claims (3)
- 【請求項１】 化合物半導体デバイスの製造方法におい
て、 半導体基板上にバッファ層及びキャリア走行層を順次結
晶成長させる工程と、 該キャリア走行層上に主電流が流れる方向にストライプ
状に伸びる微細パターンを周期的に設けた第１のレジス
トを形成し、該第１のレジストをマスクとして上記キャ
リア走行層をエッチングして、微細溝を形成する工程
と、 該微細溝を波状に形成する工程と、 該波状のキャリア走行層表面に第１のキャリア供給層を
成長させる工程と、 該第１のキャリア供給層上に絶縁膜を表面がほぼ平坦と
なるように形成する工程と、 該絶縁膜と上記第１のキャリア供給層を交互に選択エッ
チングして平坦な表面の第１のキャリア供給層を形成す
る工程と、 該平坦な表面の第１のキャリア供給層上に不純物を高濃
度にドープした第２のキャリア供給層を成長させる工程
と、 該キャリア供給層上に、上記第１のレジストと同一の周
期の微細パターンを有する第２のレジストを形成し、該
第２のレジストをマスクとして上記キャリア供給層をエ
ッチングして、上記第１のキャリア供給層に達する深さ
の微細溝を形成する工程と、 該微細溝を波状に形成する工程とを含むことを特徴とす
る化合物半導体デバイスの製造方法。 - 【請求項２】 化合物半導体デバイスの製造方法におい
て、 半導体基板上にバッファ層及びキャリア走行層を順次結
晶成長させる工程と、 該キャリア走行層上に主電流が流れる方向にストライプ
状に伸びる微細パターンを周期的に設けた第１のレジス
トを形成し、該第１のレジストをマスクとして上記キャ
リア走行層をエッチングして、微細溝を形成する工程
と、 該微細溝を波状に形成する工程と、 該波状のキャリア走行層表面に不純物を高濃度にドープ
した第１のキャリア供給層を成長させる工程と、 該第１のキャリア供給層上に絶縁膜を表面が平坦となる
ように形成する工程と 、 該絶縁膜と上記第１のキャリア供給層を交互に選択エッ
チングして平坦な表面の第１のキャリア供給層を形成
し、さらに該第１のキャリア供給層を選択的にエッチン
グして上記波状のキャリア走行層の山部を露出させる工
程と、 該露出したキャリア走行層上，及び上記第１のキャリア
供給層上に第２のキャリア供給層を成長させる工程とを
含むことを特徴とする化合物半導体デバイスの製造方
法。 - 【請求項３】 化合物半導体デバイスの製造方法におい
て、 半導体基板上にバッファ層及びキャリア走行層を順次結
晶成長させる工程と、 該キャリア走行層上に主電流が流れる方向にストライプ
状に伸びる微細パターンを周期的に設けた第１のレジス
トを形成し、該第１のレジストをマスクとして上記キャ
リア走行層をエッチングして、微細溝を形成する工程
と、 該微細溝を波状に形成する工程と、 該波状のキャリア走行層表面に不純物をドープしたキャ
リア供給層を成長させる工程と、 該キャリア供給層上に、上記ヘテロ接合界面の波形状の
１周期分以上の間隔で、主電流が流れる方向に平行に形
成された微細パターンを有する第２のレジストを形成す
る工程と、 該レジストをマスクとしてイオンビームを照射して、上
記微細パターン部の上記キャリア供給層の不純物を不活
性化させる工程とを含むことを特徴とする化合物半導体
デバイスの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| US08/329,519 US5530272A (en) | 1993-10-29 | 1994-10-26 | High electron mobility transistor including periodic heterojunction interface |
| FR9413004A FR2711842B1 (fr) | 1993-10-29 | 1994-10-28 | Dispositif semiconducteur composé à hétérojonction, notamment un transistor à effet de champ, et son procédé de production. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27148493A JP3295675B2 (ja) | 1993-10-29 | 1993-10-29 | 化合物半導体デバイスの製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH07130990A JPH07130990A (ja) | 1995-05-19 |
| JP3295675B2 true JP3295675B2 (ja) | 2002-06-24 |
Family
ID=17500695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27148493A Expired - Fee Related JP3295675B2 (ja) | 1993-10-29 | 1993-10-29 | 化合物半導体デバイスの製造方法 |
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| JP (1) | JP3295675B2 (ja) |
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| US8907350B2 (en) * | 2010-04-28 | 2014-12-09 | Cree, Inc. | Semiconductor devices having improved adhesion and methods of fabricating the same |
| US20120132958A1 (en) * | 2010-11-29 | 2012-05-31 | Fabio Alessio Marino | High performance transistor |
| US9502312B2 (en) * | 2010-11-29 | 2016-11-22 | Qualcomm Incorporated | Area efficient field effect device |
| WO2013006077A1 (en) | 2011-07-06 | 2013-01-10 | Wostec, Inc. | Solar cell with nanostructured layer and methods of making and using |
| RU2569638C2 (ru) | 2011-08-05 | 2015-11-27 | Востек, Инк. | Светоизлучающий диод с наноструктурированным слоем и способы изготовления и применения |
| US9057704B2 (en) | 2011-12-12 | 2015-06-16 | Wostec, Inc. | SERS-sensor with nanostructured surface and methods of making and using |
| WO2013109157A1 (en) | 2012-01-18 | 2013-07-25 | Wostec, Inc. | Arrangements with pyramidal features having at least one nanostructured surface and methods of making and using |
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| WO2013169243A1 (en) * | 2012-05-09 | 2013-11-14 | Fabio Alessio Marino | High performance transistor |
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| US20170194167A1 (en) | 2014-06-26 | 2017-07-06 | Wostec, Inc. | Wavelike hard nanomask on a topographic feature and methods of making and using |
| JP6213520B2 (ja) * | 2015-05-18 | 2017-10-18 | トヨタ自動車株式会社 | ヘテロ接合半導体装置及びその製造方法 |
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| WO2018156042A1 (en) | 2017-02-27 | 2018-08-30 | Wostec, Inc. | Nanowire grid polarizer on a curved surface and methods of making and using |
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| JPH0555263A (ja) * | 1991-08-23 | 1993-03-05 | Hitachi Ltd | １次元チヤネルキヤリアトランジスタ |
| JPH06163930A (ja) * | 1992-11-17 | 1994-06-10 | Hitachi Ltd | 半導体装置とその製造方法 |
-
1993
- 1993-10-29 JP JP27148493A patent/JP3295675B2/ja not_active Expired - Fee Related
-
1994
- 1994-10-26 US US08/329,519 patent/US5530272A/en not_active Expired - Fee Related
- 1994-10-28 FR FR9413004A patent/FR2711842B1/fr not_active Expired - Fee Related
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