JPH06163930A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法

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JPH06163930A
JPH06163930A JP30675092A JP30675092A JPH06163930A JP H06163930 A JPH06163930 A JP H06163930A JP 30675092 A JP30675092 A JP 30675092A JP 30675092 A JP30675092 A JP 30675092A JP H06163930 A JPH06163930 A JP H06163930A
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JP
Japan
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semiconductor
gaas
layer
sawtooth
semiconductor device
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JP30675092A
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English (en)
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Akiyoshi Sawada
明美 佐和田
Toshiyuki Usagawa
利幸 宇佐川
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Hitachi Ltd
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Hitachi Ltd
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Abstract

(57)【要約】 【目的】ヘテロ接合界面に鋭い鋸(三角)歯構造を作製
する。 【構成】変調ドープ型ヘテロ接合界面の断面が鋸(三
角)歯形状の細線を超高真空中においてGaAs膜をマ
スクに用いた選択成長で作製する。 【効果】従来のSiO2 膜をマスクに用いた選択成長の
手法と異なり結晶品質よく、鋭い鋸(三角)歯形状が実
現出来、電荷担体(電子等)の経過通路のゆらぎを一次
元的に抑えると共にチャネルキャリア密度を著しく向上
することで高周波でのノイズを大幅に低減できる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はチャネルキャリアトラン
ジスタに係り、特に、高周波対応性,低ノイズ特性の要
求される衛星放送,セル無線等の送,受信機に置ける増
幅器として用いて好適な一次元チャネルキャリアトラン
ジスタに関する。
【0002】
【従来の技術】半導体低次元(量子細線,量子箱等)構
造作製法として、有機金属気相成長(MOCVD)法に
よる選択成長技術を用いた手法がある。その一例とし
て、文献1:電気学会研究会資料(1991.12.1
1)OQD−91−56,光量子デバイス研究会が挙げ
られる。GaAs(100)基板を用いて(011-)方
向に平行にSiO2 膜の細線パターンを多重に配列する
(図2(a))。SiO2 膜をマスクとして、GaAs層
の(100)面の成長速度よりも遅い(111)A面が
ファセット面として現われるように成長させる。その結
果、断面が鋭い鋸(三角)歯形状のGaAs層の台座を
作製出来る。その台座上にAlGaAs/GaAs/A
lGaAs構造による量子細線を作製しているが、その
ホトルミネッセンスの半値幅は20meVと同じサイズ
の多重量子井戸構造に比べて20倍大きい。この原因の
一つとして、SiO2 膜を用いているために酸素拡散に
よるGaAs結晶の荒れが挙げられる。
【0003】一方、発明者等は、変調ドープ構造を用い
た1DEG−FET(One-Dimensional Electron Gas-F
ield Effect Transistor)を既に発明しており(文献
2:特願平3−211878号明細書)、その断面構造を図2
(b)に示す。本発明は、GaAs基板にグレーティング
ラインを施し、さらにヘテロ接合界面の鋸(三角)歯形状
を選択成長によって作製する事で実現できる。ヘテロ接
合界面の凸の部分には、高密度電子が形成されその領域
を一次元電子ガス系のチャンネル部分として扱うが、そ
のためにはより急峻なヘテロ接合界面の形成が不可欠で
あった(文献3:アプライド フィジクス レターズ(A
ppl. Phys. Lett.)60 1992 p.1492)。
【0004】冒頭で述べたMOCVD法を用いた選択成
長は、急峻なヘテロ接合界面を作製することに適してい
るが、前述したSiO2 膜の存在による結晶の荒れとい
う問題を抱えていた。それを回避するために発明者等は
予め半導体基板にグレーティングラインを作製し、その
基板上に結晶成長によってヘテロ接合界面の鋸歯形状を
作製する手法をとった。ところが、基板のグレーティン
グラインの断面形状を鋭い三角歯に形成しても、(1)
結晶成長時の温度上昇に伴って、断面の鋭い鋸(三角)
歯形状がゆるやかなサインカーブ形状に鈍ってしまう、
(2) GaAsバッファ層を成長させるにつれて、Ga
原子のマイグレーション効果により、バッファ層厚が厚
くなるほど平坦化が進む等の理由によりグレーティング
基板の形状が鈍ってしまい、AlGaAs/GaAsヘテロ
接合界面の急峻性が維持出来ないという問題があった。
【0005】
【発明が解決しようとする課題】選択成長による鋸歯構
造を作製する際に、SiO2 膜を用いずにヘテロ接合界
面の断面が鋸(三角)歯形状を有するFET構造を作製
する。これによって、1DEG系のFETとしての性能
が発揮出来る。
【0006】
【課題を解決するための手段】超高真空中でGaAsの
酸化膜をレジストとして用いる電子線(Electro
n Beam;EB)リソグラフィー技術が報告されて
いる(文献4:ジャーナル オブ アプライド フィジ
クス(J. Appl. Phys.)Vol. 67 (1
990) 4297−4303)。これは、全工程を真空
中あるいは高純度なガス中で行うことにより可能とな
る。
【0007】発明者等は、SiO2 膜の代わりにGaA
s酸化膜をマスクとした結晶成長を行う事によって選択
成長後、容易に酸化膜を除去し上記課題を解決出来る着
想を得た。図1に本発明の基本プロセスを示す。
【0008】(1) GaAs(100)基板10を用い
て清浄表面を作り、光酸化によってGaAs酸化膜40
を作製する(図1(a))。
【0009】(2) 電子線50と塩素ガス51を同時に
照射して、GaAs酸化膜40を除去する(図1
(b))。この操作によって、(011-)方向に平行に細
線パターンを多重に形成する。
【0010】(3) GaAs酸化膜40をマスクとし
て、GaAs層11上にさらにGaAs層11aの選択
成長を行う。GaAs層(100)面の成長速度と比べ
ると(111)A面は成長速度が遅いために、(11
1)A面を側面とした鋭い鋸(三角)歯形状を作製出来
る(図1(c))。
【0011】(4) As圧52下での熱処理によりGa
As酸化膜を除去する(図1(d))。これによって、Ga
As層11aの鋸(三角)歯形状を作製する。
【0012】(5) (111)A面は(100)面の成
長速度に比べて成長速度が遅いことから、図1(d)で形
成した鋸(三角)歯のライン11aをマスクに用いて、
再び選択成長を行い鋸(三角)歯形状のGaAs層多重
ライン11bを作製する(図1(e))。
【0013】以上、(1)〜(5)のプロセスを施すこ
とによって、SiO2 膜を用いることなく、1DEG構
造におけるヘテロ接合界面の断面形状を鋭い鋸(三角)
歯形状に作製することが出来る。
【0014】
【作用】上述したように、超高真空一貫プロセスで選択
成長を行うことによって、鋭い鋸(三角)歯形状の断面を
持つバッファ層を有し最終的にGaAs/AlGaAs
のみで形成した変調ドープ型構造を提供する。このヘテ
ロ接合界面の断面の鋸(三角)歯の形状効果によって凸
部に誘起される高密度1DEG系を特徴としたFET構
造を提供することができる。
【0015】
【実施例】
〔実施例1〕以下、本発明を実施例を通して更に詳しく
説明する。図4は本発明の一次元チャネルキャリアトラ
ンジスタを1DEG−FETに適用した場合の基本的構
成を示す斜視図、図3(a)は同図4におけるA−B断面
図のチャンネル部分である。図3(a)において、ソース
電極およびドレイン電極は紙面の表部と裏部に位置する
が、図では省略し、ゲート電極20に対応する部分のみ
記載している。
【0016】以下の過程は全て真空一貫マルチチャンバ
内で行われる。ただし、結晶成長はMOCVD法で行う
ため、文献4で示されている装置にMOCVD装置をさ
らに接続している。絶縁性GaAs(100)基板10
を真空一貫マルチチャンバ内にセットして、GaAs層
11を100nm成長させる。つぎに、H2SO4系ライ
トエッチングによってGaAsの清浄表面を作る。その
後、ハロゲンランプを基板表面に照射することにより、
GaAs酸化膜40を形成する。次に基板をMOCVD
装置室からEBエッチング室へ移す。Cl2 雰囲気中で
EB描画により、幅200nmの部分を(011-)に平
行にエッチングする。更に、200nmの間隔を開け
て、同様にEB描画によりエッチングを行う。これを繰
り返すことによって、200nm/200nm間隔のラ
イン/スペースを作製する。
【0017】再び、基板10を、MOCVD装置部分に
移動した後、成長温度700℃,V/III 比100,A
sH3 の流量を6l/min としてアンドープのGaAs
層11aを成長すると、40nmのスペース部分に(1
11)A面を側面とした鋭い鋸(三角歯)形状が出来
る。その後MBE室にてAs圧下700℃で熱酸化によ
ってGaAs酸化膜を除去する。以上で、鋸(三角)歯
ライン11bの工程が完了する。
【0018】次に、このGaAs層11aをマスクに用
いて、さらにアンドープGaAs層を上記と同様の条件
で選択成長する。これによって、周期が200nmの鋭
い鋸(三角)歯形状のGaAsバッファ層11bが作製
出来る。さらにアンドープのAlyGa1-yAs層16
(y=0.3)を6nm、Siを1.0×1018cm-3含有
するn−AlXGa1-XAs層(x=0.3)13を40n
m成長させた。この時、n−AlXGa1-XAs層13と
GaAs層11とのヘテロ接合界面に電子蓄積層が形成
される。さらにSiを2.0×1018cm-3 含有するn+
GaAs層19を160nm形成し、以降、ゲート電
極,ソース,ドレイン電極は、通常のHEMTを形成する時
と同様に作製する。又、n−AlGaAs層 13の上
にアンドープAlGaAs層17を10〜15nm形成
して、ゲート耐圧を向上させるための構造も通常のHE
MT構造同様有効である。周知の方法によりソース,ド
レイン電極を形成し、ゲート電極20を設けて素子を完
成する。
【0019】以上の工程によって構成された本発明の素
子の平面上のトランジスタ幅wは、200μm、ゲート
長Lg は0.25μm、ソース電極とゲート電極間の距
離Lsgは1.5μmである。
【0020】本実施例では、(111)A面を鋸(三
角)歯形状の側面とする選択成長を挙げたが、(01
1)方向に平行に細線のラインを描画して(111)B
面を側面と用いても良い。アンドープAlGaAs層1
6,n型AlGaAs層13は成長温度を800℃に上
昇させて成長させる。
【0021】選択成長の際のマスクに用いる鋸(三角)
歯形状及びバッファ層をAlyGa1-yAs層16によって作製
し、ついでGaAs層11を20nm成長させて、図3
(b)の様な構造にしても良い。
【0022】
【発明の効果】本発明は、GaAs層をマスクに用いた
選択成長によってヘテロ接合界面の鋭い鋸(三角)歯形
状を作製することを特徴としている。これは従来の手法
の様にSiO2 膜をマスクに用いていないため、品質の
良い結晶を作製することを可能にする。したがって、選
択ドープ型ヘテロ接合界面の鋸歯形状の凸部に形成され
る一次元電子ガス構造をFETの能動層として用いた場
合に電荷担体(電子等)の経過通路のゆらぎを一次元的
に抑えると共にチャネルキャリア密度を著しく向上する
ことで高周波でのノイズを大幅に低減する。
【図面の簡単な説明】
【図1】本発明のヘテロ接合界面の鋭い鋸歯形状を作製
する基本プロセスの説明図。
【図2】従来の選択成長およびグレーティングライン基
板上の結晶成長による鋸(三角)歯構造の断面形状の説明
図。
【図3】本発明に係る一次元チャネルキャリアトランジ
スタの要部断面図。
【図4】本発明の一実施例になる半導体装置の要部斜視
図。
【符号の説明】
10…GaAs基板、11,11a〜b…アンドープG
aAs層、13…n−AlxGa1-xAs層、16,17
…アンドープAlyGa1-yAs層、19…n+GaAs
層、20…ゲート電極、21…ソース電極、22…ドレ
イン電極、30…SiO2 膜、40…GaAs酸化膜、
50…電子線、51…Cl2 ガス、52…As4 フラッ
クス。

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】半導体Iと前記半導体Iより電子親和力が
    小さい半導体IIを有し、前記半導体II内には少なくとも
    不純物をドープした半導体層を有し、前記半導体I及び
    前記半導体IIによって構成されるヘテロ接合界面の断面
    構造が鋸歯構造を形成し、前記鋸歯構造がライン状に周
    期的に配列していることを特徴とする半導体装置。
  2. 【請求項2】半導体基板上にストライプ状に開口部を有
    する半導体III を構成し、前記半導体III をマスクに用
    いた選択成長による請求項1に記載の半導体装置の製造
    方法。
  3. 【請求項3】請求項2において、前記基板の面方位を
    (100)とし、前記基板の(011-)方向に平行にライ
    ン方向を取り、前記半導体III を(111)A面からな
    る鋸歯形状に形成し、これによって前記半導体Iが選択
    成長によって鋭い鋸歯形状に成長される半導体装置の製
    造方法。
  4. 【請求項4】請求項2において、前記基板の面方位を
    (001)とし、前記基板の(110)方向に平行にライ
    ン方向を取り、前記半導体III を(111)B面からな
    る鋸歯形状に形成し、これによって前記半導体Iが選択
    成長によって鋭い鋸歯形状に成長される半導体装置の製
    造方法。
  5. 【請求項5】半導体Iと半導体IIのヘテロ接合界面が鋸
    歯状の断面を有した周期的多重ラインを形成する事によ
    って前記鋸歯形状側面に一次元半導体領域を形成し、一
    次元担体を制御する第一の電極と、一次元電子系にオー
    ミック接続する電極を複数個形成したことを特徴とする
    半導体装置。
  6. 【請求項6】請求項2乃至4のいずれかにおいて、前記
    半導体IにアンドープGaAs層,前記半導体IIにドー
    プされたAlxGa1-xAs層,前記半導体III にアンド
    ープGaAs層を用いてなる半導体装置の製造方法。
  7. 【請求項7】請求項2乃至4のいずれかにおいて、前記
    半導体IにアンドープGaAs層,前記半導体IIにドー
    プされたAlxGa1-xAs層,前記半導体III にアンド
    ープAlxGa1-xAs層を用いてなる半導体装置の製造
    方法。
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