JP2554433B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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-
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- Y10S438/962—Quantum dots and lines
Description
【０００１】
【産業上の利用分野】本発明は、０(ゼロ)次元または１
次元キャリア・ガスを含む半導体装置およびその製造方
法に関する。
次元キャリア・ガスを含む半導体装置およびその製造方
法に関する。
【０００２】
【従来の技術】異種の半導体薄膜材料を交互に積み重ね
る事により、伝導電子のドブロイ波長と同程度の寸法を
持つ超薄膜構造（１次元量子井戸構造）を製作できるよ
うになった昨今、その量子的閉じ込め効果により、バル
クの半導体では見られなかった様々な新物性が発見され
てきた。１次元量子井戸構造においては、電子または正
孔であるところのキャリアは２次元の自由度を持ち、２
次元キャリア・ガスと呼ばれる。１次元量子井戸構造は
半導体レーザーや高電子移動度トランジスター等の電子
デバイスにも応用され、産業にも多大の影響を及ぼしつ
つある。
る事により、伝導電子のドブロイ波長と同程度の寸法を
持つ超薄膜構造（１次元量子井戸構造）を製作できるよ
うになった昨今、その量子的閉じ込め効果により、バル
クの半導体では見られなかった様々な新物性が発見され
てきた。１次元量子井戸構造においては、電子または正
孔であるところのキャリアは２次元の自由度を持ち、２
次元キャリア・ガスと呼ばれる。１次元量子井戸構造は
半導体レーザーや高電子移動度トランジスター等の電子
デバイスにも応用され、産業にも多大の影響を及ぼしつ
つある。
【０００３】さらに、今日では、多次元量子井戸構造の
研究も進められている。２次元量子井戸構造（一般に量
子細線と呼ばれる）、３次元量子井戸構造（一般に量子
箱または量子ドットと呼ばれる）では、キャリアはそれ
ぞれ１次元、０次元の自由度を持ち、１次元キャリア・
ガス、０次元キャリア・ガスと呼ばれる。多次元量子井
戸構造ではキャリアの状態密度分布が１次元量子井戸構
造と異なることにより、狭スペクトル、低しきい値のレ
ーザー・ダイオードの出現が予測されている。詳しく
は、(1) Y. Arakawa and A. Yariv, IEEE J. Quantum E
lectron QE-22, 1887(1986), (2) M. Asada, Y. Miyamo
to, Y. Suematsu, IEEE J. Quantum Elecrton, QE-22,
1915(1986)を参照されたい。
研究も進められている。２次元量子井戸構造（一般に量
子細線と呼ばれる）、３次元量子井戸構造（一般に量子
箱または量子ドットと呼ばれる）では、キャリアはそれ
ぞれ１次元、０次元の自由度を持ち、１次元キャリア・
ガス、０次元キャリア・ガスと呼ばれる。多次元量子井
戸構造ではキャリアの状態密度分布が１次元量子井戸構
造と異なることにより、狭スペクトル、低しきい値のレ
ーザー・ダイオードの出現が予測されている。詳しく
は、(1) Y. Arakawa and A. Yariv, IEEE J. Quantum E
lectron QE-22, 1887(1986), (2) M. Asada, Y. Miyamo
to, Y. Suematsu, IEEE J. Quantum Elecrton, QE-22,
1915(1986)を参照されたい。
【０００４】また、２次元量子井戸（量子細線）におい
ては、散乱機構の単純化による高電子（正孔）移動度が
予測されており、高性能な電子デバイスの出現が期待さ
れている。例えば、(3) H. Sakaki, Jpn. J. Appl. Phy
s. Vol.19, L735(1980)を参照されたい。
ては、散乱機構の単純化による高電子（正孔）移動度が
予測されており、高性能な電子デバイスの出現が期待さ
れている。例えば、(3) H. Sakaki, Jpn. J. Appl. Phy
s. Vol.19, L735(1980)を参照されたい。
【０００５】これまでに、多次元量子井戸構造を製作す
る方法が幾つか提案されている。(4) H. Temkin, G. J.
Dolan, M. B. Panish, and S. N. G. Chu, Appl. Phy
s. Lett. Vol.50, 413(1987)は、リソグラフィと物理化
学的エッチングの組み合わせを開示している。また、
(5) T. Fukui, S. Ando, Y. Tokura, and T.Toriyama,A
ppl. Phys. Lett. Vol.58, 2018(1991)は、結晶の面方
向を利用した選択成長を開示している。(6) F. Wakaya,
T. Kakuta, Y. Takagaki, Y. Yuba, S. Takaoka, K.Mu
rase, T. Shiokawa, K. Gamo, and S. Namba, J. Vac.
Sci. Technol. Vol.B8, 1794(1990)は、電界による構造
的な変調を開示している。(7) Y. Hirayama, S. Taruch
a, Y. Suzuki, and H. Okamoto, Phys. Rev. Vol. B37,
2774(1988)は、Ga集束イオンビーム（ＦＩＢ）をスト
ライプ状にGaAs-AlGaAs量子井戸構造に）照射した後
に、熱処理を施してイオン注入された領域の混晶化を行
い、量子細線となるGaAsの領域を残す方法を提案してい
る。しかし、それらの方法は工程数が多く複雑であると
いう問題点があった。また、エッチング技術の限界か
ら、寸法に関して所望の領域を精度よく作製できないと
いう問題点があった。さらに、ＦＩＢでイオンを打ち込
んだ部分およびその近傍は一般に照射損傷が大きいた
め、上記文献(8)の方法では、量子細線として残す領域
においても結晶を一部破壊してしまう問題点があった。
る方法が幾つか提案されている。(4) H. Temkin, G. J.
Dolan, M. B. Panish, and S. N. G. Chu, Appl. Phy
s. Lett. Vol.50, 413(1987)は、リソグラフィと物理化
学的エッチングの組み合わせを開示している。また、
(5) T. Fukui, S. Ando, Y. Tokura, and T.Toriyama,A
ppl. Phys. Lett. Vol.58, 2018(1991)は、結晶の面方
向を利用した選択成長を開示している。(6) F. Wakaya,
T. Kakuta, Y. Takagaki, Y. Yuba, S. Takaoka, K.Mu
rase, T. Shiokawa, K. Gamo, and S. Namba, J. Vac.
Sci. Technol. Vol.B8, 1794(1990)は、電界による構造
的な変調を開示している。(7) Y. Hirayama, S. Taruch
a, Y. Suzuki, and H. Okamoto, Phys. Rev. Vol. B37,
2774(1988)は、Ga集束イオンビーム（ＦＩＢ）をスト
ライプ状にGaAs-AlGaAs量子井戸構造に）照射した後
に、熱処理を施してイオン注入された領域の混晶化を行
い、量子細線となるGaAsの領域を残す方法を提案してい
る。しかし、それらの方法は工程数が多く複雑であると
いう問題点があった。また、エッチング技術の限界か
ら、寸法に関して所望の領域を精度よく作製できないと
いう問題点があった。さらに、ＦＩＢでイオンを打ち込
んだ部分およびその近傍は一般に照射損傷が大きいた
め、上記文献(8)の方法では、量子細線として残す領域
においても結晶を一部破壊してしまう問題点があった。
【０００６】特開昭６２−１３４９７８号公報では、先
にマスクレス・イオン注入によりキャリア供給領域を描
画してから、結晶層をその上に成長させ、キャリア・ガ
スをその層の中に生成する方法を開示している。しか
し、この方法においては、イオン注入で損傷を受けた結
晶上に良好な結晶層を成長させることは困難であり、製
造される半導体装置の性能に影響を与えると考えられ
る。また、この公報は、０次元または１次元キャリア・
ガスの発生方法を開示するものではない。
にマスクレス・イオン注入によりキャリア供給領域を描
画してから、結晶層をその上に成長させ、キャリア・ガ
スをその層の中に生成する方法を開示している。しか
し、この方法においては、イオン注入で損傷を受けた結
晶上に良好な結晶層を成長させることは困難であり、製
造される半導体装置の性能に影響を与えると考えられ
る。また、この公報は、０次元または１次元キャリア・
ガスの発生方法を開示するものではない。
【０００７】
【発明が解決しようとする課題】本発明は、量子細線ま
たは量子ドットを含む半導体装置を容易に製造すること
のできる方法を提供することを目的とする。
たは量子ドットを含む半導体装置を容易に製造すること
のできる方法を提供することを目的とする。
【０００８】本発明はまた、量子細線または量子ドット
を含む、高性能の半導体装置の製造方法を提供すること
を目的とする。
を含む、高性能の半導体装置の製造方法を提供すること
を目的とする。
【０００９】本発明はまた、量子細線または量子ドット
を含む製造容易な半導体装置を提供することにある。
を含む製造容易な半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体装置の製
造方法によれば、結晶装置内において半絶縁性基板（例
えば半絶縁性ＧａＡｓ基板または半絶縁性Ｓｉ基板）上
にノン・ドープ・ヘテロ接合構造（例えばＧａＡｓ／Ａ
ｌxＧａ1-xＡｓまたはＳｉ1-yＧｅy／Ｓｉ）を成長させ
る。その際、チャネル層となるバンドギャップの狭い方
の半導体層（例えばＧａＡｓ層またはＳｉ1-yＧｅy層、
以下では内部層とも呼ぶ）が基板側にくるようにする。
造方法によれば、結晶装置内において半絶縁性基板（例
えば半絶縁性ＧａＡｓ基板または半絶縁性Ｓｉ基板）上
にノン・ドープ・ヘテロ接合構造（例えばＧａＡｓ／Ａ
ｌxＧａ1-xＡｓまたはＳｉ1-yＧｅy／Ｓｉ）を成長させ
る。その際、チャネル層となるバンドギャップの狭い方
の半導体層（例えばＧａＡｓ層またはＳｉ1-yＧｅy層、
以下では内部層とも呼ぶ）が基板側にくるようにする。
【００１１】次いで、試料をＦＩＢ装置内に搬送して、
バンドキャップの広い方の半導体（例えばノン・ドープ
ＡｌxＧａ1-xＡｓ層またはノン・ドープＳｉ層、以下で
は表面層と呼ぶ）側からドーパント・イオンの点状また
は線状のパターンを打ち込み、ｎ型電子供給領域または
ｐ型正孔供給領域を形成し、０次元または１次元の電子
ガスまたは正孔ガスをチャネル層中に形成する工程が含
まれる。ＡｌxＧａ1-xＡｓ層が露出している場合には、
真空搬送路を介して試料を集束イオン・ビーム（Focuse
d Ion Beam:ＦＩＢ）装置に搬送する必要があるが、ノ
ン・ドープ・ヘテロ接合を形成後、腐食防止等用のキャ
ップ層（例えばＧａＡｓキャップ層）を成長した試料に
ついては、ＦＩＢ装置内に搬送する際、真空搬送路を介
さなくてもよく、プロセスが容易になる。チャネル層に
損傷、不純物散乱の影響を与えないように、ＦＩＢでイ
オンを打ち込む深さは、イオンがチャネル層に達しない
ようにし、かつ電子または正孔が十分に供給されるよう
にイオンがチャネル層に十分近づくようにしなければな
らない。
バンドキャップの広い方の半導体（例えばノン・ドープ
ＡｌxＧａ1-xＡｓ層またはノン・ドープＳｉ層、以下で
は表面層と呼ぶ）側からドーパント・イオンの点状また
は線状のパターンを打ち込み、ｎ型電子供給領域または
ｐ型正孔供給領域を形成し、０次元または１次元の電子
ガスまたは正孔ガスをチャネル層中に形成する工程が含
まれる。ＡｌxＧａ1-xＡｓ層が露出している場合には、
真空搬送路を介して試料を集束イオン・ビーム（Focuse
d Ion Beam:ＦＩＢ）装置に搬送する必要があるが、ノ
ン・ドープ・ヘテロ接合を形成後、腐食防止等用のキャ
ップ層（例えばＧａＡｓキャップ層）を成長した試料に
ついては、ＦＩＢ装置内に搬送する際、真空搬送路を介
さなくてもよく、プロセスが容易になる。チャネル層に
損傷、不純物散乱の影響を与えないように、ＦＩＢでイ
オンを打ち込む深さは、イオンがチャネル層に達しない
ようにし、かつ電子または正孔が十分に供給されるよう
にイオンがチャネル層に十分近づくようにしなければな
らない。
【００１２】
【作用】上記手段によれば、ＦＩＢを用いているのでマ
スクレスであり、量子細線または量子ドットの製造プロ
セスが従来の手法と比べて少なくすむ。また、エッチン
グを伴わないので、量子細線または量子ドットの寸法精
度が向上する。また、ドーパントをヘテロ接合を形成す
る半導体層のうちの表面層に打ち込んでいるため、チャ
ネル層中に０次元又は１次元キャリア・ガスを損傷なく
形成することができる。
スクレスであり、量子細線または量子ドットの製造プロ
セスが従来の手法と比べて少なくすむ。また、エッチン
グを伴わないので、量子細線または量子ドットの寸法精
度が向上する。また、ドーパントをヘテロ接合を形成す
る半導体層のうちの表面層に打ち込んでいるため、チャ
ネル層中に０次元又は１次元キャリア・ガスを損傷なく
形成することができる。
【０００１３】
【実施例】以下、図面を参照しつつ本発明の実施例を説
明する。
明する。
【００１４】本発明に必要なヘテロ接合半導体薄膜構造
を製造するには、固体ソースはたはガス・ソースを用い
る分子線エピタキシャル（Molecular Beam Epitaxy:Ｍ
ＢＥ）装置と集束イオン・ビーム（Focused Ion Beam:
ＦＩＢ）装置、またはそれらを連結したシステムを使用
する。なお、前記ＭＢＥ装置に代えて、有機金属化学気
相堆積（Metalorganics Chemical Vapour Deposition:
ＭＯＣＶＤ）装置、あるいは原子層エピタキシャル（At
omic Layer Epitaxy:ＡＬＥ）装置を使用してもよい。
を製造するには、固体ソースはたはガス・ソースを用い
る分子線エピタキシャル（Molecular Beam Epitaxy:Ｍ
ＢＥ）装置と集束イオン・ビーム（Focused Ion Beam:
ＦＩＢ）装置、またはそれらを連結したシステムを使用
する。なお、前記ＭＢＥ装置に代えて、有機金属化学気
相堆積（Metalorganics Chemical Vapour Deposition:
ＭＯＣＶＤ）装置、あるいは原子層エピタキシャル（At
omic Layer Epitaxy:ＡＬＥ）装置を使用してもよい。
【００１５】Ｉ．ＧａＡｓ系の例 図１乃至図７はＧａＡｓ系デバイスの製造プロセスの一
例を示し、図８乃至図１４は他の例を示す。図１乃至図
７は図８乃至図１４に対応しているので、以下では平行
して説明する。
例を示し、図８乃至図１４は他の例を示す。図１乃至図
７は図８乃至図１４に対応しているので、以下では平行
して説明する。
【００１６】(1) 図１および図８参照 ＭＢＥ装置に半絶縁性ＧａＡｓ基板１をセットし、その
基板上にノン・ドープＧａＡｓチャネル層２を厚さ約６
００〜１０００ｎｍ程度に成長させる。なお、バッファ
層として、基板１上にノン・ドープＧａＡｓ層を約２０
０〜３００ｎｍ程度成長させてから、ノン・ドープＧａ
Ａｓチャネル層２を成長させてもよい。次に、ノン・ド
ープＡｌxＧａ1-xＡｓ層３を厚さ約５０〜２００ｎｍ程
度に成長させて、ＧａＡｓ／ＡｌxＧａ1-xＡｓヘテロ接
合構造を形成する。この場合、ｘは０.１〜０.７の範囲
で選択してよい。（なお、本明細書では、ＧａＡｓ／Ａ
ｌxＧａ1-xＡｓのように、２つの層Ａ、Ｂからなり、層
Ａが基板側に位置する構造体を、Ａ／Ｂと記すことにす
る。）
基板上にノン・ドープＧａＡｓチャネル層２を厚さ約６
００〜１０００ｎｍ程度に成長させる。なお、バッファ
層として、基板１上にノン・ドープＧａＡｓ層を約２０
０〜３００ｎｍ程度成長させてから、ノン・ドープＧａ
Ａｓチャネル層２を成長させてもよい。次に、ノン・ド
ープＡｌxＧａ1-xＡｓ層３を厚さ約５０〜２００ｎｍ程
度に成長させて、ＧａＡｓ／ＡｌxＧａ1-xＡｓヘテロ接
合構造を形成する。この場合、ｘは０.１〜０.７の範囲
で選択してよい。（なお、本明細書では、ＧａＡｓ／Ａ
ｌxＧａ1-xＡｓのように、２つの層Ａ、Ｂからなり、層
Ａが基板側に位置する構造体を、Ａ／Ｂと記すことにす
る。）
【００１７】図１に示すように、ＡｌxＧａ1-xＡｓ層３
の完成時点でＭＢＥ装置による一連の層の形成をストッ
プしてもよい。あるいは、図８に示すように、ＡｌxＧ
ａ1-xＡｓ層３上にさらに酸化防止用のノン・ドープＧ
ａＡｓキャップ層４を厚さ約１０ｎｍ成長させてもよ
い。
の完成時点でＭＢＥ装置による一連の層の形成をストッ
プしてもよい。あるいは、図８に示すように、ＡｌxＧ
ａ1-xＡｓ層３上にさらに酸化防止用のノン・ドープＧ
ａＡｓキャップ層４を厚さ約１０ｎｍ成長させてもよ
い。
【００１８】(2) 図２および図９参照 ヘテロ接合構造を成長させた半絶縁性ＧａＡｓ基板１を
真空搬送路を介してＦＩＢ装置内に移してセットする。
図８に示すように酸化防止用のノン・ドープＧａＡｓキ
ャップ層４を付着させた試料については、真空搬送路を
介さなくてもよい。次に、量子細線または量子ドット形
成予定領域の試料表面にＳｉイオンなどｎ型ドーパント
・イオン、またはＢｅイオン、Ｍｇイオンなどｐ型ドー
パント・イオンのビーム５を絞って打ち込む。量子細線
を製作する場合はイオンを線状に、また量子ドットを製
作する場合はイオンを点状に打ち込み、ｎ型電子供給領
域６またはｐ型正孔供給領域６^を形成する。ＡｌxＧａ
1-xＡｓ層３中にイオンを打ち込む深さは、ドーパント
・イオンがＧａＡｓチャネル層２に達しないようにし、
かつ電子または正孔が十分に供給されるようにキャリア
供給領域６（または６^）がチャネル層２に十分近く位
置されるように決める。具体的には、キャリア供給領域
６（または６^）の先端がＧａＡｓチャネル層２とＡｌx
Ｇａ1-xＡｓ層３の界面から約１０〜約８０ｎｍ離れる
ようにする。
真空搬送路を介してＦＩＢ装置内に移してセットする。
図８に示すように酸化防止用のノン・ドープＧａＡｓキ
ャップ層４を付着させた試料については、真空搬送路を
介さなくてもよい。次に、量子細線または量子ドット形
成予定領域の試料表面にＳｉイオンなどｎ型ドーパント
・イオン、またはＢｅイオン、Ｍｇイオンなどｐ型ドー
パント・イオンのビーム５を絞って打ち込む。量子細線
を製作する場合はイオンを線状に、また量子ドットを製
作する場合はイオンを点状に打ち込み、ｎ型電子供給領
域６またはｐ型正孔供給領域６^を形成する。ＡｌxＧａ
1-xＡｓ層３中にイオンを打ち込む深さは、ドーパント
・イオンがＧａＡｓチャネル層２に達しないようにし、
かつ電子または正孔が十分に供給されるようにキャリア
供給領域６（または６^）がチャネル層２に十分近く位
置されるように決める。具体的には、キャリア供給領域
６（または６^）の先端がＧａＡｓチャネル層２とＡｌx
Ｇａ1-xＡｓ層３の界面から約１０〜約８０ｎｍ離れる
ようにする。
【００１９】このときのイオン打ち込みの条件は次の通
りである。 加速電圧：１０〜３００ｋｅＶ ビーム電流：３〜５００ｐＡ ドーズ量：約１０11〜１０15ｃｍ-2 ビーム径：２〜５０ｎｍ ビーム径は、領域６（または６^）の上端部の幅Ｗに相
当する。
りである。 加速電圧：１０〜３００ｋｅＶ ビーム電流：３〜５００ｐＡ ドーズ量：約１０11〜１０15ｃｍ-2 ビーム径：２〜５０ｎｍ ビーム径は、領域６（または６^）の上端部の幅Ｗに相
当する。
【００２０】(3) 図３、図４および図１０、図１１参
照 量子細線、量子ドットは、様々な電子デバイスに応用す
ることができる。以下では、量子細線をチャネルとする
ＦＥＴ（Field Effect Transistor）を製造する工程を
述べる。図３、図１０は平面図であり、図４、図１１は
それぞれＡ−Ａ^線、Ｂ−Ｂ^線での断面図である。
照 量子細線、量子ドットは、様々な電子デバイスに応用す
ることができる。以下では、量子細線をチャネルとする
ＦＥＴ（Field Effect Transistor）を製造する工程を
述べる。図３、図１０は平面図であり、図４、図１１は
それぞれＡ−Ａ^線、Ｂ−Ｂ^線での断面図である。
【００２１】線状のｎ型電子供給領域６またはｐ型正孔
供給領域６^の両端部において、ビーム径を広げてドー
パント・イオンを２次元状にＧａＡｓチャネル層２に達
するように打ち込み、ｎ型電子供給領域７またはｐ型正
孔供給領域７^を形成する。寸法の具体例を述べると、
線状の領域６、６^の長さは０.１〜１.０μｍであり、
その両側の２次元状のイオン打ち込み領域７、７^の各
辺は０.２〜１０μｍである。
供給領域６^の両端部において、ビーム径を広げてドー
パント・イオンを２次元状にＧａＡｓチャネル層２に達
するように打ち込み、ｎ型電子供給領域７またはｐ型正
孔供給領域７^を形成する。寸法の具体例を述べると、
線状の領域６、６^の長さは０.１〜１.０μｍであり、
その両側の２次元状のイオン打ち込み領域７、７^の各
辺は０.２〜１０μｍである。
【００２２】(4) 図５、図６および図１２、図１３参
照 半絶縁性ＧａＡｓ基板１を真空搬送路を介して再びＭＢ
Ｅ装置内に戻してセットし、ＡｌxＧａ1-xＡｓキャリヤ
層３上に酸化防止用のノン・ドープＧａＡｓキャップ層
４を厚さ約１０ｎｍ成長させる。図１１のようにすでに
酸化防止用のノン・ドープＧａＡｓキャップ層４を付着
してある場合はこの工程は必要ない。
照 半絶縁性ＧａＡｓ基板１を真空搬送路を介して再びＭＢ
Ｅ装置内に戻してセットし、ＡｌxＧａ1-xＡｓキャリヤ
層３上に酸化防止用のノン・ドープＧａＡｓキャップ層
４を厚さ約１０ｎｍ成長させる。図１１のようにすでに
酸化防止用のノン・ドープＧａＡｓキャップ層４を付着
してある場合はこの工程は必要ない。
【００２３】次に、不純物活性化のための熱処理を行
い、ｎ型電子供給領域６（またはｐ型正孔供給領域６
^）を活性化して、ノン・ドープＧａＡｓチャネル層２
中に１次元または０次元の電子ガス８（または正孔ガス
８^）を生成させる。キャリア・ガス８（または８^）を
含む領域が量子細線を構成し、かつＦＥＴのチャネルと
して機能する。図６、図１３は、それぞれＣ−Ｃ^線、
Ｄ−Ｄ^線での断面図であり、量子細線を模式的に示し
ている。
い、ｎ型電子供給領域６（またはｐ型正孔供給領域６
^）を活性化して、ノン・ドープＧａＡｓチャネル層２
中に１次元または０次元の電子ガス８（または正孔ガス
８^）を生成させる。キャリア・ガス８（または８^）を
含む領域が量子細線を構成し、かつＦＥＴのチャネルと
して機能する。図６、図１３は、それぞれＣ−Ｃ^線、
Ｄ−Ｄ^線での断面図であり、量子細線を模式的に示し
ている。
【００２４】一般に、領域６（または６^）を形成した
だけでは、チャネル層２に供給されるキャリアの密度が
不十分である。そこで、熱処理を行い、領域６（または
６^）でキャリアを十分に発生させて、チャネル層２に
供給するのである。加熱温度および加熱時間は、約１０
０℃〜約８００℃、約１分〜約６０分の範囲で、ドーズ
量、領域６（または６^）の先端とチャネル層２との距
離などに依存して定められる。
だけでは、チャネル層２に供給されるキャリアの密度が
不十分である。そこで、熱処理を行い、領域６（または
６^）でキャリアを十分に発生させて、チャネル層２に
供給するのである。加熱温度および加熱時間は、約１０
０℃〜約８００℃、約１分〜約６０分の範囲で、ドーズ
量、領域６（または６^）の先端とチャネル層２との距
離などに依存して定められる。
【００２５】(5) 図７および図１４参照 通常の技法を適用することにより、チャネル層２が電子
ガス８を含む場合、つまりｎチャネル・デバイスの場合
には、Ａｕ・Ｇｅ／Ａｕのソース電極９およびドレイン
電極１０を形成する。また、空乏領域を形成させるた
め、Ａｕ・Ｚｎ／Ａｕのゲート電極１１を形成する。同
様に、チャネル層２が正孔ガス８^を含む場合、つまり
ｐチャネルデバイスの場合には、Ａｕ・Ｚｎ／Ａｕのソ
ース電極９^およびドレイン電極１０^を形成し、Ａｕ・
Ｇｅ／Ａｕのゲート電極１１^を形成する。この後、所
定の配線をしてデバイスが完成する。（図示しないが、
電極材料の拡散により、図７の場合でも領域７（または
７^）と領域６（または６^）とは導通している）
ガス８を含む場合、つまりｎチャネル・デバイスの場合
には、Ａｕ・Ｇｅ／Ａｕのソース電極９およびドレイン
電極１０を形成する。また、空乏領域を形成させるた
め、Ａｕ・Ｚｎ／Ａｕのゲート電極１１を形成する。同
様に、チャネル層２が正孔ガス８^を含む場合、つまり
ｐチャネルデバイスの場合には、Ａｕ・Ｚｎ／Ａｕのソ
ース電極９^およびドレイン電極１０^を形成し、Ａｕ・
Ｇｅ／Ａｕのゲート電極１１^を形成する。この後、所
定の配線をしてデバイスが完成する。（図示しないが、
電極材料の拡散により、図７の場合でも領域７（または
７^）と領域６（または６^）とは導通している）
【００２６】このようにして作製されたｎチャネル・デ
バイスの電子移動度を測定した結果、４.２Ｋで１０6〜
１０7ｃｍ2／Ｖｓの高移動度が得られた。形成された量
子細線の幅は、２０〜３０ｎｍを下回っているものと考
えられる。
バイスの電子移動度を測定した結果、４.２Ｋで１０6〜
１０7ｃｍ2／Ｖｓの高移動度が得られた。形成された量
子細線の幅は、２０〜３０ｎｍを下回っているものと考
えられる。
【００２７】ＩＩ．Ｓｉ系の例 (1) 図１５参照 ＭＢＥ装置に半絶縁性Ｓｉ基板１２をセットし、その基
板上にバッファ層としてノン・ドープＳｉ層１３を約２
００〜３００ｎｍ程度成長させる。次に、ノン・ドープ
Ｓｉ1-yＧｅyチャネル層１４を厚さ約６００〜１０００
ｎｍ程度に成長させる。さらに、ノン・ドープＳｉ層１
５を厚さ約１００〜２００ｎｍ程度に成長させて、Ｓｉ
1-yＧｅy／Ｓｉヘテロ接合構造を形成する。ｙは０.０
５〜０.４の範囲で選択してよい。
板上にバッファ層としてノン・ドープＳｉ層１３を約２
００〜３００ｎｍ程度成長させる。次に、ノン・ドープ
Ｓｉ1-yＧｅyチャネル層１４を厚さ約６００〜１０００
ｎｍ程度に成長させる。さらに、ノン・ドープＳｉ層１
５を厚さ約１００〜２００ｎｍ程度に成長させて、Ｓｉ
1-yＧｅy／Ｓｉヘテロ接合構造を形成する。ｙは０.０
５〜０.４の範囲で選択してよい。
【００２８】(2) 図１６参照 ヘテロ接合構造を成長させた半絶縁性Ｓｉ基板１２をＦ
ＩＢ装置内に搬送してセットする。Ｓｉ系の場合はキャ
ップ層がなくても真空搬送路を介す必要はない。量子細
線または量子ドット形成予定領域の試料表面にＳｂイオ
ンやＰイオンなどｎ型ドーパント・イオン、またはＢイ
オンやＧａイオンなどｐ型ドーパント・イオンのビーム
１６を絞って打ち込む。量子細線を製作する場合はイオ
ンを線状に、また量子ドットを製作する場合はイオンを
点状に打ち込み、ｎ型電子供給領域１７またはｐ型正孔
供給領域１７^を形成する。Ｓｉ層１５中にイオンを打
ち込む深さは、ドーパント・イオンがＳｉ1-yＧｅyチャ
ネル層２に達しないようにし、かつ電子または正孔が十
分に供給されるようにキャリア供給領域１７（または１
７^）がチャネル層２に十分近く位置されるように決め
る。具体的には、キャリア供給領域１７（または１７
^）の先端がＳｉ1-yＧｅyチャネル層１４とＳｉ層１５
の界面から約１０〜約８０ｎｍ離れるようにする。
ＩＢ装置内に搬送してセットする。Ｓｉ系の場合はキャ
ップ層がなくても真空搬送路を介す必要はない。量子細
線または量子ドット形成予定領域の試料表面にＳｂイオ
ンやＰイオンなどｎ型ドーパント・イオン、またはＢイ
オンやＧａイオンなどｐ型ドーパント・イオンのビーム
１６を絞って打ち込む。量子細線を製作する場合はイオ
ンを線状に、また量子ドットを製作する場合はイオンを
点状に打ち込み、ｎ型電子供給領域１７またはｐ型正孔
供給領域１７^を形成する。Ｓｉ層１５中にイオンを打
ち込む深さは、ドーパント・イオンがＳｉ1-yＧｅyチャ
ネル層２に達しないようにし、かつ電子または正孔が十
分に供給されるようにキャリア供給領域１７（または１
７^）がチャネル層２に十分近く位置されるように決め
る。具体的には、キャリア供給領域１７（または１７
^）の先端がＳｉ1-yＧｅyチャネル層１４とＳｉ層１５
の界面から約１０〜約８０ｎｍ離れるようにする。
【００２９】このときのイオン打ち込みの条件は次の通
りである。 加速電圧：１０〜３００ｋｅＶ ビーム電流：３〜５００ｐＡ ドーズ量：約１０11〜１０15ｃｍ-2 ビーム径：２〜５０ｎｍ
りである。 加速電圧：１０〜３００ｋｅＶ ビーム電流：３〜５００ｐＡ ドーズ量：約１０11〜１０15ｃｍ-2 ビーム径：２〜５０ｎｍ
【００３０】(3) 図１７および図１８参照 以下では、量子細線をチャネルとするＦＥＴを製造する
工程を述べる。図１７は平面図であり、図１８はＥ−Ｅ
^線での断面図である。
工程を述べる。図１７は平面図であり、図１８はＥ−Ｅ
^線での断面図である。
【００３１】線状のｎ型電子供給領域１７またはｐ型正
孔供給領域１７^の両端部において、ビーム径を広げて
ドーパント・イオンを２次元状にＳｉ1-yＧｅyチャネル
層１４に達するように打ち込み、ｎ型電子供給領域１８
またはｐ型正孔供給領域１８^を形成する。寸法の具体
例を述べると、線状の領域１７、１７^の長さは０.１〜
１.０μｍであり、その両側の２次元状のイオン打ち込
み領域１８、１８^の各辺は０.２〜１０μｍである。
孔供給領域１７^の両端部において、ビーム径を広げて
ドーパント・イオンを２次元状にＳｉ1-yＧｅyチャネル
層１４に達するように打ち込み、ｎ型電子供給領域１８
またはｐ型正孔供給領域１８^を形成する。寸法の具体
例を述べると、線状の領域１７、１７^の長さは０.１〜
１.０μｍであり、その両側の２次元状のイオン打ち込
み領域１８、１８^の各辺は０.２〜１０μｍである。
【００３２】(4) 図１９および図２０参照 不純物活性化のための熱処理を行い、ｎ型電子供給領域
１７（またはｐ型正孔供給領域１７^）を活性化して、
ノン・ドープＳｉ1-yＧｅyチャネル層１４中に１次元ま
たは０次元の電子ガス１９（または正孔ガス１９^）を
生成させる。加熱温度および時間は、ＧａＡｓ系の場合
と同様の基準で選択する。キャリア・ガス１９（または
１９^）を含む領域が量子細線を構成し、かつＦＥＴの
チャネルとして機能する。図２０は、Ｅ−Ｅ^線での断
面図であり、量子細線を模式的に示している。
１７（またはｐ型正孔供給領域１７^）を活性化して、
ノン・ドープＳｉ1-yＧｅyチャネル層１４中に１次元ま
たは０次元の電子ガス１９（または正孔ガス１９^）を
生成させる。加熱温度および時間は、ＧａＡｓ系の場合
と同様の基準で選択する。キャリア・ガス１９（または
１９^）を含む領域が量子細線を構成し、かつＦＥＴの
チャネルとして機能する。図２０は、Ｅ−Ｅ^線での断
面図であり、量子細線を模式的に示している。
【００３３】(5) 図２１参照 通常の技法を適用することにより、Ａｌ・Ｓｉ／Ａｌま
たはＡｕなどのソース電極２０およびドレイン電極２１
を形成する。また、空乏領域を形成させるため、チャネ
ル層１４が電子ガス１９を含む場合、つまりｎチャネル
デバイスの場合にはＡｌ・Ｇａ／ＡｌまたはＡｕ・Ｇａ
／Ａｕのゲート電極２２を形成する。チャネル層１４が
正孔ガス１９^を含む場合、つまりｐチャネルデバイス
の場合にはＡｌ・Ｓｂ／ＡｌまたはＡｕ・Ｓｂ／Ａｕの
ゲート電極２２を形成する。この後、所定の配線をして
デバイスが完成する。
たはＡｕなどのソース電極２０およびドレイン電極２１
を形成する。また、空乏領域を形成させるため、チャネ
ル層１４が電子ガス１９を含む場合、つまりｎチャネル
デバイスの場合にはＡｌ・Ｇａ／ＡｌまたはＡｕ・Ｇａ
／Ａｕのゲート電極２２を形成する。チャネル層１４が
正孔ガス１９^を含む場合、つまりｐチャネルデバイス
の場合にはＡｌ・Ｓｂ／ＡｌまたはＡｕ・Ｓｂ／Ａｕの
ゲート電極２２を形成する。この後、所定の配線をして
デバイスが完成する。
【００３４】このようにして作製されたｎチャネル・デ
バイスの電子移動度を測定した結果、４.２Ｋで１０5〜
１０6ｃｍ2／Ｖｓの高移動度が得られた。形成された量
子細線の幅は、２０〜３０ｎｍを下回っているものと考
えられる。
バイスの電子移動度を測定した結果、４.２Ｋで１０5〜
１０6ｃｍ2／Ｖｓの高移動度が得られた。形成された量
子細線の幅は、２０〜３０ｎｍを下回っているものと考
えられる。
【００３５】以上、本発明を特定の実施例に則して説明
したが、本発明はそれらに限定されることなく適用可能
である。例えば、ヘテロ接合構造として、ＩｎＧａＡｓ
／ＧａＡｓやＩｎＧａＰ／ＡｌＩｎＰやＧａＩｎＰ／Ａ
ｌＧａＩｎＰを用いることが可能である。また、Ｓｉ系
デバイス製造プロセスにおいてバッファ層１３成長工程
を省いてもよい。さらに、電極を２層で構成する例を多
く示したが、そのうちの合金層だけで電極を構成するこ
とも可能である。
したが、本発明はそれらに限定されることなく適用可能
である。例えば、ヘテロ接合構造として、ＩｎＧａＡｓ
／ＧａＡｓやＩｎＧａＰ／ＡｌＩｎＰやＧａＩｎＰ／Ａ
ｌＧａＩｎＰを用いることが可能である。また、Ｓｉ系
デバイス製造プロセスにおいてバッファ層１３成長工程
を省いてもよい。さらに、電極を２層で構成する例を多
く示したが、そのうちの合金層だけで電極を構成するこ
とも可能である。
【００３６】
【発明の効果】本発明によれば、イオン打ち込みにより
量子細線や量子ドットを直接描画するため、マスクレス
であり、プロセスが非常に容易である。また、エッチン
グ工程が不要なので、量子細線や量子ドットを寸法精度
よく作製することができる。さらに、電子や正孔が移動
するチャネルでは不純物散乱やイオン打ち込みによる損
傷の影響を受けないため、高移動度が得られ、高速テバ
イスの実現が可能である。
量子細線や量子ドットを直接描画するため、マスクレス
であり、プロセスが非常に容易である。また、エッチン
グ工程が不要なので、量子細線や量子ドットを寸法精度
よく作製することができる。さらに、電子や正孔が移動
するチャネルでは不純物散乱やイオン打ち込みによる損
傷の影響を受けないため、高移動度が得られ、高速テバ
イスの実現が可能である。
【図１】本発明第１実施例の第１工程を解説するための
半導体装置の断面図である。
半導体装置の断面図である。
【図２】本発明第１実施例の第２工程を解説するための
半導体装置の断面図である。
半導体装置の断面図である。
【図３】本発明第１実施例の第３工程を解説するための
半導体装置の平面図である。
半導体装置の平面図である。
【図４】本発明第１実施例の第３工程を解説するための
半導体装置の断面図である。
半導体装置の断面図である。
【図５】本発明第１実施例の第４工程を解説するための
半導体装置の断面図である。
半導体装置の断面図である。
【図６】本発明第１実施例の第４工程を解説するための
半導体装置の断面図である。
半導体装置の断面図である。
【図７】本発明第１実施例の第５工程を解説するための
半導体装置の断面図である。
半導体装置の断面図である。
【図８】本発明第２実施例の第１工程を解説するための
半導体装置の断面図である。
半導体装置の断面図である。
【図９】本発明第２実施例の第２工程を解説するための
半導体装置の断面図である。
半導体装置の断面図である。
【図１０】本発明第２実施例の第３工程を解説するため
の半導体装置の平面図である。
の半導体装置の平面図である。
【図１１】本発明第２実施例の第３工程を解説するため
の半導体装置の断面図である。
の半導体装置の断面図である。
【図１２】本発明第２実施例の第４工程を解説するため
の半導体装置の断面図である。
の半導体装置の断面図である。
【図１３】本発明第２実施例の第４工程を解説するため
の半導体装置の断面図である。
の半導体装置の断面図である。
【図１４】本発明第２実施例の第５工程を解説するため
の半導体装置の断面図である。
の半導体装置の断面図である。
【図１５】本発明第３実施例の第１工程を解説するため
の半導体装置の断面図である。
の半導体装置の断面図である。
【図１６】本発明第３実施例の第２工程を解説するため
の半導体装置の断面図である。
の半導体装置の断面図である。
【図１７】本発明第３実施例の第３工程を解説するため
の半導体装置の平面図である。
の半導体装置の平面図である。
【図１８】本発明第３実施例の第３工程を解説するため
の半導体装置の断面図である。
の半導体装置の断面図である。
【図１９】本発明第３実施例の第４工程を解説するため
の半導体装置の断面図である。
の半導体装置の断面図である。
【図２０】本発明第３実施例の第４工程を解説するため
の半導体装置の断面図である。
の半導体装置の断面図である。
【図２１】本発明第３実施例の第５工程を解説するため
の半導体装置の断面図である。
の半導体装置の断面図である。
Claims (5)
- 【請求項１】線状または点状のキャリア・ガスを含む半
導体装置の製造方法であって、 実質的にノン・ドープである第１の半導体層を形成する
工程と、 上記第１の半導体層の上に、該第１の半導体層よりもバ
ンド・ギャップの広い、実質的にノン・ドープである第
２の半導体層を形成する工程と、 上記第２の半導体層に対して、上記第１の半導体層とは
反対の側から、第一の径に収束されたイオンビームによ
りドーパント・イオンの線状または点状パターンを、該
ドーパント・イオンが上記第１の半導体層に達しないけ
れども上記第１の半導体層にキャリアを供給するのには
十分である深さまで打ち込む第１の打ち込み工程と、 上記第２の半導体層に対して、上記第１の半導体層とは
反対の側から、第一の径よりも大きな第二の径に収束さ
れたイオンビームによりドーパント・イオンを上記第１
の半導体層に達する深さに打ち込む第２の打ち込み工程
と、 を含み、上記第１の打ち込み工程と上記第２の打ち込み
工程は同一のチャンバ内で行うことを特徴とする半導体
装置の製造方法。 - 【請求項２】請求項１の半導体装置の製造方法であっ
て、 上記第１の打ち込み工程によって形成された線状または
点状の上記パターンと上記第２の打ち込み工程によって
形成された領域とは上記第２の半導体層中において電気
的に接続されていることを特徴とする、半導体装置の製
造方法。 - 【請求項３】上記線状のキャリア・ガスを含む領域が量
子細線を構成する、請求項１記載の方法。 - 【請求項４】上記点状のキャリア・ガスを含む領域が量
子ドットを構成する、請求項１記載の方法。 - 【請求項５】上記ドーパント・イオンを打ち込まれた領
域の先端は、上記第１の半導体層と第２の半導体層の界
面から約１０ｎｍ乃至約８０ｎｍ離れていることを特徴
とする請求項１乃至４の何れかに記載の方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4344235A JP2554433B2 (ja) | 1992-12-24 | 1992-12-24 | 半導体装置およびその製造方法 |
| US08/172,446 US5479027A (en) | 1992-12-24 | 1993-12-22 | Semiconductor device having a channel for a zero-or one-dimensional carrier gas |
| US08/523,829 US5532184A (en) | 1992-12-24 | 1995-09-06 | Method of fabricating a semiconductor device using quantum dots or wires |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4344235A JP2554433B2 (ja) | 1992-12-24 | 1992-12-24 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06232417A JPH06232417A (ja) | 1994-08-19 |
| JP2554433B2 true JP2554433B2 (ja) | 1996-11-13 |
Family
ID=18367678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4344235A Expired - Fee Related JP2554433B2 (ja) | 1992-12-24 | 1992-12-24 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5479027A (ja) |
| JP (1) | JP2554433B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3500541B2 (ja) * | 1994-02-15 | 2004-02-23 | 富士通株式会社 | 単電子トンネル接合装置の製造方法 |
| JP4014676B2 (ja) * | 1996-08-13 | 2007-11-28 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置およびその作製方法 |
| KR100238452B1 (ko) * | 1997-08-05 | 2000-01-15 | 정선종 | 초미세 구조 일괄 성장방법 |
| KR100268936B1 (ko) | 1997-12-16 | 2000-10-16 | 김영환 | 반도체 소자의 양자점 형성 방법 |
| KR100597014B1 (ko) * | 2001-01-10 | 2006-07-06 | 재단법인서울대학교산학협력재단 | 물질의 결정 구조를 이용한 패턴 형성 방법 및 그 구조를갖는 기능성 소자 |
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