KR20240024824A - 정전기적으로 경계 지어진 활성 영역을 갖는 반도체 디바이스 - Google Patents

정전기적으로 경계 지어진 활성 영역을 갖는 반도체 디바이스 Download PDF

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Abstract

표면을 갖는 기판(110); 기판의 표면 상에 배열되고 주변부를 갖는 메사; 및 하나 이상의 게이트 전극(142)을 포함하는 반도체 디바이스(100)가 설명된다. 메사는 선택적 영역 성장에 의해 얻어질 있으며, 2차원 전자 기체 또는 2차원 정공 기체를 호스팅하기 위한 반도체 이종 구조물을 포함한다. 하나 이상의 게이트 전극은 반도체 이종 구조물(122, 124, 126)의 활성 영역의 경계를 정의하기 위해 반도체 이종 구조물의 부분을 전기적으로 공핍시키도록 구성되며, 경계는 메사의 주변부로부터 이격되어 있다. 선택적 영역에서 성장된 메사를 사용하고 활성 영역의 경계를 정전기적으로 정의함으로써, 예를 들어, 전하 캐리어의 확산 산란을 회피함으로써 향상된 전자 특성이 얻어질 수 있다. 또한, 디바이스를 제조하기 위한 방법, 및 반도체 구성 요소의 활성 영역을 정의하기 위한 하나 이상의 게이트 전극의 용도가 제공된다.

Description

정전기적으로 경계 지어진 활성 영역을 갖는 반도체 디바이스
위상학적 양자 컴퓨팅(topological quantum computing)은 반도체가 초전도체에 결합되는 영역에서 "마요라나 제로 모드(Majorana zero mode)"(MZM) 형태의 비-아벨리안 애니온(non-abelian anyon)이 형성될 수 있는 현상을 기반으로 한다. 비-아벨리안 애니온은 준입자의 일종으로, 입자 자체가 아니라 적어도 부분적으로 입자처럼 거동하는 전자 액체의 여기를 의미한다. MZM은 그러한 준입자의 특별한 속박 상태(bound state)이다.
특정 조건에서 MZM은 반도체와 초전도체 사이의 계면 가까이에 형성될 수 있다. 예를 들어, MZM은 초전도체로 코팅된 반도체 나노와이어를 포함하는 디바이스에서 형성될 수 있다. 나노와이어는 자신의 직경보다 몇 배 더 긴 길이를 가지며 1차원 시스템으로 간주될 수 있다. MZM은 또한 문헌[Suominen et al, Phys. Rev. Lett. 119, 176805 (2017) and Nichele et al, Phys. Rev. Lett. 119, 136803 (2017)]에 설명된 바 것과 같이 2차원 전자 기체를 호스팅(hosting)하는 양자 우물에 결합된 초전도체를 포함하는 2차원 시스템으로 형성될 수 있다.
MZM이 구조물에서 유도되는 경우 구조물은 "위상학적 체제(topological regime)"에 있다고 한다. 이를 유도하려면 일반적으로 외부적으로 인가되는 자기장이 필요하며 또한 초전도체 물질에서 초전도 거동을 유도하는 온도로 구조물을 냉각해야 한다.
위상학적 디바이스는 양자 컴퓨팅 목적으로 조작될 수 있는 양자 비트를 생성하는 데 유용하다. 큐비트라고도하는 양자 비트는 두 가지 가능한 결과를 가진 측정이 수행될 수 있지만 임의의 주어진 시간에(측정되고 있지 않을 때) 실제로 상이한 결과에 해당하는 두 상태의 양자 중첩에 있을 수 있는 요소이다.
MZM을 유도하기 위해 디바이스는 초전도체(예컨대, 알루미늄)가 초전도 거동을 나타내는 온도까지 냉각된다. 초전도체는 인접한 반도체에 근접 효과를 유발하여 초전도체와의 계면 근처의 반도체 영역도 초전도 특성을 나타낸다. 즉. 초전도체뿐만 아니라 인접한 반도체에서도 위상학적 위상 거동이 유도된다. MZM이 형성되는 곳은 반도체의 이 영역이다.
MZM이 형성될 수 있는 위상학적 위상을 유도하기 위한 또 다른 조건은 반도체의 스핀 축퇴(spin degeneracy)를 리프트(lift)하기 위해 자기장을 인가하는 것이다. 양자 시스템의 맥락에서 축퇴는 서로 다른 양자 상태가 동일한 에너지 준위를 갖는 경우를 지칭한다. 축퇴를 리프트하는 것은 그러한 상태들이 서로 다른 에너지 준위를 채택하도록 야기하는 것을 의미한다. 스핀 축퇴는 서로 다른 스핀 상태가 동일한 에너지 준위를 갖는 경우를 지칭한다. 스핀 축퇴는 자기장을 통해 리프트될 수 있으며, 이는 상이하게 스핀 분극된 전자들 사이에 에너지 준위가 유출되도록 한다. 이것은 제만 효과로 알려져 있다. 일반적으로 자기장은 외부 전자석에 의해 인가된다.
일 양상에서, 본 발명은 반도체 디바이스를 제공한다. 반도체 디바이스는 표면을 갖는 기판; 기판의 표면에 배치되고 주변부(perimeter)를 갖는 메사(mesa); 및 하나 이상의 게이트 전극을 포함한다. 메사는 선택적 영역 성장에 의해 얻어질 있으며 2차원 전자 기체 또는 2차원 정공 기체를 호스팅하기 위한 반도체 이종 구조물을 포함한다. 하나 이상의 게이트 전극은 반도체 이종 구조물의 활성 영역의 경계를 정의하기 위해 반도체 이종 구조물의 부분을 전기적으로 공핍시키도록 구성되며, 경계는 메사의 주변부로부터 이격되어 있다.
또 다른 양상에서, 본 발명은 반도체 디바이스를 제조하는 방법을 제공한다. 방법은 선택적 영역 성장에 의해 기판 표면 상에 2차원 전자 기체 또는 2차원 정공 기체를 호스팅하기에 적합한 반도체 이종 구조물을 포함하는 메사를 성장시키는 단계; 및 후속적으로 하나 이상의 게이트 전극을 제조하는 단계를 포함한다. 하나 이상의 게이트 전극은 사용 시 반도체 이종 구조물의 활성 영역의 경계를 정의하기 위해 반도체 이종 구조물의 전기적 부분을 공핍시키도록 구성되며, 경계는 메사의 주변부로부터 이격된다.
또 다른 양상에서, 본 발명은 활성 영역의 경계를 전기적으로 공핍시킴으로써 반도체 구성 요소의 활성 영역을 정의하기 위한 하나 이상의 게이트 전극의 용도를 제공하며, 여기서 반도체 구성 요소는 선택적 영역 성장에 의해 얻어질 수 있고, 경계는 반도체 구성 요소의 가장자리로부터 이격되어 있다.
이 발명의 내용은 뒤의 상세한 설명 부분에서 더 구체적으로 설명되는 개념의 선택을 간단한 형태로 소개하기 위해 제공된다. 이 발명의 내용은 청구 대상의 주요 특징 또는 필수적 특징을 식별하기 위해 의도되지 않으며, 청구 대상의 범위를 제한하기 위해 사용되는 것으로 의도되지도 않는다. 청구 대상은 본 명세서에서 주지된 단점들 중 일부 또는 그 전부를 해결하는 구현으로 제한되지도 않는다.
본 개시내용의 실시예의 이해를 돕고 실시예가 어떻게 실행될 수 있는지를 보여주기 위해, 예시에 의해서만 첨부된 도면들로의 참조가 주어진다.
도 1은 반도체 디바이스의 제1 예의 개략적인 단면도이다.
도 2는 반도체 디바이스의 제2 예의 개략 평면도이다.
도 3a는 반도체 디바이스의 제3 예의 개략 평면도이다.
도 3b는 도 3a의 디바이스의 개략적인 단면도이다.
도 4는 반도체 디바이스의 제4 예의 개략 평면도이다.
도 5는 기판 상의 반도체 이종 구조물의 주사 전자 현미경(scanning electron microscopy; SEM) 사진이다.
도 6은 도 5의 라인 A...A의 일부를 따라 촬영된 투과 전자 현미경(transmission electron microscopy; TEM) 사진이다.
도 7은 인듐 갈륨 비소를 포함하는 반도체 구성 요소 내 갈륨 분포를 보여주는 원소 맵이다.
도 8은 반도체 디바이스를 제조하는 방법을 약술하는 흐름도이다.
도 9는 반도체 디바이스를 동작시키는 방법을 약술하는 흐름도이다.
본 명세서에서 사용된 동사 '포함하다'는 '~를 포함하거나 ~로 구성되다'에 대한 약칭으로 사용된다. 즉, 동사 '포함하다'가 개방형 용어로 의도되었음에도 불구하고, 이 용어를 폐쇄형 용어 '~로 구성되다’로 대체하는 것이 명시적으로 고려되며, 특히 화학적 조성과 관련하여 사용되는 경우에 그러하다.
본 명세서에서는 설명의 편의를 위해 "상단", "하단", "왼쪽", "오른쪽", "위", "아래", "수평" 및 "수직"과 같은 방향 용어가 사용되며, 기판은 디바이스의 "하단"에 있는 것으로 간주된다. 의심의 여지를 없애기 위해 이 용어는 외부 참조 프레임에서 디바이스의 방향을 제한하려는 의도가 아니다.
약어 "2DEG"는 2차원 전자 기체를 지칭한다. "2DHG"는 2차원 정공 기체를 지칭한다.
"초전도체"라는 용어는 물질의 임계 온도(Tc) 미만의 온도로 냉각될 때 초전도성이 되는 물질을 지칭한다. 이 용어의 사용은 디바이스의 온도를 제한하려는 의도가 아니다.
"반도체-초전도체 혼성 구조물"은 특정 동작 조건 하에서 서로 결합될 수 있는 반도체 구성 요소와 초전도체 구성 요소를 포함한다. 특히, 이 용어는 마요라나 제로 모드나 양자 컴퓨팅 응용에 유용한 기타 여기와 같은 위상학적 거동을 보여줄 수 있는 구조물을 지칭한다. 동작 조건은 일반적으로 초전도체 구성 요소의 임계 온도(Tc) 미만의 온도로 구조물을 냉각시키고, 구조물에 자기장을 인가하고, 구조물에 정전기 게이팅을 인가하는 것을 포함한다. 일반적으로, 반도체 구성 요소의 적어도 일부는 초전도체 구성 요소와 밀접하게 접촉되어 있으며, 예를 들어, 초전도체 구성 요소는 반도체 구성 요소 상에 에피택셜 성장될 수 있다. 그러나 반도체 구성 요소와 초전도체 구성 요소 사이에 하나 이상의 추가 구성 요소를 갖는 특정 디바이스 구조물이 제안되었다.
반도체 이종 구조물을 형성하기 위한 비교 기술은 각각 기판의 전체 표면을 덮는 반도체 층 스택을 성장시킨 다음, 층을 원하는 형상으로 에칭하는 것을 포함한다. 기판은 수 제곱 센티미터의 표면적을 가질 수 있다. 이 비교 기술을 사용할 때 적절한 품질의 결정을 얻으려면 인접한 물질 층들 간의 매우 우수한 격자 매칭이 필수적이다. 즉, 인접한 물질은 대략 동일한 격자 상수를 가져야 한다. 이는 사용될 수 있는 물질의 조합을 제한한다.
혼성 디바이스의 제조에 적용될 때 비교 기술의 또 다른 한계는 패싯팅(faceting)과 관련된다. 일반적으로 패싯 형성의 유리한 성장 역학으로 인해 고품질 평면 반도체 층은 {001} 결정 패싯 상에 성장된다.
그러나 최고 품질의 초전도체는 {111} 패싯 상에서 성장된다. 혼성 디바이스의 경우 {111} 패싯 상에 고품질 반도체를 성장시키려는 욕구가 있다. 선택적 영역 성장의 경우 성장 역학이 크게 다르기 때문에 {111} 패싯 상에서 고품질 반도체의 성장이 가능하며 결과적으로 더 높은 품질의 혼성 디바이스가 생성된다.
본 명세서에서는 더 넓은 범위의 물질 조합의 사용이 가능하도록 구성되고, 우수한 전자 성능을 가지면서 더 넓은 범위의 결정면 상에 제조될 수 있는 반도체 디바이스가 제공된다.
반도체 디바이스(100)의 첫 번째 예가 도 1의 단면도에 예시되어 있다. 예시적인 디바이스(100)는 반도체-초전도체 혼성 디바이스이다. 예시적인 디바이스(100)는 위상학적 큐비트의 구성 요소로서 유용할 수 있다.
예시적인 디바이스는 반도체 이종 구조물(122, 124, 126)을 포함한다. 반도체 이종 구조물은 기판(110)의 표면으로부터 연장되는 메사 형태이다.
기판(110)은 반도체 이종 구조물(122, 124, 126)이 성장되는 베이스를 제공한다. 기판(110)은 일반적으로 웨이퍼, 즉, 단결정 물질 조각을 포함한다. 웨이퍼 물질의 한 예는 인듐 인화물이다. 웨이퍼 물질의 다른 예는 갈륨 비화물, 인듐 안티몬화물, 인듐 비화물, 및 실리콘을 포함한다. 기판은 웨이퍼 상에 또는 위에 배열된 추가 구조물을 추가로 포함하는 보다 정교한 작업물(workpiece)일 수 있다. 기판은 둘 이상의 물질로 이루어진 층을 포함할 수 있다.
기판은 {111} 결정면을 가질 수 있다. 따라서 메사의 상단에는 {111} 결정면이 있을 수도 있다. 이는 납 및 알루미늄과 같은 초전도체가 {111} 패싯 상에서 가장 잘 성장하기 때문에 초전도체 구성 요소가 메사 상에 형성되는 구현에 유용할 수 있다.
반도체 이종 구조물은 기판(110) 상에 에피택셜하게 배열된 하부 장벽(122); 하부 장벽(122) 상에 에피택셜하게 배열된 양자 우물(124); 및 양자 우물(124) 상에 에피택셜하게 배열된 상부 장벽층(126)을 포함한다. 이러한 구조물은 양자 우물이 하부 장벽 및 상부 장벽의 물질(들)과는 다른 물질을 포함하기 때문에 이종 구조물이라고 불린다. 하부 장벽층과 상부 장벽층의 물질은 각각 독립적으로 선택될 수 있다.
하부 장벽(122), 양자 우물(124), 및 상부 장벽(126)은 각각 층 형태로 이루어진다. 메사의 가장자리에서 과성장이 발생할 수 있다는 것이 이해될 것이다. 예를 들어, 상부 장벽(126)은 메사의 가장자리 주위를 둘러쌀 수 있다.
양자 우물(124)은 하부 장벽(122) 및 상부 장벽(126)의 물질에 비해 상대적으로 작은 밴드 갭을 갖는 반도체 물질의 층을 포함할 수 있다. 양자 우물을 형성하는 데 유용한 예시적인 물질은 예를 들어, 문헌[Odoh and Njapba, "A Review of Semiconductor Quantum Well Devices", Advances in Physics Theories and Applications, vol. 46, 2015, pp. 26-32; and S. Kasap, P. Capper (Eds.), "Springer Handbook of Electronic and Photonic Materials", DOI 10.1007/978-3-319-48933-9_40]에 설명되어 있다.
양자 우물(124)은 일반적으로 몇 개의 원자층 두께를 갖는다. 예를 들어, 양자 우물(124)은 2 nm 내지 7 nm 범위의 두께를 가질 수 있다.
상부 장벽 및 하부 장벽의 구성은 양자 우물층에 2차원 전자 기체("2DEG") 또는 2차원 정공 기체("2DHG")가 형성될 수 있다면 특별히 제한되지 않는다. 하부 장벽은 하나 이상의 서로 다른 물질로 이루어진 하나 이상의 층을 포함할 수 있다. 상부 장벽은 하나 이상의 서로 다른 물질로 이루어진 하나 이상의 층을 포함할 수 있다. 복수의 층으로부터 장벽을 구성하는 것은 결함 필터링(defect filtering)을 제공할 수 있으며, 즉, 사용된 물질의 결정 구조물에서 전위(dislocation)의 효과를 감소시킬 수 있다.
사용 시, 2DEG 또는 2DHG는 양자 우물층(124)에, 더 구체적으로는 활성 영역(124a)에 형성되며, 이에 대해서는 아래에서 더 자세히 논의될 것이다. 마요라나 제로 모드와 같은 관심 여기가 2DEG에서 유도될 수 있다. 상부 장벽 및 하부 장벽은 양자 우물(124)에서 전하를 국소화하기 위한 절연 구성 요소의 역할을 한다.
본 명세서에 제공된 반도체 이종 구조물은 선택적 영역 성장에 의해 제조된다. 선택적 영역 성장은 기판 상에 비정질 마스크를 형성한 다음, 마스크의 개구부에 반도체 이종 구조물을 성장시키는 것을 포함한다. 즉, 비정질 마스크는 반도체 이종 구조물이 성장하는 위치를 제어하는 데 사용된다. 비정질 마스크(112)는 일반적으로 완성된 디바이스에 남아 있으며 메사의 하단 부분을 둘러싼다.
효율적인 변형 완화는 선택적 영역 성장 구조물의 주변부에서 성장하는 동안 발생할 수 있다. 따라서 인접한 물질들의 격자 상수들 간의 차이는 잘 허용된다(well-tolerated). 결과적으로, 서로 다른 물질들의 매우 광범위한 조합이 사용될 수 있다.
변형 완화는 메사가 상대적으로 작은 폭(w)을 가질 때 특히 효율적이다. 일반적으로 메사의 폭(w)은 2 ㎛ 이하, 보다 바람직하게는 1 ㎛ 이하이다.
변형 완화는 메사의 가장자리에 가까운 영역에서 반도체 물질의 불균일성을 초래하는 것으로 밝혀졌다. 반도체 물질의 화학양론은 다양할 수 있다. 양자 우물의 두께는 다양할 수 있다. 불균일성은 예를 들어, 2DEG를 호스팅하는 구조물의 경우 전자의 확산 산란을 야기하거나 2DHG를 호스팅하는 구조물의 경우 정공을 야기함으로써 물질의 전하 수송 특성을 저하시킬 수 있다. 주변부에서 멀리 떨어진 영역에서는 물질의 균일성이 양호하다.
물질 경계에 의존하기보다는 활성 영역(124a)의 경계를 정전기적으로 정의함으로써 불균일성의 효과를 피할 수 있다. 본 예에서, 활성 영역(124a)의 경계는 게이트 스택에 의해 인가되는 정전기장으로부터 활성 영역(124a)을 차폐하는 초전도체 구성 요소(130)와 함께 게이트 스택(140, 142)을 사용함으로써 정의된다.
초전도체 구성 요소(130)는 상부 장벽(126) 상에 배열된다. 초전도체 구성 요소(130)의 가장자리는 메사의 가장자리로부터 거리 S1, S2만큼 이격되어 있다. 초전도체 구성 요소는 양자 우물의 반도체 물질과 에너지 준위 혼성화를 겪도록 구성될 수 있다. 즉, 디바이스는 반도체-초전도체 혼성 디바이스일 수 있다. 상부 장벽층(126)은 US 2021/0126181 A1에 설명된 바와 같이 초전도체 구성 요소(130)와 양자 우물층(124) 사이의 상호 작용의 강도를 조정하는 역할을 할 수 있다.
초전도체의 성질은 특별히 제한되지 않으며 적절히 선택될 수 있다. 초전도체는 일반적으로 s파 초전도체이다. 해당 분야에 공지된 다양한 s파 초전도체 중 임의의 것이 사용될 수 있다. 예로는 알루미늄, 인듐, 주석, 납 등이 있으며 일부 상황에서는 알루미늄이 선호된다. 알루미늄이 사용되는 구현에서, 초전도체 구성 요소는 예를 들어, 3 nm 내지 20 nm 범위의 두께를 가질 수 있다.
게이트 스택은 메사 위에 배열되고, 게이트 유전체(140)와 게이트 유전체(140) 상에 배열된 게이트 전극(142)을 포함한다. 게이트 유전체는 게이트 전극(142)과 초전도체 구성 요소(130) 사이의 전류 흐름을 방지하는 역할을 한다. 게이트 유전체(140)는 또한 게이트 전극(142)과 반도체 이종 구조물(122, 124, 126) 사이의 전류 흐름을 방지한다.
동작 시, 게이트 전극(142)은 양자 우물층(142)의 영역(124b, 124c)을 전기적으로 공핍시켜 활성 영역(124a)의 경계를 정의하는 정전기장을 인가하는 데 사용된다. 게이트 전극(142)은 "공핍 게이트"로 지칭될 수 있다. 활성 영역(124a)은 공핍되지 않는다.
이 예에서, 초전도체 구성 요소(130)는 정전기장으로부터 활성 영역(124a)을 차단한다. 대안적으로, 게이트 전극은 활성 영역(124a) 위로 확장되지 않도록 구성될 수도 있다.
인식되는 바와 같이, 반도체 이종 구조물이 2DEG를 호스팅하는 경우, 게이트 전극(142)에 인가되는 전압은 음의 전압이 될 것이고; 반도체 이종 구조물이 2DHG를 호스팅하는 경우, 게이트 전극(142)에 인가되는 전압은 양의 전압이 될 것이다.
활성 영역(124a)은 사실상 공핍 영역(124b, 124c)에 의해 디바이스의 주변부 영역으로부터 전기적으로 격리된다. 따라서 메사의 중앙쪽으로의 물질보다 덜 균일한, 주변부 영역의 물질은 디바이스의 활성 부분으로 사용되지 않는다. 이는 예를 들어, 전하 캐리어의 확산 산란을 방지함으로써 전기적 성능을 향상시킬 수 있다.
공핍 영역의 구성은 활성 영역이 메사의 가장자리에 있는 불균일 물질로부터 격리되어 있다면 특별히 제한되지 않는다. 변형 완화에 의해 생성된 비균일 영역은 상대적으로 작은 공간 범위를 갖는 것으로 밝혀졌다. 메사의 주변부와 활성 영역(124a)의 가장자리 사이의 간격은 예를 들어, 적어도 10 nm일 수 있고, 선택적으로는 10 nm 내지 200 nm 범위, 추가로 선택적으로는 100 nm 내지 200 nm 범위일 수 있다. 공핍 영역(124b)으로 예시된 바와 같이 공핍 영역은 메사의 주변부까지 확장될 수 있다. 대안적으로, 공핍 영역은 공핍 영역(124c)에 의해 예시된 바와 같이 반드시 주변부까지 완전히 연장될 필요 없이 활성 영역(124a)과 메사의 주변부 사이에 있을 수 있다.
이제 반도체 디바이스(200)의 제2 예시가 도 2를 참조하여 설명될 것이다. 도 2는 디바이스의 평면도를 도시한다.
도 1의 디바이스와 마찬가지로, 도 2의 디바이스는 기판 상에 배열된, 선택적 영역에서 성장된(selective-area-grown) 메사 형태의 반도체 이종 구조물을 포함한다. 예시 메사는 평면상 직사각형이다. 메사는 메사의 결정질 층이 성장하는 동안 변형 완화를 허용하기 위해 좁고 일반적으로 2 ㎛ 이하의 폭을 갖는다. 메사의 길이(L)는 특별히 제한되지 않으며, 자신의 폭(w)보다 몇 배 더 클 수 있다.
초전도체 구성 요소(230)는 메사의 상단 표면 상에 배열된다. 초전도체 구성 요소(230)는 일단부(one end)의 접촉 패드 영역과, 메사의 길이 방향(L)으로 연장되는 세장부(elongate portion)를 포함한다. 접촉 패드는 예를 들어, 와이어 본드를 통해 초전도체 구성 요소를 추가 구성 요소에 연결하기 위한 것이다. 초전도체 구성 요소는 두 개 이상의 접촉 패드를 포함할 수 있다. 예를 들어, 초전도체 구성 요소의 두 끝 부분에 접촉 패드가 있을 수 있다.
도 2의 디바이스는 게이트 전극의 구성 측면에서 도 1의 디바이스와는 다르다. 디바이스(200)는 복수의 공핍 게이트(242a, 242b, 242c, 및 242d)를 포함한다.
공핍 게이트는 제1 활성 영역(224a)의 경계를 정의하도록 구성된 제1 쌍의 게이트 전극(242a, 242b)을 포함한다. 제2 쌍의 게이트 전극(242c, 242d)은 제2 활성 영역(224b)의 경계를 정의하도록 구성된다. 경계는 전극 아래 영역의 양자 우물을 전기적으로 공핍시키기 위해 게이트 전극에 전압을 인가하여 정의된다. 양자 우물의 활성 영역(224)은 초전도체 구성 요소 아래에 있다.
여기에 제공된 디바이스는 원하는 임의의 수의 게이트 전극에 의해 각각 정의된 임의의 수의 활성 영역을 포함할 수 있다.
예시된 예에서, 2개의 활성 영역(224)은 서로 이격되어 있다. 간격은 활성 영역 사이의 접합부를 제공한다. 이러한 접합부는 다양한 목적으로 사용될 수 있다. 예를 들어, 접합부에 전극을 주입하기 위해 추가 전극이 제공될 수 있다.
이 예에서, 게이트 전극(242)은 초전도체 구성 요소(230) 위로 연장되지 않는다. 이는 일부 구현에서, 도 1에 예시된 바와 같은 게이트 유전체가 생략되는 것을 허용할 수 있다: 반도체 이종 구조물의 상부 장벽은 게이트 전극으로부터 양자 우물의 활성 영역으로의 전류 흐름을 방지하는 기능을 할 수 있다. 전형적으로, 게이트 유전체를 포함하는 것이 게이트 전극과 양자 우물 사이의 전류 흐름을 보다 효과적으로 방지할 수 있기 때문에 게이트 전극(242)과 반도체 이종 구조물의 상부 장벽 사이에 게이트 유전체가 존재한다.
세 번째 예시적인 디바이스(300)는 도 3a에 평면도로 예시되어 있고, 단면이 도 3b에 도시되어 있다. 도 3a 및 3b의 디바이스는 스핀 큐비트 디바이스 또는 고이동도 전계 효과 트랜지스터의 구성 요소로서 유용할 수 있다.
도 1 및 도 2의 디바이스와 마찬가지로, 예시적인 디바이스(300)는 기판(310) 상에 배열되고 반도체 이종 구조물(322, 324, 326)을 포함하는 메사를 포함한다. 메사는 전술된 바와 같으며 좁은 폭(w), 예를 들어, 2 ㎛ 이하의 폭을 갖는다. 메사는 선택적 영역에서 성장되며 마스크(312)로 둘러싸여 있다.
디바이스(300)는 디바이스의 활성 영역의 경계를 정의하기 위해 메사의 상단 표면 위에 배열된 복수의 공핍 게이트 전극(342)을 추가로 포함한다. 선택적인 유전체(340)가 공핍 게이트(342)와 반도체 이종 구조물의 상부 장벽(326) 사이에 배열된다.
메사의 한쪽 끝에서 디바이스는 한 쌍의 공핍 게이트(342a, 342b)를 포함한다. 공핍 게이트(342c, 342d)의 추가 쌍은 메사의 반대쪽 끝에 배열된다. 공핍 게이트(342a, 342b, 342c, 342d)는 도 2의 디바이스의 전극(242)을 참조하여 설명된 바와 같다.
디바이스는 사용 시 반도체 이종 구조물의 일부분으로부터 전하 캐리어를 공핍시켜 2개의 활성 영역(324a, 324b)의 주변부를 정의하는 공핍 게이트(342e 내지 342n)를 추가로 포함한다. 제1 활성 영역(324a)의 주변부는 전극(342e, 342f, 342g, 342j, 342k, 및 324l)에 의해 정의된다. 제2 활성 영역(324b)의 주변부는 전극(342g, 342h, 342i, 342l, 342m, 및 342n)에 의해 정의된다. 활성 영역(324a, 324b)은 양자점 형태이다.
도 3b에 도시된 바와 같이, 이 예의 디바이스는 공핍 게이트 위에 배열된 추가 유전체(370)와 추가 유전체(370) 위에 배열된 추가 전극(372)을 포함한다. 이 예에서, 추가 전극은 공핍 게이트(342f)와 중첩하고 또한 제1 활성 영역(324a) 위로 연장된다. 추가 전극(372)은 활성 영역 위로 연장되므로, 추가 전극(372)은 활성 영역을 게이팅하는 데 유용하다. 이는 본 명세서에 제공된 디바이스가 공핍 게이트 외에 추가 전극을 포함할 수 있음을 예시한다.
양자점을 이용해 스핀 큐비트를 구현하기 위해서는 스핀 축퇴를 리프트할 수 있는 자기장이 필요하다. 디바이스는 양자점에 자기장을 인가하기 위한 하나 이상의 강자성 구성 요소를 포함할 수 있다.
예를 들어, 양자점의 주변부를 정의하는 하나 이상의 게이트 전극은 강자성 물질, 예를 들어, 코발트를 포함할 수 있다. 그러한 구현에서, 하나 이상의 게이트 전극은 강자성 구성 요소로서 작용할 수 있다.
대안적으로 또는 추가적으로, 디바이스는 게이트 전극이 아닌 강자성 구성 요소를 추가로 포함할 수 있다. 이는 디바이스(400)의 개략적인 평면도를 도시하는 도 4에 예시되어 있다. 디바이스(400)는 전용 강자성체를 포함하고 각 양자점을 정의하기 위해 게이트 전극의 다른 배열을 사용한다는 점에서 디바이스(300)와는 다르다.
디바이스(400)는 도 1 내지 도 3을 참조하여 이전에 설명된 바와 같은 반도체 이종 구조물을 포함한다.
디바이스(400)는 강자성체(460)를 추가로 포함한다. 강자성체(460)는 디바이스의 활성 양자점 영역(424a, 424b)에 자기장을 인가하도록 선택되는 형상을 갖는다. 이 예의 강자성체(460)는 강자성 금속, 예를 들어, 코발트를 포함한다.
복수의 활성 영역을 포함하는 디바이스에서는 개별적으로 선택된 자기장을 활성 영역의 개별 영역에 인가하는 것이 유용할 수 있다. 예를 들어, 스핀 큐비트를 구현하려면 두 개 이상의 양자점 위에 불균일한 자기장을 인가해야 할 수도 있다. 이 예에서, 제1 양자점 영역(424a)과 정렬되는 강자성체(460) 부분은 제2 양자점 영역(424b)과 정렬되는 강자성체(460) 부분보다 더 작은 폭을 갖는다. 따라서 두 양자점 영역은 서로 다른 자기장을 경험하게 된다.
스트립 형태의 게이트 전극(442a, 442b)은 강자성체(460)의 부분 위로 연장된다. 게이트 전극(442a, 442b)은 폭 방향으로 전하 캐리어의 제한(confinement), 즉, 양자점(424a, 424b)의 측방향 경계를 정의한다. 게이트 전극(442a, 442b)은 유전체에 의해 강자성체(460)로부터 분리된다. 유전체는 도 1의 디바이스의 유전체(140)를 참조하여 설명된 바와 같을 수 있다.
게이트 전극(442a, 442b)이 강자성체 위로 연장되고 본 예의 강자성체가 강자성 금속을 포함하기 때문에, 강자성체(460)는 게이트 전극(442a, 442b)에 의해 인가되는 정전기장으로부터 강자성체 아래에 있는 반도체 구성 요소의 영역을 차폐한다. . 이러한 차폐 영역은 디바이스(400)의 활성 영역이다. 강자성체(460)는 또한 활성 영역에 자기장을 인가한다.
게이트 전극이 활성 영역 위로 연장되지 않는 대안적인 구현에서, 강자성체는 강자성 절연체 물질을 포함할 수 있다.
예시적인 디바이스(400)는 터널 게이트(470a, 470b, 470c)를 추가로 포함한다. 터널 게이트 쌍은 양자점(424a, 424b)의 길이 방향 경계를 정의한다. 제1 양자점(424a)의 측방향 경계는 터널 게이트(470a, 470b)에 의해 정의된다. 제2 양자점(424b)의 측방향 경계는 터널 게이트(470b, 470c)에 의해 정의된다. 터널 게이트는 디바이스의 동작을 제어하는 데에도 유용할 수 있다.
예시된 예에서, 터널 게이트(470a, 470b, 470c)는 강자성체(460)와 중첩된다. 중첩되는 영역에서 강자성체(460)는 상대적으로 좁은 폭을 갖는다. 중첩 영역에서 강자성체의 폭은 동작 전압이 터널 게이트에 인가될 때 강자성체 아래의 양자 우물에서 전하 캐리어가 부분적으로 공핍될 수 있도록 선택된다. 이들 영역의 전도성은 동작 전압을 인가함으로써 억제될 수 있으며, 이에 따라 터널 장벽이 형성된다. 변형에서는 터널 장벽이 생략될 수도 있다. 이러한 변형에서, 강자성체는 디바이스의 활성 영역 위에만 배열될 수 있다.
예시적인 디바이스(300 및 400)는 반도체 이종 구조물의 양자 우물과의 에너지 준위 혼성화를 겪도록 구성된 초전도체 구성 요소를 포함하지 않는다는 것이 이해될 것이다. 즉, 예시적인 디바이스(300, 400)는 위상학적 디바이스가 아니다. 이는 본 명세서에 제공된 개념이 반드시 반도체-초전도체 혼성 디바이스일 필요는 없는 디바이스에도 적용될 수 있음을 예시한다.
예시된 디바이스에 대해 다양한 수정이 이루어질 수 있다.
게이트 전극이 반도체 이종 구조물의 활성 영역의 경계를 정의하도록 동작 가능하다면, 게이트 전극의 형상은 특별히 제한되지 않는다. 게이트 전극은 임의의 원하는 구성으로 선형 부분 및/또는 곡선 부분을 포함할 수 있다.
공핍 게이트의 수는 특별히 제한되지 않는다. 임의의 주어진 활성 영역은 단일 게이트 전극에 의해 정의되거나 복수의 게이트 전극에 의해 정의될 수 있다.
디바이스는 추가 기능을 수행하기 위해 임의 개수의 추가 전극을 포함할 수 있다. 공핍 게이트와 동시에 추가 전극이 제조될 수 있으며, 즉, 공핍 게이트와 동일한 층에 배열될 수 있다. 이러한 추가 게이트를 포함하는 것은 선택 사항이다.
대안적으로 또는 추가적으로, 공핍 게이트 위에 유전체가 제공될 수 있고 추가 전극이 유전체 상에 배열될 수 있다. 즉, 디바이스는 전극의 추가 층을 포함할 수 있다. 이러한 구현에서, 추가 전극은 공핍 전극과 중첩될 수 있고 유전체에 의해 공핍 전극과 분리될 수 있다.
존재하는 경우, 추가 전극은 예를 들어, 디바이스의 활성 영역을 게이팅하기 위한 전극을 포함할 수 있다.
메사의 형상도 특별히 제한되지는 않는다. 예시된 메사는 평면상 직사각형이지만 선택적 영역 성장을 통해 임의 형상의 메사가 제조될 수 있으므로 다른 형상도 가능한다. 예를 들어, 메사는 가지형 구조물(branched structure)을 가질 수 있다. 전극은 가지 상에 배열될 수 있다. 그러한 가지형 구조물 중 하나가 도 5에 도시된 주사 전자 현미경 이미지에 예시되어 있다.
메사의 폭은 메사의 주변부에 있는 한 지점에서 활성 영역을 통과하고 메사의 주변부에 있는 또 다른 지점을 통과하는 가장 짧은 라인의 길이로 정의될 수 있다. 폭은 기판 표면에 평행하게 측정된다. 활성 영역에서 멀리 떨어진 영역에서는 메사가 어떤 형상이든 가질 수 있다.
예시된 예는 메사 상단에 배열된 게이트 전극을 도시하는데, 즉, 디바이스는 상단 게이트형(top-gated)이다. 다른 변형은 메사의 측벽에 배열된 게이트 스택을 갖는 측면 게이트형(side-gated)일 수 있다. 이해되는 바와 같이, 반도체가 공핍되는 깊이는 인가된 게이팅 전압에 따라 달라진다. 게이트 전극의 동작 전압은 양자 우물층의 가장자리를 선택적으로 공핍시키도록 선택될 수 있다. 하단 게이트형(bottom-gated) 디바이스도 고려된다.
디바이스에는 다양한 기능을 제공할 수 있는 임의의 개수의 추가 전극이 포함될 수 있다. 추가 전극의 예는 활성 영역을 선택적으로 게이팅하기 위한 전극; 활성 영역에 전자를 주입하기 위한 전극; 활성 영역으로부터 전자를 수용하기 위한 전극; 및 디바이스의 하나 이상의 부분을 하나 이상의 추가 디바이스에 연결하기 위한 전극을 포함한다. 이러한 추가 전극은 임의의 적절한 조합으로 존재할 수 있다.
특히, 활성 영역의 양단에 소스 전극과 드레인 전극을 마련함으로써, 전계 효과형 트랜지스터의 채널로 동작하도록 구성할 수 있다. 활성 영역의 경계를 정의하는 하나 이상의 게이트 전극은 게이트 전극에 인가되는 전압을 변화시킴으로써 채널을 게이트하도록 동작할 수 있다. 게이트 전극은 큰 크기의 전압에서 동작될 때 활성 영역을 공핍할 수 있다. 대안적으로, 채널을 게이팅하기 위한 별도의 게이트 전극이 제공될 수 있다. 특히, 도 2에 도시된 유형의 디바이스는 전계 효과 트랜지스터로 구성될 수 있다.
여기에 제공된 디바이스는 회로에 통합될 수 있으며 추가 구성 요소에 결합될 수 있다. 예를 들어, 디바이스는 디바이스로부터의 신호 판독을 허용하기 위해 증폭기 회로와 통신할 수 있다.
강자성체를 포함하는 디바이스에서, 반도체 이종 구조물의 상부 장벽은 양자 우물과 강자성체(460) 사이의 전류 흐름을 방지할 수 있다. 선택적으로 강자성체와 상부 장벽 사이에 추가적인 유전체가 배열될 수 있다. 추가적인 유전체는 예를 들어, 실리콘 산화물(SiOx); 실리콘 아질산염(SiNx); 알루미늄 산화물(AlOx); 및 하프늄 산화물(HfOx)로부터 선택된 물질의 층을 포함할 수 있다.
강자성 구성 요소를 포함하는 디바이스에서, 강자성 구성 요소는 인가된 정전기장으로부터 디바이스의 활성 영역을 차폐하도록 반드시 구성되지는 않는다. 이러한 구현에서, 하나 이상의 게이트 전극은 활성 영역 위로 연장되지 않는다. 이는 강자성 절연체 물질, 예를 들어, EuS, EuO, GdN, Y3Fe5O12, Bi3Fe5O12, YFeO3, Fe2O3, Fe3O4, Sr2CrReO6, CrBr3/CrI3, 및 YTiO3으로부터 선택된 물질로부터 강자성체가 형성되도록 허용할 수 있다.
도 4의 예에는 단일 강자성체가 포함되어 있다. 2개 이상의 강자성체를 포함하는 디바이스도 고려된다. 예를 들어, 개별 활성 영역은 개별 강자성 구성 요소와 연관될 수 있다.
하나 이상의 추가 구성 요소가 기판 표면에 배열될 수 있다. 예를 들어, 기판은 그 위에 배열된 하나 이상의 그림자 벽을 가질 수 있다. 그림자 벽은 물질 퇴적을 제어하는 디바이스를 제조하는 동안 유용한다. 특히, 그림자 벽은 초전도체 구성 요소 및 전극과 같은 금속 구성 요소의 퇴적을 제어할 수 있다. 이를 통해 에칭을 사용하지 않고도 제어된 형상의 금속 구성 요소를 제조할 수 있다. 에칭을 피하는 것은 디바이스의 반도체 부분에 대한 손상을 방지하는 데 도움이 될 수 있으며 그리고/또는 구성 요소들 간의 더 나은 계면을 허용할 수 있다. 그림자 벽과 그 용도는 예를 들어, US 2020/0243742 A1에서 자세히 논의된다.
반도체 이종 구조물의 성질은 특별히 제한되지 않는다. 이제 하나의 예시적인 예가 도 6을 참조하여 설명될 것이다. 도 6은 도 5의 라인 A...A의 일부를 따라 촬영된 투과 전자 현미경(TEM) 사진이다.
이종 구조물은 이 예에서 인듐 인화물을 포함하는 기판(610) 상에 배열된다. 인듐 갈륨 비화물층 형태의 하부 장벽(622)이 기판 상에 배열된다. 인듐 비화물층을 포함하는 양자 우물과 인듐 갈륨 비화물층을 포함하는 상부 장벽이 하부 장벽 상에 배열된다. 양자 우물과 상부 장벽은 함께 628로 라벨링되어 있다. 상부 장벽은 자연 산화물 층으로 덮여 있으며 TEM 현미경 사진에서 어두운 줄무늬로 표시된다. 상부 장벽의 자연 산화물 층은 유전체(640) 층으로 덮여 있으며, 이 예에서는 하프늄 산화물(HfOx)을 포함한다.
하부 장벽, 양자 우물, 및 상부 장벽의 대략적인 두께는 각각 35 nm, 2 nm 및 7 nm이다.
층 두께는 적절하게 선택될 수 있으며, 물질의 많은 다른 조합이 가능하다는 것이 이해될 것이다.
이종 구조물은 III-V족 반도체 물질을 포함할 수 있다. III-V족 반도체 물질은 인듐, 알루미늄 및 갈륨으로부터 선택되는 적어도 하나의 III족 원소; 그리고 비소, 인 및 안티몬으로부터 선택된 적어도 하나의 V족 원소를 각각 포함하는 화합물 또는 합금일 수 있다. 이종 구조물의 물질은 예를 들어, 각각 독립적으로 화학식 1의 물질을 포함할 수 있으며:
AlxInyGazAs
여기서 x, y 및 z 값은 독립적으로 선택되고, 범위는 0 내지 1이며, x, y 및 z의 합은 1이 될 수 있다. 특히 유용한 물질의 예에는 인듐 비화물, 알루미늄 인듐 비화물, 인듐 갈륨 비화물, 알루미늄 갈륨 비화물, 및 알루미늄 인듐 갈륨 비화물이 포함된다. 인식되는 바와 같이, 이종 구조물 물질의 전자 특성은 그 조성과 화학량론을 변화시킴으로써 제어될 수 있다. 전형적으로, 이종 구조물이 화학식 1의 물질을 포함하는 경우, 이종 구조물은 2DEG를 호스팅할 것이다.
다른 종류의 반도체 물질을 사용하는 것도 고려된다. 예를 들어, 이종 구조물은 III-VI족 반도체 물질을 포함할 수 있다. ll-VI족 반도체 물질의 예로는 카드뮴 텔루르화물, 수은 텔루르화물, 납 텔루르화물, 및 주석 텔루르화물이 있다. 이종 구조물은 IV족 반도체 물질을 포함할 수 있다. 예를 들어, 이종 구조물은 실리콘, 게르마늄, 및/또는 실리콘-게르마늄 합금을 포함할 수 있다. IV족 반도체 물질을 포함하는 이종 구조물은 2DHG를 호스팅할 수 있다.
도 7은 예시적인 선택적 영역에서 성장된 반도체 이종 구조물에서 갈륨의 분포를 보여주는 원소 맵이다. 특정 위치의 밝기는 해당 위치에 존재하는 갈륨의 양에 비례한다. 볼 수 있는 바와 같이, 이종 구조물의 왼쪽 영역과 오른쪽 영역은 디바이스의 중앙에 비해 상대적으로 높은 농도의 갈륨을 가지고 있다. 이는 반도체 구성 요소의 요소 분포가 불균일할 수 있으며, 디바이스의 가장자리는 디바이스의 중앙과는 다른 조성을 가질 수 있음을 보여준다.
반도체 디바이스를 제조하는 예시적인 방법이 이제 도 8을 참조하여 설명될 것이다. 도 8은 방법을 약술하는 흐름도이다.
블록(801)에서, 2DEG를 호스팅하기에 적합한 반도체 이종 구조물을 포함하는 메사가 선택적 영역 성장에 의해 기판 표면 상에 성장된다.
기판은 도 1을 참조하여 전술된 바와 같을 수 있다. 특히, 기판은 인듐 인화물의 웨이퍼일 수 있다.
기판의 표면은 특히 디바이스가 초전도체 구성 요소를 포함하는 구현에서 {111} 결정면일 수 있다. 알루미늄과 같은 초전도체 물질의 결정은 {111} 면 상에서 특히 잘 성장하는 것으로 밝혀졌다.
선택적 영역 성장에는 기판 표면 상에 마스크를 형성하는 것이 포함된다. 마스크에는 메사가 성장할 위치를 정의하는 개구부가 있다. 마스크는 마스크 물질 층을 퇴적한 후 리소그래피 및 에칭을 통해 개구부를 형성함으로써 형성될 수 있다.
마스크는 성장 동안 선택성을 제공하는 임의의 물질을 포함할 수 있으며, 특히 비정질 유전체 물질을 포함할 수 있다. 마스크를 형성하는 데 유용한 유전체 물질의 예는 실리콘 산화물(SiOx), 실리콘 아질산염(SiNx), 알루미늄 산화물(AlOx), 및 하프늄 산화물(HfOx)을 포함한다.
마스크를 형성한 후, 개구부의 기판 표면 상에 메사가 에피택셜 성장된다. 반도체 구성 요소를 성장시키기 위한 유용한 기술의 예로는 분자선 에피택시(molecular beam epitaxy; "MBE"), 금속-유기 기상 에피택시(metal-organic vapor phase epitaxy; "MOVPE") 등이 포함된다. 메사가 이종 구조물을 포함하므로 서로 다른 물질의 층이 순차적으로 구성된다. 예를 들어, 메사를 성장시키는 것은 개구부에서 하부 장벽을 성장시키는 것; 하부 장벽 상에 성장된 양자 우물을 성장시키는 것; 및 양자 우물 상에 상부 장벽을 성장시키는 것을 포함할 수 있다.
마스크의 개구부는 메사가 좁도록, 예를 들어, 2 ㎛ 이하의 폭을 갖도록 구성된다. 이는 성장된 결정의 변형을 완화시킨다.
선택적으로, 반도체 이종 구조물을 성장시킨 후, 초전도체 구성 요소가 반도체 이종 구조물 상에 형성될 수 있다. 이는 초전도체 물질의 층을 전역적으로 퇴적한 다음, 예를 들어, 선택적 에칭을 사용하여 초전도체 구성 요소를 얻기 위해 층을 패터닝하는 것을 포함할 수 있다.
대안적으로, US 2020/0243742 A1에 설명된 바와 같이 그림자 벽을 사용하여 초전도체 물질의 퇴적을 제어할 수 있다. 그러한 구현에서, 그림자 벽은 기판 상에 메사를 성장시키기 전에 형성될 수 있다.
선택적으로, 게이트 유전체가 반도체 이종 구조물 위에 퇴적된다. 초전도체 구성 요소가 형성되는 구현에서, 이 동작은 초전도체 구성 요소를 제조한 후에 수행될 수 있다.
반도체 이종 구조물을 성장시킨 후, 블록(802)에서, 하나 이상의 게이트 전극이 제조된다. 게이트 전극을 제조하기 위해 임의의 적절한 기술이 사용될 수 있다.
예를 들어, 기판의 전체 표면에 걸쳐 전극 물질을 전역적으로 퇴적한 후 패터닝하여 게이트 전극을 형성할 수 있다. 전극을 패터닝하는 것은 전극 물질 위에 마스크를 형성하는 것, 및 그 다음, 전극 물질의 부분을 선택적으로 에칭하는 것을 포함할 수 있다. 또 다른 가능성은 리프트 오프 프로세스(lift-off process)를 사용하여 게이트 전극을 패터닝하는 것이다.
또 다른 가능성은 기판의 원하는 부분 위에 선택적으로 전극 물질을 퇴적하는 것이다. 퇴적은 예를 들어, US 2020/0243742 A1에 설명된 대로 그림자 벽을 사용하여 제어될 수 있다.
방법은 필요에 따라 추가 단계, 예를 들어, 디바이스의 하나 이상의 부분을 추가 구성 요소에 연결하는 단계를 포함할 수 있다.
디바이스가 도 2의 디바이스와 같이 게이트 전극에 의해 중첩되지 않는 초전도체 구성 요소를 포함하는 구현에서, 게이트 전극과 초전도체 구성 요소는 동시에 동일한 물질로부터 제조될 수 있다.
반도체 디바이스를 동작시키는 예시적인 방법이 도 9에 예시되어 있다. 반도체 디바이스는 본 명세서에 설명된 바와 같은 반도체 디바이스일 수 있다.
블록(901)에서, 2차원 전자 기체 또는 2차원 정공 기체가 선택 영역에서 성장된 메사에 배열된 양자 우물에서 생성된다.
블록(902)에서, 양자 우물의 활성 영역의 경계를 정의하도록 양자 우물의 영역을 선택적으로 공핍시키기 위해 하나 이상의 게이트 전극을 사용하여 양자 우물에 정전기장이 인가되며, 활성 영역은 메사의 주변부로부터 이격된다. .
상기 실시예는 단지 예시로 설명된 것을 이해할 것이다.
보다 일반적으로, 본 명세서에 개시된 일 양상에 따르면, 표면을 갖는 기판; 기판의 표면 상에 배열되고 주변부를 갖는 메사; 및 하나 이상의 게이트 전극을 포함하는 반도체 디바이스가 제공된다. 메사는 선택적 영역 성장에 의해 얻어질 있으며 2차원 전자 기체 또는 2차원 정공 기체를 호스팅하기 위한 반도체 이종 구조물을 포함한다. 하나 이상의 게이트 전극은 반도체 이종 구조물의 활성 영역의 경계를 정의하기 위해 반도체 이종 구조물의 부분을 전기적으로 공핍시키도록 구성되며, 경계는 메사의 주변부로부터 이격되어 있다. 선택적 영역에서 성장된 메사를 사용하면 성장하는 동안 메사의 주변부 쪽으로 변형의 완화가 발생할 수 있으므로 물질의 다양한 조합에서 이종 구조물을 얻는 것이 가능하다는 것이 밝혀졌다. 물질 경계에 의존하기보다는 정전기 게이팅을 사용하여 메사의 활성 영역 경계를 정의함으로써, 디바이스의 전기적 특성은 메사의 주변부에 가까운 비균일 물질을 활성 영역에서 제외함으로써 향상될 수 있다.
선택된 물질의 선택에 따라, 반도체 이종 구조물은 2차원 전자 기체 또는 2차원 정공 기체를 호스팅하도록 구성될 수 있다.
게이트 전극 중 적어도 하나는 메사의 상단 표면 위에 배열될 수 있다. 이러한 구현에서, 게이트 전극이 메사에 정전기장을 인가할 때 전극 아래에 있는 반도체 이종 구조물의 영역이 공핍된다.
게이트 전극 중 적어도 하나는 메사의 측부 상에 배열될 수 있다. 하나 이상의 게이트 전극에 인가되는 전압을 조정함으로써, 게이트 전극으로부터 선택 가능한 거리 내에 있는 물질이 전기적으로 공핍될 수 있다.
반도체 이종 구조물은 하부 장벽과 상부 장벽 사이에 배열된 양자 우물을 포함할 수 있다.
메사는 2 ㎛ 이하, 선택적으로 1 ㎛ 이하의 폭을 가질 수 있다. 게이트 전극이 활성 영역의 경계를 정의하기에 충분한 정밀도로 제조될 수 있다면 메사의 폭에 대한 특별한 하한은 없다. 예를 들어, 메사의 폭은 적어도 100 nm일 수 있다.
활성 영역의 경계는 메사의 주변부로부터 적어도 10 nm, 선택적으로 적어도 25 nm만큼 이격될 수 있다. 성장 중 변형 완화는 메사의 주변부에 가까운 물질 조성의 불균일성을 초래한다. 불균일한 영역의 공간적 범위는 일반적으로 작다. 10 nm 이상의 간격은 활성 영역에서 모든 불균일 물질을 배제하는 데 효과적일 수 있다.
반도체 디바이스는 활성 영역 위에 배열된 초전도체 구성 요소를 추가로 포함할 수 있다. 즉, 반도체 디바이스는 반도체-초전도체 혼성 디바이스일 수 있다. 이러한 혼성 디바이스는 위상학적 양자 컴퓨터의 구성 요소로 유용할 수 있다.
기판의 표면은 {111} 결정면일 수 있다. 디바이스는 초전도체 구성 요소를 추가로 포함할 수 있으며, 초전도체 구성 요소는 {111} 결정면 상에서 특히 잘 성장한다. 메사는 선택적 영역 성장에 의해 성장되고 변형 완화가 가능하므로 임의의 원하는 결정 방향을 갖는 메사가 기판 상에 형성될 수 있다.
디바이스가 초전도체 구성 요소를 포함하는 구현에서, 하나 이상의 게이트 전극 중 적어도 하나는 초전도체 구성 요소 위로 연장될 수 있다. 반도체 디바이스는 하나 이상의 게이트 전극과 초전도체 구성 요소 사이에 배열된 게이트 유전체를 추가로 포함할 수 있다. 그러한 구현에서, 초전도체 구성 요소는 적어도 하나의 게이트 전극에 의해 인가되는 정전기장으로부터 활성 영역을 차폐할 수 있다. 변형에서는 강자성 금속 구성 요소가 초전도체 구성 요소를 대체한다.
활성 영역은 나노와이어 형태일 수 있다. 즉, 활성 영역은 나노 규모의 폭과 적어도 10, 적어도 100, 적어도 500, 또는 적어도 1000의 길이 대 폭 비율을 갖는 세장 영역일 수 있다. 나노와이어는 전형적으로 10 nm 내지 500 nm, 선택적으로 50 nm 내지 100 nm, 40 nm 내지 200 nm, 또는 75 nm 내지 125 nm 범위의 폭을 갖는다. 나노와이어는 1차원 시스템으로 취급될 수 있으며 흥미로운 거동을 나타낼 수 있다.
대안적으로, 활성 영역은 하나 이상의 게이트 전극에 의해 정의되는 경계를 갖는 양자점일 수도 있다. 양자점은 스핀 큐비트 디바이스에 유용한다.
디바이스는 특히 활성 영역이 양자점인 구현에서 복수의 활성 영역을 포함할 수 있다.
디바이스는 강자성 구성 요소를 포함할 수 있다. 강자성 구성 요소는 디바이스의 활성 영역에 자기장을 인가할 수 있다. 특히, 활성 영역이 양자점인 경우, 디바이스는 강자성 구성 요소를 포함할 수 있다.
게이트 전극 중 적어도 하나는 강자성 구성 요소로 구성될 수 있다. 즉, 게이트 전극 중 적어도 하나는 강자성 물질을 포함할 수 있다. 강자성 금속은 코발트일 수 있다. 강자성 물질로 하나 이상의 게이트 전극을 형성함으로써, 게이트 전극은 활성 영역의 경계를 정전기적으로 정의하는 것 외에도 활성 영역에 자기장을 인가한다.
추가적으로 또는 대안적으로, 디바이스는 게이트 전극이 아닌 강자성 구성 요소를 포함할 수 있다.
강자성 구성 요소는 강자성 절연체 구성 요소를 포함할 수 있다. 이러한 구현에서, 게이트 전극은 일반적으로 강자성 절연체 구성 요소와 중첩되지 않는다.
대안적으로, 강자성 구성 요소는 강자성 금속을 포함할 수 있고 게이트 전극 중 적어도 하나와 활성 영역 사이에 배열될 수 있다. 강자성 금속은 양자점을 정의하기 위해 게이트에 의해 활성 영역으로부터 인가되는 전기장을 차단함과 동시에 양자점에 자기장을 인가할 수 있다.
디바이스가 2개 이상의 활성 영역을 포함하는 구현에서, 강자성 구성 요소는 활성 영역 중 개별 영역에 개별적으로 선택된 자기장을 인가하도록 구성될 수 있다. 두 개 이상의 강자성 구성 요소가 존재할 수 있다. 각각의 강자성 구성 요소는 각각의 활성 영역과 연관될 수 있다.
또 다른 양상에서, 본 명세서에 제공된 복수의 반도체 디바이스를 포함하는 큐비트 디바이스가 제공된다. 큐비트는 위상학적 큐비트일 수도 있고 스핀 큐비트일 수도 있다. 또 다른 양상에서, 반도체 디바이스를 제조하는 방법이 제공된다. 방법은 선택적 영역 성장에 의해 기판 표면 상에, 2차원 전자 기체 또는 2차원 정공 기체를 호스팅하기에 적합한 반도체 이종 구조물을 포함하는 메사를 성장시키는 단계; 및 후속적으로 하나 이상의 게이트 전극을 제조하는 단계를 포함한다. 하나 이상의 게이트 전극은 사용 시 반도체 이종 구조물의 활성 영역의 경계를 정의하기 위해 반도체 이종 구조물의 전기적 부분을 공핍시키도록 구성되며, 경계는 메사의 주변부로부터 이격된다.
선택적 영역 성장은 기판 표면 상에 마스크를 형성하는 것과 마스크의 개구부에 반도체 물질을 성장시키는 것을 포함한다. 마스크는 반도체 물질이 성장하는 위치(들)를 제어한다.
메사를 성장시키는 단계는 기판의 표면 상에 더 낮은 장벽을 성장시키는 단계; 후속적으로 하부 장벽 상에 양자 우물을 성장시키는 단계; 및 후속적으로 양자 우물 위에 상부 장벽을 성장시키는 단계를 포함할 수 있다.
메사는 2 ㎛ 이하, 선택적으로 1 ㎛ 이하의 폭을 가질 수 있다. 이는 반도체 이종 구조물의 성장 동안 변형의 보다 효과적인 완화를 가능하게 할 수 있다.
방법은 초전도체 구성 요소 또는 강자성체를 제조하는 단계를 추가로 포함할 수 있다. 초전도체 구성 요소 또는 강자성체는 메사를 성장시킨 후 그리고 하나 이상의 게이트 전극을 제조하기 전에 제조될 수 있다. 방법은 하나 이상의 게이트 전극을 제조하기 전에 초전도체 구성 요소 또는 강자성체를 덮는 게이트 유전체를 제조하는 단계를 추가로 포함할 수 있다. 하나 이상의 게이트 전극은 게이트 유전체 상에 그리고 초전도체 구성 요소 또는 강자성체 위에 제조될 수 있다. 하나 이상의 게이트 전극을 제조하기 전에 강자성체가 제조되고 하나 이상의 게이트 전극이 강자성체 위로 연장되는 구현에서, 강자성체는 강자성 금속을 포함한다.
하나 이상의 게이트 전극은 강자성 물질로 제조될 수 있다. 강자성 물질은 코발트일 수 있다.
또 다른 양상은, 활성 영역의 경계를 전기적으로 공핍시킴으로써 반도체 이종 구조물의 활성 영역을 정의하기 위한 하나 이상의 게이트 전극의 용도를 제공하며, 여기서 반도체 이종 구조물은 선택적 영역 성장에 의해 얻어질 수 있고, 경계는 반도체 이종 구조물의 가장자리로부터 이격되어 있다. 활성 영역을 경계 짓는(bound) 물리적, 물질적 경계에 의존하기보다는 활성 영역을 정전기적으로 정의함으로써 활성 영역의 전자 수송 특성이 향상될 수 있다. 예를 들어, 전하 캐리어, 예를 들어, 전자의 확산 산란이 방지될 수 있다.
그 사용은 본 명세서에 정의된 바와 같은 디바이스의 상황에서 이루어질 수 있다.
반도체 이종 구조물은 2 ㎛, 선택적으로 1 ㎛ 이하의 폭을 가질 수 있다.
하나 이상의 게이트 전극은 강자성 물질을 포함할 수 있다. 그러한 구현에서, 하나 이상의 게이트 전극은 활성 영역에 자기장을 인가하기 위해 추가로 사용된다.
관련된 양상은 반도체 디바이스, 특히 본 명세서에 정의된 반도체 디바이스를 동작시키는 방법을 제공한다. 방법은 선택적 영역에서 성장된 메사에 배열된 양자 우물에 2차원 전자 기체 또는 2차원 정공 기체를 생성하는 단계; 및 양자 우물의 활성 영역의 경계를 정의하기 위해 양자 우물의 영역을 선택적으로 공핍시키기 위해 양자 우물에 정전기장을 인가하는 단계를 포함하며, 활성 영역은 메사의 주변부로부터 이격되어 있다. 양자 우물의 물리적 가장자리의 물질 경계에 의존하기보다는 활성 영역의 경계를 정전기적으로 정의함으로써 전하 수송 특성이 향상될 수 있다. 예를 들어, 물질 경계에 가까운 무질서로 인한 전자나 정공의 확산 산란을 피할 수 있다.
메사는 위에서 설명한 대로일 수 있다. 특히, 메사는 2 ㎛ 이하의 폭을 가질 수 있다. 좁은 메사를 제공함으로써 메사의 성장 중 변형 완화가 가능해진다. 변형 완화를 통해 고품질의 결정 구조물을 얻을 수 있다. 변형 완화를 통해 더 넓은 범위의 물질 조합이 사용될 수 있다. 이론에 얽매이지 않고, 좁은 메사가 기하학적 변형에 의해 변형을 완화할 수 있다고 믿어진다. 전통적인 평면 구조물에서는 그 대신에, 변형은 대개 결함의 생성에 의해 해제(release)된다. 결함이 발생하면 기존 시스템이 허용할 수 있는 격자 불일치의 양이 크게 제한된다.
방법은 적어도 디바이스의 활성 영역에 자기장을 인가하는 단계를 추가로 포함할 수 있다. 이러한 구현에서, 강자성 물질을 포함하는 게이트 전극을 사용하여 정전기장이 인가될 수 있다. 이러한 방식으로, 게이트 전극은 정전기장과 자기장을 모두 인가할 수 있다.
반도체 디바이스는 초전도체 구성 요소를 포함할 수 있다. 이러한 구현에서, 반도체 디바이스는 초전도체 구성 요소의 임계 온도보다 낮은 온도에서 동작된다.
개시된 기술의 다른 변형 또는 사용 사례는 일단 본 명세서의 개시내용이 주어지면 당업자에게 명백해질 수 있다. 본 개시내용의 범위는 설명된 실시예에 의해 제한되지 않고 첨부된 청구범위에 의해서만 제한된다.

Claims (15)

  1. 반도체 디바이스에 있어서,
    표면을 갖는 기판;
    상기 기판의 상기 표면 상에 배열되고 주변부를 갖는 메사(mesa); 및
    하나 이상의 게이트 전극을 포함하고,
    상기 메사는 선택적 영역 성장에 의해 얻어질 있으며 2차원 전자 기체 또는 2차원 정공 기체를 호스팅(hosting)하기 위한 반도체 이종 구조물을 포함하고,
    상기 하나 이상의 게이트 전극은 상기 반도체 이종 구조물의 활성 영역의 경계를 정의하기 위해 상기 반도체 이종 구조물의 부분을 전기적으로 공핍시키도록 구성되며, 상기 경계는 상기 메사의 상기 주변부로부터 이격되는 것인, 반도체 디바이스.
  2. 제1항에 있어서, 상기 하나 이상의 게이트 전극 중 적어도 하나는 상기 메사의 상단 표면 위에 배열되고, 그리고/또는 상기 하나 이상의 게이트 전극 중 적어도 하나는 상기 메사의 측부 상에 배열되는 것인, 반도체 디바이스.
  3. 제1항 또는 제2항에 있어서, 상기 메사는 2 ㎛ 이하의 폭을 갖고, 선택적으로 상기 메사는 1 ㎛ 이하의 폭을 갖는 것인, 반도체 디바이스.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 활성 영역의 상기 경계는 상기 메사의 상기 주변부로부터 적어도 10 nm 만큼 이격되는 것인, 반도체 디바이스.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 기판의 상기 표면은 {111} 결정면인 것인, 반도체 디바이스.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 활성 영역 위에 배열된 초전도체 구성 요소를 더 포함하고, 선택적으로 상기 하나 이상의 게이트 전극 중 적어도 하나는 상기 초전도체 구성 요소 위로 연장되고, 상기 반도체 디바이스는 상기 하나 이상의 게이트 전극과 상기 초전도체 구성 요소 사이에 배열된 게이트 유전체를 더 포함하는 것인, 반도체 디바이스.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 활성 영역은 나노와이어 형태이거나, 상기 활성 영역은 양자점 형태인 것인, 반도체 디바이스.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 강자성 구성 요소를 포함하고, 선택적으로,
    i) 상기 하나 이상의 게이트 전극 중 적어도 하나는 강자성 구성 요소이고 강자성 금속을 포함하거나; 또는
    ii) 상기 강자성 구성 요소는 강자성 금속을 포함하고 상기 게이트 전극 중 적어도 하나와 상기 활성 영역 사이에 배열되는 것인, 반도체 디바이스.
  9. 제1항 내지 제8항 중 어느 한 항에 정의된 복수의 반도체 디바이스를 포함하는 큐비트 디바이스.
  10. 반도체 디바이스를 제조하는 방법에 있어서,
    선택적 영역 성장에 의해 기판의 표면 상에 메사 - 상기 메사는 2차원 전자 기체 또는 2차원 정공 기체를 호스팅하기에 적합한 반도체 이종 구조물을 포함함 - 를 성장시키는 단계; 및
    후속적으로 하나 이상의 게이트 전극을 제조하는 단계를 포함하고,
    상기 하나 이상의 게이트 전극은 사용 시 상기 반도체 이종 구조물의 활성 영역의 경계를 정의하기 위해 상기 반도체 이종 구조물의 부분을 전기적으로 공핍시키도록 구성되며, 상기 경계는 상기 메사의 주변부로부터 이격되는 것인, 반도체 디바이스를 제조하는 방법.
  11. 제10항에 있어서, 상기 메사는 2 ㎛ 이하의 폭을 갖고, 선택적으로 상기 메사는 1 ㎛ 이하의 폭을 갖는 것인, 반도체 디바이스를 제조하는 방법.
  12. 제10항 또는 제11항에 있어서, 초전도체 구성 요소를 제조하는 단계를 더 포함하고, 선택적으로 상기 초전도체 구성 요소는 상기 메사를 성장시키는 단계 후에 그리고 상기 하나 이상의 게이트 전극을 제조하는 단계 전에 제조되고, 상기 방법은 상기 하나 이상의 게이트 전극을 제조하는 단계 전에 상기 초전도체 구성 요소를 덮는 게이트 유전체를 제조하는 단계를 더 포함하고,
    상기 하나 이상의 게이트 전극은 상기 게이트 유전체 상에 그리고 상기 초전도체 구성 요소 위에 제조되는 것인, 반도체 디바이스를 제조하는 방법.
  13. 제10항 내지 제12항 중 어느 한 항에 있어서, 강자성 구성 요소를 제조하는 단계를 포함하고, 선택적으로 상기 하나 이상의 게이트 전극 중 적어도 하나는 강자성 금속으로 제조되는 것인, 반도체 디바이스를 제조하는 방법.
  14. 반도체 구성 요소의 활성 영역의 경계를 전기적으로 공핍시킴으로써 상기 활성 영역을 정의하기 위한 하나 이상의 게이트 전극의 용도에 있어서,
    상기 반도체 구성 요소는 선택적 영역 성장에 의해 얻어질 수 있고, 상기 경계는 상기 반도체 구성 요소의 가장자리로부터 이격되어 있으며, 선택적으로 상기 반도체 구성 요소는 2차원 전자 기체 또는 2차원 정공 기체를 호스팅하는 반도체 이종 구조물인 것인, 게이트 전극의 용도.
  15. 제14항에 있어서,
    상기 반도체 구성 요소는 2 ㎛ 이하의 폭을 갖고, 그리고/또는
    상기 하나 이상의 게이트 전극은 강자성 물질을 포함하고, 상기 하나 이상의 게이트 전극은 또한, 상기 활성 영역에 자기장을 인가하는 데 사용되는 것인, 게이트 전극의 용도.
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