JPH06101559B2

JPH06101559B2 - 超格子電子素子

Info

Publication number: JPH06101559B2
Application number: JP22160585A
Authority: JP
Inventors: 充永沼; 佳治堀越
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1985-10-04
Filing date: 1985-10-04
Publication date: 1994-12-12
Anticipated expiration: 2009-12-12
Also published as: JPS6281063A

Description

【発明の詳細な説明】産業上の利用分野本発明は、キャリア走行層を有する電子素子に関するも
のであり、更に詳述するならば、単原子層ドーピングに
より形成したポテンシャル井戸をキャリア走行チャネル
とする高移動度電子素子に関するものである。

従来の技術従来、キャリア走行層を有する電子素子としては、Si等
の半導体の表面に形成される表面反転層をキャリアのチ
ャネルとする素子（MOSFET,SGFET）や、GaAs/AlxGa_1-xA
sヘテロ接合界面に形成される反転層をチャネルとする
素子（HEMT型FET）などがある。これらの素子構造で
は、電子もしくは正孔のキャリアは、反転層に沿って走
行するため、それら反転層を画定する半導体表面やヘテ
ロ接合界面の平坦性が大きく影響する。略述するなら
ば、異種母材の境界にそってキャリアが走行するため、
異種母材による壁の影響は強く、その平坦性によりキャ
リアの走行状態が著しく影響される。

また、その界面に近接している絶縁物（MOSFETの場合）
あるいはAlxGa_1-xAs（HEMT型FETの場合）等に内在する
深い不純物単位からの生成される電子または正孔が適当
に長い時定数をもって変化するために、光照射などによ
る素子特性の変化の問題がある。そのため、従来のキャ
リア走行型素子では、その速度すなわち高周波特性に限
界があった。

更に、個々に検討するならば、半導体ヘテロ接合を用い
るHEMT型FETでは、２種類の半導体が適当なバンド構造
を有している必要があり、さらにヘテロ界面の急峻性及
び界面での格子整合も要求されるため、構成材料の組合
せに制限がある。例えば、Siを母体材料とする電子走行
型素子では、格子整合する材料との間に伝導帯の不連続
性がないため実現が困難である。また、半導体ヘテロ接
合を用いる従来のHEMT型FETでは、ヘテロ界面に形成さ
れるポテンシャル井戸の形状がゲート電位により影響を
受けるため、素子設計に大きな制約があった。このよう
にHEMT型FETは、従来のMOSFETなどに比較して高速動作
が可能な反面、材料の組合せ及び製作上の制約が大きか
った。

一方、現在広く使用されているMOSFETでは、チャネル長
さを短くすると、いわゆる短チャネル効果が生じるた
め、チャネル長を短くすることに限界があり、キャリア
の走行時間を或る限界以上に短くすることができなかっ
た。

発明が解決しようとする問題点そこで、本発明は、上述した従来の問題を解消したキャ
リア走行形電子素子を提供せんとするものである。

すなわち、本発明の目的は、半導体ヘテロ接合を用いず
に、極めて簡単な構造により、高移動度のキャリア走行
層を有する電子素子を提供することにある。

更に、本発明の目的は、材料の組み合わせ上、製作技術
上の制約や困難さなく、且つより短いチャンネル長によ
り高速動作が可能な電子素子を提供せんとするものであ
る。

問題点を解決するための手段すなわち、本発明によるならば、均一組成の半導体層の
内部にキャリア走行層が形成されている電子素子におい
て、前記半導体層内部に互に平行に、単原子層の厚さを
有する少なくとも第１、第２及び第３の不純物層が形成
される。そして、それら３つの不純物層は、それら層面
に直角な方向に互いに離隔しており、前記第１及び第３
の不純物層は、同一の導電形に形成され、第２の不純物
層は、前記第１及び第３の不純物層の導電形と異なる導
電形にされる。

作用以上のように構成される電子素子においては、前記第１
及び第３の不純物層の間にポテンシャル井戸が形成され
る。従って、そのポテンシャル井戸を電子または正孔の
ようなキャリアが走行する。すなわち、そのポテンシャ
ル井戸がチャネル層を形成する。

そして、３つの不純物層は、半導体層の内部に形成され
ているので、半導体層上に絶縁膜を介してゲート電極を
設けられても、チャネル層は絶縁膜に接することはない
ので、ポテンシャル井戸が絶縁膜中の電荷の影響は受け
にくく、また、ゲート電位の影響も受けにくい。従っ
て、安定したチャネルを得ることができる。

更に、本発明による電子素子では、材料選択もしくは特
性上問題の多い半導体ヘテロ接合を設ける必要がない。
その代わり半導体に不純物を均一にドープせず単原子層
の厚さでドープした構造としているが、その単原子層の
厚さの不純物層は、不純物のドーピングにより容易に形
成できる。従って、本発明による電子素子は簡単なプロ
セスにより製造可能である。

以上の本発明による電子素子において、前記半導体層
は、単体半導体でも、化合物半導体でも構成でき、ま
た、前記第１及び第３の不純物層は、ｐ形不純物及びｎ
形不純物のいずれか一方で構成され、前記第２不純物層
は、前記ｐ形不純物及びｎ形不純物の他方で構成され
る。そして、前記第１、第２及び第３の不純物層の間隔
は、10Å〜1000Åの範囲内にあることが好ましい。この
10Åの下限値は、単原子層厚さが２Åオーダであるの
で、多層構造とするために不純物層の間隔を確保するた
めの値であり、1000Åの上限値は、ポテンシャル井戸を
形成する多層構造の利点が得られる限界である。

また、第２の不純物層の不純物面密度は、10¹⁰〜10¹³cm
^-2の範囲内にあることが好ましい。この面密度が10¹⁵cm
^-2程度になると完全に不純物のみの層となるので、不純
物の比率でいうならば、0.001〜１％である。特に、第
１及び第３の不純物層に含有される不純物の合計量は、
第２の不純物層に含有される不純物の量にほぼ等しいこ
とが好ましい。また、更に好ましくは、前記第１及び第
３の不純物層の各層の不純物密度は、互いに等しい。

本発明の電子素子の１実施例では、前記第２の不純物層
は、単一の層から構成され、前記第１及び第３の不純物
層の間に三角形のポテンシャル井戸が形成される。ま
た、本発明の別の実施例では、前記第２の不純物層は、
前記層面に直角な方向に互いに離隔しており且つ前記第
１及び第３の不純物層からも離隔している２つの不純物
層から構成されて、前記第１及び第３の不純物層の間に
台形のポテンシャル井戸が形成される。この後者の場
合、前記第２の不純物層の２つの層の各々の不純物密度
は互いに等しいことが好ましい。

実施例以下、添付図面を参照して本発明による電子素子の実施
例を説明する。

実施例１第１図は、本発明を実施したMOSFETの構造を図解した概
略断面図である。

第１図のMOSFETは、Si単結晶基板10を有しており、その
基板10には、互いに離隔してｎ形のソース領域12及びド
レイン領域14が設けられている。そのソース領域12とド
レイン領域14との間の基板10の上にはゲート絶縁膜16を
介してゲート電極18が設けられている。そして、それら
ソース領域12、ドレイン領域14及びゲート電極18には、
ソースコンタクト20、ドレインコンタクト22及びゲート
コンタクト24が設けられている。

更に、ソース領域12とドレイン領域14との間で、ゲート
絶縁膜16から下方に離れた基板内部に、単原子層ドープ
による高移動度のチャネル層26が設けられている。

このチャネル層26は、層と直角な方向に互いに離隔して
それぞれ単原子層の厚さを有する少くとも３つの不純物
層を持つ構造となっている。その層関係を第2a図に示
す。

第2a図において、左側の縦の線が、基板10の上表面を示
しており、横軸がその基板表面からの距離を示してい
る。そして、縦軸は、不純物濃度を示す、横軸より上が
ｐ形不純物であり、横軸より下がｎ形不純物である。

すなわち、基板表面から深さL₁の部分に、単原子層に相
当する厚さのSbがドープされているｎ形不純物層30が設
けられ、それから更に距離L₂の深さの部分に、単原子層
に相当する厚さのGaがドープされているｐ形不純物層32
が設けられ、そして、その層32から距離L₃の深さの部分
に、単原子層に相当する厚さのSbがドープされているｎ
形不純物層30が設けられている。そして、L₁及は、1000
Å以下であり、L₂及びL₃は、10Å〜1000Å程度であり、
また、不純物層32のGaの不純物面濃度は、10¹⁰〜10¹³cm
^-2程度であり、Sb不純物の総和はGa不純物総和に等しく
されている。

このような多層不純物構造は、例えばSi基板10をMBEに
より成長させるとき、Siの成長を停止して不純物材料を
上記した密度で付与し、その後、再びSiを成長させると
いう工程を繰り返すことにより、実現することができ
る。

以上のような３層不純物層のエネルギーバンド構造を、
第2a図に対応させて示すと第2b図のようになる。第2b図
において、線40及び42は、それぞれ伝導帯及び価電子帯
を示し、線44はフェルミ準位を示している。第2b図から
分かるように、３層不純物層によりポテンシャル井戸が
形成されている。そしてそのポテンシャル井戸の中に閉
じ込められた２次元電子は量子化準位46を有している。

しかし、実際には、そのような３層不純物層の上には、
第１図に示すようにゲート電極が設けられている。その
ゲート下部でのエネルギーバンド構造を示すと第３図の
ようになる。

第３図に示すポテンシャル井戸48により閉じ込められた
２次元電子50の濃度は、ポテンシャル井戸48の電位を媒
介としてゲート電極18の電位によって制御され、この結
果、ソース・ドレイン電流が制御されトランジスタ動作
を行なう。

以上のように構成される本発明による電子素子は、従来
技術によるMOS型FET素子と次の点が異なる。

チャネル層26が絶縁層16に接していないために、絶
縁物16中の電荷の影響を受けにくい。

チャネル層26が絶縁層16に接していないために、従
来のHEMT型FETのようにヘテロ界面の厳密な急峻性が要
求されずに、ポテンシャル井戸によるチャネルを形成で
きる。

チャネル層26が絶縁層16に接していないために、チ
ャネル層のポテンシャル井戸の形状が第３図からわかる
ようにゲート電位の影響を受けにくい。

ポテンシャル井戸の形状をゲート電位に無関係に設
計できる。

Siを母材料とし、チャネル層を（100）面に平行に
とった場合には、バルク結晶より高い２次元電子移動度
が実現される。すなわち、バルクSi結晶の６個の等価な
伝導帯極小のうち、層に垂直方向に極小をもつ２個の極
小点が、最低のエネルギー状態を形成し、この極小にあ
る電子はバルク結晶の0.55倍の実効質量をもって層内を
ドリクトするため、バルク結晶より高い移動度が実現さ
れる。

不純物は単原子層内に局所的にドープされるので、
均一ドープの従来素子に比較してイオン化不純物散乱の
影響を受けにくい。

ゲートに対して反対側のポテンシャル障壁はビルト
インポテンシャルにより形成されているので、ゲート電
圧印加時でも急峻なポテンシャル障壁を維持し、その結
果、従来素子で問題となっていた短チャネル効果が抑制
される。

不純物層の平坦性の問題は、ヘテロ接合界面ほど深
刻を問題にならない。上述したように、ヘテロ接合界面
の場合は、それが異種母材の境界であり、それ沿って走
行するキャリアは、その異種母材の壁に沿って走行する
のに対して、同一母材内に形成された不純物層に沿って
走行する場合は、そのような材料の相違による壁はな
く、平坦性の良否は、ヘテロ接合界面ほど深刻な影響を
及ぼされない。

以上の効果により、従来技術による素子に比較して、よ
り短かいチャネル長での動作を実現し、その実効チャネ
ル移動度が高いために、高周波特性が改善できた。

実施例２第１図の構造において、チャネル層26を、第4a図のドー
ピングプロフィールに構成した。この実施例２の電子素
子では、第2a図の不純物層32の代わりに、Ga（ｐ型）不
純物を等量ずつ２ヶ所32A及び32Bに分けてドープした。
その結果、第4b図に示すバンド構造が形成される。第4b
図においても、線40及び42は、それぞれ伝導帯及び価電
子帯を示し、線44はフェルミ準位を示している。この第
4b図から分かるように、４層不純物層の中央にポテンシ
ャル井戸が形成され、そのポテンシャル井戸の中に閉じ
込められた２次元電子は量子化準位46を持っている。そ
して、そのポテンシャル井戸内の２次元電子の、分布
は、曲線52のようになっている。この２次元電子分布曲
線52から明らかな様に、電子分布の最大となるポテンシ
ャル井戸の中心部には不純物はドープされていないため
に、実施例１に比べ更に不純物散乱が軽減され、高移動
度のチャネル層が実現される。

以上、２つの実施例を説明したが、本発明による電子素
子は、Si基板に形成できるだけでなく、ほかの単体半導
体基板や、GaAsなどの化合物半導体基板を使用しても実
施できる。更に、上記した実施例は、MOSFETであるが、
本発明による電子素子は、MOSFETに限らず、均一組成の
半導体領域をキャリアが走行する形式の素子には広く適
用できる。

また、上記実施例における３層または４層の不純物層の
内、外側の２層の不純物の濃度と、中央の１層または２
層の不純物の濃度とを同一にしている。しかし、第2b図
及び第4b図からわかるように、三角形のポテンシャル井
戸または台形のポテンシャル井戸が実現できれば十分で
あるので、外側の２層の不純物の濃度と、中央の１層ま
たは２層の不純物の濃度とは必ずしも同一である必要は
なく、また、外側の２層同士の不純物の濃度も同一であ
る必要はない。しかし、４層構造の場合は、中央の２層
の不純物層の不純物濃度は同一であることが好ましい。

発明の効果以上説明したように、本発明による電子素子は、ヘテロ
接合構造もなく、簡単な単原子層の厚さの多層不純物層
により、その間に形成されるポテンシャル井戸を介して
キャリアは走行する。そして、そのポテンシャル井戸に
よるチャネルは、絶縁物やゲート電位などの影響を受け
にくいので、従来に比較して短いチャネル長を実現で
き、高周波特性の優れた電子素子が得れる。

更に、本発明による電子素子は、キャリア（電子もしく
は正孔）の走行層近傍にヘテロ接合界面を有していない
ため、それに伴う材料や製作上に制約から開放される。
従って、Siなどを使用しても素子を製造できる。また、
本発明による電子素子は、走行層を形成するポテンシャ
ルの形は不純物のドーピングにより一義的に決定され、
不純物は単原子層内に局在している構造を素子の活性層
としている。従って、簡単なプロセスにより高移動度を
有する素子が実現できる。

【図面の簡単な説明】

第１図は、本発明を実施した電子素子の構造を示す概略
断面図、第2a図及び第2b図は、本発明による電子素子の第１の実
施例におけるチャネル層のドーピングプロフィールおよ
びバンド構造をそれぞれ示す図、第３図は、チャネル層が第2a図に示すドーピングプロフ
ィールを有する第１図に示す構造の素子のゲート下のバ
ンド構造を示す図、第4a図及び第4b図は、本発明による電子素子の第２の実
施例におけるチャネル層のドーピングプロフィールおよ
びバンド構造をそれぞれ示す図である。〔主な参照番号〕 10……半導体基板 12……ソース領域 14……ドレイン領域 16……ゲート絶縁膜 18……ゲート電極 26……チャネル層

Claims

【特許請求の範囲】

【請求項１】均一組成の半導体層の内部にキャリア走行
層が形成されている電子素子にして、前記半導体層内部
に互に平行に、単原子層の厚さを有する少なくとも第
１、第２及び第３の不純物層が形成されており、それら
３つの不純物層は、それら層面に直角な方向に互いに離
隔しており、前記第１及び第３の不純物層は、同一の導
電形に形成され、第２の不純物層は、前記第１及び第３
の不純物層の導電形と異なる導電形に形成され、前記第
１及び第３の不純物層の間にポテンシャル井戸が形成さ
れ、該ポテンシャル井戸を走行層とすることを特徴とす
る電子素子。
【請求項２】前記半導体層は、単体半導体または化合物
半導体で構成され、前記第１及び第３の不純物層は、ｐ
形不純物及びｎ形不純物のいずれか一方を含み、前記第
２不純物層は、前記ｐ形不純物及びｎ形不純物の他方を
含んで構成されていることを特徴とする特許請求の範囲
第（１）項記載の電子素子。
【請求項３】前記第１、第２及び第３の不純物層の間隔
は、10Å〜1000Åの範囲内にあることを特徴とする特許
請求の範囲第（１）項または第２項記載の電子素子。
【請求項４】前記第１及び第３の不純物層に含有される
不純物の合計量は、前記第２の不純物層に含有される不
純物の量にほぼ等しく、前記第２の不純物層の不純物面
密度は、10¹⁰〜10¹³cm^-2の範囲内にあることを特徴とす
る特許請求の範囲第（１）項から第（３）項までのいず
れか１項記載の電子素子。
【請求項５】前記第１及び第３の不純物層の各層の不純
物密度は、互いに等しいことを特徴とする特許請求の範
囲第（１）項から第（４）項までのいずれか１項記載の
電子素子。
【請求項６】前記第２の不純物層は、単一の層から構成
され、前記第１及び第３の不純物層の間に三角形のポテ
ンシャル井戸が形成されていることを特徴とする特許請
求の範囲第（１）項から第（５）項までのいずれか１項
記載の電子素子。
【請求項７】前記第２の不純物層は、前記層面に直角な
方向に互いに離隔しており且つ前記第１及び第３の不純
物層からも離隔している２つの不純物層から構成され
て、前記第１及び第３の不純物層の間に台形のポテンシ
ャル井戸が形成されていることを特徴とする特許請求の
範囲第（１）項から第（５）項までのいずれか１項記載
の電子素子。
【請求項８】前記第２の不純物層の２つの層の各々の不
純物密度は互いに等しいことを特徴とする特許請求の範
囲第（７）項記載の電子素子。