KR100268936B1 - 반도체 소자의 양자점 형성 방법 - Google Patents

반도체 소자의 양자점 형성 방법 Download PDF

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Abstract

본 발명은 전도층의 응집을 이용한 양자점 형성 방법에 관한 것으로, 기판상에 제 1 절연층을 형성하는 공정과, 상기 제 1 절연층 위에 전도층을 형성하는 공정과, 상기 전도층 위에 제 2 절연층을 형성하는 공정과, 그리고 상기 전도층을 응집시키기 위해 열처리를 행하는 공정을 포함하여 이루어진 것으로 수 nm이하의 양자점을 형성할 수 있다.

Description

반도체 소자의 양자점 형성 방법
본 발명은 반도체 소자의 양자점(quantum dot)형성 방법에 관한 것으로, 상세하게는 전도층의 응집과 응집 및 선택적 산화를 동시에 이용한 양자점 형성 방법에 관한 것이다.
반도체 메모리 소자의 기본적인 구조인 MOS 구조의 한계가 예상되므로, 반도체 메모리 소자의 집적도를 증가시키기 위해서는 반도체 공정 상의 새로운 기술 개발이 요구되고 있다.
반도체 메모리 소자에 MOS 구조를 이용할 경우, 4기가(Giga) 디램(DRAM) 정도의 고집적 반도체 메모리 소자에서는 소오스와 드레인 사이의 간격이 약 0.13㎛(S.Wolf, "Silicon Processing ; for the VLIS Era", V2, chap.8) 정도로 작아져서 지금까지 MOS 소자의 동작원리로 이용되어 오던 게이트 전압에 의한 스위칭이 불가능해 질 것으로 예상된다. 즉, 상기와 같이 소오스와 드레인 간격이 작아지면, 게이트 전압을 가하지 않은 상태에서도 소오스와 드레인 간의 터널링 및 게이트 산화막를 통한 터널링의 현상으로 인하여 소자의 오동작이 발생하게 되어 MOS 구조를 이용한 집적도의 한계는 약 4기가(Giga) 디램이 될 것으로 예상된다. 따라서, 기가(Giga)급 내지는 더 나아가서 테라(Tera)급의 소자를 제작하기 위해서는 지금의 MOS 구조가 아닌 다른 형태의 소자를 이용해야 한다. 이를 위해 현재 많은 연구그룹에서 제안하고 있는 소자의 형태가 바로 SET(Single Electron Transistor)이다. (K.K.Likharev, IBM J.Res.Develop. 32(1) p144(1988))
SET를 제작하여 디램의 스위칭 소자로 사용하기 위해서는 다음과 같은 문제들이 해결되어야 한다. 우선 SET의 물리학적 특성상 소자의 작동이 열적 진동에 의한 오류를 나타내지 않기 위해서는 SET의 소자에 필요한 양자점(Quantum Dot)의 크기가 10 nm 이하의 작은 크기를 나타내야만 한다. 따라서 SET의 상온 작동이 가능하기 위해서는 적어도 수 nm의 크기를 갖는 양자점을 형성시켜야만 한다. 그리고, 위의 물리학적 측면에서의 SET의 소자 작동 요건 이외에 고려해야 할 사항은 8인치 내지 12인치 이상의 웨이퍼에 집적이 가능한 양자점 형성 공정의 개발이 필요하다는 점이다.
지금까지 연구된 결과들을 살펴보면, 아직까지는 SET 소자의 작동원리를 확인하는 단계에 머물러 있는 상태이다. 다시 말하면, 주로 EBL(Electron Beam Lithography)과 RIE(Reactive Ion Etching)를 이용하여 양자점을 형성하는 단계에 머물러 있는 실정이다. (K.Nakazato, T.J.Thornton, J.White, and H.Ahmed, Appl.Phys.Lett. 61(26), 3145(1992)) (D.J.Paul, J.R.ACleaver, H.Ahmed, and T.E.Whall, Appl.Phts.Lett. 63(5),631(1993)) (D.Ali and H.Ahmed, Appl.Phys.Lett 64(16) 2119(1994)) (E.Leobandung, L.Guo, Y.Wang, and S.Y.Chou, Appl.Phys.Lett. 67(7), 938(1995)) (K.Nakazato,R.J.Blankie, and H.Ahmed, J.Appl.Phys. 75(10), 5123(1992)) (Y.Takahashi, M.Nagase, H.Namatsu, K.Kurihara, K.Iwdate, Y.Nakajima, S.Horiguchi, K.Murase, and M.Tabe, IEDM 1994, p938) (E.Leobandung, L.Guo, and S.Y.Chou, IEDM 1995, p365).
또한, 이러한 양자점은 SET를 이용한 메모리 소자에 적용할 수 있는 동시에 발광소자로서의 응용도 가능하다.
이러한 발광소자로서의 응용은 다음과 같은 원리에 의하여 가능하게 되는데, 재료의 치수가 작아짐에 따라 에너지 밴드 갭은 증가하게 되고 따라서 발광하는 빛의 파장이 감소하게 된다.
즉, 동일한 재료가 나노 스케일(nano-scale)로 작아지게 되면 벌크(bulk)에서 나타나는 파장과 다른 파장의 빛을 발광하게 되는 것이다. 발광하는 빛의 파장이 재료의 크기에 따라 달라지게 됨을 이용하여, 양자점의 크기를 제어함으로써 우리가 원하는 파장의 빛을 얻을 수 있게 되는 것이다. 이러한 연구는 대표적인 발광재료인 Ⅲ-Ⅴ 반도체 분야에서 활발하게 연구되고 있다. (D.Leonard, M.Krishnamurthy,C.M.Reaves, and S.P.Denbaars, and P.M.Petroff, Appl.Phys.Lett 63(23), 3203(1993)) (O.I.Micic, J.Sprague, Z.Lu, and A.J.Nozik, Appl.Phys.Lett 68(22), 3150(1996))
그리고, 간접 밴드 갭을 갖는 실리콘(Si), 게르마늄(Ge)의 경우에도 나노 스케일로 그 크기가 감소하였을 경우에는 푸른빛의 발광이 가능하다고 보고되고 있는데, 이러한 실리콘과 게르마늄의 양자점을 제작함으로써 이와 같은 발광 소자로서의 응용도 가능하다. (Y.Kanemitsu, H.Uto, and Y.Masumoto, Appl.Phys.Lett 61(18), 2187(1992)) (H.Morisaki, H.Hashimoto, F.W.Ping, H.Nozawa, and H.Ono, J.Appl.Phys. 74(4), 2977(1993)).
이러한 나노 스케일 양자점을 SET에 이용할 경우, 양자점이 소자 내에서 어떻게 분포되어야 하는가는 기본적으로 어떠한 형태의 SET 구조를 이용할 것인가에 의해 결정되게 되는데, 현재까지 제안된 여러 가지 형태의 SET 구조는 크게 두가지 형태로 나눌 수 있다.
그 하나는 MOS 구조와 마찬가지로 소스와 드레인, 그리고 게이트로 구성되어 있으면서 전자의 불연속적인 흐름이 가능하도록 양자점으로 이루어진 채널로 구성되어 있는 형태이다. 따라서, 채널은 절연체와 어레이 형태로 되어 있는 다중 채널 컨덕터(양자점)로 구성되어 전자의 흐름이 양자점을 통한 불연속적인 터널링에 의해 가능하도록 하는 형태를 취하는 것이다.
즉, 채널은 양자점이 절연체 내부에 내포되어 있는 형태를 취하게 된다. (K.Nakazato, T.J.Thornton, J.White, and H.Ahmed, Appl.Phys.Lett. 61(26), 3145(1992)) (D.J.Paul, J.R.ACleaver, H.ahmed, and T.E.Whall, Appl.Phts.Lett. 63(5),631(1993)) (D.Ali and H.Ahmed, Appl.Phys.Lett 64(16) 2119(1994)) (E.Leobandung, L.Guo, Y.Wang, and S.Y.Chou, Appl.Phys.Lett. 67(7), 938(1995)) (K.Nakazato,R.J.Blankie, and H.Ahmed, J.Appl.Phys. 75(10), 5123(1992)) (Y.Takahashi, M.Nagase, H.Namatsu, K.Kurihara, K.Iwdate, Y.Nakajima, S.Horiguchi, K.Murase, and M.Tabe, IEDM 1994, p938) (E.Leobandung, L.Guo, and S.Y.Chou, IEDM 1995, p365) (O.I.Micic, J.Sprague, Z.Lu, and A.J.Nozik, Appl.Phys.Lett 68(22), 3150(1996)) (D.V.Averin and K.K.Likaharev, in "Single Charging Tunneling", edited by H.Grabert and M.H.Devoret (Plenum, New York, 1992) p311)
이는 전자의 불연속적인 터널링을 통해 전자를 이동시키기 위해서 갖추어져야 할 가장 용이한 구조라고 할 수 있다. 물론 전자가 이동하는 채널이 연속적인 2-차원 전도성 라인으로 구성되어 있어도 SET 소자의 동작에 필요한 쿨롱 장해 효과(Coulomb blockade effect)가 나타남을 확인한 결과도 있으나 (M.A.Kastner, Rev.Mod.Phys. 64(3), 849(1992)) (R.A.Smith and H.Ahmed, J.Appl.Phys. 81(6), 2699(1997)), 가장 안정적으로 전자의 불연속적인 터널링을 유도하기 위해서는 양자점이 절연체 내부에 내포되어 있는 형태를 취해야 한다.
다른 하나의 SET 소자 형태는 마찬가지로 MOS 구조와 유사한 구조이면서 게이트 산화막내에 부유점을 형성하여 채널에 있는 전자를 부유점에 충전시킴으로써 채널에 흐르는 전류를 감소시키는 방법을 이용한 소자이다. (S.Tiwari, F.Rana, H.Hanafi, A.Hartstein, E.F.Crabbe, and K.Chan, Appl.Phys.Lett. 68(10), 1377(1994)) (K.Yano, T.Ishii, T.Hashimoto, T.Kobayashi, F.Murai, and K.Seki, IEEE Trans. Electron Devices 41(9), 1628(1994)) (A.Nakajima, T.Futatsugi, K.Kosemura, T.Fukano, and N.Yokoyama, Appl.Phys.lett. 70(13), 1742(1997))
이러한 형태의 소자는 기존의 핫 캐리어 효과(hot carrier effect)를 역으로 이용한 EPROM (Electrically Programmable Read Only Memory)와 유사한 소자 형태이다. 이러한 전류의 감소가 전자의 충전에 의해 양자화된 변화를 보이기 위해서는, 이미 양자점에 충전된 전자에 의해 더 이상의 전자가 연속적으로 충전되는 것을 막는 쿨롱 장해 효과가 나타나야 한다. 이를 위해서는 마찬가지로 소자의 충전 에너지가 열 에너지보다 작아야 하고, 메모리 소자로 이용되기 위해서는 충전에 의한 전압 드롭(drop)이 감지될 수 있을 정도로 충분히 커야하므로 이를 위해서는 양자점의 크기가 수 nm 정도이어야 한다.
첫째, 상기 EBL과 RIE를 이용하여 양자점을 제작할 경우, EBL과 RIE의 기술적인 한계에 의해 양자점 크기의 제한이 생기게 되어 제작된 소자의 메모리 기능이 극저온에서만 가능하게 되는 결과를 나타내고 있다. 뿐만 아니라, 지금까지 주로 이용된 양자점 제작 방법인 EBL과 RIE공정을 이용할 경우 충분한 처리효율(through-put)을 얻음과 동시에 대면적의 웨이퍼상에 집적하기에는 적절하지 않을 것이 확실하다. 따라서, SET를 차세대의 집적소자로 이용하기 위해서는 EBL 및 RIE 공정이 아닌 대면적의 웨이퍼상에 충분한 처리효율을 얻을 수 있는 양자점 형성 공정의 개발이 절대적으로 필요하다.
둘째, 양자점을 발광 소자로 이용할 경우에도 양자점의 크기를 제어하여 원하는 파장의 빛을 얻어야 하며, 모든 조건이 양자점의 크기가 수 nm 정도이어야 하는데 아직까지 개발되지 않아서 제품 생산이 불가능하다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, SET 소자로서 적용가능하고 발광 소자와 같은 광학적 응용이 가능하게 하기 위하여 수 nm 정도로 크기가 작고 비교적 균일한 양자점 형성 방법을 제공하는데 그 목적이 있다.
도 1는 본 발명에 따른 자유 표면 응집 양자점 형성 방법을 나타낸 개략도
도 2는 본 발명에 따른 인터페이스 응집 양자점 형성 방법을 나타낸 개략도
도 3는 본 발명 제 1 실시예의 양자점 형성 방법을 나타낸 단면도
도 4a는 800℃에서 각각 10분 동안 N2분위기로 열처리된 SiO2/Si0.7Ge0.3/SiO2구조의 단면 TEM 현미경 사진
도 4b는 900℃에서 각각 10분 동안 N2분위기로 열처리된 SiO2/Si0.7Ge0.3/SiO2구조의 단면 TEM 현미경 사진
도 5는 800℃에서 10분 동안 N2분위기로 열처리된 SiO2/Si0.7Ge0.3/SiO2구조의 평면 TEM 현미경 사진
도 6a는 800℃에서 10분 동안 N2분위기로 열처리된 Si0.7Ge0.3샘플의 양자점 크기의 분포도
도 6b는 800℃에서 10분 동안 N2분위기로 열처리된 Si0.7Ge0.3샘플의 특정 양자점 분포도
도 7은 800℃에서 10분 동안 진공 상태(압력〈10-6torr)로 열처리된 SiO2/Si0.7Ge0.3/SiO2구조의 평면 TEM 현미경 사진
도 8은 800℃에서 1시간 동안 진공 상태(압력〈10-6torr)로 열처리된 SiO2/Si0.7Ge0.3/SiO2구조의 평면 TEM 현미경 사진
도 9a는 800℃에서 10분 동안 진공 상태로 열처리된 Si0.7Ge0.3샘플의 양자점 크기의 분포도
도 9b는 800℃에서 10분 동안 진공 상태로 열처리된 Si0.7Ge0.3샘플의 특정 양자점 분포도
도면의 주요 부분에 대한 부호의 설명
1, 3 : 절연층 2 : 전도층
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 양자점 형성 방법은 기판상에 절연층을 형성하는 공정과, 상기 절연층 위에 전도층을 형성하는 공정과, 상기 전도층을 응집시키기 위해 열처리를 행하는 공정을 포함하여 이루어짐에 그 특징이 있다.
또한 본 발명의 반도체 소자의 양자점 형성 방법은 기판상에 제 1 절연층을 형성하는 공정과, 상기 제 1 절연층 위에 전도층을 형성하는 공정과, 상기 전도층 위에 제 2 절연층을 형성하는 공정과, 그리고 상기 전도층을 응집시키기 위해 열처리를 행하는 공정을 포함하여 이루어짐에 그 특징이 있다.
이와 같은 본 발명의 반도체 소자의 양자점 형성 방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
먼저, 본 발명의 양자점 형성 방법에는 크게 전도층의 응집에 의한 양자점 형성 방법과 전도층의 응집과 선택적 산화를 동시에 이용하여 양자점을 형성하는 것으로 구분할 수 있다.
그 중에 전도층의 응집에 의한 양자점 형성 방법에는 응집되는 전도층이 표면위에 존재하는 경우와 인터페이스에 존재하는 경우로 구분할 수 있다.
도 1는 본 발명에 따른 자유 표면 응집 양자점 형성 방법을 나타낸 개략도이고, 도 2는 본 발명에 따른 인터페이스 응집 양자점 형성 방법을 나타낸 개략도이다.
자유 표면 응집 양자점 형성 방법은 기판(도면에는 도시되지 않음)위에 절연층(1)을 형성한다. 예를 들면, 산소 또는 수증기 등이 확산가능한 실리콘 산화막(SiO2) 등과 같은 절연층인 것이 바람직하다. 그리고 상기 절연층(1)위에 전도층(2)을 형성한다. 그리고 상기 전도층(2)을 열처리하여 전도층(2)을 응집시켰다.
여기서, 전도층은 Si, Ge, Si1-xGex, Al, Au, Cu, Pt, Cr, Ru, Ta 등의 재료와 Si의 합금(Si1-x-금속x), 또는 상기 재료와 Ge의 합금(Ge1-x-금속x), 또는 상기 재료들 간의 합금(금속1-x-금속x)이 사용될 수 있다. 그리고, x의 범위는 0〈x〈1 이다.
실험을 하기 위하여, 절연층(1)을 실리콘 산화막(SiO2)으로 형성하고 그 위에 전도층(2)으로 구리(Cu)를 50Å 정도의 두께로 증착하고 질소 분위기로 800℃에서 열처리하였다. 그 결과 약 500Å 정도 크기의 양자점을 제작하였다. 이러한 결과는 원자들의 표면 확산이 용이하므로 인하여 형성되는 양자점의 크기가 증착된 박막 두께의 약 10배 정도 크게 형성된 것으로 해석할 수 있다. 이렇게 형성된 양자점은 그 크기가 너무 크기 때문에 SET에 이용하기에는 불가능하다. 이러한 측면에서 볼 때, 인터페이스 응집의 경우에서는 증착된 전도층위에 예를 들면 SiO2층과 같은 절연층이 증착되어 있어서 전도층의 원자들의 이동이 위에 증착되어 있는 절연층에 의해 제한을 받아 상대적으로 용이하지 않을 것이므로, 응집에 의해 형성된 양자점의 크기도 작을 것으로 예상된다. 그리고, 응집된 층이 상, 하로 절연층에 의해 제한되어 있으므로 양자점의 크기와 공간적인 분포도 비교적 균일할 것으로 예상된다.
그리고, 이미 설명한 바와 같이 SET는 외부에서 가해준 전기장에 의해 양자점에 전자를 충전시킴으로써 나타나는 여러 가지 양자역학적인 현상을 이용하는 것을 그 기본으로 하고 있으며, 나노 스케일에서의 전자의 이동은 불연속적인 에너지 준위에 의해서 결정되게 된다. 즉, 소자의 채널 또는 커패시터를 형성하는 양자점의 크기 등의 소자 치수(device dimension)와 더불어 재료의 고유한 에너지 준위에 의해 전자의 이동이 결정되는 것이다. 다시 말하면, 상온에서 열적 진동에 의한 영향없이 단지 외부에서 걸어준 전기장에 의해서만 전자의 불연속적인 터널링을 유도하기 위해서는 전자의 충전 에너지가 열에너지보다 커야하고, 이를 위해서는 커패시터 어레이의 전체 커패시터가 수 aF 정도의 값을 나타내야 한다. 이러한 조건을 만족시키기 위해서는 소자 치수가 나노 스케일이 되어야 한다. 뿐만 아니라, 치수가 나노 스케일이 되었을 경우에는 마이크로 치수에서와는 달리 양자역학적인 현상들이 나타나게 되는데, 그 하나의 예가 리조넌트 터널링(resonant tunneling) 현상이다. 이러한 리조넌트 터널링은 터널링 현상이 컨덕터의 에너지 준위에 의해 결정되는 것으로서, 재료의 크기가 나노 스케일이 되었을 때는 불연속적인 에너지 준위를 나타내어 전자의 터널링이 터널링에 참여하는 전극의 에너지 준위가 금지갭(forbidden gap) 내에 존재하지 않을 경우에만 일어나는 현상을 의미한다. 소자의 치수가 나노 스케일이 되었을 때의 전자의 흐름은 이러한 양자역학적인 현상에 의해 결정되므로 양자점의 재료와 양자점의 크기에 의해 소자의 전기적인 특성이 달라지게 된다.
지금까지의 설명은 양자점의 재료에 의해 나타나는 양자역학적이고 전기적인 성질의 차이에 대한 것이고, 실제로 양자점의 재료를 변화시킴에 따라 응집 공정 상에서 어떠한 차이가 나타날 것인가를 설명하면 다음과 같다. 응집 현상은 그 시스템의 전체 에너지가 낮아지려는 구동력에 의해 원자들이 이동하여 나타나는 현상으로서, 이러한 원자들의 이동을 결정하는 요소로는 열역학적인 측면에서의 구동력의 크기와 속도론적인 측면에서의 원자들의 이동도(mobility)를 생각할 수 있다. 따라서 동일한 조건에서 응집 공정을 행하여도 응집된 층으로 사용된 재료에 따라 형성된 양자점의 크기와 그 분포가 달라질 것임을 예상할 수 있다.
따라서 본 발명 제 2 실시예로 전도층이 인터페이스에 존재하는 경우의 양자점 형성 방법에 대하여 설명하면 다음과 같다.
도 3은 본 발명의 양자점 형성 방법을 나타낸 단면도이다.
도 3과 같이 기판(도면에는 도시되지 않음)위에 제 1 절연층(1)을 형성한다. 예를 들면, 산소 또는 수증기 등이 확산가능한 실리콘 산화막(SiO2) 등과 같은 절연층인 것이 바람직하다. 그리고 상기 제 1 절연층(1)위에 전도층(2)을 형성하고, 상기 전도층(2)위에 제 2 절연층(3)을 형성한다. 제 2 절연층(3)은 제 1 절연층(1)과 동일한 물질로 형성한다.
상기에서 인터페이스 응집을 위한 전도층(2)의 재료로는 여러 종류의 전도층이 이용될 수 있으며, 그 예로는 절연층인 SiO2와의 계면에너지가 큰 여러 종류의 금속이 이용될 수 있다. SET에 이용할 양자점으로서 금속재료를 이용할 경우와 반도체 재료를 이용할 경우의 쿨롱 장해 효과의 차이는 없으나, 터널링 확률(tunneling probability)의 차이는 나타날 수 있다. 그리고 리조넌트 터널링을 고려한다면 양자점의 재료에 따라 전기적 특성상의 차이가 나타날 것으로 예상된다. 그리고, 인터페이스 응집 공정은 계면 에너지와 원자들의 이동 속도에 의해 결정되는 공정이므로 양자점의 재료에 따른 인터페이스 응집 양상의 차이가 존재할 것이다. 따라서, 제 1 절연층(1)과 제 2 절연층(3)으로 사용될 실리콘 산화막(SiO2)과의 계면 안정성이 우수하고 계면에서 산화가 일어나도 더 이상의 산화가 지연되는 재료들로써, 전도층(2)은 Si, Ge, Si1-xGex, Al, Au, Cu, Pt, Cr, Ru, Ta 등의 재료와 Si의 합금(Si1-x-금속x), 또는 상기 재료와 Ge의 합금(Ge1-x-금속x), 또는 상기 재료들 간의 합금(금속1-x-금속x)이 사용될 수 있다. 그리고, x의 범위는 0〈X〈1 이다.
그리고 상기 전도층(2)이 제 1, 제 2 절연층(1,3)에 형성된 상태에서 열처리 하여 상기 전도층(2)을 응집시켜 양자점을 형성한다.
본 발명에서는 위의 여러 금속 및 반도체 재료들 중에서 인터페이스 응집 현상을 이용하여 제 1, 제 2 절연층(1,3)을 실리콘 산화막(SiO2)으로 하고 전도층(2)을 Si0.7Ge0.3층으로 하여 양자점을 형성한 실험결과에 대해서 설명하기로 하겠다. 앞서 설명한 바와 같이 인터페이스 응집 양상은 응집된 층의 재료가 무엇인가에 의해 달라질 것으로 예상할 수 있으며, 우선 Si-기초 소자 제조에 적합하도록 Si에 원자들의 원자 이동도(atomic mobility)를 향상시키고 열처리 과정에서의 게르마늄의 선택적 산화 효과를 이용함과 동시에 양자점의 양자역학적 성질을 변화시킬 목적으로 30%의 게르마늄이 첨가된 Si0.7Ge0.3층을 전도층(2)으로 이용하였다. 게르마늄의 첨가에 따른 양자점 형성 양상의 변화와 리조넌트 터널링과 같은 전기적 성질의 변화를 확인하기 위해서는 게르마늄의 조성을 변화시키면서 실험을 하여야 하며, 본 명세서에서는 게르마늄 30%에 대한 결과만 우선 소개하기로 하겠다. 단일 Si 기판 위에 425℃에서 LPCVD법을 이용하여 약 470Å의 SiO2(제 1 절연층)을 증착하고, 다시 375℃에서 Si0.7Ge0.3의 전도층(2)을 30Å의 두께로 증착하였다. 이어서 375℃에서 CVD-SiO2(제 2 절연층)을 130Å 정도 증착하였다.
이 때, 400∼550℃에서 LPCVD법으로 SiO2를 400∼550Å정도로 증착하고, 300∼450℃에서 Si0.7Ge0.3의 전도층(2)을 20∼50Å의 두께로 증착하며, 300∼450℃에서 CVD-SiO2를 100∼150Å정도를 증착하여도 거의 비슷한 결과를 얻을 수 있었다.
Si0.7Ge0.3층의 응집을 이용한 양자점 형성은 열처리 조건에 따라 많은 차이가 있을 것으로 예상할 수 있는데, 이는 열처리 공정이 시스템의 전체적인 에너지가 가장 낮은 상태로 이동하는데 필요한 에너지를 제공해주는 과정으로서 전체 시스템의 에너지 평형과 원자들의 이동 속도 등을 결정해 주기 때문이다. 열처리 조건으로는 열처리 온도, 분위기, 그리고 열처리 시간 등을 들 수 있다. 위의 변수들 중에서 응집이 일어나는데 필요한 시간이 매우 짧은 경우라면, 열처리 시간은 중요한 변수는 되지 않을 것이다. 이미 열처리 온도에 의해서 응집에 대한 구동력은 정해지고, 응집에 의해 이미 양자점이 형성되면, 각각의 양자점을 이루는 원자들 사이의 상호이동에 의한 양자점 크기와 분포의 변화는 없을 것이기 때문이다. 그러나, 열처리가 진공이 아닌 상압의 관상로와 같이 잔존하는 산소, 수증기 등을 이용하는 공정이라면, 기존의 노 내부에 존재하던 산소, 수증기 등의 영향이 열처리 시간에 따라 달라질 것이므로, 열처리 시간도 중요한 변수가 될 것이다. 이상의 변수들을 고려하여 정한 실험 조건은 다음과 같다.
박막 구조 SiO2(130Å)/Si0.7Ge0.3(30Å)/SiO2(470Å)
열처리 온도 800 ℃, 900 ℃
열처리 시간 10분, 1시간
열처리 분위기 N2, 진공(압력〈10-6torr)
위의 열처리 조건 중에서 진공 분위기에서의 열처리는 증착된 제 2 절연층(3)(SiO2)내부로의 산소 및 수증기의 확산에 의한 Si0.7Ge0.3층의 산화를 방지하기 위한 것이며, 관상로에서 N2분위기 열처리한 경우는 노 내에 잔존하는 적은 양의 산소와 수증기 등이 제 2 절연층(SiO2)내부로 확산하여 전도층(Si0.7Ge0.3)을 선택적으로 산화시켜 게르마늄 축적(pile-up)에 의한 양자점의 크기와 분포, 그리고 양자점을 이루는 Si0.7Ge0.3의 게르마늄 농도변화 등의 효과를 얻기 위한 것이다.
상압의 관상로에서 N2분위기로 열처리한 결과를 살펴보면 다음과 같다.
도 4a 내지 도 4b는 SiO2/Si0.7Ge0.3/SiO2구조가 질소 분위기에서 10분간 열처리되어 형성된 양자점을 나타내는 단면 TEM 사진이다. 도 4a는 800℃에서 열처리한 경우로, 구형의 양자점이 형성되었음을 확인할 수 있었으며, 형성된 양자점의 지름은 약 49Å정도이었다. 형성된 양자점의 크기와 분포 밀도를 고려해 볼 때, 열처리 이전의 전체 부피에 비해 상당히 감소한 것을 확인할 수 있었는데, 이는 노 내에 잔존하던 산소 등의 영향으로 부분적인 산화가 일어났기 때문으로 생각할 수 있다. 이러한 설명은 진공 분위기에서 열처리한 경우에 더 많은 수의 양자점이 형성된 것을 통해 대략적으로 확인되었다.
도 4b는 900℃에서 열처리한 경우의 양자점 형성 결과를 나타내는 것으로서, SiO2층 사이에 존재하던 Si0.7Ge0.3층이 사라진 것을 확인할 수 있었다. 이는 열처리 공정이 상압의 관상로에서 이루어진 것이므로 노 내부에 존재하는 산소와 수증기 등이 열처리 과정 중에 층 내부로 확산해 들어감으로써 내부의 Si0.7Ge0.3층을 산화시킨 것으로 생각할 수 있다.
열처리 시간에 따른 응집 양상의 차이는 거의 확인할 수 없었는데, 이는 응집이 매우 빠른 시간에 일어남을 의미한다고 볼 수 있다. 따라서, 1시간 열처리한 경우와 10분 동안 열처리한 경우의 결과가 동일하게 나타난 것으로 생각된다.
도 5는 SiO2/Si0.7Ge0.3/SiO2구조를 상압의 관상로에서 N2분위기로 800℃, 10분 열처리한 경우의 평면 TEM 사진이다. 도 5에서 알 수 있는 바와 같이, 800℃에서 형성된 양자점은 지름이 평균 49Å이고, r.m.s.값은 12.6Å이었다. 그리고 공간적인 분포도 비교적 균일한 것으로 나타났다. 양자점의 크기와 공간적인 분포는 도 6a 내지 도 6b에 나타내었다.
상압 관상로에서 N2분위기 열처리 실험의 결과를 토대로 응집에 의해 형성된 양자점은 800℃에서 가장 작은 크기를 나타내었고, 이를 바탕으로 분위기에 의한 영향을 모두 배제한 상태에서 진공 분위기로 800℃에서 열처리하여 응집 양상을 비교, 확인하였다. 진공 분위기에서 열처리한 경우에는 N2분위기에서 열처리한 경우에 비해 더 작은 크기의 양자점을 형성할 수 있었다. 진공으로 800℃에서 10분간 열처리하여 제작한 양자점의 평균 지름은 36Å이었고, r.m.s.값은 13.3Å이었다. 도 7은 SiO2/Si0.7Ge0.3/SiO2구조가 진공 분위기로 800℃에서 10분간 열처리되어 제작된 양자점의 평면 TEM 사진이다. 열처리 시간에 따른 차이를 확인하기 위하여 같은 온도에서 1시간 동안 열처리한 경우에는 10분 동안 열처리한 경우와 큰 차이를 나타내지 않았다. 도 8은 SiO2/Si0.7Ge0.3/SiO2구조가 진공 중에서 800℃, 1시간 열처리되어 형성된 양자점의 평면 TEM 사진이며, 도 9a는 SiO2/Si0.7Ge0.3/SiO2구조가 진공 중에서 800℃, 10분간 열처리되어 제작된 양자점의 크기와 공간적인 분포를 나타낸 그림이다. 도 9b에서 알 수 있는 바와 같이 진공 분위기에서 열처리한 경우의 평균 양자점 밀도는 146/(0.1㎛)2으로서, 상압의 관상로에서 N2분위기로 열처리한 경우의 38/(0.1㎛)2에 비해 약 4배 가량의 높은 값을 나타내었다. 이러한 결과는, 진공 분위기에서는 외부의 산소나 수증기 등에 의한 Si의 손실이 없었던 반면에 N2분위기에서는 열처리 과정에서 외부의 산소, 수증기 등에 의해 Si의 선택적인 산화가 일어나서 Si의 소모가 있었기 때문으로 추정할 수 있다.
이상에서 설명한 바와 같은 본 발명의 양자점 형성 방법에 있어서는 다음과 같은 효과가 있다.
첫째, 인터페이스 응집을 이용하여 3-4nm정도의 비교적 균일한 크기의 Si0.7Ge0.3양자점이 제작되었으며, 그 공간적인 분포도 9.07/(0.1㎛)2(진공 열처리)와 3.56/(0.1㎛)2(N2분위기)정도의 r.m.s.값을 나타내어 비교적 균일하였다.
둘째, 진공 분위기에서 열처리한 경우에는 상압의 관상로에서 N2분위기로 열처리한 경우에 비해 높은 양자점 밀도 (진공 중에서 146/(0.1㎛)2대 N2분위기에서 38/(0.1㎛)2), 작은 크기(진공 중에서 36Å 대 N2분위기에서 49Å)의 양자점 형성이 가능하였다. 열처리 분위기에 따른 차이를 확인함으로써 Si1-xGex(0〈x〈1)을 이용할 경우에 Si의 선택적인 산화를 이용하여 양자점의 크기 및 분포를 제어할 수 있음을 확인하였다.
셋째, 상기에서 설명된 바와 같이, 본 발명은 SET 소자로서 적용가능하고, 발광 소자와 같은 광학적 응용이 가능한 양자점을 제작하는 공정으로서 인터페이스 응집 공정은 기존의 EBL 및 RIE 공정이나 화학적 합성 등의 다른 방법들에 비해 매우 작고 비교적 균일한 양자점을 용이하게 제작할 수 있다.

Claims (8)

  1. 기판상에 절연층을 형성하는 공정과,
    상기 절연층 위에 전도층을 형성하는 공정과, 그리고
    상기 전도층을 응집시키기 위해 열처리를 행하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 소자의 양자점 형성 방법.
  2. 제 1 항에 있어서,
    상기 절연층은 실리콘 산화막으로 형성하고, 상기 전도층은 Si, Ge, Si1-xGex, Al, Au, Cu, Pt, Cr, Ru, Ta 중의 하나의 재료 또는 Si의 합금(Si1-x-금속x), 또는 상기 재료와 Ge의 합금(Ge1-x-금속x), 또는 상기 재료들 간의 합금(금속1-x-금속x), 0〈x〈1 중 하나로 형성함을 특징으로 하는 반도체 소자의 양자점 형성 방법.
  3. 제 1 항에 있어서,
    상기 열처리 공정은 진공 분위기 또는 N2 분위기에서 열처리하는 것을 특징으로 하는 반도체 소자의 양자점 형성 방법.
  4. 기판상에 제 1 절연층을 형성하는 공정과,
    상기 제 1 절연층 위에 전도층을 형성하는 공정과,
    상기 전도층 위에 제 2 절연층을 형성하는 공정과, 그리고
    상기 전도층을 응집시키기 위해 열처리를 행하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 소자의 양자점 형성 방법.
  5. 제 4 항에 있어서,
    상기 제 1, 제 2 절연층은 실리콘 산화막으로 형성하고, 상기 전도층은 Si, Ge, Si1-xGex, Al, Au, Cu, Pt, Cr, Ru, Ta 중의 하나의 재료 또는 Si의 합금(Si1-x-금속x), 또는 상기 재료와 Ge의 합금(Ge1-x-금속x), 또는 상기 재료들 간의 합금(금속1-x-금속x), 0〈x〈1 중 하나로 형성함을 특징으로 하는 반도체 소자의 양자점 형성 방법.
  6. 제 4 항에 있어서,
    상기 열처리 공정은 진공 분위기 또는 N2분위기에서 열처리하는 것을 특징으로 하는 반도체 소자의 양자점 형성 방법.
  7. 제 4 항에 있어서,
    제 1, 제 2 절연막은 실리콘 산화막으로 형성하고 전도층은 Si0.7Ge0.3으로 형성함을 특징으로 하는 반도체 소자의 양자점 형성 방법.
  8. 제 4 항에 있어서,
    제 1 절연층은 400∼550℃에서 LPCVD법으로 SiO2를 400∼550Å정도로 증착하고, 전도층은 300∼450℃에서 Si0.7Ge0.3를 20∼50Å의 두께로 증착하며, 제 2 절연층은 300∼450℃에서 CVD-SiO2를 100∼150Å 두께로 증착함을 특징으로 하는 반도체 소자의 양자점 형성 방법.
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