JP2020186153A - 半導体層の成長方法、半導体装置の製造方法、及び、バルク結晶の製造方法 - Google Patents

半導体層の成長方法、半導体装置の製造方法、及び、バルク結晶の製造方法 Download PDF

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Tatsuji Nagaoka
達司 永岡
浩之 西中
Hiroyuki Nishinaka
浩之 西中
昌広 吉本
Masahiro Yoshimoto
昌広 吉本
大祐 田原
Daisuke Tawara
大祐 田原
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Abstract

【課題】 結晶層を基礎としてその結晶層とは異なる半導体層を成長させる場合に、結晶欠陥密度が低い半導体層を形成する。【解決手段】 半導体層の成長方法であって、表面に結晶層が露出する基板の前記表面に前記結晶層とは材料と結晶構造の少なくとも一方が異なる第１半導体層を成長させる工程と、前記第１半導体層をその表面からその裏面まで横切るように切断する工程と、前記第１半導体層の切断面に、前記第１半導体層と材料及び結晶構造が等しい第２半導体層を成長させる工程、を有する。【選択図】図６

Description

本明細書に開示の技術は、半導体層の成長方法に関する。
特許文献１には、サファイア基板上に酸化ガリウム層を成長させる技術が開示されている。
特開２０１６−１００５９２号公報
特許文献１のように、基礎となる結晶層（すなわち、サファイア基板）の表面に、その結晶層とは異なる半導体層（すなわち、酸化ガリウム層）を成長させると、成長した半導体層中に高密度で結晶欠陥が生じる。本明細書では、結晶層を基礎としてその結晶層とは異なる半導体層を成長させる場合に、結晶欠陥密度が低い半導体層を形成可能な技術を提案する。
本明細書が開示する半導体層の成長方法は、表面に結晶層が露出する基板の前記表面に前記結晶層とは材料と結晶構造の少なくとも一方が異なる第１半導体層を成長させる工程と、前記第１半導体層をその表面からその裏面まで横切るように切断する工程と、前記第１半導体層の切断面に前記第１半導体層と材料及び結晶構造が等しい第２半導体層を成長させる工程、を有する。
この製造方法では、基板の表面（すなわち、結晶層の表面）に、第１半導体層を成長させる。結晶層と第１半導体層とでは、材料と結晶構造の少なくとも一方が異なる。このため、成長させる第１半導体層中に結晶欠陥が生じる。このように成長する第１半導体層中に生じる結晶欠陥の多くは、第１半導体層の成長する方向（すなわち、第１半導体層の厚み方向）に長く伸びる。第１半導体層を成長させた後に、第１半導体層をその表面からその裏面まで横切るように切断する。このように第１半導体層を切断した場合、第１半導体層中の結晶欠陥が第１半導体層の厚み方向に長く伸びているので、第１半導体層の切断面に結晶欠陥が露出し難い。このため、第１半導体層の切断面に露出する結晶欠陥は少ない。その後、第１半導体層の切断面に第１半導体層と材料及び結晶構造が等しい第２半導体層を成長させる。第１半導体層の切断面に露出する結晶欠陥が少ないので、第１半導体層の切断面に成長する第２半導体層中には結晶欠陥が形成され難い。したがって、この製造方法によれば、結晶欠陥密度が低い第２半導体層を得ることができる。
実施例１、２の成長方法の説明図。 実施例１、２の成長方法の説明図。 実施例１、２の成長方法の説明図。 実施例１、２の成長方法の説明図。 実施例１、２の成長方法の説明図。 実施例１、２の成長方法の説明図。 実施例２の成長方法の説明図。 実施例２の成長方法の説明図。 実施例２の成長方法の説明図。 実施例３の成長方法の説明図。 実施例３の成長方法の説明図。 実施例３の成長方法の説明図。 実施例３の成長方法の説明図。 実施例３の成長方法の説明図。 実施例４の成長方法の説明図。 実施例４の成長方法の説明図。 実施例４の成長方法の説明図。 実施例４の成長方法の説明図。 実施例４の成長方法の説明図。 実施例４の成長方法の説明図。 実施例４の成長方法の説明図。 実施例４の成長方法の説明図。 実施例４の成長方法の説明図。
実施例１の成長方法では、図１に示すウエハ１２を基礎として半導体層を成長させる。ウエハ１２の全体は、酸化マグネシウム（ＭｇＯ）により構成されている。
まず、図２に示すように、ウエハ１２の上面１２ｂ上に、ε型酸化ガリウム（ε−Ｇａ２Ｏ３）によって構成された半導体層１４を成長させる。ここでは、ミストＣＶＤ法によって、ウエハ１２上に半導体層１４を成長させる。ミストＣＶＤ法は、ウエハを加熱しながらウエハの表面にミストを供給することで、ウエハの表面に膜を成長させる技術である。ミストは、成長させる膜の原料を含む溶液により構成されている。ミストがウエハの表面に付着すると、ウエハの表面で溶液が加熱されて反応し、ウエハの表面に膜が成長する。ミストＣＶＤ法は、比較的低温で膜を成長させることができるので、ε型酸化ガリウムのような準安定状態の半導体層を成長させるのに適している。なお、以下では、半導体層１４がエピタキシャル成長した方向（半導体層１４の厚み方向）をｚ方向といい、ｚ方向に直交する一方向をｘ方向という。半導体層１４の材料（ε型酸化ガリウム）とウエハ１２の材料（酸化マグネシウム）が異なるので、図２に示すように、半導体層１４を成長させるときに半導体層１４中に結晶欠陥１６が生じる。結晶欠陥１６は、半導体層１４の成長する方向（すなわち、ｚ方向）に長く伸びるように形成される。このため、結晶欠陥１６の長手方向がｚ方向に対して傾斜する角度は小さく、結晶欠陥１６はｚ方向と略平行に伸びている。
次に、半導体層１４の厚み方向に沿って、半導体層１４とウエハ１２を切断する。すなわち、図３の切断線１８（半導体層１４の上面１４ｂから下面（すなわち、ウエハ１２の上面１２ｂ）に至る切断線）に沿って半導体層１４とウエハ１２を切断する。ここでは、ブレードソーやワイヤーソー等を用いた機械加工によって半導体層１４とウエハ１２を切断することができる。また、レーザやエッチング技術を用いた加工によって半導体層１４とウエハ１２を切断してもよい。なお、図３の切断線１８は半導体層１４の上面１４ｂに対して垂直であるが、半導体層１４の上面１４ｂに対して傾斜した向きに沿って半導体層１４とウエハ１２を切断してもよい。すなわち、半導体層１４の上面１４ｂから下面まで横切るように切断するのであれば、任意の向きに沿って半導体層１４とウエハ１２を切断することができる。例えば、所定の結晶面が切断面に露出するように半導体層１４とウエハ１２を切断してもよい。半導体層１４とウエハ１２を切断することで、図４に示す切片２０が得られる。切片２０の両側面は、切断面１４ａである。
上述したように、半導体層１４中には、半導体層１４を成長させるときに形成された結晶欠陥１６が存在している。結晶欠陥１６は、ｚ方向と略平行に伸びているので、切断面１４ａと略平行に伸びている。このため、切断面１４ａに結晶欠陥１６が露出し難い。切断面１４ａに露出する結晶欠陥１６は極めて少なく、切断面１４ａにおける結晶欠陥密度は低い。
次に、図５に示すように、半導体層１４からウエハ１２（すなわち、酸化マグネシウム層）を除去する。例えば、エッチングや研磨によって、ウエハ１２を除去することができる。さらに、半導体層１４の切断面１４ａをＣＭＰ（chemical mechanical polishing）によって研磨する。これによって、切断面１４ａを平滑化する。
次に、図６に示すように、半導体層１４の一方の切断面１４ａ上に、ε型酸化ガリウムによって構成された半導体層２４を成長させる。すなわち、半導体層１４と同じ材料及び同じ結晶構造により構成された半導体層２４を、半導体層１４の切断面１４ａ上にホモエピタキシャル成長させる。ここでは、ミストＣＶＤ法によって、半導体層２４を成長させる。半導体層１４の切断面１４ａにおける結晶欠陥密度が低く、かつ、半導体層１４と半導体層２４の間で格子定数の不整合が無いので、成長する半導体層２４中に結晶欠陥が形成され難い。したがって、結晶欠陥密度が低い半導体層２４を形成することができる。
上記のように成長させた半導体層２４を用いて半導体装置を製造することができる。結晶欠陥密度が低い半導体層２４を用いることで、信頼性が高い半導体装置を製造することができる。
実施例１の各構成要素と、請求項の各構成要素との関係について説明する。実施例１のウエハ１２（酸化マグネシウム層）は、請求項の結晶層の一例である。実施例１の半導体層１４は、請求項の第１半導体層の一例である。実施例１の半導体層２４は、請求項の第２半導体層の一例である。
実施例２の成長方法では、実施例１と同様に、図６までの工程を実施する。次に、半導体層２４の厚み方向（成長方向）に沿って、半導体層２４と半導体層１４を切断する。すなわち、図７の切断線２６（半導体層２４の上面２４ｂから下面（すなわち、半導体層１４の切断面１４ａ）に至る切断線）に沿って半導体層２４と半導体層１４を切断する。なお、ここでは、半導体層２４の上面２４ｂに対して傾斜した向きに沿って半導体層２４と半導体層１４を切断してもよい。半導体層２４と半導体層１４を切断することで、図８に示す切片２８が得られる。切片２８の両側面は、切断面２４ａである。
上述したように、半導体層２４を成長させるときには、半導体層２４中には結晶欠陥が形成され難い。しかしながら、それでも、半導体層２４を成長させるときに、半導体層２４中に低密度で結晶欠陥が形成される。このように半導体層２４中に存在する結晶欠陥は、半導体層２４が成長した方向（すなわち、ｘ方向）に長く伸びるように形成される。このため、半導体層２４中の結晶欠陥の長手方向がｘ方向に対して傾斜する角度は小さく、半導体層２４中の結晶欠陥はｘ方向と略平行に伸びている。すなわち、半導体層２４中の結晶欠陥は、切断面２４ａと略平行に伸びている。このため、切断面２４ａに結晶欠陥が露出し難い。切断面２４ａに露出する結晶欠陥は極めて少なく、切断面２４ａにおける結晶欠陥密度は低い。
次に、半導体層２４から半導体層１４（すなわち、ウエハ１２の上面１２ｂ上に成長させたε型酸化ガリウム層）を除去する。さらに、半導体層２４の切断面２４ａをＣＭＰによって研磨する。これによって、切断面２４ａを平滑化する。
次に、図９に示すように、半導体層２４の一方の切断面２４ａ上に、ε型酸化ガリウムによって構成された半導体層３０を成長させる。すなわち、半導体層２４と同じ材料及び同じ結晶構造により構成された半導体層３０を、半導体層２４の切断面２４ａ上にホモエピタキシャル成長させる。ここでは、ミストＣＶＤ法によって、半導体層３０を成長させる。半導体層２４の切断面２４ａにおける結晶欠陥密度が低く、かつ、半導体層２４と半導体層３０の間で格子定数の不整合が無いので、成長する半導体層３０中に結晶欠陥が形成され難い。したがって、結晶欠陥密度が低い半導体層３０を形成することができる。
上記のように成長させた半導体層３０を用いて半導体装置を製造することができる。結晶欠陥密度が低い半導体層３０を用いることで、信頼性が高い半導体装置を製造することができる。
実施例２のように、半導体層の切断と、その切断面への半導体層の成長を２回繰り返すことで、より結晶欠陥密度が低い半導体層３０を形成することができる。なお、半導体層の切断と、その切断面への半導体層の成長を３回以上繰り返すことで、さらに結晶欠陥密度が低い半導体層を形成してもよい。
実施例２の各構成要素と、請求項の各構成要素との関係について説明する。実施例２のウエハ１２（酸化マグネシウム層）は、請求項の結晶層の一例である。実施例２の半導体層１４は、請求項の第１半導体層の一例である。実施例２の半導体層２４は、請求項の第２半導体層の一例である。実施例２の半導体層３０は、請求項の第３半導体層の一例である。また、実施例２においては、図５に示す切片２０を請求項の基板とみなすこともできる。この場合、実施例２の半導体層１４は請求項の結晶層の一例であり、実施例２の半導体層２４は請求項の第１半導体層の一例であり、実施例２の半導体層３０は請求項の第２半導体層の一例である。
なお、上述した実施例１、２では、ウエハ１２が酸化マグネシウムにより構成されていた。しかしながら、ウエハ１２が、α型酸化アルミニウム（α−Ａｌ２Ｏ３）、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、炭化シリコン（ＳｉＣ）、イットリア安定化ジルコニア（ＹＳＺ）、酸化ニッケル（ＮｉＯ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、ニオブ酸リチウム（ＬｉＮｂＯ３）、タンタル酸リチウム（ＬｉＴａＯ３）、酸化スズ（ＳｎＯ２）、酸化チタン（ＴｉＯ２）、β型酸化ガリウム（β−Ｇａ２Ｏ３）、または、ガドリニウムガリウムガーネット（Ｇｄ３Ｇａ５Ｏ１２）により構成されていてもよい。これらのいずれかの材料によってウエハ１２が構成されていても、好適にε型酸化ガリウムによって構成された半導体層を成長させることができる。
また、上述した実施例１、２では、ウエハ１２と半導体層１４を切断した後に、半導体層１４からウエハ１２を除去した。しかしながら、切断前に半導体層１４からウエハ１２を除去し、ウエハ１２を除去した後に半導体層１４を切断してもよい。
また、上述した実施例１、２において、各半導体層にｎ型またはｐ型の不純物をドープしてもよい。
実施例３の成長方法では、図１０に示すウエハ１１２から半導体装置を製造する。ウエハ１１２の全体は、α型酸化アルミニウム（α−Ａｌ２Ｏ３）により構成されている。すなわち、ウエハ１１２は、サファイア基板である。
まず、図１１に示すように、ウエハ１１２の上面１１２ｂ上に、α型酸化ガリウム（α−Ｇａ２Ｏ３）によって構成された半導体層１１４を成長させる。このとき、半導体層１１４に高濃度にシリコン（Ｓｉ）をドープすることによって、ｎ＋型の半導体層１１４を形成する。ここでは、ハイドライド気相成長法（以下、ＨＶＰＥ法という）によって、ウエハ１１２上に半導体層１１４を成長させる。ＨＶＰＥ法は高速で良質な結晶成長が可能であるので、厚い半導体層１１４を形成する場合に有用である。なお、以下では、半導体層１１４がエピタキシャル成長した方向（半導体層１１４の厚み方向）をｚ方向といい、ｚ方向に直交する一方向をｘ方向という。半導体層１１４の材料（α型酸化ガリウム）とウエハ１１２の材料（α型酸化アルミニウム）が異なるので、図１１に示すように、半導体層１１４を成長させるときに半導体層１１４中に結晶欠陥１１６が生じる。結晶欠陥１１６は、半導体層１１４の成長する方向（すなわち、ｚ方向）に長く伸びるように形成される。このため、結晶欠陥１１６の長手方向がｚ方向に対して傾斜する角度は小さく、結晶欠陥１１６はｚ方向と略平行に伸びている。
次に、図１２に示すように、半導体層１１４からウエハ１１２を除去する。ここでは、半導体層１１４（α型酸化ガリウム）とウエハ１１２（α型酸化アルミニウム）との接合部の脆弱性を利用して、ウエハ１１２を半導体層１１４から剥離する。
次に、半導体層１１４の厚み方向に沿って、半導体層１１４を切断する。すなわち、図１２の切断線１１８（半導体層１１４の上面１１４ｂから下面１１４ｃに至る切断線）に沿って半導体層１１４を切断する。なお、図１２の切断線１１８は半導体層１１４の上面１１４ｂに対して垂直であるが、半導体層１１４の上面１１４ｂに対して傾斜した向きに沿って半導体層１１４を切断してもよい。すなわち、半導体層１１４の上面１１４ｂから下面１１４ｃまで横切るように切断するのであれば、任意の向きに沿って半導体層１１４を切断することができる。例えば、所定の結晶面が切断面に露出するように半導体層１１４を切断してもよい。半導体層１１４を切断することで、図１３に示す切片１２０が得られる。切片１２０の両側面は、切断面１１４ａである。
上述したように、半導体層１１４中には、半導体層１１４を成長させるときに形成された結晶欠陥１１６が存在している。結晶欠陥１１６は、ｚ方向と略平行に伸びているので、切断面１１４ａと略平行に伸びている。このため、切断面１１４ａに結晶欠陥１１６が露出し難い。切断面１１４ａに露出する結晶欠陥１１６は極めて少なく、切断面１１４ａにおける結晶欠陥密度は低い。
次に、半導体層１１４の切断面１１４ａをＣＭＰによって研磨する。これによって、切断面１１４ａを平滑化する。
次に、図１４に示すように、半導体層１１４の一方の切断面１１４ａ上に、α型酸化ガリウムによって構成された半導体層１２４を成長させる。すなわち、半導体層１１４と同じ材料及び同じ結晶構造により構成された半導体層１２４を、半導体層１１４の切断面１１４ａ上にホモエピタキシャル成長させる。このとき、半導体層１２４に低い濃度でスズ（Ｓｎ）をドープすることによって、ｎ−型の半導体層１２４を形成する。ここでは、ミストＣＶＤ法によって、半導体層１２４を成長させる。半導体層１１４の切断面１１４ａにおける結晶欠陥密度が低く、かつ、半導体層１１４と半導体層１２４の間で格子定数の不整合が無いので、成長する半導体層１２４中に結晶欠陥が形成され難い。したがって、結晶欠陥密度が低い半導体層１２４を形成することができる。
上記のように成長させた半導体層１２４を用いて半導体装置を製造することができる。結晶欠陥密度が低い半導体層１２４を用いることで、信頼性が高い半導体装置を製造することができる。例えば、ｎ−型の半導体層１２４にショットキー接触する電極を設けて、縦型半導体装置を製造することができる。
実施例３の各構成要素と、請求項の各構成要素との関係について説明する。実施例３のウエハ１１２（α型酸化アルミニウム層）は、請求項の結晶層の一例である。実施例３の半導体層１１４は、請求項の第１半導体層の一例である。実施例３の半導体層１２４は、請求項の第２半導体層の一例である。
なお、上述した実施例３では、ウエハ１１２がα型酸化アルミニウムにより構成されていた。しかしながら、ウエハ１１２が、α型酸化鉄（α−Ｆｅ２Ｏ３）により構成されていてもよい。α型酸化鉄によってウエハ１１２が構成されていても、好適にα型酸化ガリウムによって構成された半導体層を成長させることができる。
また、上述した実施例３では、半導体層１１４からウエハ１１２を除去した後に、半導体層１１４を切断した。しかしながら、ウエハ１１２を除去する前に半導体層１１４とウエハ１１２を切断し、その後に半導体層１１４からウエハ１１２を除去してもよい。
また、上述した実施例３では、各半導体層にｎ型不純物をドープしたが、各半導体層にｐ型不純物をドープしてもよい。
また、上述した実施例１〜３では、ウエハ１２、１１２の上面に直接半導体層１４、１１４を成長させたが、ウエハ１２、１１２の上面に結晶層（例えば、バッファ層）を形成し、その結晶層上に半導体層１４、１１４を成長させてもよい。
また、上述した実施例１〜３において、ウエハ１２、１１２または結晶層（例えば、バッファ層）がスピネル（ＭＧＡｌ２Ｏ４）によって構成されていてもよい。この場合、半導体層１４、２４、３０、１１４、１２４が、γ型酸化ガリウムにより構成されていてもよい。このように、スピネルによって構成された結晶層を基礎として用いることで、準安定状態であるγ型酸化ガリウムの層を好適に成長させることができる。
実施例４の成長方法では、図１５に示すウエハ２１２を基礎として半導体層を成長させる。ウエハ２１２の全体は、α型酸化アルミニウムにより構成されている。
まず、図１６に示すように、ウエハ２１２の上面２１２ｂ上に、窒化アルミニウム（ＡｌＮ）によって構成されたバッファ層２１３を成長させる。ここでは、ＭＯＣＶＤ（metal organic chemical vapor deposition）法によってバッファ層２１３を成長させる。なお、以下では、バッファ層２１３がエピタキシャル成長した方向（バッファ層２１３の厚み方向）をｚ方向といい、ｚ方向に直交する一方向をｘ方向という。
次に、図１７に示すように、バッファ層２１３の上面２１３ｂ上に、窒化ガリウム（ＧａＮ）によって構成された半導体層２１４を成長させる。ここでは、ＭＯＣＶＤ法によって半導体層２１４を成長させる。半導体層２１４の材料（窒化ガリウム）とバッファ層２１３の材料（窒化アルミニウム）が異なるので、図１７に示すように、半導体層２１４を成長させるときに半導体層２１４中に結晶欠陥２１６が生じる。結晶欠陥２１６は、半導体層２１４の成長する方向（すなわち、ｚ方向）に長く伸びるように形成される。このため、結晶欠陥２１６の長手方向がｚ方向に対して傾斜する角度は小さく、結晶欠陥２１６はｚ方向と略平行に伸びている。ＭＯＣＶＤ法によって低速で半導体層２１４を成長させることで結晶欠陥２１６の発生を抑制することができるが、それでも半導体層２１４中には結晶欠陥２１６が形成される。
次に、図１８に示すように、半導体層２１４の上面２１４ｂ上に、窒化ガリウムによって構成された半導体層２１５を成長させる。すなわち、半導体層２１４と同じ材料及び同じ結晶構造により構成された半導体層２１５を、半導体層２１４の上面２１４ｂ上にホモエピタキシャル成長させる。ここでは、ＨＶＰＥ法によって半導体層２１５を高速で成長させる。半導体層２１５内には、半導体層２１４内から連続して伸長するように結晶欠陥２１６が形成される。
次に、各層の厚み方向に沿って、ウエハ２１２、バッファ層２１３、半導体層２１４、及び、半導体層２１５を切断する。すなわち、図１９の切断線２１８（半導体層２１５の上面２１５ｂから半導体層２１４の下面（すなわち、バッファ層２１３の上面２１３ｂ）に至る切断線）に沿ってウエハ２１２、バッファ層２１３、半導体層２１４、及び、半導体層２１５を切断する。なお、図１９の切断線２１８は半導体層２１５の上面２１５ｂに対して垂直であるが、半導体層２１５の上面２１５ｂに対して傾斜した向きに沿って切断してもよい。すなわち、半導体層２１５の上面２１５ｂから半導体層２１４の下面まで横切るように切断するのであれば、任意の向きに沿って切断することができる。例えば、所定の結晶面が切断面に露出するように切断してもよい。このように各層を切断することで、図２０に示す切片２２０が得られる。切片２２０の両側面は、切断面２１５ａである。
上述したように、半導体層２１５中には、半導体層２１５を成長させるときに形成された結晶欠陥２１６が存在している。結晶欠陥２１６は、ｚ方向と略平行に伸びているので、切断面２１５ａと略平行に伸びている。このため、切断面２１５ａに結晶欠陥２１６が露出し難い。切断面２１５ａに露出する結晶欠陥２１６は極めて少なく、切断面２１５ａにおける結晶欠陥密度は低い。
次に、図２１に示すように、半導体層２１５から半導体層２１４、バッファ層２１３、及び、ウエハ２１２を除去する。例えば、エッチングや研磨によって、半導体層２１４、バッファ層２１３、及び、ウエハ２１２を除去することができる。さらに、半導体層２１５の切断面２１５ａをＣＭＰによって研磨する。これによって、切断面２１５ａを平滑化する。
次に、図２２に示すように、半導体層２１５の一方の切断面２１５ａ上に、窒化ガリウムによって構成された半導体層２２４を成長させる。すなわち、半導体層２１５と同じ材料及び同じ結晶構造により構成された半導体層２２４を、半導体層２１５の切断面２１５ａ上にホモエピタキシャル成長させる。ここでは、ＨＶＰＥ法によって、半導体層２２４を成長させる。半導体層２１５の切断面２１５ａにおける結晶欠陥密度が低く、かつ、半導体層２１５と半導体層２２４の間で格子定数の不整合が無いので、成長する半導体層２２４中に結晶欠陥が形成され難い。したがって、結晶欠陥密度が低い半導体層２２４を形成することができる。
半導体層２２４を形成したら、図２３に示すように、半導体層２２４から半導体層２１５を除去する。例えば、エッチングや研磨によって、半導体層２１５を除去することができる。
次に、半導体層２２４を切断、研磨、エッチング等して、任意の結晶面を露出させる。このようにして製造された半導体層２２４を、種結晶として用いることができる。すなわち、半導体層２２４を種結晶として引き上げ法を行って、窒化ガリウムのバルク結晶を成長させることができる。例えば、半導体層２２４を種結晶としてアマノサーマル法を実施して、窒化ガリウムのバルク結晶を成長させることができる。このようなバルク結晶をウエハに加工し、半導体装置を製造してもよい。
実施例４の成長方法によれば、結晶欠陥が少なく、面方位が揃った種結晶を効率的に製造することができる。
実施例４の各構成要素と、請求項の各構成要素との関係について説明する。実施例４のバッファ層２１３は、請求項の結晶層の一例である。実施例４の半導体層２１４、２１５は、請求項の第１半導体層の一例である。実施例４の半導体層２２４は、請求項の第２半導体層の一例である。実施例４のウエハ２１２は、請求項のベース層の一例である。
なお、上述した実施例４では、バッファ層２１３が窒化アルミニウムにより構成されていた。しかしながら、バッファ層２１３が、シリコン、α型酸化アルミニウム、または、炭化シリコンにより構成されていてもよい。これらのいずれかの材料を基礎とした場合であっても、好適に窒化ガリウムによって構成された半導体層２１４、２１５を成長させることができる。
また、上述した実施例４では、ウエハ２１２、バッファ層２１３、半導体層２１４、及び、半導体層２１５を切断した後に、半導体層２１５からウエハ２１２、バッファ層２１３、及び、半導体層２１４を除去した。しかしながら、切断前に半導体層２１５からウエハ２１２、バッファ層２１３、及び、半導体層２１４を除去してもよい。
また、上述した実施例４において、各半導体層にｎ型またはｐ型の不純物をドープしてもよい。
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
本明細書が開示する一例の成長方法は、第１半導体層を成長させた後であって第２半導体層を成長させる前に、第１半導体層から基板を除去する工程をさらに有していてもよい。
このように、第２半導体層を成長させる前に基板を除去することで、基板の切断面に結晶性が低い第２半導体層が成長することを防止することができる。
本明細書が開示する一例の成長方法では、基板がベース層を有しており、結晶層がベース層の表面を覆っていてもよい。
このように、基板が複数の層（ベース層と結晶層）を有していてもよい。また、他の例では、基板全体が単一の結晶層によって構成されていてもよい。
本明細書が開示する一例の成長方法では、第１半導体層と第２半導体層が準安定状態の材料により構成されていてもよい。
この構成によれば、従来は形成することが困難であった準安定状態の材料の層を形成することができる。すなわち、結晶欠陥密度が低い準安定状態の材料の層を形成することができる。
本明細書が開示する一例の成長方法では、結晶層が、α型酸化アルミニウムまたはα型酸化鉄により構成されていてもよい。また、第１半導体層と第２半導体層が、α型酸化ガリウムにより構成されていてもよい。
この構成によれば、結晶欠陥密度が低いα型酸化ガリウムの層（第２半導体層）を形成することができる。
本明細書が開示する一例の成長方法では、結晶層が、α型酸化アルミニウム、窒化ガリウム、窒化アルミニウム、炭化シリコン、イットリア安定化ジルコニア、酸化マグネシウム、酸化ニッケル、チタン酸ストロンチウム、ニオブ酸リチウム、タンタル酸リチウム、酸化スズ、酸化チタン、β型酸化ガリウム、または、ガドリニウムガリウムガーネットにより構成されていてもよい。また、第１半導体層と第２半導体層が、ε型酸化ガリウムにより構成されていてもよい。
この構成によれば、結晶欠陥密度が低いε型酸化ガリウムの層（第２半導体層）を形成することができる。
本明細書が開示する一例の成長方法では、結晶層が、スピネルにより構成されていてもよい。また、第１半導体層と第２半導体層が、γ型酸化ガリウムにより構成されていてもよい。
この構成によれば、結晶欠陥密度が低いγ型酸化ガリウムの層（第２半導体層）を形成することができる。
本明細書が開示する一例の成長方法では、結晶層が、シリコン、α型酸化アルミニウム、窒化アルミニウム、または、炭化シリコンにより構成されていてもよい。また、第１半導体層と第２半導体層が、窒化ガリウムにより構成されていてもよい。
この構成によれば、結晶欠陥密度が低い窒化ガリウムの層（第２半導体層）を形成することができる。
本明細書が開示する一例の成長方法では、第２半導体層をハイドライド気相成長法によって成長させてもよい。
本明細書が開示する別の一例の成長方法では、第２半導体層をミストＣＶＤ法によって成長させてもよい。
本明細書が開示する一例の成長方法では、第２半導体層にドーパントがドープされてもよい。
本明細書が開示する一例の成長方法は、第１半導体層の切断面を研磨する工程をさらに有していてもよい。研磨後の第１半導体層の切断面に、第２半導体層を成長させてもよい。
切断面を研磨することで、切断面を平滑化することができる。また、切断時に切断面近傍に形成されるキズ（結晶欠陥の一種）を除去することができる。したがって、研磨後の切断面に第２半導体層を成長させることで、より結晶欠陥が少ない第２半導体層を成長させることができる。
本明細書が開示する一例の成長方法は、第２半導体層をその表面からその裏面まで横切るように切断する工程と、第２半導体層の切断面に第２半導体層と材料及び結晶構造が等しい第３半導体層を成長させる工程、をさらに有していてもよい。
この構成によれば、より結晶欠陥密度が低い半導体層（第３半導体層）を形成することができる。
上記のいずれかの成長方法で形成された第２半導体層または第３半導体層を用いて、半導体装置を製造してもよい。また、上記のいずれかの成長方法で形成された第２半導体層または第３半導体層を種結晶としてバルク結晶を成長させてもよい。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
１２ ：ウエハ
１４ ：半導体層
１６ ：結晶欠陥
１８ ：切断線
２０ ：切片
２４ ：半導体層
２６ ：切断線
２８ ：切片
３０ ：半導体層

Claims (16)

  1. 半導体層の成長方法であって、
    表面に結晶層が露出する基板の前記表面に、前記結晶層とは材料と結晶構造の少なくとも一方が異なる第１半導体層を成長させる工程と、
    前記第１半導体層をその表面からその裏面まで横切るように切断する工程と、
    前記第１半導体層の切断面に、前記第１半導体層と材料及び結晶構造が等しい第２半導体層を成長させる工程、
    を有する成長方法。
  2. 前記第１半導体層を成長させた後であって前記第２半導体層を成長させる前に、前記第１半導体層から前記基板を除去する工程をさらに有する請求項１の成長方法。
  3. 前記基板が、ベース層を有しており、
    前記結晶層が、前記ベース層の表面を覆っている、
    請求項１または２の成長方法。
  4. 前記第１半導体層と前記第２半導体層が準安定状態の材料により構成されている請求項１〜３のいずれか一項の成長方法。
  5. 前記結晶層が、α型酸化アルミニウムまたはα型酸化鉄により構成されており、
    前記第１半導体層と前記第２半導体層が、α型酸化ガリウムにより構成されている、
    請求項４の成長方法。
  6. 前記結晶層が、α型酸化アルミニウム、窒化ガリウム、窒化アルミニウム、炭化シリコン、イットリア安定化ジルコニア、酸化マグネシウム、酸化ニッケル、チタン酸ストロンチウム、ニオブ酸リチウム、タンタル酸リチウム、酸化スズ、酸化チタン、β型酸化ガリウム、または、ガドリニウムガリウムガーネットにより構成されており、
    前記第１半導体層と前記第２半導体層が、ε型酸化ガリウムにより構成されている、
    請求項４の成長方法。
  7. 前記結晶層が、スピネルにより構成されており、
    前記第１半導体層と前記第２半導体層が、γ型酸化ガリウムにより構成されている、
    請求項４の成長方法。
  8. 前記結晶層が、シリコン、α型酸化アルミニウム、窒化アルミニウム、または、炭化シリコンにより構成されており、
    前記第１半導体層と前記第２半導体層が、窒化ガリウムにより構成されている、
    請求項１〜４のいずれか一項の成長方法。
  9. 前記第２半導体層をハイドライド気相成長法によって成長させる請求項１〜８のいずれか一項の成長方法。
  10. 前記第２半導体層をミストＣＶＤ法によって成長させる請求項１〜８のいずれか一項の成長方法。
  11. 前記第２半導体層にドーパントがドープされる請求項１〜１０のいずれか一項の成長方法。
  12. 前記第１半導体層の前記切断面を研磨する工程をさらに有し、
    研磨後の前記第１半導体層の前記切断面に、前記第２半導体層を成長させる、
    請求項１〜１１のいずれか一項の成長方法。
  13. 前記第２半導体層をその表面からその裏面まで横切るように切断する工程と、
    前記第２半導体層の切断面に、前記第２半導体層と材料及び結晶構造が等しい第３半導体層を成長させる工程、
    をさらに有する請求項１〜１２のいずれか一項の成長方法。
  14. 前記第２半導体層を成長させた後であって前記第３半導体層を成長させる前に、前記第２半導体層から前記第１半導体層を除去する工程をさらに有する請求項１３の成長方法。
  15. 請求項１〜１２のいずれか一項の成長方法によって形成された前記第２半導体層、または、請求項１３若しくは１４の成長方法によって形成された前記第３半導体層を用いて半導体装置を製造する前記半導体装置の製造方法。
  16. 請求項１〜１２のいずれか一項の成長方法によって形成された前記第２半導体層、または、請求項１３若しくは１４の成長方法によって形成された前記第３半導体層を種結晶としてバルク結晶を成長させる前記バルク結晶の製造方法。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002029897A (ja) * 2000-07-10 2002-01-29 Sumitomo Electric Ind Ltd 単結晶ＧａＮ基板の製造方法と単結晶ＧａＮ基板
JP2006290671A (ja) * 2005-04-08 2006-10-26 Hitachi Cable Ltd Ｉｉｉ−ｖ族窒化物半導体結晶の製造方法
JP2006315947A (ja) * 2005-04-11 2006-11-24 Nichia Chem Ind Ltd 窒化物半導体ウエハ及びその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3772816B2 (ja) * 2002-09-24 2006-05-10 昭和電工株式会社 窒化ガリウム結晶基板、その製造方法、窒化ガリウム系半導体素子および発光ダイオード
US20070134833A1 (en) * 2005-12-14 2007-06-14 Toyoda Gosei Co., Ltd. Semiconductor element and method of making same
US9404197B2 (en) * 2008-07-07 2016-08-02 Soraa, Inc. Large area, low-defect gallium-containing nitride crystals, method of making, and method of use
JP5529420B2 (ja) * 2009-02-09 2014-06-25 住友電気工業株式会社 エピタキシャルウエハ、窒化ガリウム系半導体デバイスを作製する方法、窒化ガリウム系半導体デバイス、及び酸化ガリウムウエハ
JP5491065B2 (ja) * 2009-04-30 2014-05-14 住友電気工業株式会社 ウエハ生産物を作製する方法、及び窒化ガリウム系半導体光素子を作製する方法
JP5758116B2 (ja) * 2010-12-16 2015-08-05 株式会社ディスコ 分割方法
CN103531447B (zh) * 2012-07-06 2016-03-16 中国科学院金属研究所 一种降低氮化镓纳米线阵列晶体缺陷密度的方法
JP5865440B2 (ja) * 2014-06-30 2016-02-17 株式会社タムラ製作所 β−Ｇａ２Ｏ３系単結晶基板の製造方法
JP6945119B2 (ja) 2014-11-26 2021-10-06 株式会社Flosfia 結晶性積層構造体およびその製造方法
WO2016132815A1 (ja) * 2015-02-18 2016-08-25 国立大学法人東北大学 窒化物半導体自立基板作製方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002029897A (ja) * 2000-07-10 2002-01-29 Sumitomo Electric Ind Ltd 単結晶ＧａＮ基板の製造方法と単結晶ＧａＮ基板
JP2006290671A (ja) * 2005-04-08 2006-10-26 Hitachi Cable Ltd Ｉｉｉ−ｖ族窒化物半導体結晶の製造方法
JP2006315947A (ja) * 2005-04-11 2006-11-24 Nichia Chem Ind Ltd 窒化物半導体ウエハ及びその製造方法

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