JP5947233B2 - 電界効果トランジスタ - Google Patents

Description

本発明は、電界効果トランジスタに関するものである。

窒化物系半導体に代表されるワイドバンドギャップ半導体は、高い絶縁破壊耐圧、良好な電子輸送特性、良好な熱伝導度を持つので、高温、大パワー、あるいは高周波用半導体デバイスの材料として非常に魅力的である。また、たとえばＡｌＧａＮ／ＧａＮヘテロ構造を有する電界効果トランジスタ（ＦＥＴ）は、ピエゾ効果によって、界面に２次元電子ガスが発生している。この２次元電子ガスは、高い電子移動度とキャリア密度を有しており、多くの注目を集めている。また、ＡｌＧａＮ／ＧａＮヘテロ構造を用いたヘテロ接合ＦＥＴ（ＨＦＥＴ）は、低いオン抵抗、および速いスイッチング速度を持ち、高温動作が可能である。これらの特徴は、パワースイッチング応用に非常に好適である。

通常のＡｌＧａＮ／ＧａＮ ＨＦＥＴは、ゲートにバイアスが印加されていないときに電流が流れ、ゲートに負電位を印加することによって電流が遮断されるノーマリオン型デバイスである。一方、パワースイッチング応用においては、デバイスが壊れたときの安全性確保のために、ゲートにバイアスが印加されていないときには電流が流れず、ゲートに正電位を印加することによって電流が流れるノーマリオフ型デバイスが好ましい。

ノーマリオフ型デバイスを実現するために、ＭＯＳ構造を採用する方法がある。たとえば、特許文献１には、ＡｌＧａＮ等からなるキャリア供給層をゲート部分においてエッチオフし、キャリア走行層のエッチング表面上に絶縁層を形成してＭＯＳ構造とした電界効果トランジスタ（ＭＯＳＦＥＴ）が開示されている。

国際公開第２００３／０７１６０７号

しかしながら、窒化物系半導体材料で構成したＭＯＳＦＥＴは、チャネル部のキャリア移動度が比較的低いためにオン抵抗が比較的高い。そのため、窒化物系半導体材料の高耐圧性を持ちつつ、より低オン抵抗の電界効果トランジスタが望まれていた。

本発明は、上記に鑑みてなされたものであって、高耐圧かつ低オン抵抗の電界効果トランジスタを提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明の第１の観点に係る電界効果トランジスタは、シリコン、ゲルマニウム、またはシリコンゲルマニウムからなる第１半導体部と、窒化物系半導体からなる第２半導体部と、前記第１半導体部と前記第２半導体部との間に形成された、前記第１半導体部と前記第２半導体部との間の原子拡散を防止する拡散防止層と、前記第１半導体部の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第２半導体部と電気的に接続するドレイン電極と、前記ゲート電極に所定の電圧を印加し、前記第１半導体部にチャネルが形成されると、該チャネルおよび前記拡散防止層を介して前記ドレイン電極と電気的に接続するように形成されたソース電極と、を備えることを特徴とする。

また、本発明に係る電界効果トランジスタは、上記発明において、前記第２半導体部は、電子走行層と、前記電子走行層上に形成された、前記電子走行層よりもバンドギャップが広い電子供給層とを有し、前記電子走行層の前記電子供給層との界面には２次元電子ガス層が形成されており、前記第１半導体部に前記チャネルが形成されると、該チャネル、前記拡散防止層および前記２次元電子ガス層を介して前記ドレイン電極と前記ソース電極とが電気的に接続することを特徴とする。

また、本発明に係る電界効果トランジスタは、上記発明において、前記第２半導体部はドリフト層を含み、前記ソース電極と前記ドレイン電極とが異なる半導体層上に形成されていることを特徴とする。

本発明の第２の観点に係る電界効果トランジスタは、シリコン、ゲルマニウム、またはシリコンゲルマニウムからなる第１半導体部と、
窒化物系半導体からなる第２半導体部と、前記第１半導体部と前記第２半導体部との間に形成された、前記第１半導体部と前記第２半導体部との間の原子拡散を防止する拡散防止層と、前記第１半導体部の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第２半導体部から前記第１半導体部に到る深さまで形成されたリセス部とを備え、前記ゲート絶縁膜および前記ゲート電極は前記リセス部に形成されていることを特徴とする。

また、本発明に係る電界効果トランジスタは、上記発明において、前記第１半導体部はシリコン基板に含まれることを特徴とする。

また、本発明に係る電界効果トランジスタは、上記発明において、前記第２半導体部に形成されたリセス部を有し、前記第１半導体部、前記拡散防止層、前記ゲート絶縁膜および前記ゲート電極は前記リセス部に形成されていることを特徴とする。

本発明によれば、高耐圧かつ低オン抵抗の電界効果トランジスタを実現できるという効果を奏する。

図１は、実施の形態１に係る電界効果トランジスタの模式的な断面図である。 図２は、実施の形態２に係る電界効果トランジスタの模式的な断面図である。 図３は、実施の形態３に係る電界効果トランジスタの模式的な断面図である。 図４は、実施の形態４に係る電界効果トランジスタの模式的な断面図である。 図５は、実施の形態５に係る電界効果トランジスタの模式的な断面図である。

以下に、図面を参照して本発明に係る電界効果トランジスタの実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、各図面において、同一または対応する要素には適宜同一の符号を付している。さらに、図面は模式的なものであり、各要素の寸法の関係などは、現実のものとは異なる場合があることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。

本発明者らは、高耐圧かつ低オン抵抗の電界効果トランジスタを実現するべく鋭意検討を行ったところ、窒化物系半導体材料で構成した電界効果トランジスタにおいては、ゲート絶縁膜と、その直下に位置してチャネルが形成される窒化物系半導体層との間の界面特性の影響により、チャネルのキャリア移動度が低くなっていると考えた。

そこで、チャネルが形成される部分を、ゲート絶縁膜との界面での界面準位密度が小さく、界面特性が良好であるためにキャリア移動度が高いシリコン（Ｓｉ）材料、ゲルマニウム（Ｇｅ）材料、またはシリコンゲルマニウム（ＳｉＧｅ）材料（以下、シリコン材料等とする）で構成することに想到した。これによって、チャネルのキャリア移動度を向上させてオン抵抗を低くしつつ、耐圧に影響する部分は高耐圧性を有する窒化物系半導体材料で構成することによって、低オン抵抗と同時に高耐圧を実現できることに想到した。さらに、窒化物系半導体材料とシリコン材料等との界面では、窒化物系半導体材料を構成する原子（たとえばＧａ）がシリコン材料等側に拡散してシリコン材料等の特性が低下するので、両材料の間に原子の拡散を防止する拡散防止層を形成することで、低オン抵抗と高耐圧との両立を、実用的かつ安定的に実現できることに想到し、本発明を完成させたのである。

（実施の形態１）
図１は、本発明の実施の形態１に係る電界効果トランジスタの模式的な断面図である。この電界効果トランジスタ１００は、基板１上に形成された、バッファ層２、電子走行層３、電子供給層４、拡散防止層６、シリコン層７、ゲート絶縁膜８、ソース電極９、ドレイン電極１０、およびゲート電極１１を備えている。

基板１は、Ｓｉ、ＳｉＣ、サファイア、ＧａＮ等の材料であって、窒化物系半導体をその上に形成できる材料からなる。バッファ層２は、たとえば窒化物系半導体からなるＡｌＮ層とＧａＮ層とを交互に積層させて形成した層であり、基板１と電子走行層３との格子不整合等を緩和する機能を有する層である。

電子走行層３は、窒化物系半導体からなり、たとえばＧａＮからなる。電子供給層４は、電子走行層３よりもバンドギャップが広い窒化物系半導体からなり、たとえばＡｌＧａＮからなる。電子供給層４の層厚はたとえば１０〜５０ｎｍ、好ましくは２０〜２５ｎｍである。また、電子供給層４のＡｌ組成はたとえば２５％であるが、１０〜５０％でもよく、２０〜３５％であればより好ましい。電子走行層３と電子供給層４とは第２半導体部を構成している。

電子供給層４は、電子走行層３よりもバンドギャップが広いため、電子走行層３の電子供給層４との界面にはピエゾ効果によりキャリアとしての２次元電子ガス層３ａが形成されている。２次元電子ガス層３ａのキャリア密度Ｎｓはたとえば１×１０^１２ｃｍ^−２〜２×１０^１３ｃｍ^−２のオーダーである。

電界効果トランジスタ１００は、エッチング等によって電子供給層４から電子走行層３に到る深さまで形成されたリセス部５を有している。なお、リセス部５の深さは、電子走行層３の内部に到る深さであるが、電子走行層３の表面に到る深さでもよい。リセス部５では電子供給層４が除去されているので、リセス部５の直下では２次元電子ガス層３ａが形成されない。

また、リセス部５には、拡散防止層６と、第１半導体部としてのシリコン層７とが順次積層している。

シリコン層７はシリコンからなる。シリコン層７は、リセス部５の底面側に形成される底面部７ａと、リセス部５の側壁側に形成される側壁部７ｂとを有する。

拡散防止層６は、第１半導体部としてのシリコン層７と第２半導体部を構成する電子走行層３および電子供給層４との間に形成され、第１半導体部と第２半導体部との間の原子拡散（たとえば第２半導体部に含まれるＧａのシリコン層７への拡散）を防止する機能を有する。拡散防止層６は、リセス部５の底面側に形成される底面部６ａとリセス部５の側壁側に形成される側壁部６ｂとを有する。拡散防止層６は、たとえばＡｌＮ層やＡｌＮ層／ＡｌＧａＮ層の積層構造で構成される。拡散防止層６は、ＡｌＮ層／ＡｌＧａＮ層で構成される場合は、ＡｌＧａＮ層がシリコン層７に接触しない積層構造とされる。

ゲート絶縁膜８は、リセス部５内の最表面であるシリコン層７の表面から電子供給層４の表面にわたって形成されている。ゲート絶縁膜８は、たとえばＳｉＯ_２からなり、その膜厚は２００ｎｍであるが、その構成材料は、たとえばＳｉＮ、ＡｌＮ、ＺｎＯでもよく、シリコン層７の表面に形成でき、ゲート絶縁膜として使用できる材料や膜厚であれば特に限定はされない。

ソース電極９、ドレイン電極１０は、リセス部５を挟んで電子供給層４上に形成されている。ソース電極９、ドレイン電極１０は、電子供給層４とオーミック接触するものであり、たとえばＴｉ／Ａｌ構造を有する。

ゲート電極１１は、リセス部５においてゲート絶縁膜８上に形成されている。ゲート電極はたとえばリン（Ｐ）などの不純物を添加したポリシリコンからなる。

つぎに、電界効果トランジスタ１００の動作について説明する。ソース電極９−ドレイン電極１０間に所定のソース−ドレイン電圧を印加しつつ、ゲート電極１１にしきい値電圧以上のゲート電圧を印加すると、シリコン層７にチャネルが形成され、チャネル、拡散防止層６、２次元電子ガス層３ａおよび電子供給層４を介してソース電極９とドレイン電極１０とが電気的に接続し、オン状態となる。

この電界効果トランジスタ１００では、チャネルが形成されるシリコン層７はキャリア移動度が高いため、低オン抵抗となるとともに、耐圧に大きく影響するゲート電極１１−ドレイン電極１０間の部分は窒化物系半導体材料からなるので、高耐圧となる。

なお、上述したように、シリコン層７とゲート絶縁膜８との界面は界面特性が良好なので、界面特性の制御性も、ゲート絶縁膜直下を窒化物半導体材料で構成した場合よりも高い。その結果、電界効果トランジスタ１００は、そのしきい値電圧制御性も高くなるので、より正確なしきい値電圧を有し、またしきい値電圧の点で歩留まりが高い電界効果トランジスタである。

また、シリコン層７は、キャリア移動度が高い良質なチャネルを形成するために、底面部７ａが十分な層厚を有することが好ましい。底面部７ａの層厚の好ましい例としては、５ｎｍ〜３０ｎｍである。

また、拡散防止層６は、厚い電子走行層３からの原子拡散を十分に防止するために、底面部６ａが十分な層厚を有することが好ましい。底面部６ａの層厚の好ましい例としては、例えば拡散防止層６がＡｌＮの場合は、１ｎｍ〜１０ｎｍである。一方、側壁部６ｂについては、ソース電極９−ドレイン電極１０間の電気的通路となることから、低抵抗かつ層厚が薄いことが好ましい。側壁部６ｂの層厚の好ましい例としては、例えば拡散防止層６がＡｌＮの場合は、１ｎｍ〜１０ｎｍである。また、拡散防止層６の形状としては、特定の材料に限らず、側壁部６ｂの層厚が底面部６ａの層厚よりも薄いことが好ましい。

以上説明したように、本実施の形態１に係る電界効果トランジスタ１００は、高耐圧かつ低オン抵抗であり、さらにしきい値電圧がより正確な電界効果トランジスタである。

なお、この電界効果トランジスタ１００は、たとえば以下の方法にて製造することができる。まず、基板１上に、バッファ層２、電子走行層３、電子供給層４を順次エピタキシャル成長する。つぎに、フォトリソグラフィ技術およびエッチングによってリセス部５を形成する。つぎに、選択成長法によって、リセス部５に拡散防止層６とシリコン層７とを順次エピタキシャル成長する。その後、公知の方法によって順次、ゲート絶縁膜８、ソース電極９、ドレイン電極１０、およびゲート電極１１を形成する。

（実施の形態２）
図２は、本発明の実施の形態２に係る電界効果トランジスタの模式的な断面図である。この電界効果トランジスタ２００は、シリコン基板２７上に形成された、拡散防止層２６、ｎ⁻−ＧａＮ層２３、ｎ^＋−ＧａＮ層２４、ゲート絶縁膜８、ソース電極９、ドレイン電極１０、およびゲート電極１１を備えている。

シリコン基板２７は、たとえば（１１１）面を主表面として有し、チャネルが形成される第１半導体部を含んでいる。

拡散防止層２６は、シリコン基板２７上に形成されている。拡散防止層２６の組成、構造や層厚は、図１に示す拡散防止層６と同様にできる。拡散防止層６は後述する拡散防止機能とともにバッファ層としての機能を有する。

ｎ⁻−ＧａＮ層２３およびｎ^＋−ＧａＮ層２４は拡散防止層２６上に形成されている。ｎ^＋−ＧａＮ層２４はコンタクト層としてソース領域およびドレイン領域に形成されている。ｎ^＋−ＧａＮ層２４は、たとえばｎ⁻−ＧａＮ層２３を拡散防止層２６上に成長させた後に、ｎ⁻−ＧａＮ層２３の所定の領域にｎ型ドーパントであるＳｉのイオンをイオン注入したり、Ｓｉを拡散させる等によってｎ^＋型とすることで、形成することができる。

電界効果トランジスタ２００において、拡散防止層２６は、第１半導体部を含むシリコン基板２７と第２半導体部を構成するｎ⁻−ＧａＮ層２３およびｎ^＋−ＧａＮ層２４との間に形成されている。これによって、拡散防止層２６は、第１半導体部と第２半導体部との間の原子拡散を防止する機能を有する。

電界効果トランジスタ２００は、エッチング等によってｎ⁻−ＧａＮ層２３およびｎ^＋−ＧａＮ層２４からシリコン基板２７に到る深さまで形成されたリセス部２５を有している。なお、リセス部２５の深さは、シリコン基板２７の内部に到る深さであるが、シリコン基板２７の表面に到る深さでもよい。

ゲート絶縁膜８は、リセス部２５内の底面の最表面であるシリコン基板２７の表面からｎ⁻−ＧａＮ層２３およびｎ^＋−ＧａＮ層２４の表面にわたって形成されている。ソース電極９、ドレイン電極１０は、リセス部２５を挟んでｎ^＋−ＧａＮ層２４上に形成されている。ゲート電極１１は、リセス部２５においてゲート絶縁膜８上に形成されている。ゲート絶縁膜８、ソース電極９、ドレイン電極１０、ゲート電極１１の好ましい構成や材料は、図１に示す各同一の要素と同様にできる。

この電界効果トランジスタ２００では、ソース電極９−ドレイン電極１０間に所定のソース−ドレイン電圧を印加しつつ、ゲート電極１１にしきい値電圧以上のゲート電圧を印加すると、シリコン基板２７にチャネルが形成され、チャネル、拡散防止層２６、ｎ⁻−ＧａＮ層２３およびｎ^＋−ＧａＮ層２４を介してソース電極９とドレイン電極１０とが電気的に接続し、オン状態となる。

この電界効果トランジスタ２００でも、図１に示す電界効果トランジスタ１００と同様に、チャネルが形成されるシリコン基板２７はキャリア移動度が高いため、低オン抵抗となるとともに、耐圧に大きく影響するゲート電極１１−ドレイン電極９間の部分は窒化物系半導体材料からなるので、高耐圧となる。また、電界効果トランジスタ２００は、電界効果トランジスタ１００と同様に、より正確なしきい値電圧を有し、またしきい値電圧の点で歩留まりが高い電界効果トランジスタである。

なお、シリコン基板２７は、結晶品質が高いものを容易に準備できる。したがって、シリコン基板２７にチャネルを形成する電界効果トランジスタ２００は、より一層キャリア移動度が高く低オン抵抗な電界効果トランジスタとすることができる。

なお、この電界効果トランジスタ２００は、たとえば以下の方法にて製造することができる。まず、シリコン基板２７上に、拡散防止層２６、ｎ⁻−ＧａＮ層２３を順次エピタキシャル成長する。つぎに、イオン注入法や拡散法を用いて、ｎ⁻−ＧａＮ層２３の所定の領域のキャリア濃度をたとえば１０^１９ｃｍ^−３として、ｎ^＋−ＧａＮ層２４とする。つぎに、フォトリソグラフィ技術およびエッチングによってリセス部２５を形成する。その後、公知の方法によって順次、ゲート絶縁膜８、ソース電極９、ドレイン電極１０、およびゲート電極１１を形成する。

（実施の形態３）
図３は、本発明の実施の形態３に係る電界効果トランジスタの模式的な断面図である。この電界効果トランジスタ３００は、図２に示す電界効果トランジスタ２００において、ｎ⁻−ＧａＮ層２３およびｎ^＋−ＧａＮ層２４を、電子走行層３３とその上に形成した電子供給層３４に置き換え、エッチング等によって電子供給層３４からシリコン基板２７に到る深さまでリセス部３５を形成した構成を有する。

電子走行層３３、電子供給層３４の好ましい構成や材料は、図１に示す各対応する要素と同様にできる。電子供給層３４は、電子走行層３３よりもバンドギャップが広いため、電子走行層３３の電子供給層３４との界面には２次元電子ガス層３３ａが形成されている。

この電界効果トランジスタ３００の動作時には、電界効果トランジスタ２００の場合と同様に、シリコン基板２７にチャネルが形成され、チャネル、拡散防止層２６および２次元電子ガス層３３ａを介してソース電極９とドレイン電極１０とが電気的に接続し、オン状態となる。これによって、電界効果トランジスタ３００は、電界効果トランジスタ２００と同様に、低オン抵抗、高耐圧、正確なしきい値電圧等の良好な特性を有する電界効果トランジスタとなる。

（実施の形態４）
つぎに、本発明の実施の形態４について説明する。上記実施の形態１〜３に係る電界効果トランジスタは、素子内部で電流が半導体積層面方向に流れる横型デバイスであるが、本実施の形態４に係る電界効果トランジスタは、素子内部で電流が半導体積層方向に流れる縦型デバイスである。

図４は、本発明の実施の形態４に係る電界効果トランジスタの模式的な断面図である。この電界効果トランジスタ４００は、ｎ^＋−ＧａＮ層４４ａ上に形成された、ｎ⁻−ＧａＮ層４３、拡散防止層４６、ｐ−Ｓｉ層４７、ｎ^＋−Ｓｉ層４４ｂ、ゲート絶縁膜８、ソース電極９、およびゲート電極１１、並びにｎ^＋−ＧａＮ層４４ａの裏面に形成されたドレイン電極１０を備えている。

ｎ^＋−ＧａＮ層４４ａは、ドレイン電極１０に対するコンタクト層として機能する。ｎ⁻−ＧａＮ層４３はドリフト層として機能する。ｎ^＋−ＧａＮ層４４ａとｎ⁻−ＧａＮ層４３とは第２半導体部を構成している。ｐ−Ｓｉ層４７は、チャネルが形成される第１半導体部として機能する。ｎ^＋−Ｓｉ層４４ｂはソース電極９に対するコンタクト層として機能する。このように、電界効果トランジスタ４００ではソース電極９とドレイン電極１０とが異なる半導体層上に形成されている。

拡散防止層４６は、第１半導体部としてのｐ−Ｓｉ層４７と第２半導体部を構成するｎ⁻−ＧａＮ層４３との間に形成され、第１半導体部と第２半導体部との間の原子拡散を防止する機能を有する。拡散防止層４６の組成、構造や層厚は図１に示す拡散防止層６と同様にできる。

電界効果トランジスタ４００は、エッチング等によってｎ^＋−Ｓｉ層４４ｂからｎ⁻−ＧａＮ層４３に到る深さまで形成されたリセス部４５を有している。なお、リセス部４５の深さは、ｎ⁻−ＧａＮ層４３の内部に到る深さであるが、ｎ⁻−ＧａＮ層４３の表面に到る深さでもよい。

ゲート絶縁膜８は、リセス部４５内からｎ^＋−Ｓｉ層４４ｂの表面にわたって形成されている。ゲート電極１１は、リセス部４５においてゲート絶縁膜８上に形成されている。リセス部４５の側壁面の一部はｐ−Ｓｉ層４７によって形成されている。このため、ｐ−Ｓｉ層４７、ゲート絶縁膜８、ゲート電極１１によりＭＯＳ構造が形成されている。また、２つのソース電極９は、リセス部４５を挟んでｎ^＋−Ｓｉ層４４ｂ上に形成されている。

この電界効果トランジスタ４００では、ソース電極９−ドレイン電極１０間に所定のソース−ドレイン電圧を印加しつつ、ゲート電極１１にしきい値電圧以上のゲート電圧を印加すると、ｐ−Ｓｉ層４７にチャネルが形成され、チャネル、拡散防止層４６、並びにｎ^＋−ＧａＮ層４４ａ、ｎ⁻−ＧａＮ層４３およびｎ^＋−Ｓｉ層４４ｂの各層を介してソース電極９とドレイン電極１０とが電気的に接続し、オン状態となる。

この電界効果トランジスタ４００でも、チャネルが形成されるｐ−Ｓｉ層４７はキャリア移動度が高いため、低オン抵抗となるとともに、耐圧に大きく影響するゲート電極１１−ドレイン電極１０間の部分は窒化物系半導体材料からなるので、高耐圧となる。また、電界効果トランジスタ４００は、電界効果トランジスタ１００などと同様に、より正確なしきい値電圧を有し、またしきい値電圧の点で歩留まりが高い電界効果トランジスタである。

なお、この電界効果トランジスタ４００は、たとえば以下の方法にて製造することができる。まず、ｐ−Ｓｉ基板にリン（Ｐ）等のｎ型ドーパントのイオンをイオン注入してｎ^＋型として、ｐ−Ｓｉ層４７およびｎ^＋−Ｓｉ層４４ｂの積層構造を形成し、その後ｐ−Ｓｉ層４７を所定の厚さになるように研磨する。つぎに、ｐ−Ｓｉ層４７上に、拡散防止層４６、ｎ⁻−ＧａＮ層４３、ｎ^＋−ＧａＮ層４４ａを順次エピタキシャル成長する。つぎに、フォトリソグラフィ技術およびエッチングによって、ｎ^＋−Ｓｉ層４４ｂ側からリセス部４５を形成する。その後、公知の方法によって順次、ゲート絶縁膜８、ソース電極９、ドレイン電極１０、およびゲート電極１１を形成する。

または、電界効果トランジスタ４００は、以下の方法にて製造してもよい。まず、ｎ⁻−ＧａＮ基板にＳｉ等のｎ型ドーパントのイオンをイオン注入してｎ^＋型として、ｎ⁻−ＧａＮ層４３およびｎ^＋−ＧａＮ層４４ａの積層構造を形成し、その後ｎ⁻−ＧａＮ層４３を所定の厚さになるように研磨する。つぎに、ｎ⁻−ＧａＮ層４３上に、拡散防止層４６、ｐ−Ｓｉ層４７、ｎ^＋−Ｓｉ層４４ｂを順次エピタキシャル成長する。つぎに、フォトリソグラフィ技術およびエッチングによって、ｎ^＋−Ｓｉ層４４ｂ側からリセス部４５を形成する。その後、公知の方法によって順次、ゲート絶縁膜８、ソース電極９、ドレイン電極１０、およびゲート電極１１を形成する。

（実施の形態５）
図５は、本発明の実施の形態５に係る電界効果トランジスタの模式的な断面図である。この電界効果トランジスタ５００は、基板１上に形成された、バッファ層２、ｎ^＋−ＧａＮ層５４ａ、ｎ⁻−ＧａＮ層５３、拡散防止層５６、ｐ−Ｓｉ層５７、ｎ^＋−Ｓｉ層５４ｂ、ゲート絶縁膜８、ソース電極９、ドレイン電極１０、およびゲート電極１１を備えている。

基板１およびバッファ層２は、図１に示す電界効果トランジスタ１００の対応する要素に相当するものである。また、ｎ^＋−ＧａＮ層５４ａ、ｎ⁻−ＧａＮ層５３、拡散防止層５６、ｐ−Ｓｉ層５７およびｎ^＋−Ｓｉ層５４ｂは、図４に示す電界効果トランジスタ４００の対応する要素に相当するものであり、バッファ層２上に順次積層している。また、リセス部５５、ゲート絶縁膜８、ソース電極９、ドレイン電極１０、およびゲート電極１１も、図４に示す電界効果トランジスタ４００の対応する要素に相当するものである。ただし、電界効果トランジスタ５００では、ドレイン電極１０は、ｎ^＋−Ｓｉ層５４ｂからｎ^＋−ＧａＮ層５４ａの表面に到るまで形成した溝内に露出したｎ^＋−ＧａＮ層５４ａの表面に形成されている。

この電界効果トランジスタ５００の動作時には、電界効果トランジスタ４００と同様に、ｐ−Ｓｉ層５７にチャネルが形成され、オン状態となる。これによって、電界効果トランジスタ５００は、電界効果トランジスタ４００と同様に、低オン抵抗、高耐圧、正確なしきい値電圧等の良好な特性を有する電界効果トランジスタとなる。

なお、この電界効果トランジスタ５００は、たとえば以下の方法にて製造することができる。まず、基板１上に、バッファ層２、ｎ^＋−ＧａＮ層５４ａ、ｎ⁻−ＧａＮ層５３、拡散防止層５６、ｐ−Ｓｉ層５７、ｎ^＋−Ｓｉ層５４ｂを順次エピタキシャル成長する。つぎに、フォトリソグラフィ技術およびエッチングによって、リセス部５５を形成する。さらに、フォトリソグラフィ技術およびエッチングによって、ｎ^＋−Ｓｉ層５４ｂからｎ^＋−ＧａＮ層５４ａの表面に到るまで溝を形成し、ドレイン電極１０を形成すべきｎ^＋−ＧａＮ層５４ａの表面領域を露出させる。その後、公知の方法によって順次、ゲート絶縁膜８、ソース電極９、ドレイン電極１０、およびゲート電極１１を形成する。

なお、上記実施の形態では、第２半導体部を構成する窒化物系半導体はＧａＮまたはＡｌＧａＮであるが、ＧａＮ、ＡｌＮ、ＩｎＮ、ＢＮまたはこれらのうち２以上の混晶である窒化物系半導体であれば特に限定されない。

また、上記実施の形態において、シリコンからなる半導体層や基板は、ゲルマニウムまたはシリコンゲルマニウムからなる半導体層や基板に任意に置き換えてもよい。

また、上記実施の形態により本発明が限定されるものではない。上述した各構成要素を適宜組み合わせて構成したものも本発明に含まれる。また、さらなる効果や変形例は、当業者によって容易に導き出すことができる。よって、本発明のより広範な態様は、上記の実施の形態に限定されるものではなく、様々な変更が可能である。

１ 基板
２ バッファ層
３、３３ 電子走行層
３ａ、３３ａ ２次元電子ガス層
４、３４ 電子供給層
５、２５、３５、４５、５５ リセス部
６、２６、４６、５６ 拡散防止層
６ａ、７ａ 底面部
６ｂ、７ｂ 側壁部
７ シリコン層
８ ゲート絶縁膜
９ ソース電極
１０ ドレイン電極
１１ ゲート電極
２３、４３、５３ ｎ⁻−ＧａＮ層
２４ ｎ^＋−ＧａＮ層
２７ シリコン基板
４４ａ、５４ａ ｎ^＋−ＧａＮ層
４４ｂ、５４ｂ ｎ^＋−Ｓｉ層
４７、５７ ｐ−Ｓｉ層
１００、２００、３００、４００、５００ 電界効果トランジスタ

Claims (6)

1. シリコン、ゲルマニウム、またはシリコンゲルマニウムからなる第１半導体部と、
   窒化物系半導体からなる第２半導体部と、
   前記第１半導体部と前記第２半導体部との間に形成された、前記第１半導体部と前記第
   ２半導体部との間の原子拡散を防止する拡散防止層と、
   前記第１半導体部の表面に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極と、
   前記第２半導体部と電気的に接続するドレイン電極と、
   前記ゲート電極に所定の電圧を印加し、前記第１半導体部にチャネルが形成されると、該チャネルおよび前記拡散防止層を介して前記ドレイン電極と電気的に接続するように形成されたソース電極と、を備えることを特徴とする電界効果トランジスタ。
2. 前記第２半導体部は、電子走行層と、前記電子走行層上に形成された、前記電子走行層よりもバンドギャップが広い電子供給層とを有し、
   前記電子走行層の前記電子供給層との界面には２次元電子ガス層が形成されており、前記第１半導体部に前記チャネルが形成されると、該チャネル、前記拡散防止層および前記２次元電子ガス層を介して前記ドレイン電極と前記ソース電極とが電気的に接続することを特徴とする請求項１に記載の電界効果トランジスタ。
3. 前記第２半導体部はドリフト層を含み、前記ソース電極と前記ドレイン電極とが異なる半導体層上に形成されていることを特徴とする請求項１に記載の電界効果トランジスタ。
4. シリコン、ゲルマニウム、またはシリコンゲルマニウムからなる第１半導体部と、
   窒化物系半導体からなる第２半導体部と、
   前記第１半導体部と前記第２半導体部との間に形成された、前記第１半導体部と前記第
   ２半導体部との間の原子拡散を防止する拡散防止層と、
   前記第１半導体部の表面に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極と、
   前記第２半導体部から前記第１半導体部に到る深さまで形成されたリセス部とを備え、
   前記ゲート絶縁膜および前記ゲート電極は、前記リセス部に形成されていることを特徴とする電界効果トランジスタ。
5. 前記第１半導体部はシリコン基板に含まれることを特徴とする請求項１〜４のいずれか一つに記載の電界効果トランジスタ。
6. 前記第２半導体部に形成されたリセス部を有し、
   前記第１半導体部、前記拡散防止層、前記ゲート絶縁膜および前記ゲート電極は前記リ
   セス部に形成されていることを特徴とする請求項１または２に記載の電界効果トランジスタ。

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