CN103050406A - 用于制造半导体晶体管结构的方法 - Google Patents

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Abstract

提供一种用于制造半导体晶体管结构的方法。该方法包括提供具有水平主表面(15)的半导体本体（40）。形成从水平主表面（15）延伸到半导体本体(40)中的垂直沟槽（19a）。在垂直沟槽（19a）的下面的片段中构造场氧化物（7）和场板(13a)。用HDP氧化物（8）填充垂直沟槽(19a)。通过等离子体刻蚀从垂直沟槽（19a）的上面的片段中除去HDP氧化物（8）。在垂直沟槽（19a）的上面的片段中构造绝缘栅电极（14,9）。

Description

用于制造半导体晶体管结构的方法
技术领域
本发明涉及一种用于制造半导体晶体管结构的方法、尤其是一种用于制造具有埋入式绝缘场板的场效应晶体管结构的方法。
背景技术
在机动车辆、消费品和工业应用中的现代装置的许多功能——比如电能转换、电动机或电机的操控以及例如在HiFi音频放大电路中信号的调制或放大——基于半导体晶体管、尤其是场效应晶体管（FET），如MOSFET（金属氧化物半导体场效应晶体管）和IGBT（绝缘栅双极晶体管）。在这些器件的情况下，充当晶体管的控制电极的是与半导体本体绝缘的栅电极，该栅电极（Gatterelektrode）在下面亦称栅电极（Gateelektrode）。
除了晶体管的栅电极与两个其他接线端子——MOSFET的源电极与漏电极或IGBT的发射电极与集电极——之间的电容以外，晶体管的截止能力也是一个重要的运行参数。为了在导通电阻Ron相同的情况下提高截止能力，可以使用埋入式绝缘场板。此外，通过埋入式绝缘场板，还可以减小晶体管的栅极－漏极电容。另一方面，在栅电极与场板之间存在附加的电容，该电容形成栅极接线端子与源极接线端子之间的电容的一部分，因为通常还给场板施加源极电势。栅电极与场板之间的绝缘层的集成厚度和介电常数影响该附加的电容，并且因此影响栅极接线端子与源极接线端子之间的电容。
晶体管的开关行为基本上由栅极－漏极电容和栅极－源极电容来确定。栅极－漏极电容尤其是影响该器件的开关速度，并且因此影响流经器件的电流或在器件上下降的电压的开关边沿的陡度。晶体管器件的栅极－漏极电容例如取决于器件的栅电极和漂移区域或泄漏区域彼此重叠的面积以及取决于栅电极与漂移区域之间的栅极氧化物的介电常数和厚度。
通常，栅极氧化物和栅电极与场板之间的氧化物在共同的氧化过程中生成。在此，尤其是在薄的栅极氧化物情况下，绝缘栅电极与场板之间的附加电容可能变为相对大。在快速的开关过程中，该附加电容可能导致MOSFET的不期望的再次接通，所通过的方式是经由漏极电势将场板充电为正的并且然后经由附加电容同样将栅电极充电为正的。与此相联系的再次接通导致功率损耗并且减小栅极－源极电容的效率。
发明内容
鉴于上面所述，本发明提出一种根据权利要求1所述的用于制造半导体晶体管结构的方法以及一种根据权利要求18所述的用于制造半导体晶体管结构的方法。
根据一个实施方式，提供了一种用于制造半导体晶体管结构的方法。该方法包括：提供具有水平主表面的半导体本体。形成从水平主表面延伸到半导体本体中的垂直沟槽。在垂直沟槽中构造第一介电层。在垂直沟槽的第一介电层上构造第一导电区域，使得第一导电区域从水平主表面退回。用第二介电层填充垂直沟槽，所述第二介电层覆盖第一导电区域。从垂直沟槽的上面的片段中除去该第一介电层和第二介电层，以便在垂直沟槽的侧壁处露出半导体本体，其中第一导电区域保持被第二介电层覆盖。
根据另一实施方式，提出一种用于制造半导体晶体管结构的方法。该方法包括：提供具有水平主表面的半导体本体。形成从水平主表面延伸到半导体本体中的垂直沟槽。在垂直沟槽的下面的片段中构造场氧化物和场板。用HDP氧化物填充垂直沟槽。通过等离子体刻蚀，从垂直沟槽的上面的片段中除去HDP氧化物。在垂直沟槽的上面的片段中构造绝缘栅极。在等离子体刻蚀以前，通常通过平坦化将场氧化物和HDP氧化物从水平主表面中除去。此外，通过等离子体刻蚀还从垂直沟槽的上面的片段中除去场氧化物，以便在上面的片段中的垂直沟槽的侧壁处露出半导体本体以用于形成栅极氧化物。
本发明的另外的有利扩展方案、细节、方面和特征从从属权利要求、说明书以及附图中得出。
附图说明
附图图解说明了实施方式并且与具体实施方式一起用于阐述实施方式的原理。附图不是成比例的，并且用于说明目的。附图的元素不一定是相对于彼此比例正确的。为清楚起见，只要不另行说明，给不同附图中的相同元素或制造步骤配备相同的附图标记。
图1至8以穿过半导体本体的示意性纵截面图图解说明了根据一个或多个实施方式的用于制造垂直半导体器件的方法步骤。
具体实施方式
在下面的详述中参考任意附图，这些附图构成本说明书的一部分并且其中作为图解说明示出了可以实践本发明的特定实施方式。鉴于此，来自方向术语的用语——比如“上侧”、“下侧”、“前侧”、“背侧”、“前面的”、“后面的”等等——参考所述附图的取向来使用。由于实施方式的部件可能以一系列不同取向定位，因此这些方向术语用于图示目的，并且绝不是限制性的。应当理解，可以采用其他实施方式和进行结构或逻辑改变，而不偏离本发明的保护范围。因此，下面的详述不应以限制性意义来理解。
现在详细地参考不同实施方式，其中在附图中示出一个或多个示例。每个示例用于阐述并且将不是对本发明的限制。例如，作为实施方式的一部分所示或所述的特征可以与其他实施方式结合使用，以便得出又一实施方式。意图是，本发明包含这样的修改和变型。这些示例在使用特定语言的情况下描述，这些语言不应被解释为限制所附权利要求的保护范围。
比如前面所使用的表达“水平的”应描述与半导体衬底或半导体本体的第一主表面或水平主表面基本上平行的取向。这例如可以是晶片或芯片的表面。
比如前面所使用的表达“垂直的”应描述被布置为与水平的主表面基本上垂直的取向，即与半导体衬底或半导体本体的水平主表面的法向平行的取向。
下面将n掺杂称为第一导通类型，而将p掺杂称为第二导通类型。n掺杂区域和p掺杂区域的多数载流子是电子或空穴。在本说明书中，将负电荷类型称为第一电荷类型，而将正电荷类型称为第二电荷类型。当然，也可以构造具有相反掺杂的半导体元件，从而第一导通类型可以是p掺杂的并且第二导通类型可以是n掺杂的。因此，第一电荷类型也可以表示空穴的电荷类型。此外，一些附图通过在掺杂类型处列举的符号“－”或“＋”来说明相对掺杂浓度。例如，“n－”是指比“n”掺杂区域的掺杂浓度小的掺杂浓度，而“n-”掺杂区域具有比“n”掺杂区域更大的掺杂浓度。但是只要没有另行说明，对相对掺杂浓度的说明不是指具有相同掺杂浓度的掺杂区域一定具有相同的绝对掺杂浓度。例如，两个不同的“n＋”区域具有不同的绝对掺杂浓度。相同的道理例如适用于n＋和p＋区域。
在此所述的实施方式涉及具有埋入式绝缘场板的场效应晶体管、尤其是具有布置在垂直沟槽中的场板和与该场板绝缘的布置在其上的栅电极的场效应晶体管。比如前面使用的表达“场效应”应描述通过电场促成的、第一导通类型的导通“沟道”的构成和/或电导率的控制和/或第二导通类型的半导体区域（通常为第二导通类型的本体区域）中的沟道的形状。由于场效应，在MSFET的情况下通过电场构成和/或控制穿过如下沟道区域的单极电流路径，所述沟道区域在第一导通类型的与源电极欧姆接触的源极区域与第一导通类型的漂移区域之间。该漂移区域与第一导通类型的漏极区域欧姆接触，该漏极区域与漏电极欧姆接触。在栅电极与源电极之间不施加外部电压的情况下，源电极与漏电极之间的电流路径在以正常方式关断的场效应器件的情况下通过半导体器件被中断，或者具有至少一个高电阻。在IGBT的情况下，发射极区域对应于MOSFET的源极区域。此外，在IGBT的情况下，在漂移区域与集电极之间替代于漏电极而布置另一pn结，该pn结可以形成在第二导通类型的集电极区域（替代于漏极区域）与漂移区域之间。
比如前面所使用的用语“场效应结构”应描述在半导体衬底或者具有栅电极的半导体器件中构造的用于在沟道区域中构造和/或形成导通的反型沟道——下面亦称沟道——的结构。栅电极通过介电区域或者介电层至少与沟道区域绝缘。在此，该介电区域也被简称为栅极氧化物，即使该介电区域在此不是诸如氧化硅（SiO2）的氧化物而是诸如氮化硅（Si3N4）的介电质时也是如此。
比如前面所使用的用语“场板”应描述如下的电极，该电极被布置为与半导体区域、通常与漂流区域相邻，与半导体区域绝缘，并且被安排为通过为n型的漂流区域施加相应的电压、通常为正电压来在半导体区域中扩展出空间电荷区域、即半导体区域中的空出的片段。表达“空出的”和“完全空出的”应描述，半导体区域基本上不包括自由载流子。通常，绝缘场板被布置为接近于例如构造在漂流区域与本体区域之间的pn结。因此可以提高pn结或半导体器件的截止电压。将场板与漂移区域绝缘的介电层或介电区域下面亦称为场介电层、场介电区域或简称味儿场氧化物，即使其在此不是氧化物而是另一介电质时也是如此。属于用于构成栅电极或场板与半导体本体之间的或者栅电极与场板之间的介电区域或介电层的介电材料的示例的尤其是SiO2、Si3N4、SiOxNy、Al2O3、ZrO2、Ta2O5、TiO2和HfO2。栅电极和场板可以在器件运行期间被施加相同的电势。但是通常，场板在运行中被施加与源极区域或发射极区域相同的电势，以便将栅极－漏极电容保持得尽可能小。
比如前面所使用的表达“功率场效应晶体管”应描述在单个芯片上的具有高电压和/或高电流开关能力的场效应晶体管。换言之，功率场效应晶体管指定用于通常在安培范围中的强电流和/或通常高于20V、特别是高于400V的高电压。
参考图1至图8，现在阐述用于制造垂直半导体器件100的方法步骤。在第一步骤中，提供半导体本体40，该半导体本体具有水平主表面15和与水平主表面15相对布置的第二表面16或背侧16。图1以示意性纵截面图示出了半导体本体40。水平主表面15的法向en与垂直方向基本上平行延伸，即定义该垂直方向。
下面主要参考由硅（Si）制成的半导体器件100来描述制造方法的实施方式。因此，单晶半导体区域或单晶半导体层通常是单晶Si区域或单晶Si层。但是应当理解，半导体本体40也可以由适于制造半导体器件的任意半导体材料制成。属于这样的材料的示例的尤其是有（仅仅举几个为例）：基本半导体材料，诸如硅（Si）或锗（Ge）及其混合形式（SixGev）；IV-V族化合物半导体材料，诸如碳化硅（SiC）或锗化硅（SiGe）；二元、三元或四元III－V半导体材料，诸如氮化镓（GaN）、砷化镓（GaAs）、磷化镓（GaP）、磷化铟（InP）、磷化铟镓（InGaP）或者磷化铟镓砷（InGaAsP）；以及二元或三元II－VI半导体材料，诸如碲化镉（CdTe）和碲化汞镉（HgCdTe）。上述半导体材料亦称为同质结半导体材料。如果将两种不同半导体材料组合，则产生异质结半导体材料。属于异质结半导体材料的示例的尤其有氮化铝镓（AlGaN）和氮化镓（GaN）或硅碳化硅（SixC1-x）和SiGe异质结半导体材料。当今，针对功率半导体应用主要使用材料Si、SiC和GaN。如果半导体本体包括具有大带隙的材料、诸如SiC或GaN——该材料具有高的击穿电压或出现雪崩倍增时的高临界电场，则可以将相应半导体区域的掺杂选择为较高的，这减小了接通电阻Ron。
半导体本体40通常是晶片40或芯片40。通常，半导体本体40包含半导体衬底20和一个或多个在该半导体衬底20上生长的外延层30。但是半导体本体40也可以通过晶片接合制造。在图1所示的示例性实施例中，半导体衬底20形成n型的第一半导体区域1，该第一半导体区域1之后可以被称为MOSFET结构的漏极区域1。其上作为外延层20布置有较弱掺杂的n型的第二半导体区域2，使得从第一半导体区域1延伸到水平主表面15。在其他实施方式中，第一半导体区域1是p型的、例如p＋掺杂的。半导体区域1或其部分可以之后形成IGBT的集电极区域。图1示出了半导体本体40，在该半导体本体40之后在水平主表面15上形成通常由氧化硅或氮化硅制成的结构化掩模6。
随后，通过掩模6将垂直沟槽19、19a从水平主表面40刻蚀到半导体本体40中。在此，垂直沟槽19、19a可以部分地延伸到第一半导体区域1中。至少在垂直沟槽19、19a的底部和侧壁处形成第一介电层7。通常，第一介电层7是氧化硅层，该氧化硅层可以在使用硅半导体本体40的情况下通过热氧化生成。在其他实施方式中，第一介电层7通过沉积过程生成。
接着，在垂直沟槽19、19a中的第一介电层7上生成相应的第一导电区域13、13a。通常，第一导电区域13、13a由足够高地掺杂的多晶硅制成。为了生成第一导电区域13、13a可以为此首先沉积多晶硅。在沟槽19a中，所沉积的多晶硅之后通常借助于等离子体刻蚀过程被部分地除去直到第一垂直深度d1，其中在该等离子体刻蚀过程以前可以进行CMP过程。由此，垂直沟槽19a中的第一导电区域13a仅仅布置在相应的下面的沟槽片段中，即与垂直主表面15间隔开。垂直沟槽19可以在回蚀期间由另一掩模17覆盖，从而导电区域13在那里不被回蚀。图2以示意性纵截面图示出了由此结果得到的半导体结构100。
第一垂直深度d1被选择为略大于沟道长度、即在之后形成的本体区域中沿着同样在之后形成的栅极氧化物的沟道的长度。第一垂直深度d1可以根据器件特性通过等离子体刻蚀过程的参数来精确地确定。例如，具有100V标称电压的器件的第一垂直深度d1通常为大约1μm。
在图2所示的示例性实施例中示出了3个垂直沟槽19、19a。在此，通过左边沟槽19中的绝缘的第一导电区域13为后面完成的半导体器件提供边缘密封结构，以便提高截止情况下的击穿电压。在此，左边的沟槽19可以与相邻的垂直沟槽19相比更深地延伸到半导体本体40或半导体衬底20中。此外，沟槽19通常以围绕方式被实施为边缘密封体，使得该边缘密封体在纵截面中完全包围器件的沟槽19a。因此，图2通常仅仅对应于半导体本体40的完整纵截面的左边片段。在这种情形下，还应当提到的是，在半导体本体40通常是一种晶片，在该晶片中可以平行地制造分别具有围绕的深沟槽19的大量半导体器件100。在对截止能力具有较小要求的另一实施例中，放弃生成可选地垂直沟槽19，由此可以节省晶片或芯片面积。
在图2所示的示例性实施例中，生成两个垂直沟槽19a，在所述沟槽中，在后面形成栅电极。在其他实施方式中，为栅电极生成仅仅一个垂直沟槽19a。能够理解，在另外的实施方式中，例如当制造功率半导体器件时，还可以为每个半导体器件的栅电极生成大量垂直沟槽19a。
在图2中未示出图1中所示的掩模6。该掩模例如可以是在形成第一介电层7之前被除去的。但是在其他实施方式中，掩模6保留在水平主表面15上。于是，一旦第一介电层7是通过衬底生成的，则掩模6就位于水平主表面15与第一介电层7之间。如果第一介电层7是与保留在水平主表面15上的例如作为氮化硅掩模的掩模6一起通过热氧化生成的，则第一介电层7仅仅在侧壁处以及在垂直沟槽19、19a的底部生成。
掩模17现在可以被除去。根据一个改进方案，第一介电层选择性地、即根据第一导电区域13、13的材料选择性地被回蚀，以便扩展相应上面的片段中的垂直沟槽19。由此可以将高宽比、即沟槽19的沟槽深度与沟槽宽度的比例减小到大致2：1至大致3：1的值，这在后面可以有利地影响介电质沉积。因此，介电层7的存在于水平主表面15上的材料也变薄。图3以示意性截面图示出了由此得到的半导体结构100。为此通常使用各向同性的刻蚀处理。
通常，垂直沟槽19中的第一介电层7被回蚀为使得相应的上面的片段中的第一导电区域13a被部分地露出。在此，该回蚀进行到第二垂直深度d2，该第二垂直深度d2稍微大于第一垂直深度d1，例如大大致10nm至大致400nm、优选大大致20nm至大致200nm。
接着，垂直沟槽19a被用第二介电层8填充。尤其是在垂直沟槽19a的高宽为小的、例如小于1：1的情况下，介电层8可以是TEOS层（硅酸四乙酯）。
但是通常，垂直沟槽19a是通过非共形（nichtkonform）的沉积被介电层8填充的。在此，介电层8从下到上生长。这导致：第一导电区域13a之上的介电层8的垂直高度通常是垂直沟槽19a的侧壁处的水平厚度的至少1.5倍大。图4中以示意性纵截面图示出了由此得到的半导体结构100。根据一个改进方案，介电层8的非共形的沉积通过HDP处理（High－density plasma高密度等离子）来进行，其中介电层8在专门的HDP－CVD方法（Chemical vapor deposition化学蒸气沉积）中作为所谓的HDP氧化物、通常作为HDP氧化硅被沉积。
在接下来的步骤，通常通过平坦化将第二介电层8和可能存在于水平主表面17上的第一介电层7从水平主表面17再次除去，以便在水平主表面15上或水平主表面15处露出半导体本体40。在此，该平坦化通常包括氧化物CMP处理（Chemical Mechanical Polishing化学机械打磨），但是也可以包括机械打磨方法和/或其他化学机械打磨方法。图5以示意性纵截面图示出了由此得到的半导体结构100。
一旦如图5以虚线示出的掩模6还存在于水平主表面15上，则该掩模就可以在平坦化时充当阻挡层，并且之后被除去。为此，由于小磨损率，在氧化物CMP处理中尤其合适的是氮化硅掩模6。由此，所得到的水平主表面15的垂直位置可以非常精确地确定。
根据一个改进方案，在平坦化以后将第一牺牲层涂敷在半导体本体40并且将其再次除去。由此可以再次除去半导体本体40的水平主表面15上的可能的平坦化损伤。例如，第一牺牲层作为热氧化物形成，该热氧化物通过湿化学刻蚀被再次除去。
接着，从沟槽19的相应的上面片段中除去第一介电层7和第二介电层8，以便在那里在沟槽19的侧壁处露出半导体本体40，其中相应的第一导电区域13a保持被第二介电层8覆盖。此外，可选的垂直沟槽19在此受到另一掩模18的保护，该掩模的水平布局可以对应于图2所示的掩模。
通常，然后从上面的沟槽片段中除去第一介电层7和第二介电层8，以便在那里露出侧壁以用于生成栅极氧化物。图6以示意性纵截面图示出了由此得到的半导体结构100。
第一介电层7和第二介电层8的除去通常通过等离子体处理来进行。由此可以非常精确地并且以垂直沟槽19a之间的小波动来产生第三垂直深度d3、即水平主表面15与第二介电层8的保留在垂直沟槽19中的部分之间的间隔。这使得能够精确地和以仅仅轻微的波动来产生所制造的半导体器件中的充当场板的场板13a与在第二介电层8的保留部分上形成的栅电极之间的电容。
由于第一和第二介电层7、8通常由相同材料、例如氧化硅制成，因此第一介电层7和第二介电层8从沟槽19的上面片段中的除去也可以在共同的刻蚀处理中进行。由此可以减少过程复杂度并且由此减少制造成本。
为了再次除去垂直沟槽19和/或水平主表面15的可能的等离子体损伤，可以在露出的侧壁和/或水平主表面15处生成第二牺牲层并且再次将其除去。这通常再次通过热氧化和接着的湿化学刻蚀进行。
接着，可以在垂直沟槽19的侧壁上形成薄介电层9。在此，这在硅半导体本体40的情况下通常在此通过热氧化进行。
现在，通常在垂直沟槽19a的上面的片段中形成相应的第二导电区域14。这例如可以通过多晶硅沉积和接着部分地回蚀和/或平坦化来进行。图7以示意性纵截面图示出了由此得到的半导体结构100。
接着，还可以通过在第二半导体区域2与垂直沟槽19a接界的部分处构造另外的半导体区域4、5来形成半导体本体40中的晶体管机构。为此，通过相应的掺杂处理、例如通过植入和接着的热处理在第二半导体区域2中的相应上面的片段中生成第二导通类型的本体区域4和第一导通类型的源极区域5，使得本体区域4布置在源极区域与第二半导体区域2的充当漂移区域2的保留部分之间。在此，在源极区域5与本体区域4以及在本体区域4与漂移区域2之间形成相应的pn结，使得这些pn结与垂直沟槽19a的侧壁处的至少一个薄介电层9接界，其中所述垂直沟槽19a在那里形成到可用作栅电极的第二导电区域14的栅极氧化物。漂移区域2与分别接界的本体区域4之间的pn结垂直与水平主表面15相距的垂直间隔、以及彼此接界的本体区域4与源极区域之间的pn结与水平主表面15相距的垂直间隔可以通过植入或扩散过程来精确地调节。图8以示意性纵截面图示出了由此得到的半导体结构100。
接着，可以在水平主表面15上生成绝缘中间氧化物、栅极金属化部G以及与之绝缘的源极金属化部S、以及相应的接触结构。在此，源极区域5、本体区域4、场板13a和可选的边缘密电极通常与源极金属化部S相连接，并且栅电极14与栅极金属化部G相连接。此外，在背侧16例如整面地生成漏极金属化部D。
在第一半导体区域为p＋掺杂的MOSFET结构100或者可类似制造的IGBT结构100的开关行为基本上由栅极金属化部G与漏极金属化部D之间的栅极－漏极电阻CGD、以及栅极金属化部G与源极金属化部S之间的栅极－源极电容CGS来确定。在此，栅极－漏极CGD基本上由栅极14与漂移区域2之间的电容来确定。栅极－源极CGS基本上由栅电极14与接界的本体区域和源极区域5、4之间以及两个电容Cgs以及栅电极14与分别布置在其下的场板13a之间的电容Cgf来确定。
通过所阐述的制造方法，以简单方式耦合输出垂直沟槽19a的侧壁处的栅极氧化物9以及栅电极14与分别布置在其下的场板13a的形成。因此，可以在器件中实现介电质8的非常高的击穿电压以及非常小的栅极－场板电容Cgf。通过低Cgf值，可以防止MOSFET的不期望的再次接通、以及与之相联系的功率损耗。
因此，在此提出的方法与常规制造方法不同，在常规的制造方法中，栅极氧化物和栅电极与场板之间的绝缘体一起生成。
通过迄今为止将栅极氧化物的氧化过程与场板的氧化过程相耦合，栅电极与场板之间的氧化物的厚度以及栅电极与源极区域和本体区域之间的氧化物的厚度可以彼此无关地被调节。利用该新方法，栅极氧化物厚度可以独立和灵活地调节，由此可以精确地调节器件的开关行为，并且针对以栅极氧化物厚度为区别的不同使用电压类来简单地调整该器件。
此外，由常用方法对于栅电极14的所谓的最低点（Fußpunkt）而言、即对于由第三深度d3给定栅电极14与水平主表面15相距的最大间隔而言导致相对高的累积过程波动。这导致栅极－漏极电容的相应发散。
在在此所提出的方法中，情况不同。栅电极14的最低点可以通过几个精确可控的过程精确地调节。在本方法中，栅极最低点的波动仅仅由第一和第二介电层的等离子体回蚀的非常小的波动来确定。因此，可以减小栅极－漏极电容的绝对值以及波动，并且由此改善晶体管的开关特性。
此外，栅电极14与分别布置在其下的场板13a之间的最小间隔可以通过对第二介电层8进行的等离子体回蚀来良好地调节。这使得能够独立地调节栅极-漏极电容CGD和栅极－源极电容CGS以及电容Cgs和Cgf，使得半导体器件100可以良好地与所期望的接通特性相适应。
此外，可以与常规制造方法相比减小不同垂直沟槽19a的CGD、CGS、Cgs和Cgf。
上面参考图1至8所阐述的用于制造半导体晶体管结构的制造方法也可以按如下方式来描述。提供具有水平主表面的半导体本体。从水平主表面中形成延伸到半导体本体中的垂直沟槽。在垂直沟槽的下面的片段中，形成场氧化物和场板。然后，用HDP氧化物填充垂直沟槽。通过平坦化和等离子体刻蚀，从垂直沟槽的上面的片段中除去HDP氧化物，并且在沟槽的上面的片段中形成绝缘栅电极。
为此，通常在填充以后将场氧化物从垂直沟槽的上面的片段中除去，以便在上面的片段中的垂直沟槽的侧壁处露出半导体本体。这通常在共同的等离子体刻蚀过程中进行，该过程还用于从上面的片段中除去HDP氧化物。然后，可以在垂直沟槽的侧壁上生成栅极氧化物。接着，可以用导电材料、例如多晶硅填充垂直沟槽的上面的片段，以便生成栅电极。该处理流程再次保证栅极氧化物和场板与栅电极之间的HDP氧化物的生成的简单去耦合。
此外，HDP氧化物和同样存在于水平主表面上的场氧化物通常在等离子体刻蚀以前通过平坦化、例如通过氧化物CMP处理被除去。这与等离子体刻蚀一起使得甚至能够在作为半导体本体的整个晶片上调整栅电极的最低点。因此，可以减小栅电极－最低点的目标深度，因为现在仅仅还存留显著更小的波动。因此，可以减小栅极－漏极电容的波动以及因此减小器件在运行中的开关损耗。
已经根据实施例阐述了本发明。这些实施例同样不应理解为限制本发明。

Claims (20)

1.一种用于制造半导体晶体管结构（100）的方法，包括：
提供具有水平主表面（15）的半导体本体(40);
构造从水平主表面（15）延伸到半导体本体(40)中的垂直沟槽(19a)；
在垂直沟槽（19a）中构造第一介电层（7）;
在垂直沟槽（19a）的第一介电层（7）上构造第一导电区域(13a)，使得第一导电区域（13a）从水平主表面（15）退回;
用第二介电层（8）填充垂直沟槽(19a)，所述第二介电层（8）覆盖第一导电区域(13a)；以及
从垂直沟槽（19a）的上面的片段中除去该第一介电层（7）和第二介电层（8），以便在垂直沟槽（19a）的侧壁处露出半导体本体，其中第一导电区域（13a）保持被第二介电层（8）覆盖。
2.根据权利要求1所述的方法，其中垂直沟槽（19a）的填充通过非共形的沉积进行。
3.根据权利要求1或2所述的方法，其中垂直沟槽（19a）的填充包括HDP处理。
4.根据权利要求1至3之一所述的方法，进一步包括从水平表面（15）除去第一介电层（7）和第二介电层（8），包括平坦化。
5.根据权利要求4所述的方法，其中该平坦化包括氧化物CMP处理。
6.根据权利要求4或5所述的方法，进一步包括通过热氧化在半导体本体（40）上构造第一牺牲层以及在平坦化以后除去第一牺牲层。
7.根据前述权利要求之一所述的方法，其中除去第一介电层（7）和第二介电层（8）包括等离子体刻蚀处理。
8.根据权利要求7所述的方法，进一步包括通过热氧化在侧壁上构造第二牺牲层以及在等离子体刻蚀处理以后除去第二牺牲层。
9.根据前述权利要求之一所述的方法，进一步包括在填充垂直沟槽（19a）以前选择性地回蚀第一介电层（7）。
10.根据前述权利要求之一所述的方法，其中第一介电层（7）和/或第二介电层（8）被构造为氧化硅。
11.根据前述权利要求之一所述的方法，进一步包括在水平主表面（15）上构造氮化硅层（6）。
12.根据权利要求11所述的方法，其中所述氮化硅层（6）在构造垂直沟槽（19a）时充当刻蚀掩模和/或在平坦化时充当阻挡层。
13.根据前述权利要求之一所述的方法，进一步包括在垂直沟槽（19a）的上面的片段中的半导体本体（40）的侧壁上构造薄介电层（9）。
14.根据权利要求13所述的方法，进一步包括在垂直沟槽（19a）的上面的片段中构造第二导电区域（14）。
15.根据权利要求13或14所述的方法，进一步包括在半导体本体（40）中构造晶体管结构，该晶体管结构的pn结与所述薄介电层（9）接界。
16.根据前述权利要求之一所述的方法，其中构造第一导电区域（13a）和/或构造第二导电区域（14）包括相应地沉积多晶硅。
17.根据前述权利要求之一所述的方法，其中从垂直沟槽（19a）的上面的片段中除去第一介电层（7）和第二介电层（8）包括共同的刻蚀处理。
18.一种用于制造半导体晶体管结构（100）的方法，包括：
提供具有水平主表面(15)的半导体本体（40）;
构造从水平主表面（15）延伸到半导体本体(40)中的垂直沟槽（19a）；
在垂直沟槽（19a）的下面的片段中形成场氧化物（7）和场板(13a)；
用HDP氧化物（8）填充垂直沟槽(19a)；
等离子体刻蚀，以便从垂直沟槽（19a）的上面的片段中除去HDP氧化物（8）;以及
在垂直沟槽（19a）的上面的片段中构造绝缘栅电极（14，9）。
19.根据权利要求18所述的方法，其中在填充垂直沟槽（19a）以后从垂直沟槽（19a）的上面的片段中除去场氧化物（7），以便在上面的片段中的垂直沟槽(19a)的侧壁处露出半导体本体（40）。
20.根据权利要求18或19所述的方法，其中在等离子体刻蚀以前通过平坦化从水平主表面（15）除去场氧化物（7）和/或HDP氧化物（8）。
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