CN103594371B - 一种半导体器件的制造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 61
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 86
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 86
- 239000010703 silicon Substances 0.000 claims abstract description 86
- 239000000758 substrate Substances 0.000 claims abstract description 79
- 239000000463 material Substances 0.000 claims abstract description 57
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims abstract description 26
- 239000011248 coating agent Substances 0.000 claims abstract description 11
- 238000000576 coating method Methods 0.000 claims abstract description 11
- 238000011049 filling Methods 0.000 claims abstract description 6
- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical compound [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 claims abstract description 5
- 239000002184 metal Substances 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 9
- 150000004767 nitrides Chemical class 0.000 claims description 8
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 239000013078 crystal Substances 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 6
- 229920002120 photoresistant polymer Polymers 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- 238000003701 mechanical milling Methods 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 5
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 4
- 238000010276 construction Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 4
- 238000005516 engineering process Methods 0.000 claims description 4
- 230000000873 masking effect Effects 0.000 claims description 4
- TZHYBRCGYCPGBQ-UHFFFAOYSA-N [B].[N] Chemical compound [B].[N] TZHYBRCGYCPGBQ-UHFFFAOYSA-N 0.000 claims description 3
- 238000000137 annealing Methods 0.000 claims description 3
- 238000000280 densification Methods 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 238000000227 grinding Methods 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 239000000470 constituent Substances 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000001289 rapid thermal chemical vapour deposition Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- NHDHVHZZCFYRSB-UHFFFAOYSA-N pyriproxyfen Chemical compound C=1C=CC=NC=1OC(C)COC(C=C1)=CC=C1OC1=CC=CC=C1 NHDHVHZZCFYRSB-UHFFFAOYSA-N 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7849—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being provided under the channel
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Crystallography & Structural Chemistry (AREA)
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Abstract
本发明提供一种半导体器件的制造方法，包括：提供第一硅基体，在其上依次形成一缓冲层和一硬掩膜层；形成用于填充隔离材料的沟槽；沉积一隔离材料以完全填充所述沟槽；研磨所述隔离材料，以露出所述硬掩膜层；形成用于外延生长锗硅的凹槽；在所述凹槽中形成一锗硅层；去除所述硬掩膜层、缓冲层和位于所述第一硅基体之上的隔离材料；形成一氧化物层，以覆盖所述锗硅层和所述隔离材料；提供第二硅基体，将所述第一硅基体的形成有所述氧化物层的表面与所述第二硅基体的表面键合在一起；研磨所述第一硅基体的背面，以露出所述隔离材料；在所述第一硅基体的背面上形成栅极结构。根据本发明，在增强作用于NMOS晶体管的沟道区的应力的同时不损伤栅极结构。
Description
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种在NMOS晶体管的沟道区的下方形成嵌入式锗硅的方法。
背景技术
随着半导体器件尺寸的不断减小，对于金属-氧化物半导体场效应晶体管（MOSFET）而言，通常采用各种应力技术来增大通过MOS晶体管的电流，例如双应力线（DSL）、应力记忆技术（SMT）、嵌入式锗硅等。
对于应力记忆技术或者双应力线而言，都是在衬底上形成具有应力的应力层来产生作用于MOS晶体管的沟道区的应力，形成的应力层都会覆盖MOS晶体管的栅极结构。因此，在去除所述应力层的过程中，不可避免地对所述栅极结构造成不同程度的损伤。对于CMOS晶体管的PMOS部分而言，嵌入式锗硅是常用的应力技术，在嵌入式锗硅的形成过程中，所述栅极结构受到的损伤很小；由于所述嵌入式锗硅形成于PMOS部分的源/漏区中，其与PMOS部分的沟道区之间存在一定的距离，因此，所述嵌入式锗硅对所述沟道区施加的应力的大小将会受到该距离的制约。对于更为早期的应力技术而言，应力层是形成在衬底的背面，在去除所述应力层的过程中，不会对所述栅极结构造成损伤；但是，在后续的热处理工序中，所述应力层中的应力会发生较大程度的损失。
因此，需要提出一种方法，在增强作用于NMOS晶体管的沟道区的应力的同时不损伤NMOS晶体管的栅极结构。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供第一硅基体，在所述第一硅基体上依次形成一缓冲层和一硬掩膜层；在所述第一硅基体中形成用于填充隔离材料的沟槽；沉积一隔离材料于所述第一硅基体上，以完全填充所述沟槽；研磨所述隔离材料，以露出所述硬掩膜层；在所述第一硅基体中形成用于外延生长锗硅的凹槽；在所述凹槽中形成一锗硅层；去除所述硬掩膜层、所述缓冲层和位于所述第一硅基体之上的隔离材料；在所述第一硅基体上形成一氧化物层，以覆盖所述锗硅层和所述隔离材料；提供第二硅基体，将所述第一硅基体的形成有所述氧化物层的表面与所述第二硅基体的表面键合在一起；研磨所述第一硅基体的背面，以露出所述隔离材料；在所述第一硅基体的所述背面上形成栅极结构。
进一步，采用化学气相沉积工艺形成所述缓冲层和所述硬掩膜层。
进一步，所述缓冲层的材料为氧化物或者氮氧化硅。
进一步，所述硬掩膜层的材料为氮化硅、非晶碳、硼氮或者金属氮化物。
进一步，所述缓冲层的厚度为10-500埃。
进一步，所述硬掩膜层的厚度为200-800埃。
进一步，在沉积所述隔离材料之前，还包括在所述沟槽中沉积一衬里层的步骤。
进一步，所述隔离材料为氧化物。
进一步，在研磨所述隔离材料之前，还包括执行一退火过程以使所述隔离材料致密化的步骤。
进一步，所述研磨为化学机械研磨。
进一步，形成所述凹槽的步骤包括：在所述第一硅基体上形成一图案化的光刻胶层；以所述图案化的光刻胶层为掩膜，依次纵向蚀刻所述硬掩膜层、所述缓冲层和所述第一硅基体。
进一步，采用选择性外延生长工艺形成所述锗硅层。
进一步，采用化学机械研磨工艺实施所述去除过程。
进一步，采用化学气相沉积工艺或者热氧化工艺形成所述氧化物层。
进一步，所述第二硅基体的晶向和所述第一硅基体的晶向相同或者不同。
进一步，所述栅极结构包括依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。
进一步，所述栅极结构两侧形成有紧靠所述栅极结构的侧壁结构。
进一步，所述半导体器件为NMOS晶体管。
根据本发明，通过在NMOS晶体管的沟道区的下方形成嵌入式锗硅，可以在增强作用于NMOS晶体管的沟道区的应力的同时不损伤NMOS晶体管的栅极结构。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1H为本发明提出的在NMOS晶体管的沟道区的下方形成嵌入式锗硅的方法的各步骤的示意性剖面图；
图2为本发明提出的在NMOS晶体管的沟道区的下方形成嵌入式锗硅的方法的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的在NMOS晶体管的沟道区的下方形成嵌入式锗硅的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
下面，参照图1A-图1H和图2来描述本发明提出的在NMOS晶体管的沟道区的下方形成嵌入式锗硅的方法的详细步骤。
参照图1A-图1H，其中示出了本发明提出的在NMOS晶体管的沟道区的下方形成嵌入式锗硅的方法的各步骤的示意性剖面图。
首先，如图1A所示，提供第一硅基体100，所述第一硅基体100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅（SOI）等。作为示例，在本实施例中，所述第一硅基体100选用单晶硅材料构成。
接下来，在所述第一硅基体100上依次形成一缓冲层101和一硬掩膜层102，所述缓冲层101可以释放所述硬掩膜层102和所述第一硅基体100之间的应力。在本实施例中，采用化学气相沉积工艺形成所述缓冲层101和所述硬掩膜层102，所述缓冲层101的材料为氧化物或者氮氧化硅，所述硬掩膜层102的材料为氮化硅、非晶碳、硼氮（BN）或者金属氮化物。所述缓冲层101的厚度为10-500埃，所述硬掩膜层102的厚度为200-800埃。
接着，如图1B所示，在所述第一硅基体100中形成用于填充隔离材料的沟槽103。形成所述沟槽103的步骤包括：在对所述硬掩膜层102进行退火之后，利用所述硬掩膜层102作为掩膜进行隔离区光刻，蚀刻出用于填充隔离材料的所述沟槽103；在所述硬掩膜层102上以及所述沟槽103的侧壁和底部形成一由薄层氧化物构成的衬里层（图中未示出）。
接着，如图1C所示，沉积一隔离材料104于所述第一硅基体100上，以填充所述沟槽103。所述隔离材料104通常为氧化物，本实施例中，所述隔离材料104为HARP（一种氧化物）。接下来，采用化学机械研磨工艺（CMP）研磨所述隔离材料104，以露出所述硬掩膜层102。然后，可以执行一退火过程，以使所述隔离材料104致密化。
接着，如图1D所示，在所述第一硅基体100中形成用于外延生长锗硅的凹槽105。形成所述凹槽105的步骤包括：在所述第一硅基体100上形成一图案化的光刻胶层；以所述图案化的光刻胶层为掩膜，依次纵向蚀刻所述硬掩膜层102、所述缓冲层101和所述第一硅基体100，从而形成所述凹槽105。
接着，如图1E所示，采用选择性外延生长工艺在所述凹槽105中形成一锗硅层106。所述选择性外延生长工艺可以采用低压化学气相沉积（LPCVD）、等离子体增强化学气相沉积（PECVD）、超高真空化学气相沉积（UHVCVD）、快速热化学气相沉积（RTCVD）和分子束外延（MBE）中的一种。
接着，如图1F所示，去除所述硬掩膜层102、所述缓冲层101和位于所述第一硅基体100之上的隔离材料104。在本实施例中，采用化学机械研磨工艺（CMP）实施所述去除过程。然后，采用化学气相沉积工艺或者热氧化工艺在所述第一硅基体100上形成一氧化物层107，以覆盖所述锗硅层106和所述隔离材料104。所述氧化物层107的构成材料包括二氧化硅（SiO2）。
接着，如图1G所示，提供第二硅基体100’，将所述第一硅基体100的形成有所述氧化物层107的表面与所述第二硅基体100’的表面键合在一起。所述第二硅基体100’的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅等。作为示例，在本实施例中，所述第二硅基体100’选用单晶硅材料构成。所述第二硅基体100’的晶向和所述第一硅基体100的晶向可以相同，也可以不同。
然后，研磨所述第一硅基体100的背面，以露出所述隔离材料104。在本实施例中，采用化学机械研磨工艺研磨所述第一硅基体100，所述研磨过程结束之后，所述隔离材料104构成所述第一硅基体100中的隔离结构。
接着，如图1H所示，在所述第一硅基体100的所述背面上形成栅极结构108。作为一个示例，所述栅极结构108可包括自下而上依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。栅极介电层可包括氧化物，如，二氧化硅（SiO2）层。栅极材料层可包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨（W）、镍（Ni）或钛（Ti）；导电性金属氮化物层可包括氮化钛（TiN）层；导电性金属氧化物层可包括氧化铱（IrO2）层；金属硅化物层可包括硅化钛（TiSi）层。栅极硬掩蔽层可包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层可包括硼磷硅玻璃（BPSG）、磷硅玻璃（PSG）、正硅酸乙酯（TEOS）、未掺杂硅玻璃（USG）、旋涂玻璃（SOG）、高密度等离子体（HDP）或旋涂电介质（SOD）；氮化物层可包括氮化硅（Si3N4）层；氮氧化物层可包括氮氧化硅（SiON）层。
此外，作为示例，在所述第一硅基体100上还形成有位于所述栅极结构108两侧且紧靠所述栅极结构108的侧壁结构。其中，所述侧壁结构可以包括至少一层氧化物层和/或至少一层氮化物层。
形成所述栅极结构108之前，在所述第一硅基体100中形成P阱(well)结构，为了简化，图示中予以省略。
至此，完成了根据本发明示例性实施例的方法实施的全部工艺步骤，接下来，可以通过后续工艺完成整个NMOS晶体管的制作，所述后续工艺与传统的NMOS晶体管加工工艺完全相同。根据本发明，通过在NMOS晶体管的沟道区的下方形成嵌入式锗硅，可以在增强作用于NMOS晶体管的沟道区的应力的同时不损伤NMOS晶体管的栅极结构。
参照图2，其中示出了本发明提出的在NMOS晶体管的沟道区的下方形成嵌入式锗硅的方法的流程图，用于简要示出整个制造工艺的流程。
在步骤201中，提供第一硅基体，在所述第一硅基体上依次形成一缓冲层和一硬掩膜层；
在步骤202中，在所述第一硅基体中形成用于填充隔离材料的沟槽；
在步骤203中，沉积一隔离材料于所述第一硅基体上，以填充所述沟槽；
在步骤204中，研磨所述隔离材料，以露出所述硬掩膜层；
在步骤205中，在所述第一硅基体中形成用于外延生长锗硅的凹槽；
在步骤206中，在所述凹槽中形成一锗硅层；
在步骤207中，去除所述硬掩膜层、所述缓冲层和位于所述第一硅基体之上的隔离材料；
在步骤208中，在所述第一硅基体上形成一氧化物层，以覆盖所述锗硅层和所述隔离材料；
在步骤209中，提供第二硅基体，将所述第一硅基体的形成有所述氧化物层的表面与所述第二硅基体的表面键合在一起；
在步骤210中，研磨所述第一硅基体的背面，以露出所述隔离材料；
在步骤211中，在所述第一硅基体的所述背面上形成栅极结构。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (18)
1.一种半导体器件的制造方法，包括：
提供第一硅基体，在所述第一硅基体上依次形成一缓冲层和一硬掩膜层；
在所述第一硅基体中形成用于填充隔离材料的沟槽；
沉积一隔离材料于所述第一硅基体上，以完全填充所述沟槽；
研磨所述隔离材料，以露出所述硬掩膜层；
在所述第一硅基体中形成用于外延生长锗硅的凹槽，所述凹槽位于所述第一硅基体中的沟道区的下方；
在所述凹槽中形成一锗硅层；
去除所述硬掩膜层、所述缓冲层和位于所述第一硅基体之上的隔离材料；
在所述第一硅基体上形成一氧化物层，以覆盖所述锗硅层和所述隔离材料；
提供第二硅基体，将所述第一硅基体的形成有所述氧化物层的表面与所述第二硅基体的表面键合在一起；
研磨所述第一硅基体的背面，以露出所述隔离材料；
在所述第一硅基体的所述背面上形成栅极结构。
2.根据权利要求1所述的方法，其特征在于，采用化学气相沉积工艺形成所述缓冲层和所述硬掩膜层。
3.根据权利要求1或2所述的方法，其特征在于，所述缓冲层的材料为氧化物或者氮氧化硅。
4.根据权利要求1或2所述的方法，其特征在于，所述硬掩膜层的材料为氮化硅、非晶碳、硼氮或者金属氮化物。
5.根据权利要求1或2所述的方法，其特征在于，所述缓冲层的厚度为10-500埃。
6.根据权利要求1或2所述的方法，其特征在于，所述硬掩膜层的厚度为200-800埃。
7.根据权利要求1所述的方法，其特征在于，在沉积所述隔离材料之前，还包括在所述沟槽中沉积一衬里层的步骤。
8.根据权利要求1所述的方法，其特征在于，所述隔离材料为氧化物。
9.根据权利要求1所述的方法，其特征在于，在研磨所述隔离材料之前，还包括执行一退火过程以使所述隔离材料致密化的步骤。
10.根据权利要求1所述的方法，其特征在于，所述研磨为化学机械研磨。
11.根据权利要求1所述的方法，其特征在于，形成所述凹槽的步骤包括：在所述第一硅基体上形成一图案化的光刻胶层；以所述图案化的光刻胶层为掩膜，依次纵向蚀刻所述硬掩膜层、所述缓冲层和所述第一硅基体。
12.根据权利要求1所述的方法，其特征在于，采用选择性外延生长工艺形成所述锗硅层。
13.根据权利要求1所述的方法，其特征在于，采用化学机械研磨工艺实施所述去除过程。
14.根据权利要求1所述的方法，其特征在于，采用化学气相沉积工艺或者热氧化工艺形成所述氧化物层。
15.根据权利要求1所述的方法，其特征在于，所述第二硅基体的晶向和所述第一硅基体的晶向相同或者不同。
16.根据权利要求1所述的方法，其特征在于，所述栅极结构包括依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。
17.根据权利要求1所述的方法，其特征在于，所述栅极结构两侧形成有紧靠所述栅极结构的侧壁结构。
18.根据权利要求1所述的方法，其特征在于，所述半导体器件为NMOS晶体管。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210292727.2A CN103594371B (zh) | 2012-08-16 | 2012-08-16 | 一种半导体器件的制造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210292727.2A CN103594371B (zh) | 2012-08-16 | 2012-08-16 | 一种半导体器件的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103594371A CN103594371A (zh) | 2014-02-19 |
| CN103594371B true CN103594371B (zh) | 2016-06-08 |
Family
ID=50084460
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210292727.2A Active CN103594371B (zh) | 2012-08-16 | 2012-08-16 | 一种半导体器件的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103594371B (zh) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102339852A (zh) * | 2010-07-27 | 2012-02-01 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN102479738A (zh) * | 2010-11-23 | 2012-05-30 | 中国科学院微电子研究所 | 沟槽隔离结构及其形成方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8003467B2 (en) * | 2008-11-03 | 2011-08-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for making a semiconductor device having metal gate stacks |
-
2012
- 2012-08-16 CN CN201210292727.2A patent/CN103594371B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102339852A (zh) * | 2010-07-27 | 2012-02-01 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN102479738A (zh) * | 2010-11-23 | 2012-05-30 | 中国科学院微电子研究所 | 沟槽隔离结构及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103594371A (zh) | 2014-02-19 |
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