CN109950312A - 半导体器件及其形成方法 - Google Patents

半导体器件及其形成方法 Download PDF

Info

Publication number
CN109950312A
CN109950312A CN201711393675.7A CN201711393675A CN109950312A CN 109950312 A CN109950312 A CN 109950312A CN 201711393675 A CN201711393675 A CN 201711393675A CN 109950312 A CN109950312 A CN 109950312A
Authority
CN
China
Prior art keywords
ion
side wall
fin
doped layer
gate structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201711393675.7A
Other languages
English (en)
Other versions
CN109950312B (zh
Inventor
周飞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
SMIC Advanced Technology R&D Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
SMIC Advanced Technology R&D Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, SMIC Advanced Technology R&D Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201711393675.7A priority Critical patent/CN109950312B/zh
Publication of CN109950312A publication Critical patent/CN109950312A/zh
Application granted granted Critical
Publication of CN109950312B publication Critical patent/CN109950312B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体器件及其形成方法，其中方法包括：提供半导体衬底，所述半导体衬底上具有鳍部和隔离结构；形成横跨所述鳍部的栅极结构；之后在鳍部侧壁表面形成第一鳍部侧墙；之后在第一鳍部侧墙侧壁表面形成第二侧墙；之后在栅极结构两侧的鳍部中形成第一凹槽；在第一凹槽内形成第一掺杂层，所述第一掺杂层具有第一离子，所述第一掺杂层中的第一离子具有第一浓度；之后去除所述第一鳍部侧墙，在第二侧墙和第一掺杂层之间形成第二凹槽；在第二凹槽内形成第二掺杂层，所述第二掺杂层具有第二离子，第二离子与第一离子导电类型相同，第二掺杂层中的第二离子具有第二浓度，第二浓度大于第一浓度。所述半导体器件的形成方法改善了半导体器件的性能。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
MOS(金属-氧化物-半导体)晶体管，是现代集成电路中最重要的元件之一。MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，所述栅极结构包括：位于半导体衬底表面的栅介质层以及位于栅介质层表面的栅电极层；位于栅极结构两侧半导体衬底中的源漏掺杂区。
随着半导体技术的发展，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。
然而，现有技术中鳍式场效应晶体管构成的半导体器件的性能仍有待提高。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。
为解决上述技术问题，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底上具有鳍部和隔离结构，隔离结构覆盖部分鳍部的侧壁；形成横跨所述鳍部的栅极结构，所述栅极结构覆盖鳍部的部分顶部表面和部分侧壁表面；在鳍部侧壁表面形成第一鳍部侧墙；形成第一鳍部侧墙后，在所述第一鳍部侧墙侧壁表面形成第二侧墙；形成第二侧墙之后，在栅极结构两侧的鳍部中形成第一凹槽，第一凹槽暴露出第一鳍部侧墙侧壁；在第一凹槽内形成第一掺杂层，所述第一掺杂层具有第一离子，所述第一掺杂层中的第一离子具有第一浓度；第一掺杂层形成后，去除所述第一鳍部侧墙，在第二侧墙和第一掺杂层之间形成第二凹槽；在第二凹槽内形成第二掺杂层，所述第二掺杂层覆盖第一掺杂层的顶部和侧壁，所述第二掺杂层具有第二离子，第二离子与第一离子导电类型相同，所述第二掺杂层中的第二离子具有第二浓度，所述第二浓度大于第一浓度。
可选的，所述第二侧墙的形成步骤包括：在所述鳍部和栅极结构上形成第二侧墙材料层；回刻蚀第二侧墙材料层，在所述鳍部和栅极结构两侧形成第二侧墙，所述第二侧墙覆盖所述第一鳍部侧墙的侧壁。
可选的，所述第二侧墙材料层的形成工艺包括沉积工艺，如化学气相沉积工艺或原子层沉积工艺。
可选的，所述第二侧墙材料层的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅；所述第二侧墙的厚度为4纳米～10纳米。
可选的，形成所述第二掺杂层后，去除第二侧墙。
可选的，所述第一掺杂层的形成工艺为外延工艺；在第一掺杂层内掺杂第一离子的工艺为原位掺杂工艺。
可选的，当栅极结构用于形成P型器件时，所述第一掺杂层的材料包括：硅、锗或硅锗；所述第一离子为P型离子，第一离子包括硼离子、BF2-离子或铟离子；当栅极结构用于形成N型器件时，所述第一掺杂层的材料包括：硅、砷化镓或铟镓砷；所述第一离子为N型离子，第一离子包括磷离子或砷离子。
可选的，所述第二掺杂层的形成工艺为外延工艺；在第二掺杂层内掺杂第二离子的工艺为原位掺杂工艺。
可选的，当栅极结构用于形成P型器件时，所述第二掺杂层的材料包括：硅、锗或硅锗；所述第二离子为P型离子，第二离子包括硼离子、BF2-离子或铟离子；当栅极结构用于形成N型器件时，所述第二掺杂层的材料包括：硅、砷化镓或铟镓砷；所述第二离子为N型离子，第二离子包括磷离子或砷离子。
可选的，形成所述第一鳍部侧墙的步骤包括：在栅极结构形成之后，在所述鳍部和栅极结构上形成第一侧墙材料层；回刻蚀所述第一侧墙材料层，在所述鳍部侧壁形成第一鳍部侧墙；同时，在栅极结构侧壁形成第一栅极侧墙。
可选的，所述第一侧墙材料层的形成工艺包括沉积工艺，如化学气相沉积工艺或原子层沉积工艺。
可选的，所述第一侧墙材料层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅；所述第一鳍部侧墙的厚度为3纳米～8纳米。
可选的，所述第二侧墙的厚度大于等于第一鳍部侧墙的厚度。
可选的，还包括：在形成第二侧墙之前，第一鳍部侧墙形成之后，去除所述栅极结构表面的部分第一栅极侧墙，形成第一修正栅极侧墙，所述第一修正栅极侧墙位于栅极结构侧壁，第一修正栅极侧墙顶部到栅极结构顶部的距离为第一距离，所述第一距离为30纳米～60纳米。
可选的，第一修正栅极侧墙的步骤还包括：在第一栅极侧墙形成后，在所述鳍部和栅极结构上形成初始第一牺牲层；回刻蚀所述初始第一牺牲层，形成第一牺牲层，所述第一牺牲层顶部距离栅极结构顶部的距离为第一距离，所述第一牺牲层覆盖鳍部顶部表面；回刻蚀所述初始牺牲层后，去除所述第一牺牲层暴露出的第一栅极侧墙，直至所述第一栅极侧墙顶部表面和第一牺牲层顶部齐平，形成第一修正栅极侧墙。
可选的，还包括：在第一掺杂层形成后，第二凹槽形成之前，在所述隔离结构上形成第二牺牲层。
可选的，所述第二牺牲层的形成步骤包括：在所述隔离结构和鳍部上形成初始第二牺牲层；回刻蚀所述初始第二牺牲层，形成第二牺牲层，所述第二牺牲层覆盖部分鳍部侧壁。
相应的，本发明还提供一种半导体器件，包括：半导体衬底，所述半导体衬底上具有鳍部和隔离结构；位于鳍部上的栅极结构，所述栅极结构横跨所述鳍部，覆盖鳍部的部分顶部表面和部分侧壁表面；位于栅极结构两侧的第一掺杂层，第一掺杂层中具有第一离子，所述第一掺杂层中的第一离子具有第一浓度；位于第一掺杂层侧壁和顶部的第二掺杂层，第二掺杂层具有第二离子，第二离子与第一离子导电类型相同，所述第二掺杂层中的第二离子具有第二浓度，第二浓度大于第一浓度；第二掺杂层侧壁与第二侧墙侧壁齐平；位于第二掺杂层侧壁的第二侧墙。
可选的，当栅极结构用于形成P型器件时，所述第一掺杂层的材料包括：硅、锗或硅锗；所述第一离子为P型离子，第一离子包括硼离子、BF2-离子或铟离子；当栅极结构用于形成N型器件时，所述第一掺杂层的材料包括：硅、砷化镓或铟镓砷；所述第一离子为N型离子，第一离子包括磷离子或砷离子。
可选的，当栅极结构用于形成P型器件时，所述第二掺杂层的材料包括：硅、锗或硅锗；所述第二离子为P型离子，第一离子包括硼离子、BF2-离子或铟离子；当栅极结构用于形成N型器件时，所述第二掺杂层的材料包括：硅、砷化镓或铟镓砷；所述第二离子为N型离子，第一离子包括磷离子或砷离子。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
在本发明技术方案的形成方法中，源漏掺杂层由第一掺杂层和第二掺杂层形成，第一掺杂层具有第一离子，能够抑制所形成的半导体器件的短沟道效应；第二掺杂层具有第二离子，第二离子的浓度高于第一离子的浓度，高掺杂的第二掺杂层覆盖第一掺杂层的侧壁和顶部表面，后续制程中的插塞与高掺杂的第二掺杂层相接触，能够降低所形成的半导体器件的接触电阻。第一掺杂层的形状受第一凹槽的限制；第二掺杂层形成于第二凹槽，第二凹槽为去除第一鳍部侧墙所形成，故通过控制第一鳍部侧墙的厚度可以控制第二掺杂层的厚度。同时高掺杂浓度的第二掺杂层的形状受第二侧墙的限制，使得第二掺杂层的表面在沿鳍部宽度方向上不易形成尖端。在相邻鳍部间距离一定的情况下，相邻的源漏掺杂层可以实现体积较大且不会发生短接，相应的源漏掺杂层表面积也较大。由于后续制程中形成的插塞与源漏掺杂层的接触为全覆盖式接触，即插塞全覆盖源漏掺杂层的表面，源漏掺杂层表面积较大，与的插塞的接触面积相应较大，能够降低所形成的晶体管的接触电阻，从而提高器件的性能。
进一步，通过在隔离结构上形成第二牺牲层，能够保证在去除第一鳍部侧墙形成第二凹槽过程中，隔离结构不被消耗，从而提高器件的性能。
附图说明
图1至图13是本发明实施例的半导体器件的形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的半导体器件的性能较差。
一种半导体器件的形成方法，包括：提供半导体衬底，半导体衬底上具有若干鳍部；在所述半导体衬底上形成隔离结构，所述隔离结构覆盖鳍部部分侧壁；在所述鳍部上形成横跨所述鳍部的栅极结构，所述栅极结构覆盖部分鳍部侧壁和顶部表面；在所述栅极结构两侧形成侧墙，所述侧墙覆盖栅极结构侧壁；在所述栅极结构和侧墙两侧形成凹槽；在凹槽中外延形成源漏掺杂层。
为了降低插塞和源漏掺杂层之间的接触电阻，可以增加源漏掺杂层的离子掺杂浓度，然后源漏掺杂层的浓度增高容易导致短沟道效应，故会采取两层结构的源漏掺杂层，底层低掺杂浓度的掺杂层抑制短沟道效应，顶层高浓度的掺杂层能够减小接触电阻，顶层高浓度的掺杂层为外延生长工艺形成，由于外延生长过程中晶体在各个方向上的生长速率具有差异，导致所形成的高浓度掺杂层在沿鳍部宽度方向上具有尖端。随着半导体器件的密集度增高，所述晶体管的尺寸减小，鳍部间的距离减小，外延所形成高浓度掺杂层容易发生桥接。
在此基础上，本发明提供一种半导体器件的形成方法，在所述鳍部侧壁形成第二侧墙，限制源漏掺杂区的形状，同时尽可能的增大源漏掺杂区的体积，减小接触电阻的同时，减小源漏掺杂层之间短接的概率。从而提高器件的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
请参考图1，提供半导体衬底201，半导体衬底201上具有鳍部202。
本实施例中，所述半导体衬底201的材料为单晶硅。所述半导体衬底201还可以是多晶硅或非晶硅。所述半导体衬底201的材料还可以为锗、锗化硅、砷化镓等半导体材料。
本实施例中，所述鳍部202通过图形化所述半导体衬底201而形成。在其它实施例中，可以是：在所述半导体衬底上形成鳍部材料层，然后图形化所述鳍部材料层，从而形成鳍部。
本实施例中，鳍部202的材料为单晶硅。在其它实施例中，鳍部的材料为单晶锗硅或者其它半导体材料。所述鳍部202的数量为一个或多个。
本实施例中，还包括：在所述半导体衬底201上形成隔离结构203，所述隔离结构203覆盖鳍部202的部分侧壁表面。所述隔离结构203的材料包括氧化硅。
请参考图2和图3，图3为图2沿M-M1方向的剖面图，在所述半导体衬底201上形成横跨鳍部202的栅极结构210，栅极结构210覆盖鳍部202的部分顶部表面和部分侧壁表面。
所述栅极结构210包括横跨鳍部202的栅介质层、位于栅介质层上的栅电极层以及位于栅电极层顶部的保护层204。
本实施例中，所述栅介质层的材料为氧化硅。在其他实施例中个，所述栅介质层的材料为高K介质材料(K大于3.9)。所述栅电极层的材料为多晶硅。其中，栅介质层位于隔离结构203部分表面、且覆盖鳍部202的部分顶部表面和部分侧壁表面。
所述保护层204的材料包括SiN、SiCN、SiBN或SiON。所述保护层204作为后续平坦化所述初始第一牺牲层的停止层。
在形成栅极结构210之后，在所述鳍部侧壁形成第一鳍部侧墙232。
形成所述第一鳍部侧墙232的步骤包括：在所述隔离结构203、鳍部202和栅极结构210上形成第一侧墙材料层(图未示)；回刻蚀所述第一侧墙材料层，在鳍部侧壁形成第一鳍部侧墙232；同时，在栅极结构210侧壁形成第一栅极侧墙231。
形成所述第一侧墙材料层的工艺为沉积工艺，如等离子体化学气相沉积工艺、原子层沉积工艺或低压化学气相沉积工艺。
本实施例中，所述第一侧墙材料层的形成工艺为原子层沉积工艺，所述工艺参数包括：采用含Si和O的有机前驱体气体，温度为80摄氏度～700摄氏度，压强为5mtorr～20torr，沉积次数为5次～50次。
所述第一鳍部侧墙限制了后续形成的第一掺杂层的生长方向，同时也定义了后续形成的第二掺杂层的位置。
所述第一侧墙材料层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。本实施例中所述第一侧墙材料层的材料为氧化硅。
所述第一鳍部侧墙的材料与第一侧墙材料层材料相同为氧化硅，所述鳍部的材料为单晶硅，氧化硅相对于单晶硅具有很好的刻蚀选择比，后续去除栅极结构两侧的鳍部形成凹槽时，能够保证在去除鳍部材料的同时，第一鳍部侧墙的形貌不受影响。
所述第一侧墙材料层的厚度为3纳米～8纳米，即第一鳍部侧墙的厚度为3纳米～8纳米。所述第一侧墙材料层过厚，所述第一鳍部侧墙的厚度也过厚，后续形成的相邻外源漏掺杂区之间距离较近，容易短接；所述第一鳍部侧墙的厚度过薄，后续形成的外源漏掺杂区的体积较小，与插塞的接触电阻较大。
在本实施例中，在第一栅极侧墙231形成之后，后续去除部分第一栅极侧墙，形成第一修正栅极侧墙233。具体请参考图4至图6。
参考图4和图5，图5为图4沿M-M1方向的剖面图，形成第一栅极侧墙231和第一鳍部侧墙232之后，在所述隔离结构203、鳍部202和栅极结构210上形成第一牺牲层205。
所述第一牺牲层205覆盖栅极结构210的部分侧壁以及鳍部202的顶部表面和侧壁表面。
所述第一牺牲层的作用是，在去除部分第一栅极侧墙形成第一修正栅极侧墙的过程中保护第一鳍部侧墙不被去除，进而保证后续形成的第二掺杂层的形状。
所述第一牺牲层205的形成步骤包括：在所述鳍部202和栅极结构210上形成初始第一牺牲膜(图未示)；平坦化所述初始第一牺牲膜，形成初始第一牺牲层(图未示)；回刻蚀所述初始第一牺牲层，形成第一牺牲层205，所述第一牺牲层205顶部距离栅极结构顶部的距离为第一距离，所述第一牺牲层205覆盖鳍部202顶部表面。
所述初始第一牺牲膜的形成工艺为旋涂工艺。所述第一牺牲层的材料为有机填充材料。所述第一牺牲层205顶部距离栅极结构顶部的距离为第一距离，第一距离为15纳米～60纳米。
所述第一距离决定了后续形成的第一修正栅极侧墙距离栅极结构顶部的高度，所述第一距离过低，在后续出去第一鳍部侧墙过程中第一栅极侧墙也会受损，栅极结构与插塞之间容易发生短接，所述第一距离过高，第一牺牲层的厚度较薄，形成第一修正栅极侧墙过程中，无法有效保护鳍部。
请参考图6，图6与图4剖面方向一致。去除部分第一栅极侧墙231，形成第一修正栅极侧墙233。
去除栅极结构210两侧暴露出的第一栅极侧墙231，直至所述第一栅极侧墙顶部表面和第一牺牲层205顶部齐平，形成第一修正栅极侧墙232，所述第一修正栅极侧墙顶部距离栅极结构顶部的距离为第一距离。
第一修正栅极侧墙顶部低于栅极结构顶部，后续形成的第二侧墙覆盖栅极结构的侧壁和第一修正栅极侧墙的顶部和侧壁，后续去除第一鳍部侧墙时，第一修正鳍部上方的第二侧墙保护第一修正鳍部不受损失，同时高于第一修正栅极侧墙顶部的栅极由于第二侧墙的保护没有暴露，不会在后续外延形成第一掺杂层时受影响。
去除部分第一栅极侧墙231的工艺为干法刻蚀工艺，所述工艺参数包括：刻蚀气体包括CH4气体和CHF3气体，CH4流量为8sccm至500sccm，CHF3流量为30sccm至200sccm，刻蚀腔室压强为10毫托至2000毫托，直流电压为80伏至500伏，刻蚀加偏压功率为100瓦至1300瓦，时间为4秒至500秒。
结合参考图7和图8，图7与图6剖面方向一致，图8为图7沿M-M1方向的剖面图，形成第一修正栅极侧墙233之后，去除隔离结构203和鳍部202上的第一牺牲层205；去除第一牺牲层205之后，在所述鳍部202和栅极结构210上形成第二侧墙材料层。
去除所述第一牺牲层205的工艺包括灰化工艺或干法刻蚀工艺。
本实施例中采用干法刻蚀工艺去除所述第一牺牲层205，采用的气体包括碳氟基气体。
所述第二侧墙材料层用于形成后续的第二侧墙。
所述第二侧墙材料层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。本实施例中所述第二侧墙材料层的材料为氮化硅。
第一侧墙的材料为氧化硅，第二侧墙的材料为氮化硅，氮化硅相对于氧化硅具有很好的刻蚀选择比，能够使得在去除第一鳍部侧墙的过程中，第二侧墙的形貌不受影响。
所述第二侧墙材料层的厚度为4纳米～10纳米，即第二侧墙的厚度为4纳米～10纳米。所述第二侧墙材料层过厚，第二侧墙厚度较大，后续形成的源漏掺杂层之间距离较远，源漏掺杂层体积较小，与插塞的接触面积较小，接触电阻较大；第二侧墙材料层厚度过薄，第二侧墙厚度较小，后续形成的相邻源漏掺杂层之间距离较近，容易发生短接。
所述第二侧墙材料层的形成工艺包括沉积工艺，如化学气相沉积工艺或原子层沉积工艺。本实施例中，所述第二侧墙材料层的形成工艺为原子层沉积工艺，所述原子层沉积工艺参数包括：采用的气体为SiH2Cl2和NH3的混合气体，混合气体的流量为1500sccm～4000sccm，压强为1mtorr～10mtorr，温度为200摄氏度～600摄氏度，沉积次数为30次～100次。
请参考图9，图9与图8剖面方向一致，形成第二侧墙材料层240之后，在栅极结构210两侧的鳍部中形成第一凹槽206，
第一凹槽后续用于形成第一掺杂层。
形成所述第一凹槽的步骤包括：回刻蚀所述第二侧墙材料层240，形成第二侧墙241；去除栅极结构两侧的鳍部202，形成第一凹槽206。
回刻蚀所述第二侧墙材料层240，形成第二侧墙241，所述第二侧墙241位于栅极结构两侧和鳍部两侧；所述第二侧墙覆盖栅极结构210和第一修正栅极侧墙的侧壁和顶部，同时覆盖第一鳍部侧墙侧壁。
第二侧墙的厚度大于等于第一鳍部侧墙的厚度。
所述第二侧墙覆盖栅极结构210和第二修正栅极侧墙的侧壁和顶部。第二侧墙需覆盖第一修正栅极侧墙的顶部，以便后续去除第一鳍部侧墙时保护第一修正栅极侧墙。所以第二侧墙的厚度要大于或者等于第一栅极修正鳍部的厚度，第一修正栅极侧墙的厚度与第一鳍部侧墙均为第一侧墙材料层回刻蚀后形成，二者厚度相同，故第二侧墙的厚度要大于或者等于第一鳍部侧墙的厚度。
去除栅极结构210两侧的鳍部202的工艺为各向同性的干法刻蚀工艺或者湿法刻蚀工艺。
本实施例中去除所述栅极结构210两侧的鳍部202的工艺为干法刻蚀工艺，所述工艺参数包括：采用的气体包括CH3F气体、O2和He，CH3F气体的流量为100sccm～800sccm，O2气体的流量为50sccm～500sccm，He的流量为60sccm～400sccm，时间为10秒～1000秒。
其他实施例中去除所述栅极结构210两侧的鳍部202的工艺可以为湿法刻蚀工艺。
请参考图10，形成第一凹槽206之后，在第一凹槽206内形成第一掺杂层207，所述源漏掺杂层207具有第一离子，所述第一掺杂层207中的第一离子具有第一浓度。
所述第一掺杂层的形成工艺为外延工艺；在第一掺杂层内掺杂第一离子的工艺为原位掺杂工艺。
当栅极结构用于形成P型器件时，所述第一掺杂层的材料包括：硅、锗或硅锗；所述第一离子为P型离子，第一离子包括硼离子、BF2-离子或铟离子；当栅极结构用于形成N型器件时，所述第一掺杂层的材料包括：硅、砷化镓或铟镓砷；所述第一离子为N型离子，第一离子包括磷离子或砷离子。
本实施例中，当栅极结构用于形成P型器件时，所述第一掺杂层的材料为硅锗，所述第一离子为硼离子，所述第一浓度为1.0E20atm/cm3～3.0E21atm/cm3。所述第一掺杂层为掺杂硼的硅锗，第一离子B离子能够抑制所要形成的P型器件的短沟道效应。所述第一掺杂层的形成工艺为外延生长工艺，所述工艺参数包括：采用的气体包括氢气、HCl气体、SiH2Cl2、GeH4和B2H6，氢气的流量为10sccm～3000sccm，HCl气体的流量为10sccm～200sccm，SiH2Cl2的流量为20sccm～2000sccm，GeH4的流量为10sccm～500sccm，B2H6的流量为5sccm～100sccm，腔室压强为8torr～300torr，温度为600摄氏度～850摄氏度。
其他实施例中，当栅极结构用于形成N型器件时，所述第一掺杂层的材料为硅，所述第一离子为磷离子，所述第一浓度为1.0E20atm/cm3～5.0E21atm/cm3。所述第一源漏掺层为掺杂磷的硅，第一离子P离子能够抑制所要形成的N型器件的短沟道效应。所述第一掺杂层的形成工艺为外延生长工艺，所述工艺参数包括：采用的气体包括氢气、HCl气体、SiH2Cl2和PH3，氢气的流量为2000sccm～20000sccm，HCl气体的流量为30sccm～150sccm，SiH2Cl2的流量为50sccm～1000sccm，PH3的流量为10sccm～2000sccm，腔室压强为10torr～600torr，温度为650摄氏度～850摄氏度。
第一掺杂层为外延生长形成，第一鳍部侧墙位于第一掺杂层两侧，限制了外延形成的第一掺杂层的生长形状和体积。
请参考图11，形成第一掺杂层之后，去除第一掺杂层207与第二侧墙241之间的第一鳍部侧墙233，形成第二凹槽208。
本实施例中，在第一掺杂层207形成后，第二凹槽208之前，在所述隔离结构203上形成第二牺牲层209。其他实施例中，不形成所述第二牺牲层。
所述第一鳍部侧墙的材料为氧化硅，隔离结构203的材料也为氧化硅，所述第二牺牲层在去除第一鳍部侧墙233过程中保护隔离结构203不被损耗。
所述第二牺牲层209的形成步骤包括：在所述隔离结构203和鳍部202上形成初始第二牺牲层(图未示)；回刻蚀所述初始第二牺牲层，形成第二牺牲层209，所述第二牺牲层209覆盖部分鳍部202侧壁。
所述初始第二牺牲层的形成工艺为旋涂工艺。所述初始第二牺牲层的材料为有机填充材料，如光刻胶。
回刻蚀所述初始第二牺牲层的工艺为干法刻蚀工艺。
去除第一鳍部侧墙233的工艺包括干法刻蚀工艺或湿法刻蚀工艺。
本实施例中去除第一鳍部侧墙233的工艺为干法刻蚀工艺，所述干法刻蚀工艺参数包括：采用的气体包括NH3气体、NF3气体和He，NH3气体的流量为200sccm～500sccm，NF3气体的流量为20sccm～200sccm，He的流量为600sccm～2000sccm，压强为2torr～10torr，时间为20秒～100秒。
所述第二凹槽后续用于形成第二掺杂层，第二掺杂层的形状由第二侧墙决定，为保证第二掺杂层表面积较大，理想状况为尽可能的去除第一鳍部侧墙，同时不消耗第一鳍部侧墙底部的隔离结构。
本实施例中去除所述第一鳍部侧墙为部分去除，未去除的第一鳍部侧墙为第一剩余侧墙，第一剩余侧墙234尽量偏小，理想状况为不存在，但由于工艺控制难度较大，较难实现。
请参考图12，形成第二凹槽之后，在第二凹槽208内形成第二掺杂层220，所述第二掺杂层220覆盖第一掺杂层207的顶部和侧壁，所述第二掺杂层220具有第二离子，所述第二掺杂层中的第二离子具有第二浓度。
第二掺杂层的形成工艺为外延工艺；在第二掺杂层内掺杂第二离子的工艺为原位掺杂工艺。
当栅极结构用于形成P型器件时，所述第二掺杂层的材料包括：硅、锗或硅锗；所述第二离子为P型离子，第二离子包括硼离子、BF2-离子或铟离子；当栅极结构用于形成N型器件时，所述第二掺杂层的材料包括：硅、砷化镓或铟镓砷；所述第二离子为N型离子，第二离子包括磷离子或砷离子。
本实施例中，当栅极结构用于形成P型器件时，所述第二掺杂层的材料为硅锗，所述第二离子为硼离子，所述第二浓度为1.0E20atm/cm3～2.0E22atm/cm3。所述第二掺杂层的形成工艺为外延生长工艺，所述外延生长工艺的参数包括：采用的气体包括氢气、HCl气体、SiH2Cl2、GeH4和B2H6，氢气的流量为10sccm～3000sccm，HCl气体的流量为10sccm～200sccm，SiH2Cl2的流量为20sccm～2000sccm，GeH4的流量为10sccm～500sccm，B2H6的流量为10sccm～300sccm，腔室压强为8torr～300torr，温度为600摄氏度～850摄氏度。
其他实施例中，当栅极结构用于形成N型器件时，所述第二掺杂层的材料为硅，所述第二离子为磷离子，所述第二浓度为5.0E20atm/cm3～5.0E22atm/cm3。所述第二掺杂层的形成工艺为外延生长工艺，所述外延生长工艺的参数包括：采用的气体包括氢气、HCl气体、SiH2Cl2和PH3，氢气的流量为2000sccm～20000sccm，HCl气体的流量为30sccm～150sccm，SiH2Cl2的流量为50sccm～1000sccm，PH3的流量为20sccm～8000sccm，腔室压强为10torr～600torr，温度为650摄氏度～850摄氏度。
所述第一掺杂层中的第一离子具有第一浓度，所述第二掺杂层中的第二离子具有第二浓度，第二浓度大于第一浓度。
提高源漏掺杂区的掺杂浓度能够减小所要形成的器件的接触电阻。本实施例中，源漏掺杂层由第一掺杂层207和第二掺杂层220组成，所述第二掺杂层220为高掺杂浓度的掺杂层，第二离子的掺杂浓度较高，能够减小插塞和源漏掺杂层之间的接触电阻。同时，第一离子的掺杂浓度较低，能够抑制所要形成的器件的短沟道效应。
增加源漏掺杂层与插塞的接触面积能够减小所要形成的器件的接触电阻。所述第二侧墙位于第二掺杂层两侧，第二掺杂层为外延生长形成，所述第二掺杂层的生长受第二侧墙限制，避免在沿鳍部202宽度方向上向外突出，202通过控制第一鳍部侧墙和第二鳍部侧墙的厚度，能够控制相邻源漏掺杂层之间的距离，尽可能的形成较大体积的第二掺杂层，相应的第二掺杂层的表面积也较大。同时，避免在鳍部202宽度方向上相邻第二掺杂层220的边缘之间的距离过小。后续形成的插塞和金属硅化物的材料均容易填充在鳍部220宽度方向上相邻第二掺杂层220之间的区域，使得器件的接触电阻较小，进而提高器件性能。
请参考图13，形成第二掺杂层220之后，去除第二掺杂层220两侧的第二侧墙241，暴露出第二掺杂层220的侧壁。
去除第二侧墙241的工艺包括干法刻蚀工艺或湿法刻蚀工艺。本实施例中，去除第二侧墙241的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺的参数包括：采用的溶液为磷酸溶液，磷酸的体积百分比浓度为80％～90％，如86％～87％，温度为120摄氏度～180摄氏，如160摄氏度。
去除第二侧墙241之前还包括，去除第二牺牲层209。去除所述第二牺牲层209的工艺包括灰化工艺或干法刻蚀工艺。本实施例中采用干法刻蚀工艺去除所述第一牺牲层205，采用的气体包括碳氟基气体。
源漏掺杂层由第一掺杂层207和第二掺杂层220组成，第二掺杂层220覆盖第一掺杂层207的底部和侧壁。第二掺杂层220的离子掺杂浓度较第一掺杂层207而言较高，较高掺杂浓度的第二源漏能够降低所形成器件的接触电阻。同时，第二掺杂层220的形状受到第二侧墙241的限制，避免在沿鳍部202宽度方向上向外突出，进而避免在鳍部202宽度方向上相邻第二掺杂层220的边缘之间的距离过小。后续形成的插塞和金属硅化物的材料均容易填充在鳍部220宽度方向上相邻第二掺杂层220之间的区域。
相应的，本实施例还提供一种采用上述方法形成的半导体器件，包括：半导体衬底201，所述半导体衬底201上具有鳍部202和隔离结构203，隔离结构203覆盖鳍部202的部分侧壁；位于鳍部202上的栅极结构210，所述栅极结构210横跨所述鳍部202，覆盖鳍部202的部分顶部表面和部分侧壁表面；位于栅极结构210两侧的第一掺杂层207，第一掺杂层207中具有第一离子，所述第一掺杂层207中的第一离子具有第一浓度；位于第一掺杂层侧壁和顶部的第二掺杂层220，第二掺杂层220具有第二离子，第二离子与第一离子导电类型相同，所述第二掺杂层220中的第二离子具有第二浓度，第二浓度大于第一浓度；位于第二掺杂层220侧壁的第二侧墙241。
所述半导体衬底200参照前述实施例的内容，不再详述。
所述第一掺杂层的结构和位置参考前述实施例的内容，不再详述。
所述第二掺杂层的结构和位置参考前述实施例的内容，不再详述。
当栅极结构用于形成P型器件时，所述第一掺杂层的材料包括：硅、锗或硅锗；所述第一离子为P型离子，第一离子包括硼离子、BF2-离子或铟离子；当栅极结构用于形成N型器件时，所述第一掺杂层的材料包括：硅、砷化镓或铟镓砷；所述第一离子为N型离子，第一离子包括磷离子或砷离子。
当栅极结构用于形成P型器件时，所述第二掺杂层的材料包括：硅、锗或硅锗；所述第二离子为P型离子，第二离子包括硼离子、BF2-离子或铟离子；当栅极结构用于形成N型器件时，所述第二掺杂层的材料包括：硅、砷化镓或铟镓砷；所述第二离子为N型离子，第二离子包括磷离子或砷离子。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体器件的形成方法，其特征在于，包括:
提供半导体衬底，所述半导体衬底上具有鳍部和隔离结构，隔离结构覆盖部分鳍部的侧壁；
形成横跨所述鳍部的栅极结构，所述栅极结构覆盖鳍部的部分顶部表面和部分侧壁表面；
在鳍部侧壁表面形成第一鳍部侧墙；
形成第一鳍部侧墙后，在所述第一鳍部侧墙侧壁表面形成第二侧墙；
形成第二侧墙之后，在栅极结构两侧的鳍部中形成第一凹槽，第一凹槽暴露出第一鳍部侧墙侧壁；
在第一凹槽内形成第一掺杂层，所述第一掺杂层具有第一离子，所述第一掺杂层中的第一离子具有第一浓度；
第一掺杂层形成后，去除所述第一鳍部侧墙，在第二侧墙和第一掺杂层之间形成第二凹槽；
在第二凹槽内形成第二掺杂层，所述第二掺杂层覆盖第一掺杂层的顶部和侧壁，所述第二掺杂层具有第二离子，第二离子与第一离子导电类型相同，所述第二掺杂层中的第二离子具有第二浓度，所述第二浓度大于第一浓度。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第二侧墙的形成步骤包括：在所述鳍部和栅极结构上形成第二侧墙材料层；回刻蚀第二侧墙材料层，在所述鳍部和栅极结构两侧形成第二侧墙，所述第二侧墙覆盖所述第一鳍部侧墙的侧壁。
3.如权利要求2所述的半导体器件的形成方法，其特征在于，所述第二侧墙材料层的形成工艺包括沉积工艺，如化学气相沉积工艺或原子层沉积工艺。
4.如权利要求2所述的半导体器件的形成方法，其特征在于，所述第二侧墙材料层的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅；所述第二侧墙的厚度为4纳米～10纳米。
5.如权利要求1所述的半导体器件的形成方法，其特征在于，形成所述第二掺杂层后，去除第二侧墙。
6.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一掺杂层的形成工艺为外延工艺；在第一掺杂层内掺杂第一离子的工艺为原位掺杂工艺。
7.如权利要求1所述的半导体器件的形成方法，其特征在于，当栅极结构用于形成P型器件时，所述第一掺杂层的材料包括：硅、锗或硅锗；所述第一离子为P型离子，第一离子包括硼离子、BF2-离子或铟离子；当栅极结构用于形成N型器件时，所述第一掺杂层的材料包括：硅、砷化镓或铟镓砷；所述第一离子为N型离子，第一离子包括磷离子或砷离子。
8.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第二掺杂层的形成工艺为外延工艺；在第二掺杂层内掺杂第二离子的工艺为原位掺杂工艺。
9.如权利要求1所述的半导体器件的形成方法，其特征在于，当栅极结构用于形成P型器件时，所述第二掺杂层的材料包括：硅、锗或硅锗；所述第二离子为P型离子，第二离子包括硼离子、BF2-离子或铟离子；当栅极结构用于形成N型器件时，所述第二掺杂层的材料包括：硅、砷化镓或铟镓砷；所述第二离子为N型离子，第二离子包括磷离子或砷离子。
10.如权利要求1所述的半导体器件的形成方法，其特征在于，形成所述第一鳍部侧墙的步骤包括：在栅极结构形成之后，在所述鳍部和栅极结构上形成第一侧墙材料层；回刻蚀所述第一侧墙材料层，在所述鳍部侧壁形成第一鳍部侧墙；同时，在栅极结构侧壁形成第一栅极侧墙。
11.如权利要求10所述的半导体器件的形成方法，其特征在于，所述第一侧墙材料层的形成工艺包括沉积工艺，如化学气相沉积工艺或原子层沉积工艺。
12.如权利要求10所述的半导体器件的形成方法，其特征在于，所述第一侧墙材料层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅；所述第一鳍部侧墙的厚度为3纳米～8纳米。
13.如权利要求1所述的半导体器件的形成方式，其特征在于，所述第二侧墙的厚度大于等于第一鳍部侧墙的厚度。
14.如权利要求1所述的半导体器件的形成方法，其特征在于，还包括：在形成第二侧墙之前，第一鳍部侧墙形成之后，去除所述栅极结构表面的部分第一栅极侧墙，形成第一修正栅极侧墙，所述第一修正栅极侧墙位于栅极结构侧壁，第一修正栅极侧墙顶部到栅极结构顶部的距离为第一距离，所述第一距离为30纳米～60纳米。
15.如权利要求14所述的半导体器件的形成方法，其特征在于，第一修正栅极侧墙的步骤还包括：在第一栅极侧墙形成后，在所述鳍部和栅极结构上形成初始第一牺牲层；回刻蚀所述初始第一牺牲层，形成第一牺牲层，所述第一牺牲层顶部距离栅极结构顶部的距离为第一距离，所述第一牺牲层覆盖鳍部顶部表面；回刻蚀所述初始牺牲层后，去除所述第一牺牲层暴露出的第一栅极侧墙，直至所述第一栅极侧墙顶部表面和第一牺牲层顶部齐平，形成第一修正栅极侧墙。
16.如权利要求1所述的半导体器件的形成方法，其特征在于，还包括：在第一掺杂层形成后，第二凹槽形成之前，在所述隔离结构上形成第二牺牲层。
17.如权利要求16所述的半导体器件的形成方法，其特征在于，所述第二牺牲层的形成步骤包括：在所述隔离结构和鳍部上形成初始第二牺牲层；回刻蚀所述初始第二牺牲层，形成第二牺牲层，所述第二牺牲层覆盖部分鳍部侧壁。
18.一种半导体器件，其特征在于，包括：
半导体衬底，所述半导体衬底上具有鳍部和隔离结构；
位于鳍部上的栅极结构，所述栅极结构横跨所述鳍部，覆盖鳍部的部分顶部表面和部分侧壁表面；
位于栅极结构两侧的第一掺杂层，第一掺杂层中具有第一离子，所述第一掺杂层中的第一离子具有第一浓度；
位于第一掺杂层侧壁和顶部的第二掺杂层，第二掺杂层具有第二离子，第二离子与第一离子导电类型相同，所述第二掺杂层中的第二离子具有第二浓度，第二浓度大于第一浓度；第二掺杂层侧壁与第二侧墙侧壁齐平；
位于第二掺杂层侧壁的第二侧墙。
19.如权利要求18所述的半导体器件，其特征在于，当栅极结构用于形成P型器件时，所述第一掺杂层的材料包括：硅、锗或硅锗，所述第一离子为P型离子，第一离子包括硼离子、BF2-离子或铟离子；当栅极结构用于形成N型器件时，所述第一掺杂层的材料包括：硅、砷化镓或铟镓砷，所述第一离子为N型离子，第一离子包括磷离子或砷离子。
20.如权利要求18所述的半导体器件，其特征在于，当栅极结构用于形成P型器件时，所述第二掺杂层的材料包括：硅、锗或硅锗，所述第二离子为P型离子，第二离子包括硼离子、BF2-离子或铟离子；当栅极结构用于形成N型器件时，所述第二掺杂层的材料包括：硅、砷化镓或铟镓砷，所述第二离子为N型离子，第二离子包括磷离子或砷离子。
CN201711393675.7A 2017-12-21 2017-12-21 半导体器件及其形成方法 Active CN109950312B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201711393675.7A CN109950312B (zh) 2017-12-21 2017-12-21 半导体器件及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201711393675.7A CN109950312B (zh) 2017-12-21 2017-12-21 半导体器件及其形成方法

Publications (2)

Publication Number Publication Date
CN109950312A true CN109950312A (zh) 2019-06-28
CN109950312B CN109950312B (zh) 2022-03-18

Family

ID=67005436

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711393675.7A Active CN109950312B (zh) 2017-12-21 2017-12-21 半导体器件及其形成方法

Country Status (1)

Country Link
CN (1) CN109950312B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111435645A (zh) * 2019-01-11 2020-07-21 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112397389A (zh) * 2019-08-15 2021-02-23 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
WO2022012333A1 (zh) * 2020-07-16 2022-01-20 长鑫存储技术有限公司 半导体结构及其制造方法
US11895821B2 (en) 2020-07-16 2024-02-06 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030080361A1 (en) * 2001-11-01 2003-05-01 Anand Murthy Semiconductor transistor having a stressed channel
CN105225950A (zh) * 2014-05-29 2016-01-06 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法、mos晶体管的形成方法
CN105428361A (zh) * 2014-09-19 2016-03-23 中国科学院微电子研究所 Cmos器件及其制造方法
US20160118388A1 (en) * 2013-05-13 2016-04-28 Kazuaki Tonari Method for manufacturing semiconductor device
CN106601605A (zh) * 2015-10-19 2017-04-26 中芯国际集成电路制造(北京)有限公司 栅极堆叠结构、nmos器件、半导体装置及其制造方法
US20170250281A1 (en) * 2016-02-25 2017-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-type field effect transistor structure and manufacturing method thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030080361A1 (en) * 2001-11-01 2003-05-01 Anand Murthy Semiconductor transistor having a stressed channel
US20160118388A1 (en) * 2013-05-13 2016-04-28 Kazuaki Tonari Method for manufacturing semiconductor device
CN105225950A (zh) * 2014-05-29 2016-01-06 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法、mos晶体管的形成方法
CN105428361A (zh) * 2014-09-19 2016-03-23 中国科学院微电子研究所 Cmos器件及其制造方法
CN106601605A (zh) * 2015-10-19 2017-04-26 中芯国际集成电路制造(北京)有限公司 栅极堆叠结构、nmos器件、半导体装置及其制造方法
US20170250281A1 (en) * 2016-02-25 2017-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-type field effect transistor structure and manufacturing method thereof

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111435645A (zh) * 2019-01-11 2020-07-21 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN111435645B (zh) * 2019-01-11 2023-09-12 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112397389A (zh) * 2019-08-15 2021-02-23 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN112397389B (zh) * 2019-08-15 2023-08-18 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
WO2022012333A1 (zh) * 2020-07-16 2022-01-20 长鑫存储技术有限公司 半导体结构及其制造方法
US11895821B2 (en) 2020-07-16 2024-02-06 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method thereof

Also Published As

Publication number Publication date
CN109950312B (zh) 2022-03-18

Similar Documents

Publication Publication Date Title
TWI631612B (zh) 半導體裝置及其製造方法
CN105470132B (zh) 鳍式场效应管的形成方法
TWI729385B (zh) 半導體裝置及其製造方法
CN109950312A (zh) 半导体器件及其形成方法
CN109994547A (zh) 半导体器件及其形成方法
CN106816382A (zh) 半导体器件的鳍结构及其制造方法和有源区域的制造方法
CN104900521B (zh) 鳍式场效应晶体管及其形成方法
CN110707040B (zh) 半导体器件及其形成方法
CN109390235A (zh) 半导体结构及其形成方法
CN109979986B (zh) 半导体器件及其形成方法
CN106158638B (zh) 鳍式场效应晶体管及其形成方法
CN111900088B (zh) 半导体器件及其形成方法
CN110534569A (zh) 半导体器件及其形成方法
CN104752216B (zh) 晶体管的形成方法
CN106952947A (zh) 鳍式场效应晶体管及其形成方法
CN109872953B (zh) 半导体器件及其形成方法
CN110648915B (zh) 半导体器件及其形成方法
CN106158637B (zh) 鳍式场效应晶体管及其形成方法
CN106571298B (zh) 半导体结构的形成方法
CN109148296A (zh) 半导体结构及其形成方法
CN109786327A (zh) 半导体器件及其形成方法
CN109980003A (zh) 半导体器件及其形成方法
CN106328530B (zh) 鳍式场效应晶体管及其形成方法
CN109585289A (zh) 半导体器件及其形成方法
CN109841507A (zh) 半导体器件及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant