JP2022142781A - 不揮発性メモリ装置及びその動作方法 - Google Patents
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Abstract
【課題】共通ソースラインによるノイズの影響を最小限に抑えることによって向上した性能及び向上した信頼性を有する不揮発性メモリ装置及びその動作方法を提供する。【解決手段】本発明による不揮発性メモリ装置は、複数のセルストリングに連結された複数のビットラインと、複数のセルストリングに連結された共通ソースライと、複数のビットラインと共通ソースラインとの間に設けられた少なくとも1つのダミービットラインと、外部装置からのコマンドに応答して少なくとも1つのダミービットライン駆動信号を生成するように構成された制御ロジック回路と、少なくとも1つのダミービットライン駆動信号に応答して少なくとも1つのダミービットラインに第1電圧を選択的に提供するように構成されたダミービットラインドライバと、を備える。【選択図】図1
Description
本発明は、半導体メモリに関し、より詳細には、不揮発性メモリ装置及びその動作方法に関する。
半導体メモリは、SRAM、DRAMなどのように電源供給が遮断されると、保存していたデータが消滅する揮発性メモリ装置と、フラッシュメモリ、PRAM、MRAM、ReRAM、FeRAMなどのように電源供給が遮断されても保存していたデータを保持する不揮発性メモリ装置と、に分けられる。
フラッシュメモリ装置は、読み取り動作時にメモリセルに連結されたビットラインの電圧変化を感知することによってメモリセルに記憶されたデータを読み取る。このとき、メモリセルに連結された共通ソースラインを介して電流が流れ、共通ソースラインの電流によるノイズがビットラインに流入する。この場合、ビットラインの電圧が、共通ソースラインの電流によるノイズの影響を受け、フラッシュメモリ装置の信頼性が低下する。
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、共通ソースラインによるノイズの影響を最小限に抑えた不揮発性メモリ装置及びその動作方法を提供することにある。
上記目的を達成するためになされた本発明の一態様による不揮発性メモリ装置は、複数のセルストリングに連結された複数のビットラインと、前記複数のセルストリングに連結された共通ソースライと、前記複数のビットラインと前記共通ソースラインとの間に設けられた少なくとも1つのダミービットラインと、外部装置からのコマンドに応答して少なくとも1つのダミービットライン駆動信号を生成するように構成された制御ロジック回路と、前記少なくとも1つのダミービットライン駆動信号に応答して前記少なくとも1つのダミービットラインに第1電圧を選択的に提供するように構成されたダミービットラインドライバと、を備える。
上記目的を達成するためになされた本発明の他の態様による不揮発性メモリ装置は、半導体基板上に形成された周辺回路と、前記周辺回路の上部に形成されて複数のセルストリングを含むメモリセルアレイと、前記メモリセルアレイの上部に形成されたメタル層と、を備え、前記メタル層は、前記複数のセルストリングに連結された複数のビットラインと、前記複数のセルストリングに連結された共通ソースラインと、前記複数のビットラインと前記共通ソースラインとの間に設けられた少なくとも1つのダミービットラインと、を含み、前記周辺回路は、外部回路からのコマンドに応答して少なくとも1つのダミービットライン駆動信号を生成するように構成された制御ロジック回路と、前記少なくとも1つのダミービットライン駆動信号に応答して前記少なくとも1つのダミービットラインに第1電圧を選択的に提供するように構成されたダミービットラインドライバと、を含む。
上記目的を達成するためになされた本発明の一態様による不揮発性メモリ装置の動作方法は、外部装置から読み取りコマンドを受信する段階と、前記読み取りコマンドに応答して、複数のビットラインと共通ソースラインとの間に位置する少なくとも1つのダミービットラインに第1電圧を印加する段階と、前記読み取りコマンドに応答して読み取り動作を遂行する段階と、前記外部装置から消去コマンドを受信する段階と、前記消去コマンドに応答して、前記少なくとも1つのダミービットラインをフローティングするか、前記少なくとも1つのダミービットラインを前記共通ソースラインに電気的に連結するか、又は前記少なくとも1つのダミービットラインに消去電圧を印加する段階と、前記消去コマンドに応答して消去動作を遂行する段階と、を有する。
本発明の不揮発性メモリ装置によれば、共通ソースラインに隣接するダミービットラインの電圧を制御することにより、共通ソースラインの電流によるノイズがビットラインに流入するのを防止することができ、消去動作時に共通ソースライン又はビットラインが消去電圧に達する時間を短縮することができる。従って、向上した性能及び向上した信頼性を有する不揮発性メモリ装置及びその動作方法を提供することができる。
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。
図1は、本発明の一実施形態による不揮発性メモリ装置を示すブロック図である。図1を参照すると、不揮発性メモリ装置100は、メモリセルアレイ110、アドレスデコーダ120、ページバッファ回路130、入出力(I/O)回路140、制御ロジック及び電圧発生回路(制御ロジック回路)150、並びにダミービットライン(DBL)ドライバ160を含む。一実施形態で、メモリセルアレイ110を除く構成要素、例えばアドレスデコーダ120、ページバッファ回路130、入出力回路140、制御ロジック及び電圧発生回路150、ダミービットラインドライバ160は周辺回路PERIに含まれる。一実施形態で、不揮発性メモリ装置100は、周辺回路PERI(又は周辺回路領域)の上部にメモリセルアレイ110、メモリセル構造体、又はメモリセル領域が積層された構造であるCOP(Cell on Peripheral)又はCUA(CMOS under Array)構造を有する。
メモリセルアレイ110は、複数のメモリブロックを含む。複数のメモリブロックの各々は複数のセルストリングを含み、複数のセルストリングの各々は複数のビットラインBLに連結される。複数のセルストリングの各々は、直列に連結された複数のセルトランジスタを含む。複数のセルトランジスタは、ストリング選択ラインSSL、ワードラインWL、及び接地選択ラインGSLに連結される。
アドレスデコーダ120は、ストリング選択ラインSSL、ワードラインWL、及び接地選択ラインGSLを介してメモリセルアレイ110に連結される。アドレスデコーダ120は、外部装置(例えば、メモリコントローラ)からアドレスADDRを受信し、受信されたアドレスADDRをデコードする。アドレスデコーダ120は、デコードされたアドレスADDRに基づいてストリング選択ラインSSL、ワードラインWL、及び接地選択ラインGSLを制御又は駆動する。
ページバッファ回路130は、ビットラインBLを介してメモリセルアレイ110に連結される。ページバッファ回路130は、ビットラインBLの電圧変化を感知してメモリセルアレイ110のメモリセルに格納されたデータを読み取る。ページバッファ回路130は、読み取ったデータを入出力回路140に提供する。ページバッファ回路130は、入出力回路140を介して受信されたデータDATAを一時的に格納するように構成される。ページバッファ回路130は、一時的に格納されたデータDATAに基づいてビットラインBLを制御又は駆動する。
入出力回路140は、外部装置(例えば、メモリコントローラ)とデータDATAをやり取りする。入出力回路140は、外部装置から受信されたデータDATAをページバッファ回路130に伝達するか、又はページバッファ回路130から受信されたデータDATAを外部装置に伝達する。
制御ロジック及び電圧発生回路150(以下、「制御ロジック回路」と称する)は、不揮発性メモリ装置100が動作するのに必要な多様な電圧、例えば、複数のプログラム電圧、複数のプログラム検証電圧、複数のパス電圧、複数の読み取り電圧、複数の消去電圧などを生成するように構成される。
制御ロジック回路150は、外部装置からのコマンドCMD及び制御信号CTRLに応答して不揮発性メモリ装置100の動作を制御する。例えば、制御ロジック回路150は、コマンドCMDに応答して、コマンドCMDに対応する動作(例えば、プログラム動作、読み取り動作、消去動作など)が行われるように、アドレスデコーダ120、ページバッファ回路130、入出力回路140、及びダミービットラインドライバ160を制御する。
ダミービットラインドライバ160は、メモリセルアレイ110のダミービットラインDBLに連結される。ダミービットラインドライバ160は、制御ロジック回路150の制御に従ってダミービットラインDBLの電圧を制御するか、又はバイアスを提供するように構成される。例えば、メモリセルアレイ110は、ダミービットラインDBLを含む。ダミービットラインDBLは、メモリセルアレイ110のビットラインBLと同じレイヤー(例えば、メモリセルアレイ110の上部のメタル層)に類似するパターンで形成されるが、セルトランジスタに電気的に連結されないか又はページバッファ回路130に電気的に連結されないビットラインを指す。或いは、ダミービットラインDBLは、ビットラインBLと同じ形態又は構造で形成されるが、不揮発性メモリ装置100の動作(例えば、読み取り動作、プログラム動作、又は消去動作)で使用されないビットラインを指す。
ダミービットラインドライバ160は、制御ロジック回路150の制御に従ってダミービットラインDBLの電圧を制御する。ダミービットラインDBLがダミービットラインドライバ160によって制御されると、メモリセルアレイ110の共通ソースラインCSLによって発生したノイズがビットラインBLに流入しないため、不揮発性メモリ装置100の動作の信頼性が向上する。ダミービットラインドライバ160の動作及び構造は、以下の図面を参照してより詳細に説明する。
図2は、図1のメモリセルアレイに含まれる複数のメモリブロックのうちのいずれか1つのメモリブロックBLKの一例を示す回路図である。図2を参照して1つのメモリブロックBLKを説明するが、本発明の範囲はこれに限定されるものではない。メモリセルアレイ110に含まれる複数のメモリブロックは、図2のメモリブロックBLKと同一又は類似の構造を有する。図1及び図2を参照すると、メモリブロックBLKは、複数のセルストリング(CS11、CS12、CS21、CS22)を含む。複数のセルストリング(CS11、CS12、CS21、CS22)の各々は、行方向(Row Direction)及び列方向(Column Direction)に配列される。
複数のセルストリング(CS11、CS12、CS21、CS22)のうちの同じ列に位置するセルストリングは、同じビットラインに連結される。例えば、セルストリング(CS11、CS21)は第1ビットラインBL1に連結され、セルストリング(CS12、CS22)は第2ビットラインBL2に連結される。複数のセルストリング(CS11、CS12、CS21、CS22)の各々は、複数のセルトランジスタを含む。複数のセルトランジスタの各々は、チャージ・トラップ型フラッシュ(CTF:charge trap flash)メモリセルであるが、本発明の範囲はこれに限定されるものではない。複数のセルトランジスタは、行方向及び列方向によって形成される平面(例えば、半導体基板(図示せず)又は周辺回路PERI)に垂直な方向である高さ方向(height direction)に積層される。
複数のセルトランジスタは、対応するビットライン(例えば、BL1又はBL2)と共通ソースラインCSLとの間に直列に連結される。例えば、複数のセルトランジスタは、ストリング選択トランジスタ(SSTb、SSTa)、ダミーメモリセル(DMC1、DMC2)、メモリセル(MC1~MC8)、及び接地選択トランジスタ(GSTa、GSTb)を含む。直列に連結されるストリング選択トランジスタ(SSTb、SSTa)は、直列に連結されるメモリセル(MC1~MC8)に対応するビットライン(例えば、BL1又はBL2)との間に提供又は連結される。直列に連結される接地選択トランジスタ(GSTa、GSTb)は、直列に連結されるメモリセル(MC1~MC8)と共通ソースラインCSLとの間に提供又は連結される。一実施形態で、直列に連結されるストリング選択トランジスタ(SSTb、SSTa)に直列に連結されるメモリセル(MC1~MC8)との間に第2ダミーメモリセルDMC2が設けられ、直列に連結されるメモリセル(MC1~MC8)に直列に連結される接地選択トランジスタ(GSTb、GSTa)との間に第1ダミーメモリセルDMC1が設けられる。
複数のセルストリング(CS11、CS12、CS21、CS22)の各々のメモリセル(MC1~MC8)のうちの同じ高さに位置するメモリセルは、それぞれ同じワードラインを共有する。例えば、複数のセルストリング(CS11、CS12、CS21、CS22)の各々の第1メモリセルMC1は、基板(図示せず)から同じ高さに位置し、第1ワードラインWL1を共有する。複数のセルストリング(CS11、CS12、CS21、CS22)の各々の第2メモリセルMC2は、基板(図示せず)から同じ高さに位置し、第2ワードラインWL2を共有する。同様に、複数のセルストリング(CS11、CS12、CS21、CS22)の各々の第3~第8メモリセル(MC3~MC8)の各々は、基板(図示せず)から同じ高さに位置し、第3~第8ワードライン(WL3~WL8)を各々共有する。
複数のセルストリング(CS11、CS12、CS21、CS22)の各々のダミーメモリセル(DMC1、DMC2)のうちの同じ高さに位置するダミーメモリセルは、それぞれ同じダミーワードラインを共有する。例えば、複数のセルストリング(CS11、CS12、CS21、CS22)の各々の第1ダミーメモリセルDMC1は、第1ダミーワードラインDWL1を共有し、複数のセルストリング(CS11、CS12、CS21、CS22)の各々の第2ダミーメモリセルDMC2は、第2ダミーワードラインDWL2を共有する。一実施形態で、ダミーワードラインは、多重積層構造(multi-stacked structure)のために追加される。例えば、ダミーワードラインをワードライン(例えば、WL4、WL5)の間に追加し、ダミーワードラインをメモリセル(例えば、MC4、MC5)の間に追加されたダミーメモリセルに連結する。しかし、本発明の範囲はこれに限定されるものではない。
複数のセルストリング(CS11、CS12、CS21、CS22)の各々のストリング選択トランジスタ(SSTa、SSTb)のうちの同じ行及び同じ高さに位置するストリング選択トランジスタは、同じストリング選択ラインに連結される。例えば、セルストリング(CS11、CS12)のストリング選択トランジスタSSTbはストリング選択ラインSSL1bに連結され、セルストリング(CS11、CS12)のストリング選択トランジスタSSTaはストリング選択ラインSSL1aに連結される。セルストリング(CS21、CS22)のストリング選択トランジスタSSTbはストリング選択ラインSSL2bに連結され、セルストリング(CS21、CS22)のストリング選択トランジスタSSTaはストリング選択ラインSSL2aに連結される。
図示していないが、複数のセルストリング(CS11、CS12、CS21、CS22)の各々のストリング選択トランジスタ(SSTb、SSTa)のうちの同じ行に位置するストリング選択トランジスタは、同じストリング選択ラインを共有する。例えば、セルストリング(CS11、CS12)のストリング選択トランジスタ(SSTb、SSTa)は第1ストリング選択ラインを共有し、セルストリング(CS21、CS22)のストリング選択トランジスタ(SSTb、SSTa)は第1ストリング選択ラインと他の第2ストリング選択ラインとを共有する。
複数のセルストリング(CS11、CS12、CS21、CS22)の各々の接地選択トランジスタ(GSTb、GSTa)のうちの同じ行及び同じ高さに位置する接地選択トランジスタは、同じ接地選択ラインに連結される。例えば、セルストリング(CS11、CS12)の接地選択トランジスタGSTbは接地選択ラインGSL1bに連結され、セルストリング(CS11、CS12)の接地選択トランジスタGSLaは接地選択ラインGST1aに連結される。セルストリング(CS21、CS22)の接地選択トランジスタGSTbは接地選択ラインGSL2bに連結され、セルストリング(CS21、CS22)の接地選択トランジスタGSLaは接地選択ラインGST2aに連結される。
図示していないが、複数のセルストリング(CS11、CS12、CS21、CS22)の各々の接地選択トランジスタ(GST1b、GST1a)は、それぞれ同じ接地選択ラインを共有する。或いは、複数のセルストリング(CS11、CS12、CS21、CS22)の各々の接地選択トランジスタ(GSTb、GSTa)のうちの同一の高さの接地選択トランジスタは、同一の接地選択ラインを共有する。或いは、複数のセルストリング(CS11、CS12、CS21、CS22)の各々の接地選択トランジスタ(GSTb、GSTa)のうちの同一の行に位置する接地選択トランジスタは、同一の接地選択ラインを共有する。
一実施形態で、図示していないが、メモリブロックBLKの複数のセルストリング(CS11、CS12、CS21、CS22)の各々は、消去制御トランジスタECTを更に含む。複数のセルストリング(CS11、CS12、CS21、CS22)の各々の消去制御トランジスタECTは、基板から同じ高さに位置し、同一の消去制御ラインECLに連結される。例えば、消去制御トランジスタECTは、複数のセルストリング(CS11、CS12、CS21、CS22)の各々において、共通ソースラインCSLと接地選択トランジスタGSTaとの間に位置する。或いは、消去制御トランジスタECTは、ビットライン(BL1、BL2)とストリング選択トランジスタSSTbとの間に位置する。しかし、本発明の範囲はこれに限定されるものではない。
一実施形態で、図2に示すメモリブロックBLKは一例であり、セルストリングの数は増加又は減少し、セルストリングの数に応じてセルストリングを構成する行及び列の数が増加又は減少する。なお、メモリブロックBLKのセルトランジスタ(GST、MC、DMC、SST)の数は、それぞれ増加又は減少し、セルトランジスタの数に応じてメモリブロックBLKの高さが増加又は減少する。なお、セルトランジスタの数に応じて、セルトランジスタに連結されるライン(GSL、WL、DWL、SSL)の数が増加又は減少する。
図3は、図1の不揮発性メモリ装置を概略的に示す斜視図である。以下では説明の便宜のために、1つのメモリブロックBLKに基づいて不揮発性メモリ装置100の概略構造を説明するが、本発明の範囲はこれに限定されるものではない。なお、図面の簡潔さ及び説明の便宜のために、本発明の技術的思想に関連する構成のみを説明するが、本発明の範囲はこれに限定されるものではない。
図1~図3を参照すると、不揮発性メモリ装置100の周辺回路PERIは、行方向及び列方向によって定義される平面(例えば、半導体基板)上に形成される。3次元構造のメモリブロックBLKは、周辺回路PERIの上部に又は周辺回路PERIに垂直な方向、即ち高さ方向に形成される。即ち、不揮発性メモリ装置100はCOP構造を有する。
メモリブロックBLKの多様な信号ライン(例えば、ビットラインBL、ワードラインWL、ストリング選択ラインSSL、接地選択ラインGSL、共通ソースラインCSLなど)は、メタル層MLに含まれる導電ラインを介して周辺回路PERIに連結される。一実施形態で、メモリブロックBLKのビットラインBLは、コンタクト領域CTで周辺回路PERIに連結される。例えば、メモリブロックBLKのビットラインBLは、メタル層MLの導電ラインに電気的に連結される。メモリブロックBLKと同様の構造を有するダミーメモリブロックdBLKがコンタクト領域CTに形成され、ダミーメモリブロックdBLKを高さ方向に貫通する貫通プラグを介してメタル層MLの導電ラインに周辺回路PERI(特にページバッファ回路130)が電気的に連結される。一実施形態で、ページバッファ回路130は、周辺回路PERIのコンタクト領域CTに形成される。
図4は、図3のBラインに沿った不揮発性メモリ装置を示す断面図である。図5は、図3のAラインに沿った不揮発性メモリ装置を示す断面図である。図面の簡潔さ及び説明の便宜のため、本発明の実施形態を説明するのに不要な構成要素及びそれに対する詳細な説明は省略する。例えば、メモリブロックBLKのいくつかのストリング選択ライン、いくつかのワードライン、ダミーワードライン、いくつかの接地選択ラインなどが、以下の図面で省略されるが、本発明の範囲はこれに限定されるものではない。
図1、図3、図4、及び図5を参照すると、半導体基板SUB上に周辺回路PERIを形成する。周辺回路PERIの上部又は周辺回路PERIからの高さ方向に沿ってセル領域CELLを形成する。セル領域CELLは、メモリブロックBLKが形成される領域を指す。セル領域CELLにおいて、共通ソースラインCSL、接地選択ラインGSL、ワードライン(WL1~WL6)、ストリング選択ラインSSLを周辺回路PERIから高さ方向に垂直に積層する。
第1コンタクト領域CNR1では、共通ソースラインCSL、接地選択ラインGSL、ワードライン(WL1~WL6)、ストリング選択ラインSSLを階段状に形成する。例えば、第1コンタクト領域CNR1において、共通ソースラインCSL、接地選択ラインGSL、ワードライン(WL1~WL6)、ストリング選択ラインSSLの各々の行方向に応じた長さは、周辺回路PERIから離れるほど短くなる。
第1コンタクト領域CNR1において、接地選択ラインGSL、ワードライン(WL1~WL6)、ストリング選択ラインSSLは、第1貫通プラグTP1を介して第1コンタクトプラグCT1に連結される。第1コンタクトプラグCT1は、メタル層MLの第1導電ラインCL1に連結される。第1貫通プラグTP1は、セル領域CELLで、高さ方向(即ち、周辺回路PERIに垂直な方向)に沿って形成される。一実施形態で、第1貫通プラグTP1又は以下で説明する貫通プラグは、TSV(Through Silicon Via)又はTHV(Through Hole Via)などのような垂直貫通構造体を指す。一実施形態で、メタル層MLは、導電ラインCL1の多様な配線又はパターンを提供するための複数のレイヤーを含む。
メタル層MLの第1導電ラインCL1は、第2コンタクト領域CNR2において、第2コンタクトプラグCT2に連結される。第2コンタクトプラグCT2は、第2貫通プラグTP2を介して周辺回路PERIに電気的に連結される。一実施形態で、図4に示すように、第1ワードラインWL1は、第1貫通プラグTP1、第1コンタクトプラグCT1、第1導電ラインCL1、第2コンタクトプラグCT2、及び第2貫通プラグTP2を介して周辺回路PERI、特にアドレスデコーダ120に電気的に連結される。上述したメモリブロックBLKのワードライン(WL1~WL6)の連結構造は単なる例示であり、本発明の範囲はこれに限定されるものではない。
チャネルCHは、セルコア領域CARに提供される。チャネルCHは、垂直に積層された共通ソースラインCSL、接地選択ラインGSL、ワードライン(WL1~WL6)、ストリング選択ラインSSLを貫通するように設けられる。チャネルCHは、第3コンタクトCT3を介してビットラインBLに連結される。
一実施形態で、メタル層MLは共通ソースラインCSLに対応する導電ラインを含む。共通ソースラインCSLに対応する導電ラインは、第4コンタクトプラグCT4及び第4貫通プラグTP4を介してセル領域CELLの共通ソースラインCSLに連結される。一実施形態で、メタル層MLにおける共通ソースラインCSLは、メッシュ構造又はリング構造を介してメモリセルアレイの全部又は一部で共通に連結される。一実施形態で、セル領域CELLにおいて、共通ソースラインCSLは、メッシュ構造又はリング構造を介してメモリセルアレイの全部又は一部で共通に連結される。
次に、図5に示すように、チャネルCH及び第3コンタクトプラグCT3に電気的に連結されるビットラインBLは、列方向に伸長される。メタル層MLから列方向に伸長されたビットラインBLは、第3コンタクト領域CNR3において、第5コンタクトプラグCT5及び第5貫通プラグTP5を介して周辺回路PERIのページバッファ回路130に電気的に連結される。一実施形態で、第3コンタクト領域CNR3は、図3を参照して説明したコンタクト領域CT又はダミーブロックdBLKに対応する領域である。即ち、第3コンタクト領域CNR3は、ビットラインBLとページバッファ回路130とを電気的に連結する貫通プラグが形成された領域(例えば、ビットラインコンタクト領域)を指す。第3コンタクト領域CNR3において、接地選択ラインGSL、ワードライン(WL1~WL6)、及びストリング選択ラインSSLに対応する領域は、モールドパターンMPで提供される。
一実施形態で、ダミービットラインDBLは、セルコア領域CARで行方向に沿って伸長され、第3コンタクト領域CNR3で、第6コンタクトプラグCT6及び第6貫通プラグTP6を介して周辺回路PERIのダミービットラインドライバ160に電気的に連結される。一実施形態で、ダミービットラインDBLは、ビットラインBL及びメタル層で同じパターンで形成されるが、チャネルCHに電気的に連結されないビットラインを指す。或いは、ダミービットラインDBLは、ビットラインBLに連結されるチャネルに電気的に連結されるが、ダミービットラインDBLに連結されるチャネルは、ビットラインBLに連結されるチャネルCHとは異なる構造を有する。
一実施形態で、ページバッファ回路130を周辺回路PERIの第3コンタクト領域CNR3に設け、ダミービットラインドライバ160を周辺回路PERIの第3コンタクト領域CNR3とは異なる位置に設ける。即ち、ダミービットラインDBLは、ビットラインBLと周辺回路PERIのページバッファ回路130とを電気的に連結するための第5貫通プラグが設けられる領域(即ち、第3コンタクト領域CNR3)に形成された第6貫通プラグTP6を介して周辺回路PERIに連結されるが、ダミービットラインDBLに電気的に連結されるダミービットラインドライバ160は、第3コンタクト領域CNR3とは異なる位置又はページバッファ回路130とは異なる位置に設けられる。
図6は、図3のメタル層におけるセルコア領域を示す平面図である。図3及び図6を参照すると、不揮発性メモリ装置100のメタル層MLのセルコア領域において、共通ソースラインCSL、ダミービットライン(DBLa、DBLb)、及びビットライン(BLa、BLb)は列方向に沿って伸長される。共通ソースラインCSL、ダミービットライン(DBLa、DBLb)、及びビットライン(BLa、BLb)は、行方向に沿って配置される。
ビットライン(BLa、BLb)は、複数のメモリブロックのチャネル又はメモリセルに電気的に連結される。ダミービットライン(DBLa、DBLb)は、メタル層MLで、共通ソースラインCSLとビットライン(BLa、BLb)との間に位置する。例えば、ダミービットラインDBLaを共通ソースラインCSLとビットラインBLaとの間に配置し、ダミービットラインDBLbを共通ソースラインCSLとビットラインBLbとの間に配置する。
一実施形態で、共通ソースラインCSLのレベルが変化すると、ビットライン(BLa、BLb)に共通ソースラインCSLによるノイズが流入する。例えば、不揮発性メモリ装置100が読み取り動作又はプログラム検証動作を行う場合、共通ソースラインCSLに大きな電流が流れる。共通ソースラインCSLを介して流れる大電流に起因して、ビットライン(BLa、BLb)でノイズが発生する可能性があり、このようなノイズは読み取られたデータの信頼性を低下させる。
一実施形態で、本発明によるダミービットラインドライバ160は、不揮発性メモリ装置100の動作に従ってダミービットライン(DBLa、DBLb)のレベルを制御するように構成される。この場合、共通ソースラインCSLから発生したノイズがビットライン(BLa、BLb)に流入することを遮断又は防止することができる。
図7は、図5のメタル層における第3コンタクト領域を示す平面図である。図5及び図7を参照すると、複数のビットラインBL及びダミービットラインDBLをメタル層MLの第3コンタクト領域CNR3に設ける。一実施形態で、メタル層MLの第3コンタクト領域CNR3に設けられた複数のビットラインBL及びダミービットラインDBLは、図6を参照して説明したビットライン(BLa、BLb)及びダミービットライン(DBLa、DBLb)とメタル層MLの多様な導電ラインとを介して電気的に連結される。
メタル層MLの第3コンタクト領域CNR3において、ビットラインBLは、貫通プラグ領域TPAに形成された貫通プラグTPを介して周辺回路PERIのページバッファ回路130に電気的に連結される。このとき、ビットラインBLに連結される貫通プラグ領域TPAは、一定の間隔又はピッチに基づいて配列される。例えば、第1貫通プラグ領域TPA1と第1貫通プラグ領域TPA1に行方向に沿って隣接する第2貫通プラグ領域TPA2との間の距離は第1長さL1であり。貫通プラグ領域TPA1と第1貫通プラグ領域TPA1に列方向に沿って隣接する第3貫通プラグ領域TPA3との間の距離は第2長さL2である。即ち、ビットラインBLを連結するように構成される貫通プラグ領域TPAは、第3コンタクト領域CNR3において規則的又は均一なパターンで形成される。
ダミービットラインDBLは、ダミー貫通プラグ領域DTPAを介して周辺回路PERIのダミービットラインドライバ160に電気的に連結される。ダミー貫通プラグ領域DTPAは、第3コンタクト領域CNR3において、貫通プラグ領域TPAと比較して不規則なパターンで形成されるか、又は不規則な位置に形成される。例えば、ダミー貫通プラグ領域DTPAとダミー貫通プラグ領域DTPAに行方向に沿って隣接する第2貫通プラグ領域TPA2との間の距離は第3距離L3である。このとき、第3距離L3は第1距離L1よりも短い。即ち、規則的なパターンを有するように形成される貫通プラグ領域TPAの間に、ダミービットラインDBLに電気的に連結されるダミー貫通プラグ領域DTPAを形成する。ダミー貫通プラグ領域DTPAは、貫通プラグ領域TPAの配置と比較して不規則である。
図7では、1つのダミー貫通プラグ領域DTPAを示しているが、本発明の範囲はこれに限定されず、ダミー貫通プラグ領域DTPAの数は多様に変わり得る。一実施形態で、ダミー貫通プラグ領域DTPAは、周辺回路PERIのメタル層(図示せず)において、リング構造又はメッシュ構造を介してダミービットラインドライバ160に共通に連結される。
図8は、図1のダミービットラインドライバを示す回路図である。以下では、説明の便宜のために、ダミービットラインドライバ160によって駆動又は制御されるダミービットラインは、セルコア領域CAR内において共通ソースラインに隣接するダミービットラインであると仮定する。即ち、図6において、ダミービットラインDBLaのうちの共通ソースラインCSLに最も隣接する1つのダミービットライン及びダミービットラインDBLbのうちの共通ソースラインCSLに最も隣接する1つのダミービットラインが、ダミービットラインドライバ160によって駆動又は制御されると仮定する。しかし、本発明の範囲はこれに限定されるものではない。例えば、ダミービットラインドライバ160によって駆動又は制御されるダミービットラインは、ダミービットラインDBLaのうちの共通ソースラインCSLに最も隣接する少なくとも1つのダミービットライン、ビットラインBLaに最も隣接する1つのダミービットライン、又はダミービットラインDBLaのうちの少なくとも1つのダミービットラインである。即ち、ダミービットラインドライバ160によって駆動又は制御されるダミービットラインは多様に変わり得る。
図1及び図8を参照すると、ダミービットラインドライバ160は、ダミービットラインDBLと第0電圧V0との間に連結される第1スイッチSW1を含む。第1スイッチSW1は、第1ダミービットライン駆動信号DBL_DRV1に応答して動作する。第1スイッチSW1は、第1ダミービットライン駆動信号DBL_DRV1に応答して、ダミービットラインDBLで第0電圧V0を提供又は遮断する。一実施形態で、第1スイッチSW1は、NMOSトランジスタ素子で実施されるが、本発明の範囲はこれに限定されない。
一実施形態で、第0電圧V0は、接地電圧GND又はVSSであるが、本発明の範囲はこれに限定されず、第0電圧V0は所定の正電圧又は所定の負電圧であり得る。
ダミービットラインDBLに第0電圧V0が提供される場合、ダミービットラインDBLは第0電圧V0を維持する。この場合、共通ソースラインCSLの大電流によって発生したノイズが、他のビットラインBLに流入することを遮断することができる。
図9は、図8のダミービットラインドライバに提供される第1ダミービットライン駆動信号を説明するためのタイミング図である。図1、図8、及び図9を参照すると、制御ロジック回路150は、不揮発性メモリ装置100の動作に応じて第1ダミービットライン駆動信号DBL_DRV1を制御する。例えば、不揮発性メモリ装置100は、読み取り動作RD、プログラム動作PGM、及び消去動作ERSを遂行する。
制御ロジック回路150は、不揮発性メモリ装置100が読み取り動作RD又はプログラム動作PGMを遂行している間にダミービットラインドライバ160の第1スイッチSW1がターンオンONされ、不揮発性メモリ装置100が消去動作ERSを行っている間にダミービットラインドライバ160の第1スイッチSW1がターンオフOFFされるように第1ダミービットライン駆動信号DBL_DRV1を生成する。
例えば、不揮発性メモリ装置100が読み取り動作RDを行っている間に共通ソースラインCSLを介して電流が流れ、共通ソースラインCSLの電流により隣接するビットラインBLにノイズが流入する可能性がある。この場合、ダミービットラインドライバ160の動作により、共通ソースラインCSLとビットラインBLとの間に位置するダミービットラインDBLに第0電圧V0を印加する。従って、共通ソースラインCSLの電流によるノイズがビットラインBLに流入するのを遮断することができる。一実施形態で、不揮発性メモリ装置100のプログラム動作PGMのプログラム検証段階は、読み取り動作に類似するメカニズムで遂行され、上述と同様の動作によって共通ソースラインCSLの電流によるノイズが遮断される。
一実施形態で、不揮発性メモリ装置100は、ゲート誘導ドレインリーク(GIDL:Gate Induced Drain Leakage)方式の消去動作を通じて消去動作ERSを遂行する。即ち、不揮発性メモリ装置100の共通ソースラインCSLを介して消去電圧を印加する。このとき、共通ソースラインCSLに隣接するダミービットラインDBLの電圧が第0電圧V0に維持又はバイアスされる場合、共通ソースラインCSLが消去電圧に立ち上がる時間が遅延する。
ダミービットラインドライバ160は、制御ロジック回路150からの第1ダミービットライン駆動信号DBL_DRV1に応答して、第1スイッチSW1をターンオフOFFさせる。この場合、不揮発性メモリ装置100の消去動作ERS中に、ダミービットラインDBLはフローティング状態になり、これにより、共通ソースラインCSLが消去電圧に立ち上がる時間が短縮する。
図10A~図10Cは、図9のタイミング図によるビットライン、ダミービットライン、及び共通ソースラインCSLのレベルを説明するための図である。説明の便宜のために、図10A~図10Cでは、メタル層MLのセルコア領域CARに含まれる多様なラインのうちのいくつかのラインのみを示しており、ダミービットラインドライバ160によって制御されるダミービットラインは、共通ソースラインCSLに隣接する第1及び第2ダミービットライン(DBL1、DBL2)であると仮定する。しかし、本発明の範囲はこれに限定されず、ダミービットラインの数及び位置、又はダミービットラインドライバ160によって制御されるダミービットラインの数及び位置は多様に変更され得る。
先ず、図9及び図10Aを参照すると、不揮発性メモリ装置100が読み取り動作RD又はプログラム動作PGM(特にプログラム検証動作)を行う場合、第1~第4ビットライン(BL1、BL2、BL3、BL4)は、対応するメモリセルの状態に応じて第1~第4ビットライン電圧(VBL1、VBL2、VBL3、VBL4)を有する。
不揮発性メモリ装置100が読み取り動作RD又はプログラム動作PGM(特にプログラム検証動作)を行う場合、共通ソースラインCSLに接地電圧GNDを印加すると、読み取り動作RD又はプログラム動作PGM(特にプログラム検証動作)のターゲットであるメモリセルの状態に応じて電流(Current)が流れる。共通ソースラインCSLを介して流れる電流によるノイズは、隣接するビットライン(例えば、BL2、BL3)に影響を及ぼす可能性がある。このとき、本発明によるダミービットラインドライバ160は、第1及び第2ダミービットライン(DBL1、DBL2)に第0電圧V0を印加する。即ち、ダミービットラインドライバ160によって、第1及び第2ダミービットライン(DBL1、DBL2)は第0電圧V0を維持する。一実施形態で、第0電圧V0は、共通ソースラインCSLとは物理的に区別された電源又は電圧端子から提供される。第0電圧V0は接地電圧GND又はVSSである。或いは、第0電圧V0は、所定の正電圧又は所定の負電圧である。
第1及び第2ダミービットライン(DBL1、DBL2)が第0電圧V0にバイアスされると、共通ソースラインCSLの電流によって発生したノイズが隣接のビットライン(例えば、BL2、BL3)に流入するのを防ぐことができる。即ち、隣接のビットライン(例えば、BL2、BL3)は共通ソースラインCSLの電流によるノイズの影響を受けないため、隣接のビットライン(例えば、BL2、BL3)に連結されるメモリセルの状態又はメモリセルに格納されたデータを正確に感知することができる。
次に、図9及び図10Bを参照すると、不揮発性メモリ装置100が消去動作ERSを遂行する間、共通ソースラインCSLに消去電圧VERSが印加される。消去電圧VERSは正の高電圧である。共通ソースラインCSLに消去電圧VERSが印加されている間に第1及び第2ダミービットライン(DBL1、DBL2)が第0電圧V0又は他のバイアス電圧を維持する場合、共通ソースラインCSLは、消去電圧VERSに立ち上がるのに必要な時間が増加する。
本実施形態によるダミービットラインドライバ160は、不揮発性メモリ装置100が消去動作ERSを遂行している間、共通ソースラインCSLに隣接する第1及び第2ダミービットライン(DBL1、DBL2)をフローティングさせる。この場合、共通ソースラインCSLのレベルが消去電圧VERSに立ち上がる間に共通ソースラインCSL及び隣接する第1及び第2ダミービットライン(DBL1、DBL2)がカップリングされると、共通ソースラインCSLが消去電圧VERSに達する時間を短縮することができる。
次に、図9及び図10Cを参照すると、ダミービットラインドライバ160は、不揮発性メモリ装置100が消去動作ERSを遂行している間、共通ソースラインCSL及びビットライン(BL2、BL3)に隣接する第1及び第2ダミービットライン(DBL1、DBL2)をフローティングさせる。例えば、不揮発性メモリ装置100は、消去動作ERS中に共通ソースラインCSL及びビットライン(BL1~BL4)に消去電圧VERSを印加する。即ち、図10Bの実施形態とは異なり、不揮発性メモリ装置100は、ビットライン(BL1~BL4)に消去電圧VERSを更に印加する。この場合、ダミービットラインドライバ160は、共通ソースラインCSL及びビットライン(BL2、BL3)に隣接する第1及び第2ダミービットライン(DBL1、DBL2)をフローティングさせることにより、共通ソースラインCSL及びビットライン(BL2、BL3)が消去電圧VERSに達する時間を短縮することができる。
図10Cの実施形態では、共通ソースラインCSLとビットラインBL2との間に1つのダミービットラインDBL1が存在するように示しているが、本発明の範囲はこれに限定されない。例えば、図6を参照して説明したように、共通ソースラインCSLとビットラインBLaとの間に複数のダミービットラインDBLaが存在してもよい。この場合、ダミービットラインドライバ160は、複数のダミービットラインDBLaのうち、共通ソースラインCSLに隣接する少なくとも1つのダミービットライン、及びビットラインBLaに隣接する少なくとも1つのダミービットラインをフローティングさせるように構成される。
上述したように、本発明の実施形態によると、ダミービットラインドライバ160は、共通ソースラインCSLに隣接する少なくとも1つのダミービットラインに第0電圧V0を印加するように構成され、不揮発性メモリ装置100が消去動作ERSを遂行している間、共通ソースラインCSLに隣接する少なくとも1つのダミービットラインをフローティングさせるように構成される。これにより、不揮発性メモリ装置100のセンシング動作(例えば、読み取り動作やプログラム検証動作など)の間、共通ソースラインCSLの電流によるノイズがビットラインに流入しないため、センシング動作の信頼性が向上する。なお、不揮発性メモリ装置100の消去動作ERS中に、共通ソースラインCSL又はビットラインBLが消去電圧VERSに立ち上がる時間を短縮することができる。従って、向上した信頼性及び向上した性能を有する不揮発性メモリ装置が提供される。
図11A及び図11Bは、図1のダミービットラインドライバを示す図である。図1のダミービットラインドライバ160は、図11A及び図11Bのダミービットラインドライバ(160a、160b)に代替される。
先ず、図1及び図11Aを参照すると、ダミービットラインドライバ160aは、第1及び第2スイッチ(SW1、SW2)を含む。第1スイッチSW1は、ダミービットラインDBLと第0電圧V0との間に連結され、第1ダミービットライン駆動信号DBL_DRV1に応答して動作する。第1スイッチSW1及び第1ダミービットライン駆動信号DBL_DRV1は、上述と同様であるため、これに対する詳細な説明は省略する。
第2スイッチSW2は、共通ソースラインCSLとダミービットラインDBLとの間に連結され、第2ダミービットライン駆動信号DBL_DRV2に応答して動作する。例えば、不揮発性メモリ装置100の消去動作ERSのとき、共通ソースラインCSLは消去電圧発生器10から消去電圧VERSを受ける。一実施形態で、消去電圧発生器10は、図1の制御ロジック及び電圧発生回路150に含まれるか、又は図1の制御ロジック及び電圧発生回路150に代替される。
不揮発性メモリ装置100の消去動作ERS中、ダミービットラインドライバ160aの第2スイッチSW2は、第2ダミービットライン駆動信号DBL_DRV2に応答して、共通ソースラインCSLとダミービットラインDBLとを電気的に連結する。即ち、不揮発性メモリ装置100の消去動作ERS中、ダミービットラインドライバ160aの第2スイッチSW2によりダミービットラインDBL及び共通ソースラインCSLに消去電圧VERSを共に印加する。この場合、ダミービットラインDBLが共通ソースラインCSLと共に消去電圧VERSに立ち上がるため、共通ソースラインCSLが消去電圧VERSに達する時間を短縮することができる。
次に、図1及び図11Bを参照すると、ダミービットラインドライバ160bは、第1及び第2スイッチ(SW1、SW2)を含む。第1スイッチSW1は、ダミービットラインDBLと第0電圧V0との間に連結され、第1ダミービットライン駆動信号DBL_DRV1に応答して動作する。第1スイッチSW1及び第1ダミービットライン駆動信号DBL_DRV1は、上述と同様であるため、これに対する詳細な説明は省略する。
図11Bの第2スイッチSW2は、ダミービットラインDBLと消去電圧発生器11との間に連結され、第2ダミービットライン駆動信号DBL_DRV2に応答して動作する。例えば、消去電圧発生器11は、不揮発性メモリ装置100の消去動作ERS中、共通ソースラインCSL、ビットラインBL、又は共通ソースライン及びビットラインCSL/BLに消去電圧VERSを提供するように構成される。即ち、不揮発性メモリ装置100の消去動作時に、共通ソースラインCSL、ビットラインBL、又は共通ソースライン及びビットラインCSL/BLが消去電圧VERSに到達する時間を短縮することができる。
図12は、図11A又は図11Bの第1及び第2ダミービットライン駆動信号を説明するためのタイミング図である。説明の便宜のために、上述の構成要素に対する詳細な説明は省略する。図1、図11A、図11B、及び図12を参照すると、制御ロジック回路150は、不揮発性メモリ装置100の動作に応じて第1及び第2ダミービットライン駆動信号(DBL_DRV1、DBL_DVR2)を生成する。
例えば、制御ロジック回路150は、不揮発性メモリ装置100の読み取り動作RD及びプログラム動作PGMのときにダミービットラインドライバ(160a又は160b)の第1スイッチSW1がターンオンONされ、不揮発性メモリ装置100の消去動作ERS時にダミービットラインドライバ(160a又は160b)の第1スイッチSW1がターンオフOFFされるように、第1ダミービットライン駆動信号DBL_DRV1を生成する。制御ロジック回路150は、不揮発性メモリ装置100の読み取り動作RD及びプログラム動作PGMのときにダミービットラインドライバ(160a又は160b)の第2スイッチSW2がターンオフOFFされ、不揮発性メモリ装置100の消去動作ERS時にダミービットラインドライバ(160a又は160b)の第2スイッチSW2がターンオンONされるように、第2ダミービットライン駆動信号DBL_DRV2を生成する。
図12のタイミング図の第1及び第2ダミービットライン駆動信号(DBL_DRV1、DBL_DRV2)によるダミービットラインドライバ(160a又は160b)の動作は上述したため、これに対する詳細な説明は省略する。
図13A~図13Cは、図12のタイミング図によるビットライン、ダミービットライン、及び共通ソースラインのレベルを説明するための図である。説明の便宜のために、上述の構成要素に対する詳細な説明は省略する。一実施形態で、不揮発性メモリ装置100の読み取り動作又はプログラム動作におけるビットライン、ダミービットライン、及び共通ソースラインのレベルは、図10Aを参照して説明したものと同様であるため、これに対する詳細な説明は省略する。
図1及び図13Aを参照すると、不揮発性メモリ装置100の消去動作ERS中、共通ソースラインCSL及びダミービットライン(DBL1、DBL2)に消去電圧VERSが共に印加される。この場合、共通ソースラインCSLに隣接するダミービットライン(DBL1、DBL2)が消去電圧VERSに共に立ち上がるため、共通ソースラインCSLが消去電圧VERSに達する時間が短縮される。一実施形態で、不揮発性メモリ装置100のダミービットライン(DBL1、DBL2)に消去電圧VERSを印加する方式は、図11Aに示すように第2のスイッチSW2を介してダミービットラインDBLを共通ソースラインCSLに電気的に連結させるか、又は図11Bに示すように第2スイッチSW2を介してダミービットラインDBLに消去電圧発生器11からの消去電圧VERSを提供することによって達成される。
図1及び図13Bを参照すると、不揮発性メモリ装置100の消去動作ERS中、ビットライン(BL1~BL4)及びダミービットライン(DBL1、DBL2)に消去電圧VERSが共に印加される。この場合、ビットライン(BL2、BL3)に隣接するダミービットライン(DBL1、DBL2)が消去電圧VERSに共に立ち上がるため、ビットライン(BL2、BL3)が消去電圧VERSに立ち上がる時間を短縮することができる。一実施形態で、不揮発性メモリ装置100のダミービットライン(DBL1、DBL2)に消去電圧VERSを印加する方式は、図11Bに示すように、第2スイッチSW2を介してダミービットラインDBLに消去電圧発生器11からの消去電圧VERSを提供することによって達成される。
図1及び図13Cを参照すると、不揮発性メモリ装置100の消去動作ERS中、共通ソースラインCSL、ビットライン(BL1~BL4)、及びダミービットライン(DBL1、DBL2)に消去電圧VERSを共に印加する。この場合、共通ソースラインCSL及びビットライン(BL3、BL4)に隣接するダミービットライン(DBL1、DBL2)が消去電圧VERSに共に立ち上がるため、共通ソースラインCSL及びビットライン(BL3、BL4)が消去電圧VERSに達する時間を短縮することができる。一実施形態で、不揮発性メモリ装置100のダミービットライン(DBL1、DBL2)に消去電圧VERSを印加する方式は、図11Aに示すように第2スイッチSW2を介してダミービットラインDBLを共通ソースラインCSLに電気的に連結させるか、又は図11Bに示すように第2スイッチSW2を介してダミービットラインDBLに消去電圧発生器11から消去電圧VERSを提供することによって達成される。
図14は、図11A又は図11Bの第1及び第2ダミービットライン駆動信号を説明するためのタイミング図である。説明の便宜のために、上述の構成要素に対する詳細な説明は省略する。図1、図11A、図11B、及び図14を参照すると、制御ロジック回路150は、不揮発性メモリ装置100の動作に応じて第1及び第2ダミービットライン駆動信号(DBL_DRV1、DBL_DVR2)を生成する。
例えば、制御ロジック回路150は、不揮発性メモリ装置100の読み取り動作RD及びプログラム動作PGM時に、図12を参照して説明したように第1ダミービットライン駆動信号DBL_DRV1を生成する。制御ロジック回路150は、ダミービットラインドライバ(160a又は160b)の第2スイッチSW2がターンオフOFFされるように、第2ダミービットライン駆動信号DBL_DRV2を生成する。図14のタイミング図によると、ダミービットラインドライバ(160a又は160b)は、図8~図10Bを参照して説明したように動作し、これに対する詳細な説明は省略する。
一実施形態で、図11Aに示すようにダミービットラインドライバが実装されているが、不揮発性メモリ装置100がビットラインBLに消去電圧VERSを印加することによって消去動作を遂行する場合、制御ロジック回路150は、図14のタイミング図のように、第1及び第2ダミービットライン駆動信号(DBL_DRV1、DBL_DRV2)を生成することにより、消去動作時にダミービットラインDBLをフローティングさせる。これにより、ビットラインBLが消去電圧VERSに立ち上がる時間を短縮することができる。
図15A及び図15Bは、本発明の一実施形態によるダミービットラインに対する制御方法を説明するための図である。上述の実施形態を通じて、共通ソースラインCSLとビットラインBLとの間で1つのダミービットラインDBLを制御する構成を説明したが、本発明の範囲はこれに限定されるものではない。
例えば、図15Aに示すように、ビットラインBLと共通ソースラインCSLとの間に複数のダミービットライン(DBL1a、DBL2a、DBL3a、DBL1b、DBL2b、DBL3b)が存在する。このとき、ダミービットラインドライバ160cは、複数のダミービットライン(DBL1a、DBL2a、DBL3a、DBL1b、DBL2b、DBL3b)のうちの共通ソースラインCSLに隣接するダミービットライン(DBL1a、DBL1b)を先立って説明した駆動方式に基づいて制御する。複数のダミービットライン(DBL1a、DBL2a、DBL3a、DBL1b、DBL2b、DBL3b)のうちのいくつかのダミービットライン(DBL2a、DBL2b)は第0電圧V0又は所定の電圧にバイアスされ、他のいくつかのダミービットライン(DBL3a、DBL3b)はフローティングされる。このとき、いくつかのダミービットライン(DBL2a、DBL2b)及び他のいくつかのダミービットライン(DBL3a、DBL3b)は、不揮発性メモリ装置100の動作とは無関係にバイアス状態又はフローティング状態を維持する。
一実施形態で、第0電圧V0又はフローティング状態にバイアスされるダミービットラインの位置を多様に変更する。例えば、図15Bに示すように、いくつかのダミービットライン(DBL2a、DBL2b)をフローティングし、他のいくつかのダミービットライン(DBL3a、DBL3b)に第0電圧V0又は所定の電圧を印加する。
図15A及び図15Bの実施形態は単なる一例であり、本発明の範囲はこれに限定されない。例えば、不揮発性メモリ装置100の動作に応じて、ダミービットラインドライバ160によって制御されるダミービットラインの位置、又は所定の状態にバイアスされるダミービットラインの位置を多様に変更する。
図16は、本発明の一実施形態による不揮発性メモリ装置が複数のダミービットラインドライバを含む一例を示す図である。図面の簡潔さ及び説明の便宜のため、不要な構成要素は省略される。図面を簡潔にするために、図16では、ダミービットラインを破線で表記する。
図1及び図16を参照すると、第1~第3ビットライングループ(BL_G1~BL_G3)の各々は複数のビットラインを含み、第1~第3ページバッファ回路(130-1~130-3)に各々連結される。第1~第3ビットライングループ(BL_G1~BL_G3)の各々に含まれる複数のビットラインの数は同一であるが、本発明の範囲はこれに限定されるものではない。
第1~第3ビットライングループ(BL_G1~BL_G3)は、共通ソースラインCSLによって区分される。例えば、第1ビットライングループBL_G1は第1共通ソースラインCSL_1と第2共通ソースラインCSL_2との間に位置し、第2ビットライングループBL_G2は第2共通ソースラインCSL_2と第3共通ソースラインCSL_3との間に位置し、第3ビットライングループBL_G3は第3共通ソースラインCSL_3と第4共通ソースラインCSL_4との間に位置する。図16の実施形態で、第1~第4の共通ソースライン(CSL_1~CSL_4)をそれぞれ区切って示しているが、本発明の範囲はこれに限定されない。例えば、第1~第4共通ソースライン(CSL_1~CSL_4)は、メッシュ構造又はリング構造を通じて1つの共通ソースラインCSLに連結される。
複数のダミービットラインドライバ(160-1~160-4)の各々は、共通ソースライン(CSL_1~CSL_4)に隣接するダミービットラインに連結されるか、又はダミービットラインを制御する。例えば、第1ダミービットラインドライバ160-1は第1共通ソースラインCSL_1に隣接するダミービットラインを制御するように構成され、第2ダミービットラインドライバ160-2は第2共通ソースラインCSL_2に隣接するダミービットラインを制御するように構成され、第3ダミービットラインドライバ160-3は第3共通ソースラインCSL_3に隣接するダミービットラインを制御するように構成され、第4ダミービットラインドライバ160-4は第4共通ソースラインCSL_4に隣接するダミービットラインを制御するように構成される。
複数のダミービットラインドライバ(160-1~160-4)の各々は、不揮発性メモリ装置100の動作状態及びビットライングループBL_G1の動作状態に応じて独立して動作する。例えば、第2ビットライングループBL_G2に対する読み取り動作が行われる場合、第2ビットライングループBL_G2に隣接する第2及び第3共通ソースライン(CSL_2、CSL_3)に対応する第2及び第3ダミービットラインドライバ(160-2、160-3)は、上述の動作方式に基づいて動作する。一実施形態で、残りのダミービットラインドライバ(160-1、160-4)は、非活性化されるか、又は対応するダミービットラインを特定の電圧に維持するか若しくはフローティングさせる。
図17は、図1の不揮発性メモリ装置の動作を示すフローチャートである。図1及び図17を参照すると、段階S110で、不揮発性メモリ装置100はコマンドCMDを受信する。例えば、不揮発性メモリ装置100は、外部装置(例えば、メモリコントローラ)からコマンドCMDを受信する。
段階S120において、不揮発性メモリ装置100は、受信されたコマンドCMDが消去コマンド(ERS CMD)であるか否かを判定する。消去コマンド(ERS CMD)ではない場合、段階S130で、不揮発性メモリ装置100は、第0電圧V0をダミービットラインDBLに提供する。例えば、不揮発性メモリ装置100の制御ロジック回路100は、コマンドCMDに応答してダミービットラインDBLに第0電圧V0が提供されるように、第1ダミービットライン駆動信号DBL_DRV1又は第2ダミービットライン駆動信号DBL_DRV2を生成する。一実施形態で、制御ロジック回路100は、第1ダミービットラインに第0電圧V0が提供されるように、第1ダミービットライン駆動信号DBL_DRV1又は第2ダミービットライン駆動信号DBL_DRV2を維持する。
ダミービットラインドライバ(160、160a、160b、又は160-1~160-4のうちの少なくとも1つ)は、第1ダミービットライン駆動信号DBL_DRV1又は第2ダミービットライン駆動信号DBL_DRV2に応答して、第0電圧V0をダミービットラインDBLに提供する。
消去コマンド(ERS CMD)の場合、段階S140で、不揮発性メモリ装置100は、ダミービットラインDBLに消去電圧VERSを印加するか、又はダミービットラインDBLをフローティングさせる。例えば、制御ロジック回路100は、消去コマンド(ERS CMD)に応答してダミービットラインDBLに消去電圧VERSを提供するか、又はダミービットラインDBLがフローティングされるように、第1ダミービットライン駆動信号DBL_DRV1又は第2ダミービットライン駆動信号DBL_DRV2を生成する。ダミービットラインドライバ(160、160a、160b、又は160-1~160-4のうちの少なくとも1つ)は、第1ダミービットライン駆動信号DBL_DRV1又は第2ダミービットライン駆動信号DBL_DRV2に応答して、ダミービットラインDBLに消去電圧VERSを提供するか、又はフローティングさせる。一実施形態で、ダミービットラインドライバ(160a又は160-1~160-4のうちの少なくとも1つ)は、第1ダミービットライン駆動信号DBL_DRV1又は第2ダミービットライン駆動信号DBL_DRV2に応答して、ダミービットラインDBLを共通ソースラインCSLに電気的に連結させる。
段階S150で、不揮発性メモリ装置100は、コマンドCMDに対応する動作を遂行する。例えば、コマンドCMDが読み取りコマンドである場合、不揮発性メモリ装置100は読み取り動作を遂行する。この場合、段階S130でダミービットラインDBLは第0電圧V0にバイアスされる状態であるため、共通ソースラインCSLの電流によるノイズがビットラインに流入しない。コマンドCMDが消去コマンドである場合、不揮発性メモリ装置100は消去動作を遂行する。この場合、段階S140でダミービットラインDBLに消去電圧VERSが印加されるか、又はダミービットラインDBLがフローティングされた状態であるため、共通ソースラインCSL又はビットラインBLが消去電圧VERSに達する速度が短縮される。
図18A及び図18Bは、本発明の一実施形態による不揮発性メモリ装置の動作を説明するためのタイミング図である。図面の簡潔さ及び説明の便宜のために、不揮発性メモリ装置100の読み取り動作及びプログラム動作を概略的に示す。しかし、本発明の範囲はこれに限定されるものではない。図18A及び図18Bのタイミング図の横軸は時間を指す。
上述の実施形態では、不揮発性メモリ装置100が消去動作を遂行していない場合(即ち、読み取り動作又はプログラム動作を遂行する場合)、ダミービットラインDBLは、第0電圧V0を維持する。しかし、本発明の範囲はこれに限定されず、不揮発性メモリ装置100が読み取り動作又はプログラム動作を遂行している間に、ダミービットラインDBLの電圧を多様に制御することができる。
例えば、図1及び図18Aを参照すると、不揮発性メモリ装置100は、読み取り動作を遂行する。読み取り動作は、ビットラインプリチャージ動作(BL_PRECH)、ワードラインセットアップ動作(WL_SETUP)、選択読み取り電圧の印加動作(VRD)、及びセンシング動作(SENSING)を含む。
図18Aに示すように、不揮発性メモリ装置100の読み取り動作時、ビットラインプリチャージ動作BL_PRECH中にダミービットラインDBLに第1電圧V1を印加し、残りの動作(WL_SETUP、VRD、SENSING)中にダミービットラインDBLに第0電圧V0を印加する。ビットラインプリチャージ動作BL_PRECH中にダミービットラインDBLに第1電圧V1が印加されると、ビットラインBLのプリチャージ速度が向上する。
例えば、ビットラインBLのプリチャージ動作BL_PRECHは、ビットラインBLをプリチャージ電圧に充電する動作である。この場合、ダミービットラインDBLが第0電圧V0を維持すると、ダミービットラインDBLと隣接するビットラインBLとのプリチャージ速度が低下する可能性がある。一方、ビットラインBLのプリチャージ動作BL_PRECH中にダミービットラインDBLに第1電圧V1が印加されると、ダミービットラインDBLに隣接するビットラインBLのプリチャージ速度が向上する。一実施形態で、第1電圧V1は、ビットラインプリチャージ電圧と同じレベルであるか、又は同じ形態でダミービットラインDBLに提供される。
一実施形態で、読み取り動作のセンシング動作SENSING中に、ダミービットラインDBLの電圧は、第0電圧V0を維持する。この場合、上述したように、共通ソースラインCSLに流れる電流によるノイズがビットラインBLに流入することを防止することができる。
次に、図1及び図18Bを参照すると、不揮発性メモリ装置100は、プログラム動作を遂行する。プログラム動作は、ビットライン禁止動作BL_INH、ワードラインセットアップ動作WL_SETUP、プログラム電圧の印加動作VPGM、及び検証動作VERIを含む。一実施形態で、検証動作VERIは、上述の読み取り動作と同様である。即ち、検証動作VERIは、図18Aを参照して説明したような複数のサブ動作を含み、複数のサブ動作のうちのいずれか1つのサブ動作(例えば、ビットラインプリチャージ動作)中に、ダミービットラインDBLに第1電圧V1を提供する。
図18Bに示すように、不揮発性メモリ装置100のプログラム動作時のビットライン禁止動作BL_INH中にダミービットラインDBLに第2電圧V2を提供し、残りの動作(WL_SETUP、VPGM、VERI)中にダミービットラインDBLに第0電圧V0を印加する。ビットライン禁止動作BL_INH中にダミービットラインDBLに第1電圧V1が印加されると、ビットラインBLのプリチャージ速度が向上する。例えば、ビットライン禁止動作BL_INHは、プログラム禁止されるメモリセルに対応するビットラインを電源電圧VCCに充電する動作を指す。このとき、上述したように、ダミービットラインDBLに第2電圧V2が提供されると、ダミービットラインDBLに隣接するビットラインが電源電圧VCCに急速に充電される。
一実施形態で、図18A及び図18Bに示すタイミング図は一例であり、本発明の範囲はこれに限定されない。本発明の一実施形態による不揮発性メモリ装置100は、図18A及び図18Bに示すダミービットラインDBLの制御方法以外の他の多様な方式でダミービットラインDBLを制御することができる。
例えば、読み取り動作は、複数の読み取りサブ動作を含む。複数の読み取りサブ動作のうちの少なくとも1つの第1読み取りサブ動作において、不揮発性メモリ装置100はダミービットラインDBLに第1電圧V1を提供する。このとき、少なくとも1つの第1読み取りサブ動作は、ビットラインプリチャージ動作(即ち、ビットライン電圧を直接制御する動作)を含む。複数の読み取りサブ動作のうちの少なくとも1つの第2読み取りサブ動作において、不揮発性メモリ装置100はダミービットラインDBLに第0電圧V0を提供する。少なくとも1つの第2読み取りサブ動作は、センシング動作(即ち、共通ソースラインの電流によってノイズが発生する動作)を含む。
同様に、プログラム動作は複数のプログラムサブ動作を含み、複数のプログラムサブ動作のうちの少なくとも1つの第1プログラムサブ動作において、不揮発性メモリ装置100はダミービットラインDBLに第2電圧V2を提供する。このとき、少なくとも1つの第1プログラムサブ動作は、ビットライン禁止動作(即ち、ビットライン電圧を直接制御する動作)を含む。複数のプログラムサブ動作のうちの少なくとも1つの第2プログラムサブ動作において、不揮発性メモリ装置100はダミービットラインDBLに第0電圧V0を提供する。このとき、少なくとも1つの第2プログラムサブ動作は、検証動作又は検証動作に含まれるビットラインプリチャージ動作を含む。
上述したように、本発明の実施形態による不揮発性メモリ装置100は、プログラム動作又は読み取り動作の間にダミービットラインDBLの電圧を第0電圧V0に維持することによって共通ソースラインCSLを介して流れる電流によるノイズがビットラインBLに流入するのを遮断することができる。一実施形態で、不揮発性メモリ装置100は、プログラム動作又は読み取り動作の間にビットラインBLの電圧を直接制御するサブ動作、又はビットラインBLの電圧を特定の電圧(例えば、プリチャージ電圧、電源電圧など)に充電する動作の間にダミービットラインDBLの電圧を所定の電圧(例えば、V1、V2など)に制御する。この場合、ビットラインを特定の電圧に充電する時間が短縮されるため、不揮発性メモリ装置100の性能を向上させることができる。
図19は、本発明の一実施形態によるメモリ装置1400の一例を示す図である。図19を参照すると、メモリ装置1400はC2C(chip-to-chip)構造である。C2C構造は、第1ウエハー上にセル領域CELLを含む上部チップを作製し、第1ウエハーから分離される第2ウエハー上に周辺回路領域PERIを含む下部チップを作製した後、上部チップと下部チップとをボンディング方式で互いに結合することを意味する。ここで、ボンディング工程は、上部チップの最上部メタル層に形成されるボンディングメタルと下部チップの最上部メタル層に形成されるボンディングメタルとを電気的に連結する方式を意味する。例えば、ボンディングメタルは、Cu-to-Cuボンディングを使用する銅Cuを含む。しかし、一実施形態はこれに限定されない。例えば、ボンディングメタルは、アルミニウムAl又はタングステンWで形成される。
メモリ装置1400の周辺回路領域PERI及びセル領域CELLの各々は、外部パッドボンディング領域PA、ワードラインボンディング領域WLBA、及びビットラインボンディング領域BLBAを含む。
周辺回路領域PERIは、第1基板1210、層間絶縁層1215、第1基板1210に形成された複数の回路素子(1220a、1220b、1220c)、複数の回路素子(1220a、1220b、1220c)の各々に連結された第1メタル層(1230a、1230b、1230c)、及び第1メタル層(1230a、1230b、1230c)上に形成された第2メタル層(1240a、1240b、1240c)を含む。一実施形態で、第1メタル層(1230a、1230b、1230c)は、相対的に電気抵抗の高いタングステンで形成され、第2メタル層(1240a、1240b、1240c)は、相対的に低い電気抵抗を有する銅で形成される。
本明細書では、第1メタル層(1230a、1230b、1230c)及び第2メタル層(1240a、1240b、1240c)のみを図示して説明するが、これに限定されず、一実施形態で、第2メタル層(1240a、1240b、1240c)上に少なくとも1つ以上の追加のメタル層が更に形成される。第2メタル層(1240a、1240b、1240c)の上部に形成された1つ以上の追加のメタル層のうちの少なくとも一部は、第2メタル層(1240a、1240b、1240c)を形成する銅よりも低い電気抵抗を有するアルミニウムなどで形成される。
層間絶縁層1215は、複数の回路素子(1220a、1220b、1220c)、第1メタル層(1230a、1230b、1230c)、及び第2メタル層(1240a、1240b、1240c)をカバーするように第1基板210上に配置され、酸化シリコン、窒化シリコンなどのような絶縁物質を含む。
ワードラインボンディング領域WLBAの第2メタル層1240b上に下部ボンディングメタル(1271b、1272b)を形成する。ワードラインボンディング領域WLBAにおいて、周辺回路領域PERIの下部ボンディングメタル(1271b、1272b)は、セル領域CELLの上部ボンディングメタル(1371b、1372b)にボンディング方式により互いに電気的に結合される。下部ボンディングメタル(1271b、1272b)及び上部ボンディングメタル(1371b、1372b)は、アルミニウム、銅、又はタングステンなどで形成される。
なお、セル領域CELLの上部ボンディングメタル(1371b、1372b)は第1メタルパッドとして参照され、そして周辺回路領域PERI内の下部ボンディングメタル(1271b、1272b)は第2メタルパッドとして参照される。
セル領域CELLは、少なくとも1つのメモリブロックを提供する。セル領域CELLは、第2基板1310、層間絶縁膜1315、及び共通ソースライン1320を含む。第2基板1310上には、第2基板1310の上面に垂直な方向(Z軸方向)に沿って複数のワードライン(1331~1338:1330)を積層する。ワードライン1330の上部及び下部の各々にはストリング選択ライン及び接地選択ラインを配置し、ストリング選択ラインと接地選択ラインとの間に複数のワードライン1330を配置する。
ワードライン1330のX方向に沿った幅は異なる。周辺回路領域PERIの第1基板1210から複数のワードライン1330の対応する1つまでの距離が増加するほど、複数のワードライン1330の対応する1つの幅は増加する。同様に、セル領域CELLの第2基板1310から複数のワードライン1330の対応する1つまでの距離が増加するほど、複数のワードライン1330の対応する1つの幅は減少する。
ビットラインボンディング領域BLBAにおいて、チャネル構造体CHは、第2基板1310の上面に垂直な方向(Z方向)に延長されてワードライン1330、ストリング選択ライン、及び接地選択ラインを貫通する。チャネル構造体CHは、データ格納層、チャネル層、及び埋め込み絶縁層などを含み、チャネル層は第1メタル層1350c及び第2メタル層1360cに電気的に連結される。例えば、第1メタル層1350cはビットラインコンタクトであり、第2メタル層1360cはビットラインである。一実施形態で、ビットライン1360cは、第2基板1310の上面に平行な第1方向(Y軸方向)に沿って延長される。
層間絶縁層1315は、共通ソースライン1320、複数のワードライン1330、複数のセルコンタクトプラグ1340、第1メタル層(1350a、1350b、1350c)、及び第2メタル層(1360a、1360b、1360c)をカバーするように第2基板310上に配置され、酸化シリコン、窒化シリコンなどのような絶縁物質を含む。
図19に示す一実施形態では、チャネル構造体CHやビットライン1360cなどが配置される領域をビットラインボンディング領域BLBAと定義する。ビットライン1360cは、ビットラインボンディング領域BLBAの周辺回路領域PERIにページバッファ1393を提供する回路素子1220cに電気的に連結される。ビットライン1360cは、周辺回路領域PERIにおいて、上部ボンディングメタル(1371c、1372c)に連結され、上部ボンディングメタル(1371c、1372c)は、ページバッファ1393の回路素子1220cに連結された下部ボンディングメタル(1271c、1272c)に連結される。
ワードラインボンディング領域WLBAにおいて、ワードライン1330は、第1方向に垂直で第2基板1310の上面に平行な第2方向(X軸方向)に沿って延長され、複数のセルコンタクトプラグ(1341~1347:1340)に連結される。ワードライン1330とセルコンタクトプラグ1340とは、第2方向に沿ってワードライン1330のうちの少なくとも一部が異なる長さに延長されて提供されるパッドで互いに連結される。ワードライン330に連結されるセルコンタクトプラグ1340の上部には、第1メタル層1350bと第2メタル層1360bとが順番に連結される。セルコンタクトプラグ1340は、ワードラインボンディング領域WLBAにおいて、セル領域CELLの上部ボンディングメタル(1371b、1372b)及び周辺回路領域PERIの下部ボンディングメタル(1271b、1272b)を介して周辺回路領域PERIに連結される。
セルコンタクトプラグ1340は、周辺回路領域PERIにおいて、行デコーダ1394を形成する回路素子1220bに電気的に連結される。一実施形態で、行デコーダ1394の回路素子1220bの動作電圧は、ページバッファ1393を形成する回路素子1220cの動作電圧とは異なる。一例として、ページバッファ1393を形成する回路素子1220cの動作電圧は、行デコーダ1394を形成する回路素子1220bの動作電圧よりも大きい。
外部パッドボンディング領域PAには共通ソースラインのコンタクトプラグ1380を配置する。共通ソースラインのコンタクトプラグ1380は、金属、金属化合物、ポリシリコンなどの導電性物質で形成され、共通ソースライン1320に電気的に連結される。共通ソースラインのコンタクトプラグ1380の上部には、第1メタル層1350aと第2メタル層1360aとが順に積層される。一例として、共通ソースラインのコンタクトプラグ1380、第1メタル層1350a、及び第2メタル層1360aが配置される領域は、外部パッドボンディング領域PAと定義される。
一方、外部パッドボンディング領域PAには入出力パッド(1205、1305)を配置する。図19を参照すると、第1基板1210の下部には、第1基板1210の下面を覆う下部絶縁膜1201が形成され、下部絶縁膜1201上に第1入出力パッド1205が形成される。第1入出力パッド1205は、第1入出力コンタクトプラグ1203を介して周辺回路領域PERIに配置された複数の回路素子(1220a、1220b、1220c)のうちの少なくとも1つに連結され、下部絶縁膜1201によって第1基板1210から分離される。なお、第1入出力コンタクトプラグ1203と第1基板1210との間には側面絶縁膜が配置され、第1入出力コンタクトプラグ1203と第1基板1210とを電気的に分離する。
図19を参照すると、第2基板1310の上部には、第2基板1310の上面を覆う上部絶縁膜1301が形成され、上部絶縁膜1301上に第2入出力パッド1305が配置される。第2入出力パッド1305は、第2入出力コンタクトプラグ1303及び周辺回路領域PERIの下部ボンディングメタル(1271a、1272a)を介して周辺回路領域PERIに配置された複数の回路素子(1220a、1220b、1220c)のうちの少なくとも1つに連結される。一実施形態で、第2入出力パッド1305は、回路素子1220aに電気的に連結される。
実施形態によって、第2入出力コンタクトプラグ1303が配置される領域には、第2基板1310や共通ソースライン1320などが配置されない。なお、第2入出力パッド1305は、第3方向(Z軸方向)でワードライン1330にオーバーラップしない。図19を参照すると、第2入出力コンタクトプラグ1303は、第2基板1310の上面に平行な方向で第2基板1310から分離され、セル領域CELLの層間絶縁層1315を貫通して第2入出力パッド1305に連結される。
実施形態によって、第1入出力パッド1205及び第2入出力パッド1305を選択的に形成する。一例として、メモリ装置1400は、第1基板1210の上部に配置された第1入出力パッド1205のみを含むか、又は第2基板1310の上部に配置された第2入出力パッド1305のみを含む。或いは、メモリ装置1400は、第1入出力パッド1205及び第2入出力パッド1305の両方を含む。
セル領域CELL及び周辺回路領域PERIの各々に含まれる外部パッドボンディング領域PA及びビットラインボンディング領域BLBAの各々には、最上部メタル層に設けられるメタルパターンがダミーパターンとして存在するか、又は最上部のメタル層が空いている。
メモリ装置1400は、外部パッドボンディング領域PAにおいてセル領域CELLの最上部メタル層に形成された上部メタルパターン1372aに対応して、周辺回路領域PERIの最上部メタル層において互いに連結されたセル領域CELLの上部メタルパターン1372aと同じ断面形状の下部メタルパターン1273aを形成する。周辺回路領域PERIの最上部メタル層に形成された下部メタルパターン1273aは、周辺回路領域PERIにおいて別個のコンタクトに連結されない。これと同様に、外部パッドボンディング領域PAにおいて、周辺回路領域PERIの最上部メタル層に形成された下部メタルパターン1273aに対応してセル領域CELLの上部メタル層に周辺回路領域PERIの下部メタルパターン1273aと同じ形態の上部メタルパターン1372aを形成することもできる。
ワードラインボンディング領域WLBAの第2メタル層1240b上には、下部ボンディングメタル(1271b、1272b)を形成する。ワードラインボンディング領域WLBAにおいて、周辺回路領域PERIの下部ボンディングメタル(1271b、1272b)は、セル領域CELLの上部ボンディングメタル(1371b、1372b)にCu-to-Cuボンディング方式により互いに電気的に連結される。
また、ビットラインボンディング領域BLBAにおいて、周辺回路領域PERIの最上部メタル層に形成された下部メタルパターン1252に対応して、セル領域CELLの最上部メタル層に周辺回路領域PERIの下部メタルパターン1252と同じ断面形状の上部メタルパターン1392を形成する。セル領域CELLの最上部メタル層に形成された上部メタルパターン1392上には、コンタクトを形成しない。
一実施形態で、セル領域CELL及び周辺回路領域PERIのうちの1つの最上部メタル層に形成されたメタルパターンに対応するメタルパターンと同じ断面形状のリインフォースメタルパターンは、セル領域CELL及び周辺回路領域PERIのうちの他の1つの最上部メタル層に形成される。リインフォースメタルパターンにおいてコンタクトパターンは形成されない。
一実施形態で、図19のメモリ装置1400は、図1~図17を参照して説明した不揮発性メモリ装置100を含む。図1~図17を参照して説明した不揮発性メモリ装置100のセル領域CELL及び周辺回路PERIは、図19のメモリ装置1400のセル領域CELL及び周辺回路領域PERIに対応する。図19のビットラインボンディング領域BLBAにダミービットラインのためのボンディングパッドを更に含み、ダミービットラインは、追加されたボンディングパッドを介して周辺回路領域PERIのダミービットラインドライバに電気的に連結される。周辺回路領域PERIのダミービットラインドライバは、図1~図19を参照して説明した方法に基づいてダミービットラインを制御する。一実施形態で、ダミービットラインドライバは、ページバッファ1393とは物理的に区別又は物理的に離隔されるように周辺回路領域PERIに形成される。
図20~図22は、本発明の一実施形態による不揮発性メモリ装置の多様な積層構造を説明するための図である。一実施形態で、図20~図22を参照して説明する多様なメモリ構造体は、図1~図19を参照して説明した不揮発性メモリ装置であるか、又は図1~図19を参照して説明した方法に基づいて動作する。図20~図22を参照して説明するメモリ構造体の数は一例であり、メモリ構造体の数は多様に変更され得る。
図20を参照すると、メモリ装置2000は複数のメモリ構造体(2100~2400)を含む。複数のメモリ構造体(2100~2400)は、基板に垂直な方向に積層される。例えば、第1メモリ構造体2100を下部基板(図示せず)に形成し、第1メモリ構造体2100の上部に第2メモリ構造体2200を形成する。第2メモリ構造体2200の上部に第3メモリ構造体2300を形成し、第3メモリ構造体2300の上に第4メモリ構造2400を形成する。
複数のメモリ構造体(2100~2400)の各々は、COP構造を有する。例えば、第1メモリ構造体2100は、第1周辺回路2110及び第1周辺回路2110の上部に形成される第1セルアレイ2120を含む。同様に、第2~第4のメモリ構造体(2200~2400)の各々は、第2~第4の周辺回路(2210~2410)、及び第2~第4の周辺回路(2210~2410)の各々の上部に形成される第2~第4セルアレイ(2220~2420)を含む。
一実施形態で、第1~第4セルアレイ(2120~2420)の各々はダミービットラインを含み、各々のダミービットラインは対応する周辺回路のダミービットラインドライバに連結される。例えば、第1セルアレイ2120のダミービットラインは第1周辺回路2110のダミービットラインドライバに連結され、第2セルアレイ2220のダミービットラインは第2周辺回路2210のダミービットラインドライバに連結され、第3セルアレイ2320のダミービットラインは第3周辺回路2310のダミービットラインドライバに連結され、第4セルアレイ2420のダミービットラインは第4周辺回路2410のダミービットラインドライバに連結される。ダミービットラインドライバは、図1~図19を参照して説明した方法に基づいてダミービットラインを制御する。
図21を参照すると、メモリ装置3000は、周辺回路3001及び複数のセルアレイ(3120~3420)を含む。図10のメモリ装置2000と比較して、図21のメモリ装置3000は、複数のセルアレイ(3120~3420)の間に周辺回路が存在しない。例えば、下部基板(図示せず)上に周辺回路3001が形成され、周辺回路3001の上部に第1セルアレイ3120が形成され、第1セルアレイ3120の上部に第2セルアレイが形成され、第2セルアレイ3220の上部に第3セルアレイ3320が形成され、第3セルアレイ3320の上部に第4セルアレイ3420が形成される。
複数のセルアレイ(3120~3420)の各々は、ワードライン、ビットライン、又はダミービットラインのためのメタル層を含む。複数のセルアレイ(3120~3420)の各々のダミービットラインは、周辺回路3001のダミービットラインドライバに連結される。
一実施形態で、複数のセルアレイ(3120~3420)のチャネルを1つのチャネルで共有し、この場合、複数のセルアレイ(3120~3420)において、同じチャネルを共有するセルストリングは、1つのメモリブロックを構成する。
図22を参照すると、メモリ装置4000は複数のメモリ構造体(4100~4400)を含む。複数のメモリ構造体(4100~4400)は、基板に垂直な方向に積層される。複数のメモリ構造体(4100~4400)の各々は、図19を参照して説明したように、ボンディング方式で接合された周辺回路及びセルアレイを含む。例えば、第1メモリ構造体4100は、第1周辺回路4110、及び第1周辺回路4110の上部に形成された第1セルアレイ4120を含む。このとき、第1周辺回路4110及び第1セルアレイ4120は、図19を参照して説明したように、ボンディング方式を通じて互いに電気的に連結される。同様に、第2~第4メモリ構造体(4200~4400)の各々は、第2~第4周辺回路(4210~4410)、及び第2~第4周辺回路(4210~4410)の各々の上部でボンディング方式を通じて接合された第2~第4セルアレイ(4220~4420)を含む。
上述したように、本発明の実施形態による不揮発性メモリ装置は、多様な積層構造を有する。不揮発性メモリ装置は、動作状態に応じてダミービットラインを制御する。従って、向上した信頼性及び向上した性能を有する不揮発性メモリ装置が提供される。
図23は、本発明の一実施形態によるメモリシステム5000を示すブロック図である。図23を参照すると、メモリシステム5000は、メモリコントローラ5100及びメモリ装置5200を含む。メモリ装置5200は、第1~第8ピン(P11~P18)、メモリインターフェース回路5210、制御ロジック回路5220、及びメモリセルアレイ5230を含む。メモリ装置5200は、図1~図22を参照して説明した不揮発性メモリ装置である。
メモリインターフェース回路5210は、第1ピンP11を介してメモリコントローラ5100からチップイネーブル信号nCEを受信する。メモリインターフェース回路5210は、チップイネーブル信号nCEに従って第2~第8ピン(P12~P18)を介してメモリコントローラ5100と信号を送受信する。例えば、チップイネーブル信号nCEがイネーブル状態(例えばローレベル)である場合、メモリインターフェース回路5210は、第2~第8ピン(P12~P18)を介してメモリコントローラ5100と信号を送受信する。
メモリインターフェース回路5210は、第2~第4ピン(P12~P14)を介してメモリコントローラ5100からコマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、及び書き込みイネーブル信号nWEを受信する。メモリインターフェース回路5210は、第7ピンP17を介してメモリコントローラ5100からデータ信号DQを受信したり、メモリコントローラ5100にデータ信号DQを転送したりする。データ信号DQを通じてコマンドCMD、アドレスADDR、及びデータDATAを伝達する。例えば、データ信号DQは、複数のデータ信号ラインを介して伝達される。この場合、第7ピンP17は、複数のデータ信号DQに対応する複数のピンを含む。
メモリインターフェース回路5210は、書き込みイネーブル信号nWEのトグルタイミングに基づいてコマンドラッチイネーブル信号CLEのイネーブル区間(例えば、ハイレベル状態)で受信されるデータ信号DQからコマンドCMDを獲得する。メモリインターフェース回路5210は、書き込みイネーブル信号nWEのトグルタイミングに基づいてアドレスラッチイネーブル信号ALEのイネーブル区間(例えば、ハイレベル状態)で受信されるデータ信号DQからアドレスADDRを獲得する。
一実施形態で、書き込みイネーブル信号nWEは、静的(static)状態(例えば、高レベル又は低レベル)を維持している状態から、高レベルと低レベルとの間をトグルする。例えば、書き込みイネーブル信号nWEは、コマンドCMD又はアドレスADDRが転送される区間でトグルする。従って、メモリインターフェース回路5210は、書き込みイネーブル信号nWEのトグルタイミングに基づいてコマンドCMD又はアドレスADDRを取得する。
メモリインターフェース回路5210は、第5ピンP15を介してメモリコントローラ5100から読み取りイネーブル信号nREを受信する。メモリインターフェース回路5210は、第6ピンP16を介してメモリコントローラ5100からデータストローブ信号DQSを受信するか、又はメモリコントローラ5100にデータストローブ信号DQSを送る。
メモリ装置5200のデータDATA出力動作において、メモリインターフェース回路5210は、データDATAを出力する前に第5ピンP15を介してトグルする読み取りイネーブル信号nREを受信する。メモリインターフェース回路5210は、読み取りイネーブル信号nREのトグリングに基づいてトグルするデータストローブ信号DQSを生成する。例えば、メモリインターフェース回路5210は、読み取りイネーブル信号nREのトグルスタート時間に基づいて所定の遅延(例えば、tDQSRE)後にトグルし始めるデータストローブ信号DQSを生成する。メモリインターフェース回路5210は、データストローブ信号DQSのトグルタイミングに基づいてデータDATAを含むデータ信号DQを送る。これにより、データDATAをデータストローブ信号DQSのトグルタイミングに合わせてメモリコントローラ5100に転送する。
メモリ装置5200のデータDATA入力動作において、メモリコントローラ5100からデータDATAを含むデータ信号DQが受信されると、メモリインターフェース回路5210は、メモリコントローラ5100からデータDATAと共にトグルするデータストローブ信号DQSを受信する。メモリインターフェース回路5210は、データストローブ信号DQSのトグルタイミングに基づいてデータ信号DQからデータDATAを取得する。例えば、メモリインターフェース回路5210は、データストローブ信号DQSの立ち上がりエッジと立ち下がりエッジとでデータ信号DQをサンプリングすることによってデータDATAを取得する。
メモリインターフェース回路5210は、第8ピンP18を介してレディー/ビジー出力信号nR/Bをメモリコントローラ5100に転送する。メモリインターフェース回路5210は、レディー/ビジー出力信号nR/Bを通じてメモリ装置5200の状態情報をメモリコントローラ5100に転送する。メモリ装置5200がビジー状態である場合(即ち、メモリ装置5200の内部動作が遂行中である場合)、メモリインターフェース回路5210は、ビジー状態を示すレディー/ビジー出力信号nR/Bをメモリコントローラ5100に送る。メモリ装置5200がレディー状態である場合(即ち、メモリ装置5200の内部動作が遂行されていないか又は完了された場合)、メモリインターフェース回路5210はレディー状態を示すレディー/ビジー出力信号nR/Bをメモリコントローラ5100に転送する。例えば、メモリ装置5200がページ読み取りコマンドに応答してメモリセルアレイ5230からデータDATAを読み取るうちに、メモリインターフェース回路5210はビジー状態(例えば、低レベル)を示すレディー/ビジー出力信号nR/Bをメモリコントローラ5100に送る。例えば、メモリ装置5200がプログラムコマンドに応答してメモリセルアレイ5230にデータDATAをプログラムしているうちに、メモリインターフェース回路5210はビジー状態を示すレディー/ビジー出力信号nR/Bをメモリコントローラ5100に転送する。
制御ロジック回路5220は、メモリ装置5200の多様な動作を全体的に制御する。制御ロジック回路5220は、メモリインターフェース回路5210から取得されたコマンド/アドレスCMD/ADDRを受信する。制御ロジック回路5220は、受信されたコマンド/アドレスCMD/ADDRに従ってメモリ装置5200の他の構成要素を制御するための制御信号を生成する。例えば、制御ロジック回路5220は、メモリセルアレイ5230にデータDATAをプログラムするか、又はメモリセルアレイ5230からデータDATAを読み取るための多様な制御信号を生成する。
メモリセルアレイ5230は、制御ロジック回路5220の制御に従ってメモリインターフェース回路5210から取得されたデータDATAを格納する。メモリセルアレイ5230は、制御ロジック回路5220の制御に従って格納されたデータDATAをメモリインターフェース回路5210に出力する。
メモリセルアレイ5230は、複数のメモリセルを含む。例えば、複数のメモリセルは、フラッシュメモリセルである。しかし、本発明はこれに限定されず、メモリセルは、ReRAM(Resistive Random Access Memory)セル、FeRAM(Ferroelectric Random Access Memory)セル、PRAM(Phase Change Random Access Memory)セル、TRAM(Thyristor Random Access Memory)セル、MRAM(Magnetic Random Access Memory)セルである。以下では、メモリセルがNANDフラッシュメモリセルである実施形態を中心に本発明の実施形態を説明する。
メモリコントローラ5100は、第1~第8ピン(P21~P28)及びコントローラインターフェース回路5110を含む。第1~第8ピン(P21~P28)は、メモリ装置5200の第1~第8ピン(P11~P18)に対応する。
コントローラインターフェース回路5110は、第1ピンP21を介してメモリ装置5200にチップイネーブル信号nCEを送る。コントローラインターフェース回路5110は、チップイネーブル信号nCEを通じて選択されたメモリ装置5200と第2~第8ピン(P22~P28)を介して信号を送受信する。
コントローラインターフェース回路5110は、第2~第4ピン(P22~P24)を介してコマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、及び書き込みイネーブル信号nWEをメモリ装置5200に転送する。コントローラインターフェース回路5110は、第7ピンP27を介してメモリ装置5200にデータ信号DQを送るか、又はメモリ装置5200からデータ信号DQを受信する。
コントローラインターフェース回路5110は、トグルする書き込みイネーブル信号nWEと共にコマンドCMD又はアドレスADDRを含むデータ信号DQをメモリ装置5200に送る。コントローラインターフェース回路5110は、イネーブル状態を有するコマンドラッチイネーブル信号CLEを送ることによりコマンドCMDを含むデータ信号DQをメモリ装置5200に転送し、イネーブル状態を有するアドレスラッチイネーブル信号ALEを送ることで、アドレスADDRを含むデータ信号DQをメモリ装置5200に転送する。
コントローラインターフェース回路5110は、第5ピンP25を介してメモリ装置5200に読み取りイネーブル信号nREを転送する。コントローラインターフェース回路5110は、第6ピンP26を介してメモリ装置5200からデータストローブ信号DQSを受信するか、又はメモリ装置5200にデータストローブ信号DQSを転送する。
メモリ装置5200のデータDATA出力動作において、コントローラインターフェース回路5110は、トグルする読み取りイネーブル信号nREを生成し、読み取りイネーブル信号nREをメモリ装置5200に転送する。例えば、コントローラインターフェース回路5110は、データDATAが出力される前に静的状態(例えば、ハイレベル又はローレベル)からトグル状態に変更される読み取りイネーブル信号nREを生成する。これにより、メモリ装置5200で読み取りイネーブル信号nREに基づいてトグルするデータストローブ信号DQSを生成する。コントローラインターフェース回路5110は、メモリ装置5200からトグルするデータストローブ信号DQSと共にデータDATAを含むデータ信号DQを受信する。コントローラインターフェース回路5110は、データストローブ信号DQSのトグルタイミングに基づいてデータ信号DQからデータDATAを取得する。
メモリ装置5200のデータDATA入力動作において、コントローラインターフェース回路5110はトグルするデータストローブ信号DQSを生成する。例えば、コントローラインターフェース回路5110は、データDATAを転送する前に静的状態(例えば、ハイレベル又はローレベル)からトグル状態に変更されるデータストローブ信号DQSを生成する。コントローラインターフェース回路5110は、データストローブ信号DQSのトグルタイミングに基づいてデータDATAを含むデータ信号DQをメモリ装置5200に転送する。
コントローラインターフェース回路5110は、第8ピンP28を介してメモリ装置5200からレディー/ビジーの出力信号nR/Bを受信する。コントローラインターフェース回路5110は、レディー/ビジー出力信号nR/Bに基づいてメモリ装置5200の状態情報を判定する。
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものでなく、本発明の技術的思想から逸脱しない範囲で多様に変更実施することが可能である。
10、11 消去電圧(VERS)発生器
100 不揮発性メモリ装置
110 メモリセルアレイ
120 アドレスデコーダ
130 ページバッファ回路
130-1~130-4 第1~第4ページバッファ回路
140 入出力(I/O)回路
150 制御ロジック及び電圧発生回路(制御ロジック回路)
160、160a、160b、160c ダミービットライン(DBL)ドライバ
160-1~160-4 第1~第4ダミービットラインドライバ
1201、1301 下部、上部絶縁膜
1203、1303 第1、第2入出力コンタクトプラグ
1205、1305 第1、第2入出力パッド
1210、1310 第1、第2基板
1215、1315 層間絶縁層
1220a、1220b、1220c 回路素子
1230a、1230b、1230c 第1メタル層
1240a、1240b、1240c 第2メタル層
1252、1273a 下部メタルパターン
1271a,1272a 下部ボンディングメタル
1271b、1272b 下部ボンディングメタル(第2メタルパッド)
1271c、1272c 下部ボンディングメタル
1320 共通ソースライン
1330、1331~1338 ワードライン
1340、1341~1347 セルコンタクトプラグ
1350a、1350b、1350c 第1メタル層(ビットラインコンタクト)
1360a、1360b、1360c 第2メタル層(ビットライン)
1371a、1372a 上部ボンディングメタル(上部メタルパターン)
1371b、1372b 上部ボンディングメタ(第1メタルパッド)
1371c、1372c 上部ボンディングメタル
1380 コンタクトプラグ
1392 上部メタルパターン
1393 ページバッファ
1394 行デコーダ
1400、2000、3000、4000、5200 メモリ装置
2100、2200、2300、2400 第1~第4メモリ構造体
2110、2210、2310、2410 第1~第4周辺回路
2120、2220、2320、2420 第1~第4セルアレイ
3001 周辺回路
3120、3220、3320、3420 第1~第4セルアレイ
4100、4200、4300、4400 第1~第4メモリ構造体
4110、4210、4310、4410 第1~第4周辺回路
4120、4220、4320、4420 第1~第4セルアレイ
5000 メモリシステム
5100 メモリコントローラ
5110 コントローラインターフェース回路
5210 メモリインターフェース回路
5220 制御ロジック回路
5230 メモリセルアレイ
ADDR アドレス
ALE アドレスラッチイネーブル信号
BL ビットライン
BL_G1~BL_G3 第1~第3ビットライングループ
BL_INH ビットライン禁止動作
BL_PRECH ビットラインプリチャージ動作
BL1~BL4 第1~第4ビットライン
BLa、BLb ビットライン
BLBA ビットラインボンディング領域
BLK メモリブロック
CAR セルコア領域
CELL セル領域
CH チャネル(構造体)
CL1 第1導電ライン
CLE コマンドラッチイネーブル信号
CMD コマンド
CNR1~CNR3 第1~第3コンタクト領域
CS11、CS12、CS21、CS22 セルストリング
CSL 共通ソースライン
CSL_1~CSL_4 第1~第4共通ソースライン
CT コンタクト領域
CT1~CT6 第1~第6コンタクトプラグ
CTRL 制御信号
DATA データ
DBL、DBL1、DBL2、DBL1a~DBL3a、DBL1b~DBL3b、DBLa、DBLb ダミービットライン
DBL_DRV1、DBL_DRV2 第1、第2ダミービットライン駆動信号
dBLK ダミーメモリブロック
DMC1、DMC2 第1、第2ダミーメモリセル
DQ データ信号
DQS データストローブ信号
DTPA ダミー貫通プラグ領域
DWL1、DWL2 第1、第2ダミーワードライン
ECT 消去制御トランジスタ
ERS 消去動作
GND 接地電圧
GSL 接地選択ライン
GSTa、GSTb 接地選択トランジスタ
MC1~MC8 第1~第8メモリセル
ML メタル層
MP モールドパターン
nCE チップイネーブル信号
nR/B レディー/ビジー出力信号
nRE イネーブル信号
nWE 書き込みイネーブル信号
P11~P18 第1~第8ピン
P21~P28 第1~第8ピン
PA 外部パッドボンディング領域
PERI 周辺回路(領域)
PGM プログラム動作
RD 読み取り動作
SENSING センシング動作
SSL、SSL1a、SSL1b、SSL2a、SSL2b ストリング選択ライン
SSTa、SSTb ストリング選択トランジスタ
SUB 半導体基板
SW1、SW2 第1及び第2スイッチ
TP1、TP2、TP4~TP6 第1、第2、第4~第6貫通プラグ
TPA1~TPA3 第1~第3貫通プラグ領域
V0~V2 第0~第2電圧
VBL1~VBL4 第1~第4ビットライン電圧
VERI 検証動作
VERS 消去電圧
VPGM プログラム電圧の印加動作
VRD 選択読み取り電圧の印加動作
WL ワードライン
WL1~WL8 第1~第8ワードライン
WL_SETUP ワードラインセットアップ動作
WLBA ワードラインボンディング領域
100 不揮発性メモリ装置
110 メモリセルアレイ
120 アドレスデコーダ
130 ページバッファ回路
130-1~130-4 第1~第4ページバッファ回路
140 入出力(I/O)回路
150 制御ロジック及び電圧発生回路(制御ロジック回路)
160、160a、160b、160c ダミービットライン(DBL)ドライバ
160-1~160-4 第1~第4ダミービットラインドライバ
1201、1301 下部、上部絶縁膜
1203、1303 第1、第2入出力コンタクトプラグ
1205、1305 第1、第2入出力パッド
1210、1310 第1、第2基板
1215、1315 層間絶縁層
1220a、1220b、1220c 回路素子
1230a、1230b、1230c 第1メタル層
1240a、1240b、1240c 第2メタル層
1252、1273a 下部メタルパターン
1271a,1272a 下部ボンディングメタル
1271b、1272b 下部ボンディングメタル(第2メタルパッド)
1271c、1272c 下部ボンディングメタル
1320 共通ソースライン
1330、1331~1338 ワードライン
1340、1341~1347 セルコンタクトプラグ
1350a、1350b、1350c 第1メタル層(ビットラインコンタクト)
1360a、1360b、1360c 第2メタル層(ビットライン)
1371a、1372a 上部ボンディングメタル(上部メタルパターン)
1371b、1372b 上部ボンディングメタ(第1メタルパッド)
1371c、1372c 上部ボンディングメタル
1380 コンタクトプラグ
1392 上部メタルパターン
1393 ページバッファ
1394 行デコーダ
1400、2000、3000、4000、5200 メモリ装置
2100、2200、2300、2400 第1~第4メモリ構造体
2110、2210、2310、2410 第1~第4周辺回路
2120、2220、2320、2420 第1~第4セルアレイ
3001 周辺回路
3120、3220、3320、3420 第1~第4セルアレイ
4100、4200、4300、4400 第1~第4メモリ構造体
4110、4210、4310、4410 第1~第4周辺回路
4120、4220、4320、4420 第1~第4セルアレイ
5000 メモリシステム
5100 メモリコントローラ
5110 コントローラインターフェース回路
5210 メモリインターフェース回路
5220 制御ロジック回路
5230 メモリセルアレイ
ADDR アドレス
ALE アドレスラッチイネーブル信号
BL ビットライン
BL_G1~BL_G3 第1~第3ビットライングループ
BL_INH ビットライン禁止動作
BL_PRECH ビットラインプリチャージ動作
BL1~BL4 第1~第4ビットライン
BLa、BLb ビットライン
BLBA ビットラインボンディング領域
BLK メモリブロック
CAR セルコア領域
CELL セル領域
CH チャネル(構造体)
CL1 第1導電ライン
CLE コマンドラッチイネーブル信号
CMD コマンド
CNR1~CNR3 第1~第3コンタクト領域
CS11、CS12、CS21、CS22 セルストリング
CSL 共通ソースライン
CSL_1~CSL_4 第1~第4共通ソースライン
CT コンタクト領域
CT1~CT6 第1~第6コンタクトプラグ
CTRL 制御信号
DATA データ
DBL、DBL1、DBL2、DBL1a~DBL3a、DBL1b~DBL3b、DBLa、DBLb ダミービットライン
DBL_DRV1、DBL_DRV2 第1、第2ダミービットライン駆動信号
dBLK ダミーメモリブロック
DMC1、DMC2 第1、第2ダミーメモリセル
DQ データ信号
DQS データストローブ信号
DTPA ダミー貫通プラグ領域
DWL1、DWL2 第1、第2ダミーワードライン
ECT 消去制御トランジスタ
ERS 消去動作
GND 接地電圧
GSL 接地選択ライン
GSTa、GSTb 接地選択トランジスタ
MC1~MC8 第1~第8メモリセル
ML メタル層
MP モールドパターン
nCE チップイネーブル信号
nR/B レディー/ビジー出力信号
nRE イネーブル信号
nWE 書き込みイネーブル信号
P11~P18 第1~第8ピン
P21~P28 第1~第8ピン
PA 外部パッドボンディング領域
PERI 周辺回路(領域)
PGM プログラム動作
RD 読み取り動作
SENSING センシング動作
SSL、SSL1a、SSL1b、SSL2a、SSL2b ストリング選択ライン
SSTa、SSTb ストリング選択トランジスタ
SUB 半導体基板
SW1、SW2 第1及び第2スイッチ
TP1、TP2、TP4~TP6 第1、第2、第4~第6貫通プラグ
TPA1~TPA3 第1~第3貫通プラグ領域
V0~V2 第0~第2電圧
VBL1~VBL4 第1~第4ビットライン電圧
VERI 検証動作
VERS 消去電圧
VPGM プログラム電圧の印加動作
VRD 選択読み取り電圧の印加動作
WL ワードライン
WL1~WL8 第1~第8ワードライン
WL_SETUP ワードラインセットアップ動作
WLBA ワードラインボンディング領域
Claims (20)
- 不揮発性メモリ装置であって、
複数のセルストリングに連結された複数のビットラインと、
前記複数のセルストリングに連結された共通ソースラインと、
前記複数のビットラインと前記共通ソースラインとの間に設けられた少なくとも1つのダミービットラインと、
外部装置からのコマンドに応答して少なくとも1つのダミービットライン駆動信号を生成するように構成された制御ロジック回路と、
前記少なくとも1つのダミービットライン駆動信号に応答して前記少なくとも1つのダミービットラインに第1電圧を選択的に提供するように構成されたダミービットラインドライバと、を備えることを特徴とする不揮発性メモリ装置。 - 前記ダミービットラインドライバは、前記少なくとも1つのダミービットラインと前記第1電圧を受信する第1端子との間に連結されて、前記少なくとも1つのダミービットライン駆動信号のうちの第1ダミービットライン駆動信号に応答して動作するように構成された第1スイッチを含むことを特徴とする請求項1に記載の不揮発性メモリ装置。
- 前記制御ロジック回路は、
前記コマンドが消去コマンドではないことに応答して、前記第1スイッチがターンオンされるように前記第1ダミービットライン駆動信号を生成し、
前記コマンドが前記消去コマンドであることに応答して、前記第1スイッチがターンオフされるように前記第1ダミービットライン駆動信号を生成するように構成されることを特徴とする請求項2に記載の不揮発性メモリ装置 。 - 前記ダミービットラインドライバは、
前記少なくとも1つのダミービットラインと前記第1電圧を受信する第1端子との間に連結されて、前記少なくとも1つのダミービットライン駆動信号のうちの第1ダミービットライン駆動信号に応答して動作するように構成された第1スイッチと、
前記少なくとも1つのダミービットラインと前記共通ソースラインとの間に連結されて、前記少なくとも1つのダミービットライン駆動信号のうちの第2ダミービットライン駆動信号に応答して動作するように構成された第2スイッチと、を含むことを特徴とする請求項1に記載の不揮発性メモリ装置 。 - 前記制御ロジック回路は、
前記コマンドが消去コマンドではないことに応答して、前記第1スイッチがターンオンされ、前記第2スイッチがターンオフされるように前記第1及び第2ダミービットライン駆動信号を生成し、
前記コマンドが前記消去コマンドであることに応答して、前記第1スイッチがターンオフされ、前記第2スイッチがターンオンされるように前記第1及び第2ダミービットライン駆動信号を生成するように構成されることを特徴とする請求項4に記載の不揮発性メモリ装置。 - 消去動作時に、消去電圧を生成して、前記消去電圧を前記共通ソースライン、前記ビットライン、又は前記共通ソースライン及び前記ビットラインに提供するように構成された消去電圧発生器と、を更に備えることを特徴とする請求項1に記載の不揮発性メモリ装置 。
- 前記ダミービットラインドライバは、
前記少なくとも1つのダミービットラインと前記第1電圧を受信する第1端子との間に連結されて、前記少なくとも1つのダミービットライン駆動信号のうちの第1ダミービットライン駆動信号に応答して動作するように構成された第1スイッチと、
前記少なくとも1つのダミービットラインと前記消去電圧発生器との間に連結されて、前記少なくとも1つのダミービットライン駆動信号のうちの第2ダミービットライン駆動信号に応答して前記消去電圧発生器からの前記消去電圧を前記ダミービットラインに選択的に提供するように構成された第2スイッチと、を含むことを特徴とする請求項6に記載の不揮発性メモリ装置。 - 前記第1電圧は、接地電圧であることを特徴とする請求項1に記載の不揮発性メモリ装置 。
- 前記ダミービットラインドライバは、前記コマンドが読み取りコマンドである場合、前記複数のビットラインに対するプリチャージ動作が行われている間に第2電圧を前記少なくとも1つのダミービットラインに印加し、前記複数のビットラインに対するセンシング動作が行われている間に前記第1電圧を前記少なくとも1つのダミービットラインに提供するように構成され、
前記第2電圧は、前記複数のビットラインに対するプリチャージ電圧であることを特徴とする 請求項8に記載の不揮発性メモリ装置。 - 前記複数のビットラインに電気的に連結されるページバッファ回路を更に含み、
前記ページバッファ回路及び前記ダミービットラインドライバは、半導体基板上の周辺回路領域に形成され、
前記複数のセルストリング、前記複数のビットライン、前記共通ソースライン、及び前記少なくとも1つのダミービットラインは、前記周辺回路領域の上部のメモリセル領域に形成されることを特徴とする請求項1に記載の不揮発性メモリ装置。 - 前記複数のビットラインの各々は、前記メモリセル領域を貫通する第1貫通プラグを介して前記ページバッファ回路に電気的に連結され、
前記少なくとも1つのダミービットラインは、前記メモリセル領域を貫通する少なくとも1つの第2貫通プラグを介して前記ダミービットラインドライバに連結されることを特徴とする請求項10に記載の不揮発性メモリ装置。 - 前記第1貫通プラグ及び前記少なくとも1つの第2貫通プラグは、前記ページバッファ回路が形成された平面上に設けられ、
前記第1貫通プラグの各々は、第1方向に沿って第1間隔で形成され、
前記第1貫通プラグのうちの前記少なくとも1つの第2貫通プラグに前記第1方向に沿って隣接する1つと前記少なくとも1つの第2貫通プラグとの間の間隔は、前記第1間隔よりも狭い第2間隔であることを特徴とする請求項11に記載の不揮発性メモリ装置。 - 不揮発性メモリ装置であって、
半導体基板上に形成された周辺回路と、
前記周辺回路の上部に形成されて複数のセルストリングを含むメモリセルアレイと、
前記メモリセルアレイの上部に形成されたメタル層と、を備え、
前記メタル層は、
前記複数のセルストリングに連結された複数のビットラインと、
前記複数のセルストリングに連結された共通ソースラインと、
前記複数のビットラインと前記共通ソースラインとの間に設けられた少なくとも1つのダミービットラインと、を含み、
前記周辺回路は、
外部装置からのコマンドに応答して少なくとも1つのダミービットライン駆動信号を生成するように構成された制御ロジック回路と、
前記少なくとも1つのダミービットライン駆動信号に応答して前記少なくとも1つのダミービットラインに第1電圧を選択的に提供するように構成されたダミービットラインドライバと、を含むことを特徴とする不揮発性メモリ装置。 - 前記周辺回路は、前記複数のビットラインに電気的に連結されるページバッファ回路を更に含むことを特徴とする請求項13に記載の不揮発性メモリ装置。
- 前記メモリセルアレイは、
前記複数のビットラインと前記ページバッファ回路とを電気的に連結するように構成されて、前記半導体基板に垂直な方向に形成された複数の第1貫通プラグと、
前記少なくとも1つのダミービットラインと前記ダミービットラインドライバとを電気的に連結するように構成されて、前記半導体基板に垂直な方向に形成された少なくとも1つの第2貫通プラグと、を更に含むことを特徴とする請求項14に記載の不揮発性メモリ装置。 - 前記複数の第1貫通プラグ及び前記少なくとも1つの第2貫通プラグは、ビットラインコンタクト領域に形成されることを特徴とする請求項15に記載の不揮発性メモリ装置。
- 前記制御ロジック回路は、
前記コマンドが消去コマンドではないことに応答して、前記少なくとも1つのダミービットラインに前記第1電圧が提供されるように前記少なくとも1つのダミービットライン駆動信号を生成し、
前記コマンドが前記消去コマンドであることに応答して、前記少なくとも1つのダミービットラインがフローティングされるか、前記少なくとも1つのダミービットラインが前記共通ソースラインに連結されるか、又は前記少なくとも1つのダミービットラインに消去電圧が印加されるように前記少なくとも1つのダミービットライン駆動信号を生成するように構成されることを特徴とする請求項13に記載の不揮発性メモリ装置。 - 不揮発性メモリ装置の動作方法であって、
外部装置から読み取りコマンドを受信する段階と、
前記読み取りコマンドに応答して、複数のビットラインと共通ソースラインとの間に位置する少なくとも1つのダミービットラインに第1電圧を印加する段階と、
前記読み取りコマンドに応答して読み取り動作を遂行する段階と、
前記外部装置から消去コマンドを受信する段階と、
前記消去コマンドに応答して、前記少なくとも1つのダミービットラインをフローティングするか、前記少なくとも1つのダミービットラインを前記共通ソースラインに電気的に連結するか、又は前記少なくとも1つのダミービットラインに消去電圧を印加する段階と、
前記消去コマンドに応答して消去動作を行う段階と、を有することを特徴とする動作方法。 - 前記複数のビットラインは、ページバッファ回路に連結され、
前記少なくとも1つのダミービットラインは、ダミービットラインドライバに連結されることを特徴とする請求項18に記載の動作方法。 - 前記消去動作は、前記共通ソースライン、前記複数のビットライン、又は前記共通ソースライン及び前記複数のビットラインに前記消去電圧を印加する動作を含むことを特徴とする請求項18に記載の動作方法。
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