JP2022142781A - 不揮発性メモリ装置及びその動作方法 - Google Patents

不揮発性メモリ装置及びその動作方法 Download PDF

Info

Publication number
JP2022142781A
JP2022142781A JP2022040791A JP2022040791A JP2022142781A JP 2022142781 A JP2022142781 A JP 2022142781A JP 2022040791 A JP2022040791 A JP 2022040791A JP 2022040791 A JP2022040791 A JP 2022040791A JP 2022142781 A JP2022142781 A JP 2022142781A
Authority
JP
Japan
Prior art keywords
dummy
dummy bitline
bitline
memory device
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022040791A
Other languages
English (en)
Inventor
明 雨 李
Myung-Woo Lee
勝 淵 金
Seungyeon Kim
東 夏 申
Dongha Shin
栢 衡 趙
Beak-Hyung Cho
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2022142781A publication Critical patent/JP2022142781A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Debugging And Monitoring (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】共通ソースラインによるノイズの影響を最小限に抑えることによって向上した性能及び向上した信頼性を有する不揮発性メモリ装置及びその動作方法を提供する。【解決手段】本発明による不揮発性メモリ装置は、複数のセルストリングに連結された複数のビットラインと、複数のセルストリングに連結された共通ソースライと、複数のビットラインと共通ソースラインとの間に設けられた少なくとも１つのダミービットラインと、外部装置からのコマンドに応答して少なくとも１つのダミービットライン駆動信号を生成するように構成された制御ロジック回路と、少なくとも１つのダミービットライン駆動信号に応答して少なくとも１つのダミービットラインに第１電圧を選択的に提供するように構成されたダミービットラインドライバと、を備える。【選択図】図１

Description

本発明は、半導体メモリに関し、より詳細には、不揮発性メモリ装置及びその動作方法に関する。
半導体メモリは、ＳＲＡＭ、ＤＲＡＭなどのように電源供給が遮断されると、保存していたデータが消滅する揮発性メモリ装置と、フラッシュメモリ、ＰＲＡＭ、ＭＲＡＭ、ＲｅＲＡＭ、ＦｅＲＡＭなどのように電源供給が遮断されても保存していたデータを保持する不揮発性メモリ装置と、に分けられる。
フラッシュメモリ装置は、読み取り動作時にメモリセルに連結されたビットラインの電圧変化を感知することによってメモリセルに記憶されたデータを読み取る。このとき、メモリセルに連結された共通ソースラインを介して電流が流れ、共通ソースラインの電流によるノイズがビットラインに流入する。この場合、ビットラインの電圧が、共通ソースラインの電流によるノイズの影響を受け、フラッシュメモリ装置の信頼性が低下する。
韓国登録特許第１０－１３７４３３８号公報 米国特許第９，６３４，０２３号明細書 米国特許第９，０３５，３７１号明細書 米国特許第１０，５７３，６５９号明細書 米国特許第１０，５４６，８１４号明細書 米国特許第９，４３１，４１５号明細書 米国特許出願公開第２００９／０１２４０７２号明細書 米国特許出願公開第２０１９／０２６７３３３号明細書 米国特許出願公開第２０２０／０２１９８９８号明細書
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、共通ソースラインによるノイズの影響を最小限に抑えた不揮発性メモリ装置及びその動作方法を提供することにある。
上記目的を達成するためになされた本発明の一態様による不揮発性メモリ装置は、複数のセルストリングに連結された複数のビットラインと、前記複数のセルストリングに連結された共通ソースライと、前記複数のビットラインと前記共通ソースラインとの間に設けられた少なくとも１つのダミービットラインと、外部装置からのコマンドに応答して少なくとも１つのダミービットライン駆動信号を生成するように構成された制御ロジック回路と、前記少なくとも１つのダミービットライン駆動信号に応答して前記少なくとも１つのダミービットラインに第１電圧を選択的に提供するように構成されたダミービットラインドライバと、を備える。
上記目的を達成するためになされた本発明の他の態様による不揮発性メモリ装置は、半導体基板上に形成された周辺回路と、前記周辺回路の上部に形成されて複数のセルストリングを含むメモリセルアレイと、前記メモリセルアレイの上部に形成されたメタル層と、を備え、前記メタル層は、前記複数のセルストリングに連結された複数のビットラインと、前記複数のセルストリングに連結された共通ソースラインと、前記複数のビットラインと前記共通ソースラインとの間に設けられた少なくとも１つのダミービットラインと、を含み、前記周辺回路は、外部回路からのコマンドに応答して少なくとも１つのダミービットライン駆動信号を生成するように構成された制御ロジック回路と、前記少なくとも１つのダミービットライン駆動信号に応答して前記少なくとも１つのダミービットラインに第１電圧を選択的に提供するように構成されたダミービットラインドライバと、を含む。
上記目的を達成するためになされた本発明の一態様による不揮発性メモリ装置の動作方法は、外部装置から読み取りコマンドを受信する段階と、前記読み取りコマンドに応答して、複数のビットラインと共通ソースラインとの間に位置する少なくとも１つのダミービットラインに第１電圧を印加する段階と、前記読み取りコマンドに応答して読み取り動作を遂行する段階と、前記外部装置から消去コマンドを受信する段階と、前記消去コマンドに応答して、前記少なくとも１つのダミービットラインをフローティングするか、前記少なくとも１つのダミービットラインを前記共通ソースラインに電気的に連結するか、又は前記少なくとも１つのダミービットラインに消去電圧を印加する段階と、前記消去コマンドに応答して消去動作を遂行する段階と、を有する。
本発明の不揮発性メモリ装置によれば、共通ソースラインに隣接するダミービットラインの電圧を制御することにより、共通ソースラインの電流によるノイズがビットラインに流入するのを防止することができ、消去動作時に共通ソースライン又はビットラインが消去電圧に達する時間を短縮することができる。従って、向上した性能及び向上した信頼性を有する不揮発性メモリ装置及びその動作方法を提供することができる。
本発明の一実施形態による不揮発性メモリ装置を示すブロック図である。 図１のメモリセルアレイに含まれる複数のメモリブロックのうちのいずれか１つのメモリブロックＢＬＫの一例を示す回路図である。 図１の不揮発性メモリ装置を概略的に示す斜視図である。 図３のＢラインに沿った不揮発性メモリ装置を示す断面図である。 図３のＡラインに沿った不揮発性メモリ装置を示す断面図である。 図３のメタル層におけるセルコア領域を示す平面図である。 図５のメタル層における第３コンタクト領域を示す平面図である。 図１のダミービットラインドライバを示す回路図である。 図８のダミービットラインドライバに提供される第１ダミービットライン駆動信号を説明するためのタイミング図である。 図９のタイミング図によるビットライン、ダミービットライン、及び共通ソースラインＣＳＬのレベルを説明するための図である。 図９のタイミング図によるビットライン、ダミービットライン、及び共通ソースラインＣＳＬのレベルを説明するための図である。 図９のタイミング図によるビットライン、ダミービットライン、及び共通ソースラインＣＳＬのレベルを説明するための図である。 図１のダミービットラインドライバを示す図である。 図１のダミービットラインドライバを示す図である。 図１１Ａ又は図１１Ｂの第１及び第２ダミービットライン駆動信号を説明するためのタイミング図である。 図１２のタイミング図によるビットライン、ダミービットライン、及び共通ソースラインのレベルを説明するための図である。 図１２のタイミング図によるビットライン、ダミービットライン、及び共通ソースラインのレベルを説明するための図である。 図１２のタイミング図によるビットライン、ダミービットライン、及び共通ソースラインのレベルを説明するための図である。 図１１Ａ又は図１１Ｂの第１及び第２ダミービットライン駆動信号を説明するためのタイミング図である。 本発明の一実施形態によるダミービットラインに対する制御方法を説明するための図である。 本発明の一実施形態によるダミービットラインに対する制御方法を説明するための図である。 本発明の一実施形態による不揮発性メモリ装置が複数のダミービットラインドライバを含む一例を示す図である。 図１の不揮発性メモリ装置の動作を示すフローチャートである。 本発明の一実施形態による不揮発性メモリ装置の動作を説明するためのタイミング図である。 本発明の一実施形態による不揮発性メモリ装置の動作を説明するためのタイミング図である。 本発明の一実施形態によるメモリ装置１４００の一例を示す図である。 本発明の一実施形態による不揮発性メモリ装置の多様な積層構造を説明するための図である。 本発明の一実施形態による不揮発性メモリ装置の多様な積層構造を説明するための図である。 本発明の一実施形態による不揮発性メモリ装置の多様な積層構造を説明するための図である。 本発明の一実施形態によるメモリシステムを示すブロック図である。
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。
図１は、本発明の一実施形態による不揮発性メモリ装置を示すブロック図である。図１を参照すると、不揮発性メモリ装置１００は、メモリセルアレイ１１０、アドレスデコーダ１２０、ページバッファ回路１３０、入出力（Ｉ／Ｏ）回路１４０、制御ロジック及び電圧発生回路（制御ロジック回路）１５０、並びにダミービットライン（ＤＢＬ）ドライバ１６０を含む。一実施形態で、メモリセルアレイ１１０を除く構成要素、例えばアドレスデコーダ１２０、ページバッファ回路１３０、入出力回路１４０、制御ロジック及び電圧発生回路１５０、ダミービットラインドライバ１６０は周辺回路ＰＥＲＩに含まれる。一実施形態で、不揮発性メモリ装置１００は、周辺回路ＰＥＲＩ（又は周辺回路領域）の上部にメモリセルアレイ１１０、メモリセル構造体、又はメモリセル領域が積層された構造であるＣＯＰ（Ｃｅｌｌ ｏｎ Ｐｅｒｉｐｈｅｒａｌ）又はＣＵＡ（ＣＭＯＳ ｕｎｄｅｒ Ａｒｒａｙ）構造を有する。
メモリセルアレイ１１０は、複数のメモリブロックを含む。複数のメモリブロックの各々は複数のセルストリングを含み、複数のセルストリングの各々は複数のビットラインＢＬに連結される。複数のセルストリングの各々は、直列に連結された複数のセルトランジスタを含む。複数のセルトランジスタは、ストリング選択ラインＳＳＬ、ワードラインＷＬ、及び接地選択ラインＧＳＬに連結される。
アドレスデコーダ１２０は、ストリング選択ラインＳＳＬ、ワードラインＷＬ、及び接地選択ラインＧＳＬを介してメモリセルアレイ１１０に連結される。アドレスデコーダ１２０は、外部装置（例えば、メモリコントローラ）からアドレスＡＤＤＲを受信し、受信されたアドレスＡＤＤＲをデコードする。アドレスデコーダ１２０は、デコードされたアドレスＡＤＤＲに基づいてストリング選択ラインＳＳＬ、ワードラインＷＬ、及び接地選択ラインＧＳＬを制御又は駆動する。
ページバッファ回路１３０は、ビットラインＢＬを介してメモリセルアレイ１１０に連結される。ページバッファ回路１３０は、ビットラインＢＬの電圧変化を感知してメモリセルアレイ１１０のメモリセルに格納されたデータを読み取る。ページバッファ回路１３０は、読み取ったデータを入出力回路１４０に提供する。ページバッファ回路１３０は、入出力回路１４０を介して受信されたデータＤＡＴＡを一時的に格納するように構成される。ページバッファ回路１３０は、一時的に格納されたデータＤＡＴＡに基づいてビットラインＢＬを制御又は駆動する。
入出力回路１４０は、外部装置（例えば、メモリコントローラ）とデータＤＡＴＡをやり取りする。入出力回路１４０は、外部装置から受信されたデータＤＡＴＡをページバッファ回路１３０に伝達するか、又はページバッファ回路１３０から受信されたデータＤＡＴＡを外部装置に伝達する。
制御ロジック及び電圧発生回路１５０（以下、「制御ロジック回路」と称する）は、不揮発性メモリ装置１００が動作するのに必要な多様な電圧、例えば、複数のプログラム電圧、複数のプログラム検証電圧、複数のパス電圧、複数の読み取り電圧、複数の消去電圧などを生成するように構成される。
制御ロジック回路１５０は、外部装置からのコマンドＣＭＤ及び制御信号ＣＴＲＬに応答して不揮発性メモリ装置１００の動作を制御する。例えば、制御ロジック回路１５０は、コマンドＣＭＤに応答して、コマンドＣＭＤに対応する動作（例えば、プログラム動作、読み取り動作、消去動作など）が行われるように、アドレスデコーダ１２０、ページバッファ回路１３０、入出力回路１４０、及びダミービットラインドライバ１６０を制御する。
ダミービットラインドライバ１６０は、メモリセルアレイ１１０のダミービットラインＤＢＬに連結される。ダミービットラインドライバ１６０は、制御ロジック回路１５０の制御に従ってダミービットラインＤＢＬの電圧を制御するか、又はバイアスを提供するように構成される。例えば、メモリセルアレイ１１０は、ダミービットラインＤＢＬを含む。ダミービットラインＤＢＬは、メモリセルアレイ１１０のビットラインＢＬと同じレイヤー（例えば、メモリセルアレイ１１０の上部のメタル層）に類似するパターンで形成されるが、セルトランジスタに電気的に連結されないか又はページバッファ回路１３０に電気的に連結されないビットラインを指す。或いは、ダミービットラインＤＢＬは、ビットラインＢＬと同じ形態又は構造で形成されるが、不揮発性メモリ装置１００の動作（例えば、読み取り動作、プログラム動作、又は消去動作）で使用されないビットラインを指す。
ダミービットラインドライバ１６０は、制御ロジック回路１５０の制御に従ってダミービットラインＤＢＬの電圧を制御する。ダミービットラインＤＢＬがダミービットラインドライバ１６０によって制御されると、メモリセルアレイ１１０の共通ソースラインＣＳＬによって発生したノイズがビットラインＢＬに流入しないため、不揮発性メモリ装置１００の動作の信頼性が向上する。ダミービットラインドライバ１６０の動作及び構造は、以下の図面を参照してより詳細に説明する。
図２は、図１のメモリセルアレイに含まれる複数のメモリブロックのうちのいずれか１つのメモリブロックＢＬＫの一例を示す回路図である。図２を参照して１つのメモリブロックＢＬＫを説明するが、本発明の範囲はこれに限定されるものではない。メモリセルアレイ１１０に含まれる複数のメモリブロックは、図２のメモリブロックＢＬＫと同一又は類似の構造を有する。図１及び図２を参照すると、メモリブロックＢＬＫは、複数のセルストリング（ＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２）を含む。複数のセルストリング（ＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２）の各々は、行方向（Ｒｏｗ Ｄｉｒｅｃｔｉｏｎ）及び列方向（Ｃｏｌｕｍｎ Ｄｉｒｅｃｔｉｏｎ）に配列される。
複数のセルストリング（ＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２）のうちの同じ列に位置するセルストリングは、同じビットラインに連結される。例えば、セルストリング（ＣＳ１１、ＣＳ２１）は第１ビットラインＢＬ１に連結され、セルストリング（ＣＳ１２、ＣＳ２２）は第２ビットラインＢＬ２に連結される。複数のセルストリング（ＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２）の各々は、複数のセルトランジスタを含む。複数のセルトランジスタの各々は、チャージ・トラップ型フラッシュ（ＣＴＦ：ｃｈａｒｇｅ ｔｒａｐ ｆｌａｓｈ）メモリセルであるが、本発明の範囲はこれに限定されるものではない。複数のセルトランジスタは、行方向及び列方向によって形成される平面（例えば、半導体基板（図示せず）又は周辺回路ＰＥＲＩ）に垂直な方向である高さ方向（ｈｅｉｇｈｔ ｄｉｒｅｃｔｉｏｎ）に積層される。
複数のセルトランジスタは、対応するビットライン（例えば、ＢＬ１又はＢＬ２）と共通ソースラインＣＳＬとの間に直列に連結される。例えば、複数のセルトランジスタは、ストリング選択トランジスタ（ＳＳＴｂ、ＳＳＴａ）、ダミーメモリセル（ＤＭＣ１、ＤＭＣ２）、メモリセル（ＭＣ１～ＭＣ８）、及び接地選択トランジスタ（ＧＳＴａ、ＧＳＴｂ）を含む。直列に連結されるストリング選択トランジスタ（ＳＳＴｂ、ＳＳＴａ）は、直列に連結されるメモリセル（ＭＣ１～ＭＣ８）に対応するビットライン（例えば、ＢＬ１又はＢＬ２）との間に提供又は連結される。直列に連結される接地選択トランジスタ（ＧＳＴａ、ＧＳＴｂ）は、直列に連結されるメモリセル（ＭＣ１～ＭＣ８）と共通ソースラインＣＳＬとの間に提供又は連結される。一実施形態で、直列に連結されるストリング選択トランジスタ（ＳＳＴｂ、ＳＳＴａ）に直列に連結されるメモリセル（ＭＣ１～ＭＣ８）との間に第２ダミーメモリセルＤＭＣ２が設けられ、直列に連結されるメモリセル（ＭＣ１～ＭＣ８）に直列に連結される接地選択トランジスタ（ＧＳＴｂ、ＧＳＴａ）との間に第１ダミーメモリセルＤＭＣ１が設けられる。
複数のセルストリング（ＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２）の各々のメモリセル（ＭＣ１～ＭＣ８）のうちの同じ高さに位置するメモリセルは、それぞれ同じワードラインを共有する。例えば、複数のセルストリング（ＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２）の各々の第１メモリセルＭＣ１は、基板（図示せず）から同じ高さに位置し、第１ワードラインＷＬ１を共有する。複数のセルストリング（ＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２）の各々の第２メモリセルＭＣ２は、基板（図示せず）から同じ高さに位置し、第２ワードラインＷＬ２を共有する。同様に、複数のセルストリング（ＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２）の各々の第３～第８メモリセル（ＭＣ３～ＭＣ８）の各々は、基板（図示せず）から同じ高さに位置し、第３～第８ワードライン（ＷＬ３～ＷＬ８）を各々共有する。
複数のセルストリング（ＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２）の各々のダミーメモリセル（ＤＭＣ１、ＤＭＣ２）のうちの同じ高さに位置するダミーメモリセルは、それぞれ同じダミーワードラインを共有する。例えば、複数のセルストリング（ＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２）の各々の第１ダミーメモリセルＤＭＣ１は、第１ダミーワードラインＤＷＬ１を共有し、複数のセルストリング（ＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２）の各々の第２ダミーメモリセルＤＭＣ２は、第２ダミーワードラインＤＷＬ２を共有する。一実施形態で、ダミーワードラインは、多重積層構造（ｍｕｌｔｉ－ｓｔａｃｋｅｄ ｓｔｒｕｃｔｕｒｅ）のために追加される。例えば、ダミーワードラインをワードライン（例えば、ＷＬ４、ＷＬ５）の間に追加し、ダミーワードラインをメモリセル（例えば、ＭＣ４、ＭＣ５）の間に追加されたダミーメモリセルに連結する。しかし、本発明の範囲はこれに限定されるものではない。
複数のセルストリング（ＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２）の各々のストリング選択トランジスタ（ＳＳＴａ、ＳＳＴｂ）のうちの同じ行及び同じ高さに位置するストリング選択トランジスタは、同じストリング選択ラインに連結される。例えば、セルストリング（ＣＳ１１、ＣＳ１２）のストリング選択トランジスタＳＳＴｂはストリング選択ラインＳＳＬ１ｂに連結され、セルストリング（ＣＳ１１、ＣＳ１２）のストリング選択トランジスタＳＳＴａはストリング選択ラインＳＳＬ１ａに連結される。セルストリング（ＣＳ２１、ＣＳ２２）のストリング選択トランジスタＳＳＴｂはストリング選択ラインＳＳＬ２ｂに連結され、セルストリング（ＣＳ２１、ＣＳ２２）のストリング選択トランジスタＳＳＴａはストリング選択ラインＳＳＬ２ａに連結される。
図示していないが、複数のセルストリング（ＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２）の各々のストリング選択トランジスタ（ＳＳＴｂ、ＳＳＴａ）のうちの同じ行に位置するストリング選択トランジスタは、同じストリング選択ラインを共有する。例えば、セルストリング（ＣＳ１１、ＣＳ１２）のストリング選択トランジスタ（ＳＳＴｂ、ＳＳＴａ）は第１ストリング選択ラインを共有し、セルストリング（ＣＳ２１、ＣＳ２２）のストリング選択トランジスタ（ＳＳＴｂ、ＳＳＴａ）は第１ストリング選択ラインと他の第２ストリング選択ラインとを共有する。
複数のセルストリング（ＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２）の各々の接地選択トランジスタ（ＧＳＴｂ、ＧＳＴａ）のうちの同じ行及び同じ高さに位置する接地選択トランジスタは、同じ接地選択ラインに連結される。例えば、セルストリング（ＣＳ１１、ＣＳ１２）の接地選択トランジスタＧＳＴｂは接地選択ラインＧＳＬ１ｂに連結され、セルストリング（ＣＳ１１、ＣＳ１２）の接地選択トランジスタＧＳＬａは接地選択ラインＧＳＴ１ａに連結される。セルストリング（ＣＳ２１、ＣＳ２２）の接地選択トランジスタＧＳＴｂは接地選択ラインＧＳＬ２ｂに連結され、セルストリング（ＣＳ２１、ＣＳ２２）の接地選択トランジスタＧＳＬａは接地選択ラインＧＳＴ２ａに連結される。
図示していないが、複数のセルストリング（ＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２）の各々の接地選択トランジスタ（ＧＳＴ１ｂ、ＧＳＴ１ａ）は、それぞれ同じ接地選択ラインを共有する。或いは、複数のセルストリング（ＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２）の各々の接地選択トランジスタ（ＧＳＴｂ、ＧＳＴａ）のうちの同一の高さの接地選択トランジスタは、同一の接地選択ラインを共有する。或いは、複数のセルストリング（ＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２）の各々の接地選択トランジスタ（ＧＳＴｂ、ＧＳＴａ）のうちの同一の行に位置する接地選択トランジスタは、同一の接地選択ラインを共有する。
一実施形態で、図示していないが、メモリブロックＢＬＫの複数のセルストリング（ＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２）の各々は、消去制御トランジスタＥＣＴを更に含む。複数のセルストリング（ＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２）の各々の消去制御トランジスタＥＣＴは、基板から同じ高さに位置し、同一の消去制御ラインＥＣＬに連結される。例えば、消去制御トランジスタＥＣＴは、複数のセルストリング（ＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２）の各々において、共通ソースラインＣＳＬと接地選択トランジスタＧＳＴａとの間に位置する。或いは、消去制御トランジスタＥＣＴは、ビットライン（ＢＬ１、ＢＬ２）とストリング選択トランジスタＳＳＴｂとの間に位置する。しかし、本発明の範囲はこれに限定されるものではない。
一実施形態で、図２に示すメモリブロックＢＬＫは一例であり、セルストリングの数は増加又は減少し、セルストリングの数に応じてセルストリングを構成する行及び列の数が増加又は減少する。なお、メモリブロックＢＬＫのセルトランジスタ（ＧＳＴ、ＭＣ、ＤＭＣ、ＳＳＴ）の数は、それぞれ増加又は減少し、セルトランジスタの数に応じてメモリブロックＢＬＫの高さが増加又は減少する。なお、セルトランジスタの数に応じて、セルトランジスタに連結されるライン（ＧＳＬ、ＷＬ、ＤＷＬ、ＳＳＬ）の数が増加又は減少する。
図３は、図１の不揮発性メモリ装置を概略的に示す斜視図である。以下では説明の便宜のために、１つのメモリブロックＢＬＫに基づいて不揮発性メモリ装置１００の概略構造を説明するが、本発明の範囲はこれに限定されるものではない。なお、図面の簡潔さ及び説明の便宜のために、本発明の技術的思想に関連する構成のみを説明するが、本発明の範囲はこれに限定されるものではない。
図１～図３を参照すると、不揮発性メモリ装置１００の周辺回路ＰＥＲＩは、行方向及び列方向によって定義される平面（例えば、半導体基板）上に形成される。３次元構造のメモリブロックＢＬＫは、周辺回路ＰＥＲＩの上部に又は周辺回路ＰＥＲＩに垂直な方向、即ち高さ方向に形成される。即ち、不揮発性メモリ装置１００はＣＯＰ構造を有する。
メモリブロックＢＬＫの多様な信号ライン（例えば、ビットラインＢＬ、ワードラインＷＬ、ストリング選択ラインＳＳＬ、接地選択ラインＧＳＬ、共通ソースラインＣＳＬなど）は、メタル層ＭＬに含まれる導電ラインを介して周辺回路ＰＥＲＩに連結される。一実施形態で、メモリブロックＢＬＫのビットラインＢＬは、コンタクト領域ＣＴで周辺回路ＰＥＲＩに連結される。例えば、メモリブロックＢＬＫのビットラインＢＬは、メタル層ＭＬの導電ラインに電気的に連結される。メモリブロックＢＬＫと同様の構造を有するダミーメモリブロックｄＢＬＫがコンタクト領域ＣＴに形成され、ダミーメモリブロックｄＢＬＫを高さ方向に貫通する貫通プラグを介してメタル層ＭＬの導電ラインに周辺回路ＰＥＲＩ（特にページバッファ回路１３０）が電気的に連結される。一実施形態で、ページバッファ回路１３０は、周辺回路ＰＥＲＩのコンタクト領域ＣＴに形成される。
図４は、図３のＢラインに沿った不揮発性メモリ装置を示す断面図である。図５は、図３のＡラインに沿った不揮発性メモリ装置を示す断面図である。図面の簡潔さ及び説明の便宜のため、本発明の実施形態を説明するのに不要な構成要素及びそれに対する詳細な説明は省略する。例えば、メモリブロックＢＬＫのいくつかのストリング選択ライン、いくつかのワードライン、ダミーワードライン、いくつかの接地選択ラインなどが、以下の図面で省略されるが、本発明の範囲はこれに限定されるものではない。
図１、図３、図４、及び図５を参照すると、半導体基板ＳＵＢ上に周辺回路ＰＥＲＩを形成する。周辺回路ＰＥＲＩの上部又は周辺回路ＰＥＲＩからの高さ方向に沿ってセル領域ＣＥＬＬを形成する。セル領域ＣＥＬＬは、メモリブロックＢＬＫが形成される領域を指す。セル領域ＣＥＬＬにおいて、共通ソースラインＣＳＬ、接地選択ラインＧＳＬ、ワードライン（ＷＬ１～ＷＬ６）、ストリング選択ラインＳＳＬを周辺回路ＰＥＲＩから高さ方向に垂直に積層する。
第１コンタクト領域ＣＮＲ１では、共通ソースラインＣＳＬ、接地選択ラインＧＳＬ、ワードライン（ＷＬ１～ＷＬ６）、ストリング選択ラインＳＳＬを階段状に形成する。例えば、第１コンタクト領域ＣＮＲ１において、共通ソースラインＣＳＬ、接地選択ラインＧＳＬ、ワードライン（ＷＬ１～ＷＬ６）、ストリング選択ラインＳＳＬの各々の行方向に応じた長さは、周辺回路ＰＥＲＩから離れるほど短くなる。
第１コンタクト領域ＣＮＲ１において、接地選択ラインＧＳＬ、ワードライン（ＷＬ１～ＷＬ６）、ストリング選択ラインＳＳＬは、第１貫通プラグＴＰ１を介して第１コンタクトプラグＣＴ１に連結される。第１コンタクトプラグＣＴ１は、メタル層ＭＬの第１導電ラインＣＬ１に連結される。第１貫通プラグＴＰ１は、セル領域ＣＥＬＬで、高さ方向（即ち、周辺回路ＰＥＲＩに垂直な方向）に沿って形成される。一実施形態で、第１貫通プラグＴＰ１又は以下で説明する貫通プラグは、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）又はＴＨＶ（Ｔｈｒｏｕｇｈ Ｈｏｌｅ Ｖｉａ）などのような垂直貫通構造体を指す。一実施形態で、メタル層ＭＬは、導電ラインＣＬ１の多様な配線又はパターンを提供するための複数のレイヤーを含む。
メタル層ＭＬの第１導電ラインＣＬ１は、第２コンタクト領域ＣＮＲ２において、第２コンタクトプラグＣＴ２に連結される。第２コンタクトプラグＣＴ２は、第２貫通プラグＴＰ２を介して周辺回路ＰＥＲＩに電気的に連結される。一実施形態で、図４に示すように、第１ワードラインＷＬ１は、第１貫通プラグＴＰ１、第１コンタクトプラグＣＴ１、第１導電ラインＣＬ１、第２コンタクトプラグＣＴ２、及び第２貫通プラグＴＰ２を介して周辺回路ＰＥＲＩ、特にアドレスデコーダ１２０に電気的に連結される。上述したメモリブロックＢＬＫのワードライン（ＷＬ１～ＷＬ６）の連結構造は単なる例示であり、本発明の範囲はこれに限定されるものではない。
チャネルＣＨは、セルコア領域ＣＡＲに提供される。チャネルＣＨは、垂直に積層された共通ソースラインＣＳＬ、接地選択ラインＧＳＬ、ワードライン（ＷＬ１～ＷＬ６）、ストリング選択ラインＳＳＬを貫通するように設けられる。チャネルＣＨは、第３コンタクトＣＴ３を介してビットラインＢＬに連結される。
一実施形態で、メタル層ＭＬは共通ソースラインＣＳＬに対応する導電ラインを含む。共通ソースラインＣＳＬに対応する導電ラインは、第４コンタクトプラグＣＴ４及び第４貫通プラグＴＰ４を介してセル領域ＣＥＬＬの共通ソースラインＣＳＬに連結される。一実施形態で、メタル層ＭＬにおける共通ソースラインＣＳＬは、メッシュ構造又はリング構造を介してメモリセルアレイの全部又は一部で共通に連結される。一実施形態で、セル領域ＣＥＬＬにおいて、共通ソースラインＣＳＬは、メッシュ構造又はリング構造を介してメモリセルアレイの全部又は一部で共通に連結される。
次に、図５に示すように、チャネルＣＨ及び第３コンタクトプラグＣＴ３に電気的に連結されるビットラインＢＬは、列方向に伸長される。メタル層ＭＬから列方向に伸長されたビットラインＢＬは、第３コンタクト領域ＣＮＲ３において、第５コンタクトプラグＣＴ５及び第５貫通プラグＴＰ５を介して周辺回路ＰＥＲＩのページバッファ回路１３０に電気的に連結される。一実施形態で、第３コンタクト領域ＣＮＲ３は、図３を参照して説明したコンタクト領域ＣＴ又はダミーブロックｄＢＬＫに対応する領域である。即ち、第３コンタクト領域ＣＮＲ３は、ビットラインＢＬとページバッファ回路１３０とを電気的に連結する貫通プラグが形成された領域（例えば、ビットラインコンタクト領域）を指す。第３コンタクト領域ＣＮＲ３において、接地選択ラインＧＳＬ、ワードライン（ＷＬ１～ＷＬ６）、及びストリング選択ラインＳＳＬに対応する領域は、モールドパターンＭＰで提供される。
一実施形態で、ダミービットラインＤＢＬは、セルコア領域ＣＡＲで行方向に沿って伸長され、第３コンタクト領域ＣＮＲ３で、第６コンタクトプラグＣＴ６及び第６貫通プラグＴＰ６を介して周辺回路ＰＥＲＩのダミービットラインドライバ１６０に電気的に連結される。一実施形態で、ダミービットラインＤＢＬは、ビットラインＢＬ及びメタル層で同じパターンで形成されるが、チャネルＣＨに電気的に連結されないビットラインを指す。或いは、ダミービットラインＤＢＬは、ビットラインＢＬに連結されるチャネルに電気的に連結されるが、ダミービットラインＤＢＬに連結されるチャネルは、ビットラインＢＬに連結されるチャネルＣＨとは異なる構造を有する。
一実施形態で、ページバッファ回路１３０を周辺回路ＰＥＲＩの第３コンタクト領域ＣＮＲ３に設け、ダミービットラインドライバ１６０を周辺回路ＰＥＲＩの第３コンタクト領域ＣＮＲ３とは異なる位置に設ける。即ち、ダミービットラインＤＢＬは、ビットラインＢＬと周辺回路ＰＥＲＩのページバッファ回路１３０とを電気的に連結するための第５貫通プラグが設けられる領域（即ち、第３コンタクト領域ＣＮＲ３）に形成された第６貫通プラグＴＰ６を介して周辺回路ＰＥＲＩに連結されるが、ダミービットラインＤＢＬに電気的に連結されるダミービットラインドライバ１６０は、第３コンタクト領域ＣＮＲ３とは異なる位置又はページバッファ回路１３０とは異なる位置に設けられる。
図６は、図３のメタル層におけるセルコア領域を示す平面図である。図３及び図６を参照すると、不揮発性メモリ装置１００のメタル層ＭＬのセルコア領域において、共通ソースラインＣＳＬ、ダミービットライン（ＤＢＬａ、ＤＢＬｂ）、及びビットライン（ＢＬａ、ＢＬｂ）は列方向に沿って伸長される。共通ソースラインＣＳＬ、ダミービットライン（ＤＢＬａ、ＤＢＬｂ）、及びビットライン（ＢＬａ、ＢＬｂ）は、行方向に沿って配置される。
ビットライン（ＢＬａ、ＢＬｂ）は、複数のメモリブロックのチャネル又はメモリセルに電気的に連結される。ダミービットライン（ＤＢＬａ、ＤＢＬｂ）は、メタル層ＭＬで、共通ソースラインＣＳＬとビットライン（ＢＬａ、ＢＬｂ）との間に位置する。例えば、ダミービットラインＤＢＬａを共通ソースラインＣＳＬとビットラインＢＬａとの間に配置し、ダミービットラインＤＢＬｂを共通ソースラインＣＳＬとビットラインＢＬｂとの間に配置する。
一実施形態で、共通ソースラインＣＳＬのレベルが変化すると、ビットライン（ＢＬａ、ＢＬｂ）に共通ソースラインＣＳＬによるノイズが流入する。例えば、不揮発性メモリ装置１００が読み取り動作又はプログラム検証動作を行う場合、共通ソースラインＣＳＬに大きな電流が流れる。共通ソースラインＣＳＬを介して流れる大電流に起因して、ビットライン（ＢＬａ、ＢＬｂ）でノイズが発生する可能性があり、このようなノイズは読み取られたデータの信頼性を低下させる。
一実施形態で、本発明によるダミービットラインドライバ１６０は、不揮発性メモリ装置１００の動作に従ってダミービットライン（ＤＢＬａ、ＤＢＬｂ）のレベルを制御するように構成される。この場合、共通ソースラインＣＳＬから発生したノイズがビットライン（ＢＬａ、ＢＬｂ）に流入することを遮断又は防止することができる。
図７は、図５のメタル層における第３コンタクト領域を示す平面図である。図５及び図７を参照すると、複数のビットラインＢＬ及びダミービットラインＤＢＬをメタル層ＭＬの第３コンタクト領域ＣＮＲ３に設ける。一実施形態で、メタル層ＭＬの第３コンタクト領域ＣＮＲ３に設けられた複数のビットラインＢＬ及びダミービットラインＤＢＬは、図６を参照して説明したビットライン（ＢＬａ、ＢＬｂ）及びダミービットライン（ＤＢＬａ、ＤＢＬｂ）とメタル層ＭＬの多様な導電ラインとを介して電気的に連結される。
メタル層ＭＬの第３コンタクト領域ＣＮＲ３において、ビットラインＢＬは、貫通プラグ領域ＴＰＡに形成された貫通プラグＴＰを介して周辺回路ＰＥＲＩのページバッファ回路１３０に電気的に連結される。このとき、ビットラインＢＬに連結される貫通プラグ領域ＴＰＡは、一定の間隔又はピッチに基づいて配列される。例えば、第１貫通プラグ領域ＴＰＡ１と第１貫通プラグ領域ＴＰＡ１に行方向に沿って隣接する第２貫通プラグ領域ＴＰＡ２との間の距離は第１長さＬ１であり。貫通プラグ領域ＴＰＡ１と第１貫通プラグ領域ＴＰＡ１に列方向に沿って隣接する第３貫通プラグ領域ＴＰＡ３との間の距離は第２長さＬ２である。即ち、ビットラインＢＬを連結するように構成される貫通プラグ領域ＴＰＡは、第３コンタクト領域ＣＮＲ３において規則的又は均一なパターンで形成される。
ダミービットラインＤＢＬは、ダミー貫通プラグ領域ＤＴＰＡを介して周辺回路ＰＥＲＩのダミービットラインドライバ１６０に電気的に連結される。ダミー貫通プラグ領域ＤＴＰＡは、第３コンタクト領域ＣＮＲ３において、貫通プラグ領域ＴＰＡと比較して不規則なパターンで形成されるか、又は不規則な位置に形成される。例えば、ダミー貫通プラグ領域ＤＴＰＡとダミー貫通プラグ領域ＤＴＰＡに行方向に沿って隣接する第２貫通プラグ領域ＴＰＡ２との間の距離は第３距離Ｌ３である。このとき、第３距離Ｌ３は第１距離Ｌ１よりも短い。即ち、規則的なパターンを有するように形成される貫通プラグ領域ＴＰＡの間に、ダミービットラインＤＢＬに電気的に連結されるダミー貫通プラグ領域ＤＴＰＡを形成する。ダミー貫通プラグ領域ＤＴＰＡは、貫通プラグ領域ＴＰＡの配置と比較して不規則である。
図７では、１つのダミー貫通プラグ領域ＤＴＰＡを示しているが、本発明の範囲はこれに限定されず、ダミー貫通プラグ領域ＤＴＰＡの数は多様に変わり得る。一実施形態で、ダミー貫通プラグ領域ＤＴＰＡは、周辺回路ＰＥＲＩのメタル層（図示せず）において、リング構造又はメッシュ構造を介してダミービットラインドライバ１６０に共通に連結される。
図８は、図１のダミービットラインドライバを示す回路図である。以下では、説明の便宜のために、ダミービットラインドライバ１６０によって駆動又は制御されるダミービットラインは、セルコア領域ＣＡＲ内において共通ソースラインに隣接するダミービットラインであると仮定する。即ち、図６において、ダミービットラインＤＢＬａのうちの共通ソースラインＣＳＬに最も隣接する１つのダミービットライン及びダミービットラインＤＢＬｂのうちの共通ソースラインＣＳＬに最も隣接する１つのダミービットラインが、ダミービットラインドライバ１６０によって駆動又は制御されると仮定する。しかし、本発明の範囲はこれに限定されるものではない。例えば、ダミービットラインドライバ１６０によって駆動又は制御されるダミービットラインは、ダミービットラインＤＢＬａのうちの共通ソースラインＣＳＬに最も隣接する少なくとも１つのダミービットライン、ビットラインＢＬａに最も隣接する１つのダミービットライン、又はダミービットラインＤＢＬａのうちの少なくとも１つのダミービットラインである。即ち、ダミービットラインドライバ１６０によって駆動又は制御されるダミービットラインは多様に変わり得る。
図１及び図８を参照すると、ダミービットラインドライバ１６０は、ダミービットラインＤＢＬと第０電圧Ｖ０との間に連結される第１スイッチＳＷ１を含む。第１スイッチＳＷ１は、第１ダミービットライン駆動信号ＤＢＬ＿ＤＲＶ１に応答して動作する。第１スイッチＳＷ１は、第１ダミービットライン駆動信号ＤＢＬ＿ＤＲＶ１に応答して、ダミービットラインＤＢＬで第０電圧Ｖ０を提供又は遮断する。一実施形態で、第１スイッチＳＷ１は、ＮＭＯＳトランジスタ素子で実施されるが、本発明の範囲はこれに限定されない。
一実施形態で、第０電圧Ｖ０は、接地電圧ＧＮＤ又はＶＳＳであるが、本発明の範囲はこれに限定されず、第０電圧Ｖ０は所定の正電圧又は所定の負電圧であり得る。
ダミービットラインＤＢＬに第０電圧Ｖ０が提供される場合、ダミービットラインＤＢＬは第０電圧Ｖ０を維持する。この場合、共通ソースラインＣＳＬの大電流によって発生したノイズが、他のビットラインＢＬに流入することを遮断することができる。
図９は、図８のダミービットラインドライバに提供される第１ダミービットライン駆動信号を説明するためのタイミング図である。図１、図８、及び図９を参照すると、制御ロジック回路１５０は、不揮発性メモリ装置１００の動作に応じて第１ダミービットライン駆動信号ＤＢＬ＿ＤＲＶ１を制御する。例えば、不揮発性メモリ装置１００は、読み取り動作ＲＤ、プログラム動作ＰＧＭ、及び消去動作ＥＲＳを遂行する。
制御ロジック回路１５０は、不揮発性メモリ装置１００が読み取り動作ＲＤ又はプログラム動作ＰＧＭを遂行している間にダミービットラインドライバ１６０の第１スイッチＳＷ１がターンオンＯＮされ、不揮発性メモリ装置１００が消去動作ＥＲＳを行っている間にダミービットラインドライバ１６０の第１スイッチＳＷ１がターンオフＯＦＦされるように第１ダミービットライン駆動信号ＤＢＬ＿ＤＲＶ１を生成する。
例えば、不揮発性メモリ装置１００が読み取り動作ＲＤを行っている間に共通ソースラインＣＳＬを介して電流が流れ、共通ソースラインＣＳＬの電流により隣接するビットラインＢＬにノイズが流入する可能性がある。この場合、ダミービットラインドライバ１６０の動作により、共通ソースラインＣＳＬとビットラインＢＬとの間に位置するダミービットラインＤＢＬに第０電圧Ｖ０を印加する。従って、共通ソースラインＣＳＬの電流によるノイズがビットラインＢＬに流入するのを遮断することができる。一実施形態で、不揮発性メモリ装置１００のプログラム動作ＰＧＭのプログラム検証段階は、読み取り動作に類似するメカニズムで遂行され、上述と同様の動作によって共通ソースラインＣＳＬの電流によるノイズが遮断される。
一実施形態で、不揮発性メモリ装置１００は、ゲート誘導ドレインリーク（ＧＩＤＬ：Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）方式の消去動作を通じて消去動作ＥＲＳを遂行する。即ち、不揮発性メモリ装置１００の共通ソースラインＣＳＬを介して消去電圧を印加する。このとき、共通ソースラインＣＳＬに隣接するダミービットラインＤＢＬの電圧が第０電圧Ｖ０に維持又はバイアスされる場合、共通ソースラインＣＳＬが消去電圧に立ち上がる時間が遅延する。
ダミービットラインドライバ１６０は、制御ロジック回路１５０からの第１ダミービットライン駆動信号ＤＢＬ＿ＤＲＶ１に応答して、第１スイッチＳＷ１をターンオフＯＦＦさせる。この場合、不揮発性メモリ装置１００の消去動作ＥＲＳ中に、ダミービットラインＤＢＬはフローティング状態になり、これにより、共通ソースラインＣＳＬが消去電圧に立ち上がる時間が短縮する。
図１０Ａ～図１０Ｃは、図９のタイミング図によるビットライン、ダミービットライン、及び共通ソースラインＣＳＬのレベルを説明するための図である。説明の便宜のために、図１０Ａ～図１０Ｃでは、メタル層ＭＬのセルコア領域ＣＡＲに含まれる多様なラインのうちのいくつかのラインのみを示しており、ダミービットラインドライバ１６０によって制御されるダミービットラインは、共通ソースラインＣＳＬに隣接する第１及び第２ダミービットライン（ＤＢＬ１、ＤＢＬ２）であると仮定する。しかし、本発明の範囲はこれに限定されず、ダミービットラインの数及び位置、又はダミービットラインドライバ１６０によって制御されるダミービットラインの数及び位置は多様に変更され得る。
先ず、図９及び図１０Ａを参照すると、不揮発性メモリ装置１００が読み取り動作ＲＤ又はプログラム動作ＰＧＭ（特にプログラム検証動作）を行う場合、第１～第４ビットライン（ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４）は、対応するメモリセルの状態に応じて第１～第４ビットライン電圧（ＶＢＬ１、ＶＢＬ２、ＶＢＬ３、ＶＢＬ４）を有する。
不揮発性メモリ装置１００が読み取り動作ＲＤ又はプログラム動作ＰＧＭ（特にプログラム検証動作）を行う場合、共通ソースラインＣＳＬに接地電圧ＧＮＤを印加すると、読み取り動作ＲＤ又はプログラム動作ＰＧＭ（特にプログラム検証動作）のターゲットであるメモリセルの状態に応じて電流（Ｃｕｒｒｅｎｔ）が流れる。共通ソースラインＣＳＬを介して流れる電流によるノイズは、隣接するビットライン（例えば、ＢＬ２、ＢＬ３）に影響を及ぼす可能性がある。このとき、本発明によるダミービットラインドライバ１６０は、第１及び第２ダミービットライン（ＤＢＬ１、ＤＢＬ２）に第０電圧Ｖ０を印加する。即ち、ダミービットラインドライバ１６０によって、第１及び第２ダミービットライン（ＤＢＬ１、ＤＢＬ２）は第０電圧Ｖ０を維持する。一実施形態で、第０電圧Ｖ０は、共通ソースラインＣＳＬとは物理的に区別された電源又は電圧端子から提供される。第０電圧Ｖ０は接地電圧ＧＮＤ又はＶＳＳである。或いは、第０電圧Ｖ０は、所定の正電圧又は所定の負電圧である。
第１及び第２ダミービットライン（ＤＢＬ１、ＤＢＬ２）が第０電圧Ｖ０にバイアスされると、共通ソースラインＣＳＬの電流によって発生したノイズが隣接のビットライン（例えば、ＢＬ２、ＢＬ３）に流入するのを防ぐことができる。即ち、隣接のビットライン（例えば、ＢＬ２、ＢＬ３）は共通ソースラインＣＳＬの電流によるノイズの影響を受けないため、隣接のビットライン（例えば、ＢＬ２、ＢＬ３）に連結されるメモリセルの状態又はメモリセルに格納されたデータを正確に感知することができる。
次に、図９及び図１０Ｂを参照すると、不揮発性メモリ装置１００が消去動作ＥＲＳを遂行する間、共通ソースラインＣＳＬに消去電圧ＶＥＲＳが印加される。消去電圧ＶＥＲＳは正の高電圧である。共通ソースラインＣＳＬに消去電圧ＶＥＲＳが印加されている間に第１及び第２ダミービットライン（ＤＢＬ１、ＤＢＬ２）が第０電圧Ｖ０又は他のバイアス電圧を維持する場合、共通ソースラインＣＳＬは、消去電圧ＶＥＲＳに立ち上がるのに必要な時間が増加する。
本実施形態によるダミービットラインドライバ１６０は、不揮発性メモリ装置１００が消去動作ＥＲＳを遂行している間、共通ソースラインＣＳＬに隣接する第１及び第２ダミービットライン（ＤＢＬ１、ＤＢＬ２）をフローティングさせる。この場合、共通ソースラインＣＳＬのレベルが消去電圧ＶＥＲＳに立ち上がる間に共通ソースラインＣＳＬ及び隣接する第１及び第２ダミービットライン（ＤＢＬ１、ＤＢＬ２）がカップリングされると、共通ソースラインＣＳＬが消去電圧ＶＥＲＳに達する時間を短縮することができる。
次に、図９及び図１０Ｃを参照すると、ダミービットラインドライバ１６０は、不揮発性メモリ装置１００が消去動作ＥＲＳを遂行している間、共通ソースラインＣＳＬ及びビットライン（ＢＬ２、ＢＬ３）に隣接する第１及び第２ダミービットライン（ＤＢＬ１、ＤＢＬ２）をフローティングさせる。例えば、不揮発性メモリ装置１００は、消去動作ＥＲＳ中に共通ソースラインＣＳＬ及びビットライン（ＢＬ１～ＢＬ４）に消去電圧ＶＥＲＳを印加する。即ち、図１０Ｂの実施形態とは異なり、不揮発性メモリ装置１００は、ビットライン（ＢＬ１～ＢＬ４）に消去電圧ＶＥＲＳを更に印加する。この場合、ダミービットラインドライバ１６０は、共通ソースラインＣＳＬ及びビットライン（ＢＬ２、ＢＬ３）に隣接する第１及び第２ダミービットライン（ＤＢＬ１、ＤＢＬ２）をフローティングさせることにより、共通ソースラインＣＳＬ及びビットライン（ＢＬ２、ＢＬ３）が消去電圧ＶＥＲＳに達する時間を短縮することができる。
図１０Ｃの実施形態では、共通ソースラインＣＳＬとビットラインＢＬ２との間に１つのダミービットラインＤＢＬ１が存在するように示しているが、本発明の範囲はこれに限定されない。例えば、図６を参照して説明したように、共通ソースラインＣＳＬとビットラインＢＬａとの間に複数のダミービットラインＤＢＬａが存在してもよい。この場合、ダミービットラインドライバ１６０は、複数のダミービットラインＤＢＬａのうち、共通ソースラインＣＳＬに隣接する少なくとも１つのダミービットライン、及びビットラインＢＬａに隣接する少なくとも１つのダミービットラインをフローティングさせるように構成される。
上述したように、本発明の実施形態によると、ダミービットラインドライバ１６０は、共通ソースラインＣＳＬに隣接する少なくとも１つのダミービットラインに第０電圧Ｖ０を印加するように構成され、不揮発性メモリ装置１００が消去動作ＥＲＳを遂行している間、共通ソースラインＣＳＬに隣接する少なくとも１つのダミービットラインをフローティングさせるように構成される。これにより、不揮発性メモリ装置１００のセンシング動作（例えば、読み取り動作やプログラム検証動作など）の間、共通ソースラインＣＳＬの電流によるノイズがビットラインに流入しないため、センシング動作の信頼性が向上する。なお、不揮発性メモリ装置１００の消去動作ＥＲＳ中に、共通ソースラインＣＳＬ又はビットラインＢＬが消去電圧ＶＥＲＳに立ち上がる時間を短縮することができる。従って、向上した信頼性及び向上した性能を有する不揮発性メモリ装置が提供される。
図１１Ａ及び図１１Ｂは、図１のダミービットラインドライバを示す図である。図１のダミービットラインドライバ１６０は、図１１Ａ及び図１１Ｂのダミービットラインドライバ（１６０ａ、１６０ｂ）に代替される。
先ず、図１及び図１１Ａを参照すると、ダミービットラインドライバ１６０ａは、第１及び第２スイッチ（ＳＷ１、ＳＷ２）を含む。第１スイッチＳＷ１は、ダミービットラインＤＢＬと第０電圧Ｖ０との間に連結され、第１ダミービットライン駆動信号ＤＢＬ＿ＤＲＶ１に応答して動作する。第１スイッチＳＷ１及び第１ダミービットライン駆動信号ＤＢＬ＿ＤＲＶ１は、上述と同様であるため、これに対する詳細な説明は省略する。
第２スイッチＳＷ２は、共通ソースラインＣＳＬとダミービットラインＤＢＬとの間に連結され、第２ダミービットライン駆動信号ＤＢＬ＿ＤＲＶ２に応答して動作する。例えば、不揮発性メモリ装置１００の消去動作ＥＲＳのとき、共通ソースラインＣＳＬは消去電圧発生器１０から消去電圧ＶＥＲＳを受ける。一実施形態で、消去電圧発生器１０は、図１の制御ロジック及び電圧発生回路１５０に含まれるか、又は図１の制御ロジック及び電圧発生回路１５０に代替される。
不揮発性メモリ装置１００の消去動作ＥＲＳ中、ダミービットラインドライバ１６０ａの第２スイッチＳＷ２は、第２ダミービットライン駆動信号ＤＢＬ＿ＤＲＶ２に応答して、共通ソースラインＣＳＬとダミービットラインＤＢＬとを電気的に連結する。即ち、不揮発性メモリ装置１００の消去動作ＥＲＳ中、ダミービットラインドライバ１６０ａの第２スイッチＳＷ２によりダミービットラインＤＢＬ及び共通ソースラインＣＳＬに消去電圧ＶＥＲＳを共に印加する。この場合、ダミービットラインＤＢＬが共通ソースラインＣＳＬと共に消去電圧ＶＥＲＳに立ち上がるため、共通ソースラインＣＳＬが消去電圧ＶＥＲＳに達する時間を短縮することができる。
次に、図１及び図１１Ｂを参照すると、ダミービットラインドライバ１６０ｂは、第１及び第２スイッチ（ＳＷ１、ＳＷ２）を含む。第１スイッチＳＷ１は、ダミービットラインＤＢＬと第０電圧Ｖ０との間に連結され、第１ダミービットライン駆動信号ＤＢＬ＿ＤＲＶ１に応答して動作する。第１スイッチＳＷ１及び第１ダミービットライン駆動信号ＤＢＬ＿ＤＲＶ１は、上述と同様であるため、これに対する詳細な説明は省略する。
図１１Ｂの第２スイッチＳＷ２は、ダミービットラインＤＢＬと消去電圧発生器１１との間に連結され、第２ダミービットライン駆動信号ＤＢＬ＿ＤＲＶ２に応答して動作する。例えば、消去電圧発生器１１は、不揮発性メモリ装置１００の消去動作ＥＲＳ中、共通ソースラインＣＳＬ、ビットラインＢＬ、又は共通ソースライン及びビットラインＣＳＬ／ＢＬに消去電圧ＶＥＲＳを提供するように構成される。即ち、不揮発性メモリ装置１００の消去動作時に、共通ソースラインＣＳＬ、ビットラインＢＬ、又は共通ソースライン及びビットラインＣＳＬ／ＢＬが消去電圧ＶＥＲＳに到達する時間を短縮することができる。
図１２は、図１１Ａ又は図１１Ｂの第１及び第２ダミービットライン駆動信号を説明するためのタイミング図である。説明の便宜のために、上述の構成要素に対する詳細な説明は省略する。図１、図１１Ａ、図１１Ｂ、及び図１２を参照すると、制御ロジック回路１５０は、不揮発性メモリ装置１００の動作に応じて第１及び第２ダミービットライン駆動信号（ＤＢＬ＿ＤＲＶ１、ＤＢＬ＿ＤＶＲ２）を生成する。
例えば、制御ロジック回路１５０は、不揮発性メモリ装置１００の読み取り動作ＲＤ及びプログラム動作ＰＧＭのときにダミービットラインドライバ（１６０ａ又は１６０ｂ）の第１スイッチＳＷ１がターンオンＯＮされ、不揮発性メモリ装置１００の消去動作ＥＲＳ時にダミービットラインドライバ（１６０ａ又は１６０ｂ）の第１スイッチＳＷ１がターンオフＯＦＦされるように、第１ダミービットライン駆動信号ＤＢＬ＿ＤＲＶ１を生成する。制御ロジック回路１５０は、不揮発性メモリ装置１００の読み取り動作ＲＤ及びプログラム動作ＰＧＭのときにダミービットラインドライバ（１６０ａ又は１６０ｂ）の第２スイッチＳＷ２がターンオフＯＦＦされ、不揮発性メモリ装置１００の消去動作ＥＲＳ時にダミービットラインドライバ（１６０ａ又は１６０ｂ）の第２スイッチＳＷ２がターンオンＯＮされるように、第２ダミービットライン駆動信号ＤＢＬ＿ＤＲＶ２を生成する。
図１２のタイミング図の第１及び第２ダミービットライン駆動信号（ＤＢＬ＿ＤＲＶ１、ＤＢＬ＿ＤＲＶ２）によるダミービットラインドライバ（１６０ａ又は１６０ｂ）の動作は上述したため、これに対する詳細な説明は省略する。
図１３Ａ～図１３Ｃは、図１２のタイミング図によるビットライン、ダミービットライン、及び共通ソースラインのレベルを説明するための図である。説明の便宜のために、上述の構成要素に対する詳細な説明は省略する。一実施形態で、不揮発性メモリ装置１００の読み取り動作又はプログラム動作におけるビットライン、ダミービットライン、及び共通ソースラインのレベルは、図１０Ａを参照して説明したものと同様であるため、これに対する詳細な説明は省略する。
図１及び図１３Ａを参照すると、不揮発性メモリ装置１００の消去動作ＥＲＳ中、共通ソースラインＣＳＬ及びダミービットライン（ＤＢＬ１、ＤＢＬ２）に消去電圧ＶＥＲＳが共に印加される。この場合、共通ソースラインＣＳＬに隣接するダミービットライン（ＤＢＬ１、ＤＢＬ２）が消去電圧ＶＥＲＳに共に立ち上がるため、共通ソースラインＣＳＬが消去電圧ＶＥＲＳに達する時間が短縮される。一実施形態で、不揮発性メモリ装置１００のダミービットライン（ＤＢＬ１、ＤＢＬ２）に消去電圧ＶＥＲＳを印加する方式は、図１１Ａに示すように第２のスイッチＳＷ２を介してダミービットラインＤＢＬを共通ソースラインＣＳＬに電気的に連結させるか、又は図１１Ｂに示すように第２スイッチＳＷ２を介してダミービットラインＤＢＬに消去電圧発生器１１からの消去電圧ＶＥＲＳを提供することによって達成される。
図１及び図１３Ｂを参照すると、不揮発性メモリ装置１００の消去動作ＥＲＳ中、ビットライン（ＢＬ１～ＢＬ４）及びダミービットライン（ＤＢＬ１、ＤＢＬ２）に消去電圧ＶＥＲＳが共に印加される。この場合、ビットライン（ＢＬ２、ＢＬ３）に隣接するダミービットライン（ＤＢＬ１、ＤＢＬ２）が消去電圧ＶＥＲＳに共に立ち上がるため、ビットライン（ＢＬ２、ＢＬ３）が消去電圧ＶＥＲＳに立ち上がる時間を短縮することができる。一実施形態で、不揮発性メモリ装置１００のダミービットライン（ＤＢＬ１、ＤＢＬ２）に消去電圧ＶＥＲＳを印加する方式は、図１１Ｂに示すように、第２スイッチＳＷ２を介してダミービットラインＤＢＬに消去電圧発生器１１からの消去電圧ＶＥＲＳを提供することによって達成される。
図１及び図１３Ｃを参照すると、不揮発性メモリ装置１００の消去動作ＥＲＳ中、共通ソースラインＣＳＬ、ビットライン（ＢＬ１～ＢＬ４）、及びダミービットライン（ＤＢＬ１、ＤＢＬ２）に消去電圧ＶＥＲＳを共に印加する。この場合、共通ソースラインＣＳＬ及びビットライン（ＢＬ３、ＢＬ４）に隣接するダミービットライン（ＤＢＬ１、ＤＢＬ２）が消去電圧ＶＥＲＳに共に立ち上がるため、共通ソースラインＣＳＬ及びビットライン（ＢＬ３、ＢＬ４）が消去電圧ＶＥＲＳに達する時間を短縮することができる。一実施形態で、不揮発性メモリ装置１００のダミービットライン（ＤＢＬ１、ＤＢＬ２）に消去電圧ＶＥＲＳを印加する方式は、図１１Ａに示すように第２スイッチＳＷ２を介してダミービットラインＤＢＬを共通ソースラインＣＳＬに電気的に連結させるか、又は図１１Ｂに示すように第２スイッチＳＷ２を介してダミービットラインＤＢＬに消去電圧発生器１１から消去電圧ＶＥＲＳを提供することによって達成される。
図１４は、図１１Ａ又は図１１Ｂの第１及び第２ダミービットライン駆動信号を説明するためのタイミング図である。説明の便宜のために、上述の構成要素に対する詳細な説明は省略する。図１、図１１Ａ、図１１Ｂ、及び図１４を参照すると、制御ロジック回路１５０は、不揮発性メモリ装置１００の動作に応じて第１及び第２ダミービットライン駆動信号（ＤＢＬ＿ＤＲＶ１、ＤＢＬ＿ＤＶＲ２）を生成する。
例えば、制御ロジック回路１５０は、不揮発性メモリ装置１００の読み取り動作ＲＤ及びプログラム動作ＰＧＭ時に、図１２を参照して説明したように第１ダミービットライン駆動信号ＤＢＬ＿ＤＲＶ１を生成する。制御ロジック回路１５０は、ダミービットラインドライバ（１６０ａ又は１６０ｂ）の第２スイッチＳＷ２がターンオフＯＦＦされるように、第２ダミービットライン駆動信号ＤＢＬ＿ＤＲＶ２を生成する。図１４のタイミング図によると、ダミービットラインドライバ（１６０ａ又は１６０ｂ）は、図８～図１０Ｂを参照して説明したように動作し、これに対する詳細な説明は省略する。
一実施形態で、図１１Ａに示すようにダミービットラインドライバが実装されているが、不揮発性メモリ装置１００がビットラインＢＬに消去電圧ＶＥＲＳを印加することによって消去動作を遂行する場合、制御ロジック回路１５０は、図１４のタイミング図のように、第１及び第２ダミービットライン駆動信号（ＤＢＬ＿ＤＲＶ１、ＤＢＬ＿ＤＲＶ２）を生成することにより、消去動作時にダミービットラインＤＢＬをフローティングさせる。これにより、ビットラインＢＬが消去電圧ＶＥＲＳに立ち上がる時間を短縮することができる。
図１５Ａ及び図１５Ｂは、本発明の一実施形態によるダミービットラインに対する制御方法を説明するための図である。上述の実施形態を通じて、共通ソースラインＣＳＬとビットラインＢＬとの間で１つのダミービットラインＤＢＬを制御する構成を説明したが、本発明の範囲はこれに限定されるものではない。
例えば、図１５Ａに示すように、ビットラインＢＬと共通ソースラインＣＳＬとの間に複数のダミービットライン（ＤＢＬ１ａ、ＤＢＬ２ａ、ＤＢＬ３ａ、ＤＢＬ１ｂ、ＤＢＬ２ｂ、ＤＢＬ３ｂ）が存在する。このとき、ダミービットラインドライバ１６０ｃは、複数のダミービットライン（ＤＢＬ１ａ、ＤＢＬ２ａ、ＤＢＬ３ａ、ＤＢＬ１ｂ、ＤＢＬ２ｂ、ＤＢＬ３ｂ）のうちの共通ソースラインＣＳＬに隣接するダミービットライン（ＤＢＬ１ａ、ＤＢＬ１ｂ）を先立って説明した駆動方式に基づいて制御する。複数のダミービットライン（ＤＢＬ１ａ、ＤＢＬ２ａ、ＤＢＬ３ａ、ＤＢＬ１ｂ、ＤＢＬ２ｂ、ＤＢＬ３ｂ）のうちのいくつかのダミービットライン（ＤＢＬ２ａ、ＤＢＬ２ｂ）は第０電圧Ｖ０又は所定の電圧にバイアスされ、他のいくつかのダミービットライン（ＤＢＬ３ａ、ＤＢＬ３ｂ）はフローティングされる。このとき、いくつかのダミービットライン（ＤＢＬ２ａ、ＤＢＬ２ｂ）及び他のいくつかのダミービットライン（ＤＢＬ３ａ、ＤＢＬ３ｂ）は、不揮発性メモリ装置１００の動作とは無関係にバイアス状態又はフローティング状態を維持する。
一実施形態で、第０電圧Ｖ０又はフローティング状態にバイアスされるダミービットラインの位置を多様に変更する。例えば、図１５Ｂに示すように、いくつかのダミービットライン（ＤＢＬ２ａ、ＤＢＬ２ｂ）をフローティングし、他のいくつかのダミービットライン（ＤＢＬ３ａ、ＤＢＬ３ｂ）に第０電圧Ｖ０又は所定の電圧を印加する。
図１５Ａ及び図１５Ｂの実施形態は単なる一例であり、本発明の範囲はこれに限定されない。例えば、不揮発性メモリ装置１００の動作に応じて、ダミービットラインドライバ１６０によって制御されるダミービットラインの位置、又は所定の状態にバイアスされるダミービットラインの位置を多様に変更する。
図１６は、本発明の一実施形態による不揮発性メモリ装置が複数のダミービットラインドライバを含む一例を示す図である。図面の簡潔さ及び説明の便宜のため、不要な構成要素は省略される。図面を簡潔にするために、図１６では、ダミービットラインを破線で表記する。
図１及び図１６を参照すると、第１～第３ビットライングループ（ＢＬ＿Ｇ１～ＢＬ＿Ｇ３）の各々は複数のビットラインを含み、第１～第３ページバッファ回路（１３０－１～１３０－３）に各々連結される。第１～第３ビットライングループ（ＢＬ＿Ｇ１～ＢＬ＿Ｇ３）の各々に含まれる複数のビットラインの数は同一であるが、本発明の範囲はこれに限定されるものではない。
第１～第３ビットライングループ（ＢＬ＿Ｇ１～ＢＬ＿Ｇ３）は、共通ソースラインＣＳＬによって区分される。例えば、第１ビットライングループＢＬ＿Ｇ１は第１共通ソースラインＣＳＬ＿１と第２共通ソースラインＣＳＬ＿２との間に位置し、第２ビットライングループＢＬ＿Ｇ２は第２共通ソースラインＣＳＬ＿２と第３共通ソースラインＣＳＬ＿３との間に位置し、第３ビットライングループＢＬ＿Ｇ３は第３共通ソースラインＣＳＬ＿３と第４共通ソースラインＣＳＬ＿４との間に位置する。図１６の実施形態で、第１～第４の共通ソースライン（ＣＳＬ＿１～ＣＳＬ＿４）をそれぞれ区切って示しているが、本発明の範囲はこれに限定されない。例えば、第１～第４共通ソースライン（ＣＳＬ＿１～ＣＳＬ＿４）は、メッシュ構造又はリング構造を通じて１つの共通ソースラインＣＳＬに連結される。
複数のダミービットラインドライバ（１６０－１～１６０－４）の各々は、共通ソースライン（ＣＳＬ＿１～ＣＳＬ＿４）に隣接するダミービットラインに連結されるか、又はダミービットラインを制御する。例えば、第１ダミービットラインドライバ１６０－１は第１共通ソースラインＣＳＬ＿１に隣接するダミービットラインを制御するように構成され、第２ダミービットラインドライバ１６０－２は第２共通ソースラインＣＳＬ＿２に隣接するダミービットラインを制御するように構成され、第３ダミービットラインドライバ１６０－３は第３共通ソースラインＣＳＬ＿３に隣接するダミービットラインを制御するように構成され、第４ダミービットラインドライバ１６０－４は第４共通ソースラインＣＳＬ＿４に隣接するダミービットラインを制御するように構成される。
複数のダミービットラインドライバ（１６０－１～１６０－４）の各々は、不揮発性メモリ装置１００の動作状態及びビットライングループＢＬ＿Ｇ１の動作状態に応じて独立して動作する。例えば、第２ビットライングループＢＬ＿Ｇ２に対する読み取り動作が行われる場合、第２ビットライングループＢＬ＿Ｇ２に隣接する第２及び第３共通ソースライン（ＣＳＬ＿２、ＣＳＬ＿３）に対応する第２及び第３ダミービットラインドライバ（１６０－２、１６０－３）は、上述の動作方式に基づいて動作する。一実施形態で、残りのダミービットラインドライバ（１６０－１、１６０－４）は、非活性化されるか、又は対応するダミービットラインを特定の電圧に維持するか若しくはフローティングさせる。
図１７は、図１の不揮発性メモリ装置の動作を示すフローチャートである。図１及び図１７を参照すると、段階Ｓ１１０で、不揮発性メモリ装置１００はコマンドＣＭＤを受信する。例えば、不揮発性メモリ装置１００は、外部装置（例えば、メモリコントローラ）からコマンドＣＭＤを受信する。
段階Ｓ１２０において、不揮発性メモリ装置１００は、受信されたコマンドＣＭＤが消去コマンド（ＥＲＳ ＣＭＤ）であるか否かを判定する。消去コマンド（ＥＲＳ ＣＭＤ）ではない場合、段階Ｓ１３０で、不揮発性メモリ装置１００は、第０電圧Ｖ０をダミービットラインＤＢＬに提供する。例えば、不揮発性メモリ装置１００の制御ロジック回路１００は、コマンドＣＭＤに応答してダミービットラインＤＢＬに第０電圧Ｖ０が提供されるように、第１ダミービットライン駆動信号ＤＢＬ＿ＤＲＶ１又は第２ダミービットライン駆動信号ＤＢＬ＿ＤＲＶ２を生成する。一実施形態で、制御ロジック回路１００は、第１ダミービットラインに第０電圧Ｖ０が提供されるように、第１ダミービットライン駆動信号ＤＢＬ＿ＤＲＶ１又は第２ダミービットライン駆動信号ＤＢＬ＿ＤＲＶ２を維持する。
ダミービットラインドライバ（１６０、１６０ａ、１６０ｂ、又は１６０－１～１６０－４のうちの少なくとも１つ）は、第１ダミービットライン駆動信号ＤＢＬ＿ＤＲＶ１又は第２ダミービットライン駆動信号ＤＢＬ＿ＤＲＶ２に応答して、第０電圧Ｖ０をダミービットラインＤＢＬに提供する。
消去コマンド（ＥＲＳ ＣＭＤ）の場合、段階Ｓ１４０で、不揮発性メモリ装置１００は、ダミービットラインＤＢＬに消去電圧ＶＥＲＳを印加するか、又はダミービットラインＤＢＬをフローティングさせる。例えば、制御ロジック回路１００は、消去コマンド（ＥＲＳ ＣＭＤ）に応答してダミービットラインＤＢＬに消去電圧ＶＥＲＳを提供するか、又はダミービットラインＤＢＬがフローティングされるように、第１ダミービットライン駆動信号ＤＢＬ＿ＤＲＶ１又は第２ダミービットライン駆動信号ＤＢＬ＿ＤＲＶ２を生成する。ダミービットラインドライバ（１６０、１６０ａ、１６０ｂ、又は１６０－１～１６０－４のうちの少なくとも１つ）は、第１ダミービットライン駆動信号ＤＢＬ＿ＤＲＶ１又は第２ダミービットライン駆動信号ＤＢＬ＿ＤＲＶ２に応答して、ダミービットラインＤＢＬに消去電圧ＶＥＲＳを提供するか、又はフローティングさせる。一実施形態で、ダミービットラインドライバ（１６０ａ又は１６０－１～１６０－４のうちの少なくとも１つ）は、第１ダミービットライン駆動信号ＤＢＬ＿ＤＲＶ１又は第２ダミービットライン駆動信号ＤＢＬ＿ＤＲＶ２に応答して、ダミービットラインＤＢＬを共通ソースラインＣＳＬに電気的に連結させる。
段階Ｓ１５０で、不揮発性メモリ装置１００は、コマンドＣＭＤに対応する動作を遂行する。例えば、コマンドＣＭＤが読み取りコマンドである場合、不揮発性メモリ装置１００は読み取り動作を遂行する。この場合、段階Ｓ１３０でダミービットラインＤＢＬは第０電圧Ｖ０にバイアスされる状態であるため、共通ソースラインＣＳＬの電流によるノイズがビットラインに流入しない。コマンドＣＭＤが消去コマンドである場合、不揮発性メモリ装置１００は消去動作を遂行する。この場合、段階Ｓ１４０でダミービットラインＤＢＬに消去電圧ＶＥＲＳが印加されるか、又はダミービットラインＤＢＬがフローティングされた状態であるため、共通ソースラインＣＳＬ又はビットラインＢＬが消去電圧ＶＥＲＳに達する速度が短縮される。
図１８Ａ及び図１８Ｂは、本発明の一実施形態による不揮発性メモリ装置の動作を説明するためのタイミング図である。図面の簡潔さ及び説明の便宜のために、不揮発性メモリ装置１００の読み取り動作及びプログラム動作を概略的に示す。しかし、本発明の範囲はこれに限定されるものではない。図１８Ａ及び図１８Ｂのタイミング図の横軸は時間を指す。
上述の実施形態では、不揮発性メモリ装置１００が消去動作を遂行していない場合（即ち、読み取り動作又はプログラム動作を遂行する場合）、ダミービットラインＤＢＬは、第０電圧Ｖ０を維持する。しかし、本発明の範囲はこれに限定されず、不揮発性メモリ装置１００が読み取り動作又はプログラム動作を遂行している間に、ダミービットラインＤＢＬの電圧を多様に制御することができる。
例えば、図１及び図１８Ａを参照すると、不揮発性メモリ装置１００は、読み取り動作を遂行する。読み取り動作は、ビットラインプリチャージ動作（ＢＬ＿ＰＲＥＣＨ）、ワードラインセットアップ動作（ＷＬ＿ＳＥＴＵＰ）、選択読み取り電圧の印加動作（ＶＲＤ）、及びセンシング動作（ＳＥＮＳＩＮＧ）を含む。
図１８Ａに示すように、不揮発性メモリ装置１００の読み取り動作時、ビットラインプリチャージ動作ＢＬ＿ＰＲＥＣＨ中にダミービットラインＤＢＬに第１電圧Ｖ１を印加し、残りの動作（ＷＬ＿ＳＥＴＵＰ、ＶＲＤ、ＳＥＮＳＩＮＧ）中にダミービットラインＤＢＬに第０電圧Ｖ０を印加する。ビットラインプリチャージ動作ＢＬ＿ＰＲＥＣＨ中にダミービットラインＤＢＬに第１電圧Ｖ１が印加されると、ビットラインＢＬのプリチャージ速度が向上する。
例えば、ビットラインＢＬのプリチャージ動作ＢＬ＿ＰＲＥＣＨは、ビットラインＢＬをプリチャージ電圧に充電する動作である。この場合、ダミービットラインＤＢＬが第０電圧Ｖ０を維持すると、ダミービットラインＤＢＬと隣接するビットラインＢＬとのプリチャージ速度が低下する可能性がある。一方、ビットラインＢＬのプリチャージ動作ＢＬ＿ＰＲＥＣＨ中にダミービットラインＤＢＬに第１電圧Ｖ１が印加されると、ダミービットラインＤＢＬに隣接するビットラインＢＬのプリチャージ速度が向上する。一実施形態で、第１電圧Ｖ１は、ビットラインプリチャージ電圧と同じレベルであるか、又は同じ形態でダミービットラインＤＢＬに提供される。
一実施形態で、読み取り動作のセンシング動作ＳＥＮＳＩＮＧ中に、ダミービットラインＤＢＬの電圧は、第０電圧Ｖ０を維持する。この場合、上述したように、共通ソースラインＣＳＬに流れる電流によるノイズがビットラインＢＬに流入することを防止することができる。
次に、図１及び図１８Ｂを参照すると、不揮発性メモリ装置１００は、プログラム動作を遂行する。プログラム動作は、ビットライン禁止動作ＢＬ＿ＩＮＨ、ワードラインセットアップ動作ＷＬ＿ＳＥＴＵＰ、プログラム電圧の印加動作ＶＰＧＭ、及び検証動作ＶＥＲＩを含む。一実施形態で、検証動作ＶＥＲＩは、上述の読み取り動作と同様である。即ち、検証動作ＶＥＲＩは、図１８Ａを参照して説明したような複数のサブ動作を含み、複数のサブ動作のうちのいずれか１つのサブ動作（例えば、ビットラインプリチャージ動作）中に、ダミービットラインＤＢＬに第１電圧Ｖ１を提供する。
図１８Ｂに示すように、不揮発性メモリ装置１００のプログラム動作時のビットライン禁止動作ＢＬ＿ＩＮＨ中にダミービットラインＤＢＬに第２電圧Ｖ２を提供し、残りの動作（ＷＬ＿ＳＥＴＵＰ、ＶＰＧＭ、ＶＥＲＩ）中にダミービットラインＤＢＬに第０電圧Ｖ０を印加する。ビットライン禁止動作ＢＬ＿ＩＮＨ中にダミービットラインＤＢＬに第１電圧Ｖ１が印加されると、ビットラインＢＬのプリチャージ速度が向上する。例えば、ビットライン禁止動作ＢＬ＿ＩＮＨは、プログラム禁止されるメモリセルに対応するビットラインを電源電圧ＶＣＣに充電する動作を指す。このとき、上述したように、ダミービットラインＤＢＬに第２電圧Ｖ２が提供されると、ダミービットラインＤＢＬに隣接するビットラインが電源電圧ＶＣＣに急速に充電される。
一実施形態で、図１８Ａ及び図１８Ｂに示すタイミング図は一例であり、本発明の範囲はこれに限定されない。本発明の一実施形態による不揮発性メモリ装置１００は、図１８Ａ及び図１８Ｂに示すダミービットラインＤＢＬの制御方法以外の他の多様な方式でダミービットラインＤＢＬを制御することができる。
例えば、読み取り動作は、複数の読み取りサブ動作を含む。複数の読み取りサブ動作のうちの少なくとも１つの第１読み取りサブ動作において、不揮発性メモリ装置１００はダミービットラインＤＢＬに第１電圧Ｖ１を提供する。このとき、少なくとも１つの第１読み取りサブ動作は、ビットラインプリチャージ動作（即ち、ビットライン電圧を直接制御する動作）を含む。複数の読み取りサブ動作のうちの少なくとも１つの第２読み取りサブ動作において、不揮発性メモリ装置１００はダミービットラインＤＢＬに第０電圧Ｖ０を提供する。少なくとも１つの第２読み取りサブ動作は、センシング動作（即ち、共通ソースラインの電流によってノイズが発生する動作）を含む。
同様に、プログラム動作は複数のプログラムサブ動作を含み、複数のプログラムサブ動作のうちの少なくとも１つの第１プログラムサブ動作において、不揮発性メモリ装置１００はダミービットラインＤＢＬに第２電圧Ｖ２を提供する。このとき、少なくとも１つの第１プログラムサブ動作は、ビットライン禁止動作（即ち、ビットライン電圧を直接制御する動作）を含む。複数のプログラムサブ動作のうちの少なくとも１つの第２プログラムサブ動作において、不揮発性メモリ装置１００はダミービットラインＤＢＬに第０電圧Ｖ０を提供する。このとき、少なくとも１つの第２プログラムサブ動作は、検証動作又は検証動作に含まれるビットラインプリチャージ動作を含む。
上述したように、本発明の実施形態による不揮発性メモリ装置１００は、プログラム動作又は読み取り動作の間にダミービットラインＤＢＬの電圧を第０電圧Ｖ０に維持することによって共通ソースラインＣＳＬを介して流れる電流によるノイズがビットラインＢＬに流入するのを遮断することができる。一実施形態で、不揮発性メモリ装置１００は、プログラム動作又は読み取り動作の間にビットラインＢＬの電圧を直接制御するサブ動作、又はビットラインＢＬの電圧を特定の電圧（例えば、プリチャージ電圧、電源電圧など）に充電する動作の間にダミービットラインＤＢＬの電圧を所定の電圧（例えば、Ｖ１、Ｖ２など）に制御する。この場合、ビットラインを特定の電圧に充電する時間が短縮されるため、不揮発性メモリ装置１００の性能を向上させることができる。
図１９は、本発明の一実施形態によるメモリ装置１４００の一例を示す図である。図１９を参照すると、メモリ装置１４００はＣ２Ｃ（ｃｈｉｐ－ｔｏ－ｃｈｉｐ）構造である。Ｃ２Ｃ構造は、第１ウエハー上にセル領域ＣＥＬＬを含む上部チップを作製し、第１ウエハーから分離される第２ウエハー上に周辺回路領域ＰＥＲＩを含む下部チップを作製した後、上部チップと下部チップとをボンディング方式で互いに結合することを意味する。ここで、ボンディング工程は、上部チップの最上部メタル層に形成されるボンディングメタルと下部チップの最上部メタル層に形成されるボンディングメタルとを電気的に連結する方式を意味する。例えば、ボンディングメタルは、Ｃｕ－ｔｏ－Ｃｕボンディングを使用する銅Ｃｕを含む。しかし、一実施形態はこれに限定されない。例えば、ボンディングメタルは、アルミニウムＡｌ又はタングステンＷで形成される。
メモリ装置１４００の周辺回路領域ＰＥＲＩ及びセル領域ＣＥＬＬの各々は、外部パッドボンディング領域ＰＡ、ワードラインボンディング領域ＷＬＢＡ、及びビットラインボンディング領域ＢＬＢＡを含む。
周辺回路領域ＰＥＲＩは、第１基板１２１０、層間絶縁層１２１５、第１基板１２１０に形成された複数の回路素子（１２２０ａ、１２２０ｂ、１２２０ｃ）、複数の回路素子（１２２０ａ、１２２０ｂ、１２２０ｃ）の各々に連結された第１メタル層（１２３０ａ、１２３０ｂ、１２３０ｃ）、及び第１メタル層（１２３０ａ、１２３０ｂ、１２３０ｃ）上に形成された第２メタル層（１２４０ａ、１２４０ｂ、１２４０ｃ）を含む。一実施形態で、第１メタル層（１２３０ａ、１２３０ｂ、１２３０ｃ）は、相対的に電気抵抗の高いタングステンで形成され、第２メタル層（１２４０ａ、１２４０ｂ、１２４０ｃ）は、相対的に低い電気抵抗を有する銅で形成される。
本明細書では、第１メタル層（１２３０ａ、１２３０ｂ、１２３０ｃ）及び第２メタル層（１２４０ａ、１２４０ｂ、１２４０ｃ）のみを図示して説明するが、これに限定されず、一実施形態で、第２メタル層（１２４０ａ、１２４０ｂ、１２４０ｃ）上に少なくとも１つ以上の追加のメタル層が更に形成される。第２メタル層（１２４０ａ、１２４０ｂ、１２４０ｃ）の上部に形成された１つ以上の追加のメタル層のうちの少なくとも一部は、第２メタル層（１２４０ａ、１２４０ｂ、１２４０ｃ）を形成する銅よりも低い電気抵抗を有するアルミニウムなどで形成される。
層間絶縁層１２１５は、複数の回路素子（１２２０ａ、１２２０ｂ、１２２０ｃ）、第１メタル層（１２３０ａ、１２３０ｂ、１２３０ｃ）、及び第２メタル層（１２４０ａ、１２４０ｂ、１２４０ｃ）をカバーするように第１基板２１０上に配置され、酸化シリコン、窒化シリコンなどのような絶縁物質を含む。
ワードラインボンディング領域ＷＬＢＡの第２メタル層１２４０ｂ上に下部ボンディングメタル（１２７１ｂ、１２７２ｂ）を形成する。ワードラインボンディング領域ＷＬＢＡにおいて、周辺回路領域ＰＥＲＩの下部ボンディングメタル（１２７１ｂ、１２７２ｂ）は、セル領域ＣＥＬＬの上部ボンディングメタル（１３７１ｂ、１３７２ｂ）にボンディング方式により互いに電気的に結合される。下部ボンディングメタル（１２７１ｂ、１２７２ｂ）及び上部ボンディングメタル（１３７１ｂ、１３７２ｂ）は、アルミニウム、銅、又はタングステンなどで形成される。
なお、セル領域ＣＥＬＬの上部ボンディングメタル（１３７１ｂ、１３７２ｂ）は第１メタルパッドとして参照され、そして周辺回路領域ＰＥＲＩ内の下部ボンディングメタル（１２７１ｂ、１２７２ｂ）は第２メタルパッドとして参照される。
セル領域ＣＥＬＬは、少なくとも１つのメモリブロックを提供する。セル領域ＣＥＬＬは、第２基板１３１０、層間絶縁膜１３１５、及び共通ソースライン１３２０を含む。第２基板１３１０上には、第２基板１３１０の上面に垂直な方向（Ｚ軸方向）に沿って複数のワードライン（１３３１～１３３８：１３３０）を積層する。ワードライン１３３０の上部及び下部の各々にはストリング選択ライン及び接地選択ラインを配置し、ストリング選択ラインと接地選択ラインとの間に複数のワードライン１３３０を配置する。
ワードライン１３３０のＸ方向に沿った幅は異なる。周辺回路領域ＰＥＲＩの第１基板１２１０から複数のワードライン１３３０の対応する１つまでの距離が増加するほど、複数のワードライン１３３０の対応する１つの幅は増加する。同様に、セル領域ＣＥＬＬの第２基板１３１０から複数のワードライン１３３０の対応する１つまでの距離が増加するほど、複数のワードライン１３３０の対応する１つの幅は減少する。
ビットラインボンディング領域ＢＬＢＡにおいて、チャネル構造体ＣＨは、第２基板１３１０の上面に垂直な方向（Ｚ方向）に延長されてワードライン１３３０、ストリング選択ライン、及び接地選択ラインを貫通する。チャネル構造体ＣＨは、データ格納層、チャネル層、及び埋め込み絶縁層などを含み、チャネル層は第１メタル層１３５０ｃ及び第２メタル層１３６０ｃに電気的に連結される。例えば、第１メタル層１３５０ｃはビットラインコンタクトであり、第２メタル層１３６０ｃはビットラインである。一実施形態で、ビットライン１３６０ｃは、第２基板１３１０の上面に平行な第１方向（Ｙ軸方向）に沿って延長される。
層間絶縁層１３１５は、共通ソースライン１３２０、複数のワードライン１３３０、複数のセルコンタクトプラグ１３４０、第１メタル層（１３５０ａ、１３５０ｂ、１３５０ｃ）、及び第２メタル層（１３６０ａ、１３６０ｂ、１３６０ｃ）をカバーするように第２基板３１０上に配置され、酸化シリコン、窒化シリコンなどのような絶縁物質を含む。
図１９に示す一実施形態では、チャネル構造体ＣＨやビットライン１３６０ｃなどが配置される領域をビットラインボンディング領域ＢＬＢＡと定義する。ビットライン１３６０ｃは、ビットラインボンディング領域ＢＬＢＡの周辺回路領域ＰＥＲＩにページバッファ１３９３を提供する回路素子１２２０ｃに電気的に連結される。ビットライン１３６０ｃは、周辺回路領域ＰＥＲＩにおいて、上部ボンディングメタル（１３７１ｃ、１３７２ｃ）に連結され、上部ボンディングメタル（１３７１ｃ、１３７２ｃ）は、ページバッファ１３９３の回路素子１２２０ｃに連結された下部ボンディングメタル（１２７１ｃ、１２７２ｃ）に連結される。
ワードラインボンディング領域ＷＬＢＡにおいて、ワードライン１３３０は、第１方向に垂直で第２基板１３１０の上面に平行な第２方向（Ｘ軸方向）に沿って延長され、複数のセルコンタクトプラグ（１３４１～１３４７：１３４０）に連結される。ワードライン１３３０とセルコンタクトプラグ１３４０とは、第２方向に沿ってワードライン１３３０のうちの少なくとも一部が異なる長さに延長されて提供されるパッドで互いに連結される。ワードライン３３０に連結されるセルコンタクトプラグ１３４０の上部には、第１メタル層１３５０ｂと第２メタル層１３６０ｂとが順番に連結される。セルコンタクトプラグ１３４０は、ワードラインボンディング領域ＷＬＢＡにおいて、セル領域ＣＥＬＬの上部ボンディングメタル（１３７１ｂ、１３７２ｂ）及び周辺回路領域ＰＥＲＩの下部ボンディングメタル（１２７１ｂ、１２７２ｂ）を介して周辺回路領域ＰＥＲＩに連結される。
セルコンタクトプラグ１３４０は、周辺回路領域ＰＥＲＩにおいて、行デコーダ１３９４を形成する回路素子１２２０ｂに電気的に連結される。一実施形態で、行デコーダ１３９４の回路素子１２２０ｂの動作電圧は、ページバッファ１３９３を形成する回路素子１２２０ｃの動作電圧とは異なる。一例として、ページバッファ１３９３を形成する回路素子１２２０ｃの動作電圧は、行デコーダ１３９４を形成する回路素子１２２０ｂの動作電圧よりも大きい。
外部パッドボンディング領域ＰＡには共通ソースラインのコンタクトプラグ１３８０を配置する。共通ソースラインのコンタクトプラグ１３８０は、金属、金属化合物、ポリシリコンなどの導電性物質で形成され、共通ソースライン１３２０に電気的に連結される。共通ソースラインのコンタクトプラグ１３８０の上部には、第１メタル層１３５０ａと第２メタル層１３６０ａとが順に積層される。一例として、共通ソースラインのコンタクトプラグ１３８０、第１メタル層１３５０ａ、及び第２メタル層１３６０ａが配置される領域は、外部パッドボンディング領域ＰＡと定義される。
一方、外部パッドボンディング領域ＰＡには入出力パッド（１２０５、１３０５）を配置する。図１９を参照すると、第１基板１２１０の下部には、第１基板１２１０の下面を覆う下部絶縁膜１２０１が形成され、下部絶縁膜１２０１上に第１入出力パッド１２０５が形成される。第１入出力パッド１２０５は、第１入出力コンタクトプラグ１２０３を介して周辺回路領域ＰＥＲＩに配置された複数の回路素子（１２２０ａ、１２２０ｂ、１２２０ｃ）のうちの少なくとも１つに連結され、下部絶縁膜１２０１によって第１基板１２１０から分離される。なお、第１入出力コンタクトプラグ１２０３と第１基板１２１０との間には側面絶縁膜が配置され、第１入出力コンタクトプラグ１２０３と第１基板１２１０とを電気的に分離する。
図１９を参照すると、第２基板１３１０の上部には、第２基板１３１０の上面を覆う上部絶縁膜１３０１が形成され、上部絶縁膜１３０１上に第２入出力パッド１３０５が配置される。第２入出力パッド１３０５は、第２入出力コンタクトプラグ１３０３及び周辺回路領域ＰＥＲＩの下部ボンディングメタル（１２７１ａ、１２７２ａ）を介して周辺回路領域ＰＥＲＩに配置された複数の回路素子（１２２０ａ、１２２０ｂ、１２２０ｃ）のうちの少なくとも１つに連結される。一実施形態で、第２入出力パッド１３０５は、回路素子１２２０ａに電気的に連結される。
実施形態によって、第２入出力コンタクトプラグ１３０３が配置される領域には、第２基板１３１０や共通ソースライン１３２０などが配置されない。なお、第２入出力パッド１３０５は、第３方向（Ｚ軸方向）でワードライン１３３０にオーバーラップしない。図１９を参照すると、第２入出力コンタクトプラグ１３０３は、第２基板１３１０の上面に平行な方向で第２基板１３１０から分離され、セル領域ＣＥＬＬの層間絶縁層１３１５を貫通して第２入出力パッド１３０５に連結される。
実施形態によって、第１入出力パッド１２０５及び第２入出力パッド１３０５を選択的に形成する。一例として、メモリ装置１４００は、第１基板１２１０の上部に配置された第１入出力パッド１２０５のみを含むか、又は第２基板１３１０の上部に配置された第２入出力パッド１３０５のみを含む。或いは、メモリ装置１４００は、第１入出力パッド１２０５及び第２入出力パッド１３０５の両方を含む。
セル領域ＣＥＬＬ及び周辺回路領域ＰＥＲＩの各々に含まれる外部パッドボンディング領域ＰＡ及びビットラインボンディング領域ＢＬＢＡの各々には、最上部メタル層に設けられるメタルパターンがダミーパターンとして存在するか、又は最上部のメタル層が空いている。
メモリ装置１４００は、外部パッドボンディング領域ＰＡにおいてセル領域ＣＥＬＬの最上部メタル層に形成された上部メタルパターン１３７２ａに対応して、周辺回路領域ＰＥＲＩの最上部メタル層において互いに連結されたセル領域ＣＥＬＬの上部メタルパターン１３７２ａと同じ断面形状の下部メタルパターン１２７３ａを形成する。周辺回路領域ＰＥＲＩの最上部メタル層に形成された下部メタルパターン１２７３ａは、周辺回路領域ＰＥＲＩにおいて別個のコンタクトに連結されない。これと同様に、外部パッドボンディング領域ＰＡにおいて、周辺回路領域ＰＥＲＩの最上部メタル層に形成された下部メタルパターン１２７３ａに対応してセル領域ＣＥＬＬの上部メタル層に周辺回路領域ＰＥＲＩの下部メタルパターン１２７３ａと同じ形態の上部メタルパターン１３７２ａを形成することもできる。
ワードラインボンディング領域ＷＬＢＡの第２メタル層１２４０ｂ上には、下部ボンディングメタル（１２７１ｂ、１２７２ｂ）を形成する。ワードラインボンディング領域ＷＬＢＡにおいて、周辺回路領域ＰＥＲＩの下部ボンディングメタル（１２７１ｂ、１２７２ｂ）は、セル領域ＣＥＬＬの上部ボンディングメタル（１３７１ｂ、１３７２ｂ）にＣｕ－ｔｏ－Ｃｕボンディング方式により互いに電気的に連結される。
また、ビットラインボンディング領域ＢＬＢＡにおいて、周辺回路領域ＰＥＲＩの最上部メタル層に形成された下部メタルパターン１２５２に対応して、セル領域ＣＥＬＬの最上部メタル層に周辺回路領域ＰＥＲＩの下部メタルパターン１２５２と同じ断面形状の上部メタルパターン１３９２を形成する。セル領域ＣＥＬＬの最上部メタル層に形成された上部メタルパターン１３９２上には、コンタクトを形成しない。
一実施形態で、セル領域ＣＥＬＬ及び周辺回路領域ＰＥＲＩのうちの１つの最上部メタル層に形成されたメタルパターンに対応するメタルパターンと同じ断面形状のリインフォースメタルパターンは、セル領域ＣＥＬＬ及び周辺回路領域ＰＥＲＩのうちの他の１つの最上部メタル層に形成される。リインフォースメタルパターンにおいてコンタクトパターンは形成されない。
一実施形態で、図１９のメモリ装置１４００は、図１～図１７を参照して説明した不揮発性メモリ装置１００を含む。図１～図１７を参照して説明した不揮発性メモリ装置１００のセル領域ＣＥＬＬ及び周辺回路ＰＥＲＩは、図１９のメモリ装置１４００のセル領域ＣＥＬＬ及び周辺回路領域ＰＥＲＩに対応する。図１９のビットラインボンディング領域ＢＬＢＡにダミービットラインのためのボンディングパッドを更に含み、ダミービットラインは、追加されたボンディングパッドを介して周辺回路領域ＰＥＲＩのダミービットラインドライバに電気的に連結される。周辺回路領域ＰＥＲＩのダミービットラインドライバは、図１～図１９を参照して説明した方法に基づいてダミービットラインを制御する。一実施形態で、ダミービットラインドライバは、ページバッファ１３９３とは物理的に区別又は物理的に離隔されるように周辺回路領域ＰＥＲＩに形成される。
図２０～図２２は、本発明の一実施形態による不揮発性メモリ装置の多様な積層構造を説明するための図である。一実施形態で、図２０～図２２を参照して説明する多様なメモリ構造体は、図１～図１９を参照して説明した不揮発性メモリ装置であるか、又は図１～図１９を参照して説明した方法に基づいて動作する。図２０～図２２を参照して説明するメモリ構造体の数は一例であり、メモリ構造体の数は多様に変更され得る。
図２０を参照すると、メモリ装置２０００は複数のメモリ構造体（２１００～２４００）を含む。複数のメモリ構造体（２１００～２４００）は、基板に垂直な方向に積層される。例えば、第１メモリ構造体２１００を下部基板（図示せず）に形成し、第１メモリ構造体２１００の上部に第２メモリ構造体２２００を形成する。第２メモリ構造体２２００の上部に第３メモリ構造体２３００を形成し、第３メモリ構造体２３００の上に第４メモリ構造２４００を形成する。
複数のメモリ構造体（２１００～２４００）の各々は、ＣＯＰ構造を有する。例えば、第１メモリ構造体２１００は、第１周辺回路２１１０及び第１周辺回路２１１０の上部に形成される第１セルアレイ２１２０を含む。同様に、第２～第４のメモリ構造体（２２００～２４００）の各々は、第２～第４の周辺回路（２２１０～２４１０）、及び第２～第４の周辺回路（２２１０～２４１０）の各々の上部に形成される第２～第４セルアレイ（２２２０～２４２０）を含む。
一実施形態で、第１～第４セルアレイ（２１２０～２４２０）の各々はダミービットラインを含み、各々のダミービットラインは対応する周辺回路のダミービットラインドライバに連結される。例えば、第１セルアレイ２１２０のダミービットラインは第１周辺回路２１１０のダミービットラインドライバに連結され、第２セルアレイ２２２０のダミービットラインは第２周辺回路２２１０のダミービットラインドライバに連結され、第３セルアレイ２３２０のダミービットラインは第３周辺回路２３１０のダミービットラインドライバに連結され、第４セルアレイ２４２０のダミービットラインは第４周辺回路２４１０のダミービットラインドライバに連結される。ダミービットラインドライバは、図１～図１９を参照して説明した方法に基づいてダミービットラインを制御する。
図２１を参照すると、メモリ装置３０００は、周辺回路３００１及び複数のセルアレイ（３１２０～３４２０）を含む。図１０のメモリ装置２０００と比較して、図２１のメモリ装置３０００は、複数のセルアレイ（３１２０～３４２０）の間に周辺回路が存在しない。例えば、下部基板（図示せず）上に周辺回路３００１が形成され、周辺回路３００１の上部に第１セルアレイ３１２０が形成され、第１セルアレイ３１２０の上部に第２セルアレイが形成され、第２セルアレイ３２２０の上部に第３セルアレイ３３２０が形成され、第３セルアレイ３３２０の上部に第４セルアレイ３４２０が形成される。
複数のセルアレイ（３１２０～３４２０）の各々は、ワードライン、ビットライン、又はダミービットラインのためのメタル層を含む。複数のセルアレイ（３１２０～３４２０）の各々のダミービットラインは、周辺回路３００１のダミービットラインドライバに連結される。
一実施形態で、複数のセルアレイ（３１２０～３４２０）のチャネルを１つのチャネルで共有し、この場合、複数のセルアレイ（３１２０～３４２０）において、同じチャネルを共有するセルストリングは、１つのメモリブロックを構成する。
図２２を参照すると、メモリ装置４０００は複数のメモリ構造体（４１００～４４００）を含む。複数のメモリ構造体（４１００～４４００）は、基板に垂直な方向に積層される。複数のメモリ構造体（４１００～４４００）の各々は、図１９を参照して説明したように、ボンディング方式で接合された周辺回路及びセルアレイを含む。例えば、第１メモリ構造体４１００は、第１周辺回路４１１０、及び第１周辺回路４１１０の上部に形成された第１セルアレイ４１２０を含む。このとき、第１周辺回路４１１０及び第１セルアレイ４１２０は、図１９を参照して説明したように、ボンディング方式を通じて互いに電気的に連結される。同様に、第２～第４メモリ構造体（４２００～４４００）の各々は、第２～第４周辺回路（４２１０～４４１０）、及び第２～第４周辺回路（４２１０～４４１０）の各々の上部でボンディング方式を通じて接合された第２～第４セルアレイ（４２２０～４４２０）を含む。
上述したように、本発明の実施形態による不揮発性メモリ装置は、多様な積層構造を有する。不揮発性メモリ装置は、動作状態に応じてダミービットラインを制御する。従って、向上した信頼性及び向上した性能を有する不揮発性メモリ装置が提供される。
図２３は、本発明の一実施形態によるメモリシステム５０００を示すブロック図である。図２３を参照すると、メモリシステム５０００は、メモリコントローラ５１００及びメモリ装置５２００を含む。メモリ装置５２００は、第１～第８ピン（Ｐ１１～Ｐ１８）、メモリインターフェース回路５２１０、制御ロジック回路５２２０、及びメモリセルアレイ５２３０を含む。メモリ装置５２００は、図１～図２２を参照して説明した不揮発性メモリ装置である。
メモリインターフェース回路５２１０は、第１ピンＰ１１を介してメモリコントローラ５１００からチップイネーブル信号ｎＣＥを受信する。メモリインターフェース回路５２１０は、チップイネーブル信号ｎＣＥに従って第２～第８ピン（Ｐ１２～Ｐ１８）を介してメモリコントローラ５１００と信号を送受信する。例えば、チップイネーブル信号ｎＣＥがイネーブル状態（例えばローレベル）である場合、メモリインターフェース回路５２１０は、第２～第８ピン（Ｐ１２～Ｐ１８）を介してメモリコントローラ５１００と信号を送受信する。
メモリインターフェース回路５２１０は、第２～第４ピン（Ｐ１２～Ｐ１４）を介してメモリコントローラ５１００からコマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、及び書き込みイネーブル信号ｎＷＥを受信する。メモリインターフェース回路５２１０は、第７ピンＰ１７を介してメモリコントローラ５１００からデータ信号ＤＱを受信したり、メモリコントローラ５１００にデータ信号ＤＱを転送したりする。データ信号ＤＱを通じてコマンドＣＭＤ、アドレスＡＤＤＲ、及びデータＤＡＴＡを伝達する。例えば、データ信号ＤＱは、複数のデータ信号ラインを介して伝達される。この場合、第７ピンＰ１７は、複数のデータ信号ＤＱに対応する複数のピンを含む。
メモリインターフェース回路５２１０は、書き込みイネーブル信号ｎＷＥのトグルタイミングに基づいてコマンドラッチイネーブル信号ＣＬＥのイネーブル区間（例えば、ハイレベル状態）で受信されるデータ信号ＤＱからコマンドＣＭＤを獲得する。メモリインターフェース回路５２１０は、書き込みイネーブル信号ｎＷＥのトグルタイミングに基づいてアドレスラッチイネーブル信号ＡＬＥのイネーブル区間（例えば、ハイレベル状態）で受信されるデータ信号ＤＱからアドレスＡＤＤＲを獲得する。
一実施形態で、書き込みイネーブル信号ｎＷＥは、静的（ｓｔａｔｉｃ）状態（例えば、高レベル又は低レベル）を維持している状態から、高レベルと低レベルとの間をトグルする。例えば、書き込みイネーブル信号ｎＷＥは、コマンドＣＭＤ又はアドレスＡＤＤＲが転送される区間でトグルする。従って、メモリインターフェース回路５２１０は、書き込みイネーブル信号ｎＷＥのトグルタイミングに基づいてコマンドＣＭＤ又はアドレスＡＤＤＲを取得する。
メモリインターフェース回路５２１０は、第５ピンＰ１５を介してメモリコントローラ５１００から読み取りイネーブル信号ｎＲＥを受信する。メモリインターフェース回路５２１０は、第６ピンＰ１６を介してメモリコントローラ５１００からデータストローブ信号ＤＱＳを受信するか、又はメモリコントローラ５１００にデータストローブ信号ＤＱＳを送る。
メモリ装置５２００のデータＤＡＴＡ出力動作において、メモリインターフェース回路５２１０は、データＤＡＴＡを出力する前に第５ピンＰ１５を介してトグルする読み取りイネーブル信号ｎＲＥを受信する。メモリインターフェース回路５２１０は、読み取りイネーブル信号ｎＲＥのトグリングに基づいてトグルするデータストローブ信号ＤＱＳを生成する。例えば、メモリインターフェース回路５２１０は、読み取りイネーブル信号ｎＲＥのトグルスタート時間に基づいて所定の遅延（例えば、ｔＤＱＳＲＥ）後にトグルし始めるデータストローブ信号ＤＱＳを生成する。メモリインターフェース回路５２１０は、データストローブ信号ＤＱＳのトグルタイミングに基づいてデータＤＡＴＡを含むデータ信号ＤＱを送る。これにより、データＤＡＴＡをデータストローブ信号ＤＱＳのトグルタイミングに合わせてメモリコントローラ５１００に転送する。
メモリ装置５２００のデータＤＡＴＡ入力動作において、メモリコントローラ５１００からデータＤＡＴＡを含むデータ信号ＤＱが受信されると、メモリインターフェース回路５２１０は、メモリコントローラ５１００からデータＤＡＴＡと共にトグルするデータストローブ信号ＤＱＳを受信する。メモリインターフェース回路５２１０は、データストローブ信号ＤＱＳのトグルタイミングに基づいてデータ信号ＤＱからデータＤＡＴＡを取得する。例えば、メモリインターフェース回路５２１０は、データストローブ信号ＤＱＳの立ち上がりエッジと立ち下がりエッジとでデータ信号ＤＱをサンプリングすることによってデータＤＡＴＡを取得する。
メモリインターフェース回路５２１０は、第８ピンＰ１８を介してレディー／ビジー出力信号ｎＲ／Ｂをメモリコントローラ５１００に転送する。メモリインターフェース回路５２１０は、レディー／ビジー出力信号ｎＲ／Ｂを通じてメモリ装置５２００の状態情報をメモリコントローラ５１００に転送する。メモリ装置５２００がビジー状態である場合（即ち、メモリ装置５２００の内部動作が遂行中である場合）、メモリインターフェース回路５２１０は、ビジー状態を示すレディー／ビジー出力信号ｎＲ／Ｂをメモリコントローラ５１００に送る。メモリ装置５２００がレディー状態である場合（即ち、メモリ装置５２００の内部動作が遂行されていないか又は完了された場合）、メモリインターフェース回路５２１０はレディー状態を示すレディー／ビジー出力信号ｎＲ／Ｂをメモリコントローラ５１００に転送する。例えば、メモリ装置５２００がページ読み取りコマンドに応答してメモリセルアレイ５２３０からデータＤＡＴＡを読み取るうちに、メモリインターフェース回路５２１０はビジー状態（例えば、低レベル）を示すレディー／ビジー出力信号ｎＲ／Ｂをメモリコントローラ５１００に送る。例えば、メモリ装置５２００がプログラムコマンドに応答してメモリセルアレイ５２３０にデータＤＡＴＡをプログラムしているうちに、メモリインターフェース回路５２１０はビジー状態を示すレディー／ビジー出力信号ｎＲ／Ｂをメモリコントローラ５１００に転送する。
制御ロジック回路５２２０は、メモリ装置５２００の多様な動作を全体的に制御する。制御ロジック回路５２２０は、メモリインターフェース回路５２１０から取得されたコマンド／アドレスＣＭＤ／ＡＤＤＲを受信する。制御ロジック回路５２２０は、受信されたコマンド／アドレスＣＭＤ／ＡＤＤＲに従ってメモリ装置５２００の他の構成要素を制御するための制御信号を生成する。例えば、制御ロジック回路５２２０は、メモリセルアレイ５２３０にデータＤＡＴＡをプログラムするか、又はメモリセルアレイ５２３０からデータＤＡＴＡを読み取るための多様な制御信号を生成する。
メモリセルアレイ５２３０は、制御ロジック回路５２２０の制御に従ってメモリインターフェース回路５２１０から取得されたデータＤＡＴＡを格納する。メモリセルアレイ５２３０は、制御ロジック回路５２２０の制御に従って格納されたデータＤＡＴＡをメモリインターフェース回路５２１０に出力する。
メモリセルアレイ５２３０は、複数のメモリセルを含む。例えば、複数のメモリセルは、フラッシュメモリセルである。しかし、本発明はこれに限定されず、メモリセルは、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セル、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セル、ＰＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セル、ＴＲＡＭ（Ｔｈｙｒｉｓｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セル、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルである。以下では、メモリセルがＮＡＮＤフラッシュメモリセルである実施形態を中心に本発明の実施形態を説明する。
メモリコントローラ５１００は、第１～第８ピン（Ｐ２１～Ｐ２８）及びコントローラインターフェース回路５１１０を含む。第１～第８ピン（Ｐ２１～Ｐ２８）は、メモリ装置５２００の第１～第８ピン（Ｐ１１～Ｐ１８）に対応する。
コントローラインターフェース回路５１１０は、第１ピンＰ２１を介してメモリ装置５２００にチップイネーブル信号ｎＣＥを送る。コントローラインターフェース回路５１１０は、チップイネーブル信号ｎＣＥを通じて選択されたメモリ装置５２００と第２～第８ピン（Ｐ２２～Ｐ２８）を介して信号を送受信する。
コントローラインターフェース回路５１１０は、第２～第４ピン（Ｐ２２～Ｐ２４）を介してコマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、及び書き込みイネーブル信号ｎＷＥをメモリ装置５２００に転送する。コントローラインターフェース回路５１１０は、第７ピンＰ２７を介してメモリ装置５２００にデータ信号ＤＱを送るか、又はメモリ装置５２００からデータ信号ＤＱを受信する。
コントローラインターフェース回路５１１０は、トグルする書き込みイネーブル信号ｎＷＥと共にコマンドＣＭＤ又はアドレスＡＤＤＲを含むデータ信号ＤＱをメモリ装置５２００に送る。コントローラインターフェース回路５１１０は、イネーブル状態を有するコマンドラッチイネーブル信号ＣＬＥを送ることによりコマンドＣＭＤを含むデータ信号ＤＱをメモリ装置５２００に転送し、イネーブル状態を有するアドレスラッチイネーブル信号ＡＬＥを送ることで、アドレスＡＤＤＲを含むデータ信号ＤＱをメモリ装置５２００に転送する。
コントローラインターフェース回路５１１０は、第５ピンＰ２５を介してメモリ装置５２００に読み取りイネーブル信号ｎＲＥを転送する。コントローラインターフェース回路５１１０は、第６ピンＰ２６を介してメモリ装置５２００からデータストローブ信号ＤＱＳを受信するか、又はメモリ装置５２００にデータストローブ信号ＤＱＳを転送する。
メモリ装置５２００のデータＤＡＴＡ出力動作において、コントローラインターフェース回路５１１０は、トグルする読み取りイネーブル信号ｎＲＥを生成し、読み取りイネーブル信号ｎＲＥをメモリ装置５２００に転送する。例えば、コントローラインターフェース回路５１１０は、データＤＡＴＡが出力される前に静的状態（例えば、ハイレベル又はローレベル）からトグル状態に変更される読み取りイネーブル信号ｎＲＥを生成する。これにより、メモリ装置５２００で読み取りイネーブル信号ｎＲＥに基づいてトグルするデータストローブ信号ＤＱＳを生成する。コントローラインターフェース回路５１１０は、メモリ装置５２００からトグルするデータストローブ信号ＤＱＳと共にデータＤＡＴＡを含むデータ信号ＤＱを受信する。コントローラインターフェース回路５１１０は、データストローブ信号ＤＱＳのトグルタイミングに基づいてデータ信号ＤＱからデータＤＡＴＡを取得する。
メモリ装置５２００のデータＤＡＴＡ入力動作において、コントローラインターフェース回路５１１０はトグルするデータストローブ信号ＤＱＳを生成する。例えば、コントローラインターフェース回路５１１０は、データＤＡＴＡを転送する前に静的状態（例えば、ハイレベル又はローレベル）からトグル状態に変更されるデータストローブ信号ＤＱＳを生成する。コントローラインターフェース回路５１１０は、データストローブ信号ＤＱＳのトグルタイミングに基づいてデータＤＡＴＡを含むデータ信号ＤＱをメモリ装置５２００に転送する。
コントローラインターフェース回路５１１０は、第８ピンＰ２８を介してメモリ装置５２００からレディー／ビジーの出力信号ｎＲ／Ｂを受信する。コントローラインターフェース回路５１１０は、レディー／ビジー出力信号ｎＲ／Ｂに基づいてメモリ装置５２００の状態情報を判定する。
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものでなく、本発明の技術的思想から逸脱しない範囲で多様に変更実施することが可能である。
１０、１１ 消去電圧（ＶＥＲＳ）発生器
１００ 不揮発性メモリ装置
１１０ メモリセルアレイ
１２０ アドレスデコーダ
１３０ ページバッファ回路
１３０－１～１３０－４ 第１～第４ページバッファ回路
１４０ 入出力（Ｉ／Ｏ）回路
１５０ 制御ロジック及び電圧発生回路（制御ロジック回路）
１６０、１６０ａ、１６０ｂ、１６０ｃ ダミービットライン（ＤＢＬ）ドライバ
１６０－１～１６０－４ 第１～第４ダミービットラインドライバ
１２０１、１３０１ 下部、上部絶縁膜
１２０３、１３０３ 第１、第２入出力コンタクトプラグ
１２０５、１３０５ 第１、第２入出力パッド
１２１０、１３１０ 第１、第２基板
１２１５、１３１５ 層間絶縁層
１２２０ａ、１２２０ｂ、１２２０ｃ 回路素子
１２３０ａ、１２３０ｂ、１２３０ｃ 第１メタル層
１２４０ａ、１２４０ｂ、１２４０ｃ 第２メタル層
１２５２、１２７３ａ 下部メタルパターン
１２７１ａ，１２７２ａ 下部ボンディングメタル
１２７１ｂ、１２７２ｂ 下部ボンディングメタル（第２メタルパッド）
１２７１ｃ、１２７２ｃ 下部ボンディングメタル
１３２０ 共通ソースライン
１３３０、１３３１～１３３８ ワードライン
１３４０、１３４１～１３４７ セルコンタクトプラグ
１３５０ａ、１３５０ｂ、１３５０ｃ 第１メタル層（ビットラインコンタクト）
１３６０ａ、１３６０ｂ、１３６０ｃ 第２メタル層（ビットライン）
１３７１ａ、１３７２ａ 上部ボンディングメタル（上部メタルパターン）
１３７１ｂ、１３７２ｂ 上部ボンディングメタ（第１メタルパッド）
１３７１ｃ、１３７２ｃ 上部ボンディングメタル
１３８０ コンタクトプラグ
１３９２ 上部メタルパターン
１３９３ ページバッファ
１３９４ 行デコーダ
１４００、２０００、３０００、４０００、５２００ メモリ装置
２１００、２２００、２３００、２４００ 第１～第４メモリ構造体
２１１０、２２１０、２３１０、２４１０ 第１～第４周辺回路
２１２０、２２２０、２３２０、２４２０ 第１～第４セルアレイ
３００１ 周辺回路
３１２０、３２２０、３３２０、３４２０ 第１～第４セルアレイ
４１００、４２００、４３００、４４００ 第１～第４メモリ構造体
４１１０、４２１０、４３１０、４４１０ 第１～第４周辺回路
４１２０、４２２０、４３２０、４４２０ 第１～第４セルアレイ
５０００ メモリシステム
５１００ メモリコントローラ
５１１０ コントローラインターフェース回路
５２１０ メモリインターフェース回路
５２２０ 制御ロジック回路
５２３０ メモリセルアレイ
ＡＤＤＲ アドレス
ＡＬＥ アドレスラッチイネーブル信号
ＢＬ ビットライン
ＢＬ＿Ｇ１～ＢＬ＿Ｇ３ 第１～第３ビットライングループ
ＢＬ＿ＩＮＨ ビットライン禁止動作
ＢＬ＿ＰＲＥＣＨ ビットラインプリチャージ動作
ＢＬ１～ＢＬ４ 第１～第４ビットライン
ＢＬａ、ＢＬｂ ビットライン
ＢＬＢＡ ビットラインボンディング領域
ＢＬＫ メモリブロック
ＣＡＲ セルコア領域
ＣＥＬＬ セル領域
ＣＨ チャネル（構造体）
ＣＬ１ 第１導電ライン
ＣＬＥ コマンドラッチイネーブル信号
ＣＭＤ コマンド
ＣＮＲ１～ＣＮＲ３ 第１～第３コンタクト領域
ＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２ セルストリング
ＣＳＬ 共通ソースライン
ＣＳＬ＿１～ＣＳＬ＿４ 第１～第４共通ソースライン
ＣＴ コンタクト領域
ＣＴ１～ＣＴ６ 第１～第６コンタクトプラグ
ＣＴＲＬ 制御信号
ＤＡＴＡ データ
ＤＢＬ、ＤＢＬ１、ＤＢＬ２、ＤＢＬ１ａ～ＤＢＬ３ａ、ＤＢＬ１ｂ～ＤＢＬ３ｂ、ＤＢＬａ、ＤＢＬｂ ダミービットライン
ＤＢＬ＿ＤＲＶ１、ＤＢＬ＿ＤＲＶ２ 第１、第２ダミービットライン駆動信号
ｄＢＬＫ ダミーメモリブロック
ＤＭＣ１、ＤＭＣ２ 第１、第２ダミーメモリセル
ＤＱ データ信号
ＤＱＳ データストローブ信号
ＤＴＰＡ ダミー貫通プラグ領域
ＤＷＬ１、ＤＷＬ２ 第１、第２ダミーワードライン
ＥＣＴ 消去制御トランジスタ
ＥＲＳ 消去動作
ＧＮＤ 接地電圧
ＧＳＬ 接地選択ライン
ＧＳＴａ、ＧＳＴｂ 接地選択トランジスタ
ＭＣ１～ＭＣ８ 第１～第８メモリセル
ＭＬ メタル層
ＭＰ モールドパターン
ｎＣＥ チップイネーブル信号
ｎＲ／Ｂ レディー／ビジー出力信号
ｎＲＥ イネーブル信号
ｎＷＥ 書き込みイネーブル信号
Ｐ１１～Ｐ１８ 第１～第８ピン
Ｐ２１～Ｐ２８ 第１～第８ピン
ＰＡ 外部パッドボンディング領域
ＰＥＲＩ 周辺回路（領域）
ＰＧＭ プログラム動作
ＲＤ 読み取り動作
ＳＥＮＳＩＮＧ センシング動作
ＳＳＬ、ＳＳＬ１ａ、ＳＳＬ１ｂ、ＳＳＬ２ａ、ＳＳＬ２ｂ ストリング選択ライン
ＳＳＴａ、ＳＳＴｂ ストリング選択トランジスタ
ＳＵＢ 半導体基板
ＳＷ１、ＳＷ２ 第１及び第２スイッチ
ＴＰ１、ＴＰ２、ＴＰ４～ＴＰ６ 第１、第２、第４～第６貫通プラグ
ＴＰＡ１～ＴＰＡ３ 第１～第３貫通プラグ領域
Ｖ０～Ｖ２ 第０～第２電圧
ＶＢＬ１～ＶＢＬ４ 第１～第４ビットライン電圧
ＶＥＲＩ 検証動作
ＶＥＲＳ 消去電圧
ＶＰＧＭ プログラム電圧の印加動作
ＶＲＤ 選択読み取り電圧の印加動作
ＷＬ ワードライン
ＷＬ１～ＷＬ８ 第１～第８ワードライン
ＷＬ＿ＳＥＴＵＰ ワードラインセットアップ動作
ＷＬＢＡ ワードラインボンディング領域

Claims (20)

  1. 不揮発性メモリ装置であって、
    複数のセルストリングに連結された複数のビットラインと、
    前記複数のセルストリングに連結された共通ソースラインと、
    前記複数のビットラインと前記共通ソースラインとの間に設けられた少なくとも１つのダミービットラインと、
    外部装置からのコマンドに応答して少なくとも１つのダミービットライン駆動信号を生成するように構成された制御ロジック回路と、
    前記少なくとも１つのダミービットライン駆動信号に応答して前記少なくとも１つのダミービットラインに第１電圧を選択的に提供するように構成されたダミービットラインドライバと、を備えることを特徴とする不揮発性メモリ装置。
  2. 前記ダミービットラインドライバは、前記少なくとも１つのダミービットラインと前記第１電圧を受信する第１端子との間に連結されて、前記少なくとも１つのダミービットライン駆動信号のうちの第１ダミービットライン駆動信号に応答して動作するように構成された第１スイッチを含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
  3. 前記制御ロジック回路は、
    前記コマンドが消去コマンドではないことに応答して、前記第１スイッチがターンオンされるように前記第１ダミービットライン駆動信号を生成し、
    前記コマンドが前記消去コマンドであることに応答して、前記第１スイッチがターンオフされるように前記第１ダミービットライン駆動信号を生成するように構成されることを特徴とする請求項２に記載の不揮発性メモリ装置 。
  4. 前記ダミービットラインドライバは、
    前記少なくとも１つのダミービットラインと前記第１電圧を受信する第１端子との間に連結されて、前記少なくとも１つのダミービットライン駆動信号のうちの第１ダミービットライン駆動信号に応答して動作するように構成された第１スイッチと、
    前記少なくとも１つのダミービットラインと前記共通ソースラインとの間に連結されて、前記少なくとも１つのダミービットライン駆動信号のうちの第２ダミービットライン駆動信号に応答して動作するように構成された第２スイッチと、を含むことを特徴とする請求項１に記載の不揮発性メモリ装置 。
  5. 前記制御ロジック回路は、
    前記コマンドが消去コマンドではないことに応答して、前記第１スイッチがターンオンされ、前記第２スイッチがターンオフされるように前記第１及び第２ダミービットライン駆動信号を生成し、
    前記コマンドが前記消去コマンドであることに応答して、前記第１スイッチがターンオフされ、前記第２スイッチがターンオンされるように前記第１及び第２ダミービットライン駆動信号を生成するように構成されることを特徴とする請求項４に記載の不揮発性メモリ装置。
  6. 消去動作時に、消去電圧を生成して、前記消去電圧を前記共通ソースライン、前記ビットライン、又は前記共通ソースライン及び前記ビットラインに提供するように構成された消去電圧発生器と、を更に備えることを特徴とする請求項１に記載の不揮発性メモリ装置 。
  7. 前記ダミービットラインドライバは、
    前記少なくとも１つのダミービットラインと前記第１電圧を受信する第１端子との間に連結されて、前記少なくとも１つのダミービットライン駆動信号のうちの第１ダミービットライン駆動信号に応答して動作するように構成された第１スイッチと、
    前記少なくとも１つのダミービットラインと前記消去電圧発生器との間に連結されて、前記少なくとも１つのダミービットライン駆動信号のうちの第２ダミービットライン駆動信号に応答して前記消去電圧発生器からの前記消去電圧を前記ダミービットラインに選択的に提供するように構成された第２スイッチと、を含むことを特徴とする請求項６に記載の不揮発性メモリ装置。
  8. 前記第１電圧は、接地電圧であることを特徴とする請求項１に記載の不揮発性メモリ装置 。
  9. 前記ダミービットラインドライバは、前記コマンドが読み取りコマンドである場合、前記複数のビットラインに対するプリチャージ動作が行われている間に第２電圧を前記少なくとも１つのダミービットラインに印加し、前記複数のビットラインに対するセンシング動作が行われている間に前記第１電圧を前記少なくとも１つのダミービットラインに提供するように構成され、
    前記第２電圧は、前記複数のビットラインに対するプリチャージ電圧であることを特徴とする 請求項８に記載の不揮発性メモリ装置。
  10. 前記複数のビットラインに電気的に連結されるページバッファ回路を更に含み、
    前記ページバッファ回路及び前記ダミービットラインドライバは、半導体基板上の周辺回路領域に形成され、
    前記複数のセルストリング、前記複数のビットライン、前記共通ソースライン、及び前記少なくとも１つのダミービットラインは、前記周辺回路領域の上部のメモリセル領域に形成されることを特徴とする請求項１に記載の不揮発性メモリ装置。
  11. 前記複数のビットラインの各々は、前記メモリセル領域を貫通する第１貫通プラグを介して前記ページバッファ回路に電気的に連結され、
    前記少なくとも１つのダミービットラインは、前記メモリセル領域を貫通する少なくとも１つの第２貫通プラグを介して前記ダミービットラインドライバに連結されることを特徴とする請求項１０に記載の不揮発性メモリ装置。
  12. 前記第１貫通プラグ及び前記少なくとも１つの第２貫通プラグは、前記ページバッファ回路が形成された平面上に設けられ、
    前記第１貫通プラグの各々は、第１方向に沿って第１間隔で形成され、
    前記第１貫通プラグのうちの前記少なくとも１つの第２貫通プラグに前記第１方向に沿って隣接する１つと前記少なくとも１つの第２貫通プラグとの間の間隔は、前記第１間隔よりも狭い第２間隔であることを特徴とする請求項１１に記載の不揮発性メモリ装置。
  13. 不揮発性メモリ装置であって、
    半導体基板上に形成された周辺回路と、
    前記周辺回路の上部に形成されて複数のセルストリングを含むメモリセルアレイと、
    前記メモリセルアレイの上部に形成されたメタル層と、を備え、
    前記メタル層は、
    前記複数のセルストリングに連結された複数のビットラインと、
    前記複数のセルストリングに連結された共通ソースラインと、
    前記複数のビットラインと前記共通ソースラインとの間に設けられた少なくとも１つのダミービットラインと、を含み、
    前記周辺回路は、
    外部装置からのコマンドに応答して少なくとも１つのダミービットライン駆動信号を生成するように構成された制御ロジック回路と、
    前記少なくとも１つのダミービットライン駆動信号に応答して前記少なくとも１つのダミービットラインに第１電圧を選択的に提供するように構成されたダミービットラインドライバと、を含むことを特徴とする不揮発性メモリ装置。
  14. 前記周辺回路は、前記複数のビットラインに電気的に連結されるページバッファ回路を更に含むことを特徴とする請求項１３に記載の不揮発性メモリ装置。
  15. 前記メモリセルアレイは、
    前記複数のビットラインと前記ページバッファ回路とを電気的に連結するように構成されて、前記半導体基板に垂直な方向に形成された複数の第１貫通プラグと、
    前記少なくとも１つのダミービットラインと前記ダミービットラインドライバとを電気的に連結するように構成されて、前記半導体基板に垂直な方向に形成された少なくとも１つの第２貫通プラグと、を更に含むことを特徴とする請求項１４に記載の不揮発性メモリ装置。
  16. 前記複数の第１貫通プラグ及び前記少なくとも１つの第２貫通プラグは、ビットラインコンタクト領域に形成されることを特徴とする請求項１５に記載の不揮発性メモリ装置。
  17. 前記制御ロジック回路は、
    前記コマンドが消去コマンドではないことに応答して、前記少なくとも１つのダミービットラインに前記第１電圧が提供されるように前記少なくとも１つのダミービットライン駆動信号を生成し、
    前記コマンドが前記消去コマンドであることに応答して、前記少なくとも１つのダミービットラインがフローティングされるか、前記少なくとも１つのダミービットラインが前記共通ソースラインに連結されるか、又は前記少なくとも１つのダミービットラインに消去電圧が印加されるように前記少なくとも１つのダミービットライン駆動信号を生成するように構成されることを特徴とする請求項１３に記載の不揮発性メモリ装置。
  18. 不揮発性メモリ装置の動作方法であって、
    外部装置から読み取りコマンドを受信する段階と、
    前記読み取りコマンドに応答して、複数のビットラインと共通ソースラインとの間に位置する少なくとも１つのダミービットラインに第１電圧を印加する段階と、
    前記読み取りコマンドに応答して読み取り動作を遂行する段階と、
    前記外部装置から消去コマンドを受信する段階と、
    前記消去コマンドに応答して、前記少なくとも１つのダミービットラインをフローティングするか、前記少なくとも１つのダミービットラインを前記共通ソースラインに電気的に連結するか、又は前記少なくとも１つのダミービットラインに消去電圧を印加する段階と、
    前記消去コマンドに応答して消去動作を行う段階と、を有することを特徴とする動作方法。
  19. 前記複数のビットラインは、ページバッファ回路に連結され、
    前記少なくとも１つのダミービットラインは、ダミービットラインドライバに連結されることを特徴とする請求項１８に記載の動作方法。
  20. 前記消去動作は、前記共通ソースライン、前記複数のビットライン、又は前記共通ソースライン及び前記複数のビットラインに前記消去電圧を印加する動作を含むことを特徴とする請求項１８に記載の動作方法。
JP2022040791A 2021-03-16 2022-03-15 不揮発性メモリ装置及びその動作方法 Pending JP2022142781A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2021-0034202 2021-03-16
KR1020210034202A KR20220129378A (ko) 2021-03-16 2021-03-16 불휘발성 메모리 장치 및 그것의 동작 방법

Publications (1)

Publication Number Publication Date
JP2022142781A true JP2022142781A (ja) 2022-09-30

Family

ID=83245621

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022040791A Pending JP2022142781A (ja) 2021-03-16 2022-03-15 不揮発性メモリ装置及びその動作方法

Country Status (4)

Country Link
US (1) US11887672B2 (ja)
JP (1) JP2022142781A (ja)
KR (1) KR20220129378A (ja)
CN (1) CN115083488A (ja)

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4012144B2 (ja) * 2003-12-25 2007-11-21 株式会社東芝 半導体記憶装置
JP2007035169A (ja) * 2005-07-27 2007-02-08 Matsushita Electric Ind Co Ltd 半導体記憶装置
KR100735570B1 (ko) * 2006-01-25 2007-07-04 삼성전자주식회사 오픈 비트 라인 구조의 메모리 코어를 구비한 반도체메모리 장치, 및 반도체 메모리 장치의 테스트 방법
KR101271174B1 (ko) 2007-08-03 2013-06-04 삼성전자주식회사 비트라인 레이아웃의 구조를 개선한 플래시 메모리 장치 및그 레이아웃 방법
KR101374338B1 (ko) 2007-11-14 2014-03-14 삼성전자주식회사 관통 전극을 갖는 반도체 장치 및 그 제조방법
JP2009272026A (ja) * 2008-05-12 2009-11-19 Toshiba Corp 不揮発性半導体記憶装置
US9035371B2 (en) 2012-09-05 2015-05-19 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
KR102128469B1 (ko) 2013-11-08 2020-06-30 삼성전자주식회사 반도체 장치
KR102161781B1 (ko) 2014-02-03 2020-10-05 삼성전자주식회사 수직형 메모리 장치
US9337145B2 (en) * 2014-09-10 2016-05-10 Kabushiki Kaisha Toshiba Semiconductor memory device
KR102604053B1 (ko) 2016-05-09 2023-11-20 삼성전자주식회사 수직형 메모리 장치
KR102607749B1 (ko) * 2016-08-02 2023-11-29 에스케이하이닉스 주식회사 3차원 구조의 반도체 메모리 장치
KR102472376B1 (ko) 2017-10-16 2022-12-01 에스케이하이닉스 주식회사 3차원 구조의 반도체 메모리 장치
KR102561009B1 (ko) 2018-01-29 2023-07-28 에스케이하이닉스 주식회사 3차원 구조의 반도체 메모리 장치
KR102633483B1 (ko) 2018-02-23 2024-02-05 삼성전자주식회사 반도체 메모리 장치
KR20200104668A (ko) 2019-02-27 2020-09-04 삼성전자주식회사 수직형 메모리 장치 및 이의 동작 방법

Also Published As

Publication number Publication date
CN115083488A (zh) 2022-09-20
US11887672B2 (en) 2024-01-30
KR20220129378A (ko) 2022-09-23
US20220301633A1 (en) 2022-09-22

Similar Documents

Publication Publication Date Title
JP5231972B2 (ja) 不揮発性半導体記憶装置
JP7132443B2 (ja) メモリデバイス、システム、及び関連するメモリデバイスをプログラミングする方法
US11348910B2 (en) Non-volatile memory device
JP7181419B2 (ja) 不揮発性メモリデバイスおよび制御方法
US11238934B2 (en) Nonvolatile memory device
US11087844B2 (en) Non-volatile memory device
US20200411107A1 (en) Memory device and operating method thereof
US10777233B1 (en) Nonvolatile memory device
US11532365B2 (en) Operation method of nonvolatile memory device
KR20220039955A (ko) 메모리 장치
US20230274783A1 (en) Nonvolatile memory device for increasing reliability of data detected through page buffer
US12119063B2 (en) Memory device and operation method thereof
US20220059168A1 (en) Erase method of nonvolatile memory device, and operation method of storage device
JP2022142781A (ja) 不揮発性メモリ装置及びその動作方法
EP4060669A1 (en) Nonvolatile memory device and operation method thereof
US20230170299A1 (en) Memory device including asymmetric ground selection lines
EP4181134B1 (en) Memory device including asymmetric ground selection lines
US20220130849A1 (en) Memory device
EP4177891A1 (en) Memory device and operation method thereof
US20230144141A1 (en) Non-volatile memory device for detecting defects of bit lines and word lines
EP4113521A1 (en) Memory device detecting leakage current and operation method thereof
US20230145681A1 (en) Method of programming non-volatile memory device
KR20230085792A (ko) 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법
KR20230071685A (ko) 비대칭 접지 선택 라인들을 포함하는 메모리 장치
KR20240094621A (ko) 멀티-플레인 읽기 동작을 수행하는 불휘발성 메모리 장치 및 그것이 동작 방법