JP2021136353A - 半導体記憶装置 - Google Patents

Abstract

【課題】積層体に生じる応力を緩和すること。【解決手段】実施形態の半導体記憶装置１０は、第１の方向に延びる複数の導電層ＷＬが第１の絶縁層ＯＬを介して積層され、複数の導電層ＷＬと電気的に接続された複数のメモリセルＭＣが配置されるメモリ部ＭＲ、及び複数の導電層ＷＬの第１の方向における端部が階段状となった階段部ＳＲを有する積層体ＬＭと、積層体ＬＭの外側の位置で、階段部ＳＲと第１の方向に対向して配置される周辺部ＰＲと、積層体ＬＭと周辺部ＰＲとに挟まれた積層体ＬＭの外側の位置で、第１の方向と交差する第２の方向に断続的に連なる複数列の柱状体ＢＦと、を備える。【選択図】図１

Description

本発明の実施形態は、半導体記憶装置に関する。

３次元不揮発性メモリでは、複数の層が積層された積層体内にメモリセルが３次元に配置される。このような構成においては、積層体とその周辺部との材質の違いにより生じる応力を緩和することが望ましい。

特開２０１８−１５７０９６号公報

一つの実施形態は、積層体に生じる応力を緩和することが可能な半導体記憶装置を提供することを目的とする。

実施形態の半導体記憶装置は、第１の方向に延びる複数の導電層が第１の絶縁層を介して積層され、前記複数の導電層と電気的に接続された複数のメモリセルが配置されるメモリ部、及び前記複数の導電層の前記第１の方向における端部が階段状となった階段部を有する積層体と、前記積層体の外側の位置で、前記階段部と前記第１の方向に対向して配置される周辺部と、前記積層体と前記周辺部とに挟まれた前記積層体の外側の位置で、前記第１の方向と交差する第２の方向に断続的に連なる複数列の柱状体と、を備える。

図１は、実施形態１にかかる半導体記憶装置の概略構成の一例を示す模式図である。 図２は、実施形態１にかかる半導体記憶装置の詳細構成の一例を示す模式図である。 図３は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図４は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図５は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す模式図である。 図６は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す模式図である。 図７は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す模式図である。 図８は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す模式図である。 図９は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す模式図である。 図１０は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す模式図である。 図１１は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す模式図である。 図１２は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す模式図である。 図１３は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す模式図である。 図１４は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す模式図である。 図１５は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す模式図である。 図１６は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す模式図である。 図１７は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す模式図である。 図１８は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す模式図である。 図１９は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す模式図である。 図２０は、実施形態１の変形例にかかる半導体記憶装置の詳細構成の一例を示す断面図である。 図２１は、実施形態２にかかる半導体記憶装置の詳細構成の一例を示す模式図である。 図２２は、実施形態２にかかる半導体記憶装置の製造方法の手順の一例を示す模式図である。 図２３は、実施形態２にかかる半導体記憶装置の製造方法の手順の一例を示す模式図である。 図２４は、実施形態２にかかる半導体記憶装置の製造方法の手順の一例を示す模式図である。 図２５は、実施形態２にかかる半導体記憶装置の製造方法の手順の一例を示す模式図である。 図２６は、実施形態２にかかる半導体記憶装置の製造方法の手順の一例を示す模式図である。 図２７は、実施形態２にかかる半導体記憶装置の製造方法の手順の一例を示す模式図である。

以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。

［実施形態１］
以下、図面を参照して実施形態１について詳細に説明する。

（半導体記憶装置の構成例）
図１は、実施形態１にかかる半導体記憶装置１０の概略構成の一例を示す模式図である。図１（ａ）は半導体記憶装置１０の断面図であり、図１（ｂ）は半導体記憶装置１０の平面図である。ただし、図１（ｂ）では絶縁層５０および上層配線等が省略されている。

図１に示すように、半導体記憶装置１０は、基板ＳＢ上に、例えば積層体ＬＭ、周辺部ＰＲ、及び中間帯ＢＢを備え、メモリ部ＭＲ、階段部ＳＲ、周辺回路ＣＮＡ、及び柱状体ＢＦがそれらの構成内に配置されている。

基板ＳＢは、例えばシリコン基板等の半導体基板である。基板ＳＢは、上記のメモリ部ＭＲ、階段部ＳＲ、柱状体ＢＦ、及び周辺回路ＣＮＡを覆う絶縁層５０を備える。

基板ＳＢ上に配置される積層体ＬＭは、複数のワード線ＷＬが積層された構成を有する。積層体ＬＭはメモリ部ＭＲ及び階段部ＳＲを備える。

メモリ部ＭＲは、例えば積層体ＬＭの中央に配置される。メモリ部ＭＲの複数のワード線ＷＬには、ワード線ＷＬを積層方向に貫通する複数のピラーＰＬが配置されている。ピラーＰＬとワード線ＷＬとの交差部には複数のメモリセルが形成される。これにより、ワード線ＷＬと電気的に接続されたメモリセルが３次元に配置されたメモリ部ＭＲが構成される。

階段部ＳＲは、例えばメモリ部ＭＲのＸ方向両側に配置され、メモリ部ＭＲへと向かって昇段していく階段状の構造である。階段部ＳＲは、複数のワード線ＷＬがＸ方向両側において階段状に終端することで構成される。

個々のワード線ＷＬの階段部ＳＲにおける端部には、ワード線ＷＬと上層配線等とを接続するコンタクトＣＣが配置されている。これにより、多層に積層されるワード線ＷＬを個々に引き出すことができる。なお、本明細書においては、階段部ＳＲの各段のテラス面が向いた方向を上方向と規定する。

積層体ＬＭのメモリ部ＭＲ及び階段部ＳＲは、積層体ＬＭ内をＸ方向に延びるコンタクトＬＩによってＹ方向に分割されている。積層体ＬＭのメモリ部ＭＲには、最上層のワード線ＷＬよりも上方をＸ方向に延びる絶縁部材ＳＨＥが配置されている。

絶縁部材ＳＨＥは、コンタクトＬＩによって分割された積層体ＬＭの各部分内でＹ方向に並ぶピラーＰＬのうち、例えば中央のピラーＰＬの上部に、それらのピラーＰＬと交差するように配置される。絶縁部材ＳＨＥにより、Ｙ方向に隣接する複数の選択ゲート線（不図示）が積層体ＬＭの上方に形成される。

周辺部ＰＲは、積層体ＬＭの外側の、Ｘ方向で階段部ＳＲと対向する位置に配置される。周辺部ＰＲは、トランジスタＴＲ及び配線等を含む周辺回路ＣＮＡを備える。周辺回路ＣＮＡはメモリセルの動作に寄与する。

周辺回路ＣＮＡの高さは、複数のワード線ＷＬが積み上げられた積層体ＬＭよりも低く、周辺部ＰＲの絶縁層５０は、少なくとも積層体ＬＭの上面の高さまで達する厚さで周辺回路ＣＮＡを覆っている。

積層体ＬＭの外側には、積層体ＬＭと周辺部ＰＲとに挟まれてＹ方向に延びる中間帯ＢＢが配置されている。中間帯ＢＢはマトリクス状に配列される複数の柱状体ＢＦを有する。中間帯ＢＢは、積層体ＬＭを分割するコンタクトＬＩの端部よりも、Ｘ方向における積層体ＬＭの更に外側の位置に配置されることが好ましい。

次に、図２を用いて、半導体記憶装置１０の詳細の構成例について説明する。

図２は、実施形態１にかかる半導体記憶装置１０の詳細構成の一例を示す模式図である。図２（ａ）は半導体記憶装置１０のＸ方向に沿う一部断面図であり、図２（ｂ）はこれと対応する平面図である。ただし、図２（ｂ）では絶縁層５１〜５３及び上層配線等が省略されている。

図２に示すように、半導体記憶装置１０は、基板ＳＢ、並びに基板ＳＢ上に配置されるメモリ部ＭＲ、階段部ＳＲ、周辺回路ＣＮＡ、及び柱状体ＢＦを備える。階段部ＳＲ及び周辺回路ＣＮＡは絶縁層５１で覆われ、積層体ＬＭ及び絶縁層５１は絶縁層５２で覆われ、絶縁層５２上には絶縁層５３が配置される。絶縁層５１〜５３は例えばＳｉＯ_２層等である。絶縁層５１〜５３が、上述の図１における絶縁層５０に相当する。

積層体ＬＭは、Ｘ方向に延びる導電層としてのワード線ＷＬと、第１の絶縁層としての絶縁層ＯＬとが交互に複数積層された構成を有する。ワード線ＷＬは、例えばタングステン層またはモリブデン層等である。絶縁層ＯＬは例えばＳｉＯ_２層等である。

なお、図２の例では、積層体ＬＭは５層のワード線ＷＬを有するが、ワード線ＷＬの層数は任意である。また、積層体ＬＭは最下層のワード線ＷＬの下方に選択ゲート線（不図示）を配置して構成されてもよく、最上層のワード線ＷＬの上方に選択ゲート線（不図示）を配置して構成されてもよい。

上述の絶縁部材ＳＨＥ（図１参照）は、例えば最上層のワード線ＷＬより上方の導電層を選択ゲート線（不図示）のパターンに区画している。

積層体ＬＭは、メモリセルＭＣが３次元に複数配置されたメモリ部ＭＲと、積層体ＬＭの端部が階段状となった階段部ＳＲとを備える。積層体ＬＭは、Ｘ方向に延びるコンタクトＬＩで分割されている。コンタクトＬＩにより、メモリ部ＭＲと階段部ＳＲとは、ブロックと呼ばれる複数の領域に区画される。

帯状部としてのコンタクトＬＩは、絶縁層５２及び積層体ＬＭを貫通して基板ＳＢに到達する。コンタクトＬＩは、コンタクトＬＩの側壁を覆う絶縁層５４を有する。絶縁層５４の内側には導電層２１が充填されている。絶縁層５４は例えばＳｉＯ_２層等である。導電層２１は例えばポリシリコン層またはタングステン層等である。コンタクトＬＩの導電層２１は、絶縁層５３を貫通するプラグＶ０（不図示）を介して上層配線と接続される。

プラグＶ０に接続する導電層２１を有するコンタクトＬＩが、基板ＳＢ上に配置されることで、コンタクトＬＩは例えばソース線コンタクトとして機能する。ただし、コンタクトＬＩの代わりにＳｉＯ_２層等の絶縁層で充填された帯状部が、積層体ＬＭをＹ方向に分割していてもよい。

積層体ＬＭのメモリ部ＭＲには、複数のピラーＰＬがマトリクス状に配置されている。個々のピラーＰＬは、積層体ＬＭを貫通して基板ＳＢに到達している。ワード線ＷＬ及び絶縁層ＯＬの面（ＸＹ平面）に沿うピラーＰＬの断面は、例えば真円に近い円形、小判型（オーバル型）、または楕円形等の形状を有している。

個々のピラーＰＬは、ピラーＰＬの外周側から順に、メモリ層ＭＥ、チャネル層ＣＮ、及びコア層ＣＲを有する。チャネル層ＣＮはピラーＰＬの底部にも配置される。メモリ層ＭＥは、ピラーＰＬの外周側から順に、例えばＳｉＯ_２層等であるブロック絶縁層ＢＫ、ＳｉＮ層等である電荷蓄積層ＣＴ、及びＳｉＯ_２層等であるトンネル絶縁層ＴＮが積層された層である。チャネル層ＣＮは例えばアモルファスシリコン層またはポリシリコン層等であり、コア層ＣＲは例えばＳｉＯ_２層等である。

ピラーＰＬのチャネル層ＣＮは、絶縁層５２，５３を貫通するプラグＣＨを介してビット線等の上層配線と接続される。個々のピラーＰＬが、メモリ層ＭＥと、プラグＣＨに接続するチャネル層ＣＮとを有することにより、ピラーＰＬとワード線ＷＬとのそれぞれの交差部には複数のメモリセルＭＣが形成される。

ただし、上述の絶縁部材ＳＨＥ（図１参照）が上部に配置されたピラーＰＬは例えばプラグＣＨを有さない。このようなピラーＰＬは、複数のピラーＰＬの規則的な配列を維持するために配置され、それらの側面にメモリセルは形成されないか、それらのメモリセルの機能は有効ではない。

積層体ＬＭの階段部ＳＲには、階段部ＳＲの各段を構成するワード線ＷＬに接続されるコンタクトＣＣが配置されている。コンタクトＣＣは、例えばタングステン層等で構成され、絶縁層５２，５１及び各段の最上層の絶縁層ＯＬを貫通して、接続対象のワード線ＷＬに達している。コンタクトＣＣは、絶縁層５３を貫通するプラグＶ０を介して上層配線と接続される。

このように、階段部ＳＲでは、高さ方向に並ぶメモリセルＭＣにそれぞれ電気的に接続されるワード線ＷＬが階段状に引き出され、階段部ＳＲの各段に配置されるコンタクトＣＣに接続される。

コンタクトＣＣの周囲には、絶縁層５１及び積層体ＬＭを貫通する複数の柱状部ＨＲが、マトリクス状に配置されている。ワード線ＷＬ及び絶縁層ＯＬの面（ＸＹ平面）に沿う柱状部ＨＲの断面は、例えば真円に近い円形、小判型（オーバル型）、または楕円形等のピラーＰＬと同様の形状を有している。柱状部ＨＲの断面積が、ピラーＰＬの断面積と略等しくともよい。個々の柱状部ＨＲには、例えばＳｉＯ_２層等の絶縁層が充填されている。

柱状部ＨＲは、後述する半導体記憶装置１０の製造工程において、製造途中の半導体記憶装置１０が備える積層構造を支持する。

積層体ＬＭの外側に配置される周辺部ＰＲは、基板ＳＢ上に配置されるトランジスタＴＲを含む周辺回路ＣＮＡを備える。トランジスタＴＲには、絶縁層５２，５１を貫通するコンタクトＣＳが接続されている。コンタクトＣＳは、絶縁層５３を貫通するプラグＶ０を介して上層配線と接続される。なお、トランジスタＴＲのアクティブ領域ＡＡに対して、絶縁層５２，５１を貫通してコンタクト（不図示）が更に接続されてもよい。

階段部ＳＲ及び周辺回路ＣＮＡを覆う第２の絶縁層としての絶縁層５１は、例えば積層体ＬＭのメモリ部ＭＲにおける上面の高さ位置に達する厚さを有する。

積層体ＬＭと周辺部ＰＲとに挟まれて配置される中間帯ＢＢは、Ｙ方向に断続的に連なる複数の柱状体ＢＦを備える。個々の柱状体ＢＦは、絶縁層５１を貫通して基板ＳＢに到達している。

なお、積層体ＬＭ内をＸ方向に延びる上述のコンタクトＬＩは、中間帯ＢＢには到達していない。すなわち、中間帯ＢＢはコンタクトＬＩよりも外側の領域に配置される。

ワード線ＷＬ及び絶縁層ＯＬの面（ＸＹ平面）に沿う柱状体ＢＦの断面は、例えば真円に近い円形、小判型（オーバル型）、または楕円形等のピラーＰＬと同様の形状を有している。柱状体ＢＦの断面積が、ピラーＰＬの断面積と略等しくともよい。個々の柱状体ＢＦ内には、例えばコンタクトＬＩの側壁を覆う絶縁層５４と同様の第３の絶縁層としての絶縁層５４が充填されている。ただし、柱状体ＢＦ内に、ＳｉＮ層等の他の絶縁層が充填されていてもよい。または、柱状体ＢＦ内に、絶縁層をライナとする金属層または半導体層等が充填されていてもよい。

なお、図２（ａ）の例では、柱状体ＢＦ内に充填される絶縁層５４は、例えば絶縁層５２と同じ高さ位置において、柱状体ＢＦの上面をも覆っている。

複数の柱状体ＢＦは、例えばＸ方向に並び、Ｙ方向に延びる複数列に配置される。図２の例では、複数の柱状体ＢＦは例えば３つの列に配置されている。このとき、隣り合う配列に属する柱状体ＢＦは、Ｘ方向で互いに完全には重なり合わないことが好ましい。図２の例では、３つの列の柱状体ＢＦのうち、両端の配列中の柱状体ＢＦに対し、中央の配列中の柱状体ＢＦの位置はＹ方向にシフトしている。また、隣り合う配列に属する柱状体ＢＦは、Ｙ方向で一部が互いに重なり合っていることが好ましい。図２の例では、両端の配列中の柱状体ＢＦ同士のピッチＰｘは、柱状体ＢＦのＸ方向の幅（径）を２倍した値より狭くなっている。同じ配列中で隣り合う柱状体ＢＦ同士のピッチＰｙが、柱状体ＢＦのＹ方向の幅（径）を２倍した値より狭くなっていてもよい。

なお、このような柱状体ＢＦの配置が、上述のピラーＰＬの配置と同様の配置であってもよい。ただし、隣り合う柱状体ＢＦ同士の間隔が、隣り合うピラーＰＬ同士の間隔より広くてもよい。つまり、柱状体ＢＦは、ピラーＰＬよりも低密度に配置されていてもよい。また、柱状体ＢＦは、複数列ではなく１列に配置されていてもよい。

複数の柱状体ＢＦがこのように配置されることにより、これらの柱状体ＢＦの間を埋める絶縁層５１は、ＸＹ平面において網目状に広がっている。つまり、中間帯ＢＢの積層体ＬＭ側と周辺部ＰＲ側とで、絶縁層５１は、完全には分断されることなく、柱状体ＢＦの間を縫って連続的に形成されている。

（半導体記憶装置の製造方法）
次に、図３〜図１９を用いて、実施形態１の半導体記憶装置１０の製造方法の例について説明する。

図３〜図１９は、実施形態１にかかる半導体記憶装置１０の製造方法の手順の一例を示す模式図である。図３及び図４は、図２（ａ）の部位に相当する製造途中の半導体記憶装置１０の断面図である。図５〜図１９の（ａ）は図２（ａ）の部位に相当する断面図であり、（ｂ）は図２（ｂ）の部位に相当する平面図である。

以下、基板ＳＢ上にトランジスタＴＲを含む周辺回路ＣＮＡを形成し、周辺回路ＣＮＡの上面を絶縁層５１の一部で覆った後の状態から説明を開始する。

図３（ａ）に示すように、周辺回路ＣＮＡを含む基板ＳＢ上に、犠牲層ＮＬと絶縁層ＯＬとが交互に複数積層された積層体ＬＭｓを形成する。犠牲層ＮＬは、例えばＳｉＮ層等であり、後に導電材料と置き換えられてワード線ＷＬとなる絶縁層である。

なお、この段階において、積層体ＬＭｓに絶縁部材ＳＨＥ（図１参照）が形成されていてもよい。絶縁部材ＳＨＥは、例えば積層体ＬＭｓ（の更に上層の犠牲層および絶縁層）を途中まで分断するよう形成された溝内に絶縁体を充填することで形成される。

図３（ｂ）に示すように、レジストマスク等のマスクパターンＭＫａを、Ｏ_２プラズマ等を用いたスリミングにより後退させながら、犠牲層ＮＬと絶縁層ＯＬとを上層から例えば１対ずつ除去して、積層体ＬＭｓの端部が階段状の形状となるように加工する。

図４（ａ）に示すように、犠牲層ＮＬと絶縁層ＯＬとで構成される階段部ＳＲｓが積層体ＬＭｓのＸ方向の端部に形成される。

図４（ｂ）に示すように、周辺回路ＣＮＡ及び階段部ＳＲｓを覆う絶縁層５１を更に形成する。これにより、絶縁層５１が、例えば積層体ＬＭｓの最上面と同じ高さまで形成される。

図５に示すように、積層体ＬＭｓを貫通して基板ＳＢに到達するメモリホールＭＨを形成する。また、絶縁層５１及び階段部ＳＲｓの積層体ＬＭｓを貫通して基板ＳＢに到達するホールＲＨを形成する。また、絶縁層５１を貫通して基板ＳＢに到達するホールＢＨを形成する。

メモリホールＭＨは、後にピラーＰＬを形成するための貫通孔である。ホールＲＨは、後に柱状部ＨＲを形成するための貫通孔である。ホールＢＨは、後に柱状体ＢＦを形成するための貫通孔である。メモリホールＭＨ、ホールＲＨ、及びホールＢＨは、例えば同様の形状およびサイズを有するため、これらを並行して形成することが可能である。

なお、図５（ｂ）では、絶縁層５１に覆われた階段部ＳＲｓが点線で示されている。以降の図面においても同様である。

図６に示すように、階段部ＳＲｓ上層の絶縁層５１を覆うマスクパターンＭＫｂを形成する。これにより、ホールＲＨがマスクパターンＭＫｂで塞がれる。

図７に示すように、メモリホールＭＨ内およびホールＢＨ内にアモルファスシリコン層等の犠牲層を充填する。これにより、メモリホールＭＨに犠牲層が充填されたピラーＰＬｓ、及びホールＢＨに犠牲層が充填された柱状体ＢＦｓが形成される。マスクパターンＭＫｂで塞がれたホールＲＨ内には犠牲層は充填されない。

図８に示すように、マスクパターンＭＫｂを除去した後、ホールＲＨ内にＳｉＯ_２層等の絶縁層を充填して柱状部ＨＲを形成する。ピラーＰＬｓ及び柱状体ＢＦｓには犠牲層が充填されているので絶縁層は形成されない。

図９に示すように、ピラーＰＬｓの犠牲層を除去してメモリホールＭＨを開口させる。

図１０に示すように、メモリホールＭＨ内に、メモリホールＭＨの側壁側から順に、ＳｉＯ_２層等のブロック絶縁層ＢＫ、ＳｉＮ層等の電荷蓄積層ＣＴ、及びＳｉＯ_２層等のトンネル絶縁層ＴＮを堆積させ、メモリ層ＭＥを形成する。また、メモリ層ＭＥの内側に、アモルファスシリコン層またはポリシリコン層等であるチャネル層ＣＮを形成する。チャネル層ＣＮはメモリホールＭＨの底面にも形成される。そして、チャネル層ＣＮの内側の空隙をＳｉＯ_２層等のコア層ＣＲで充填する。以上により、ピラーＰＬが形成される。

なお、図８に示すホールＲＨの充填処理と、図１０に示すピラーＰＬの形成処理とは、処理順を相互に入れ替え可能である。

図１１に示すように、積層体ＬＭｓの上面および絶縁層５１を覆う絶縁層５２を形成する。

図１２に示すように、積層体ＬＭｓを分断してＸ方向に延びるスリットＳＴを形成する。スリットＳＴは、絶縁層５２、階段部ＳＲｓの絶縁層５１、及び積層体ＬＭｓを貫通して基板ＳＢに到達する溝状に形成される。スリットＳＴは、Ｘ方向において柱状体ＢＦｓが形成された領域、つまり、後に中間帯ＢＢとなる領域には到達していない。

図１３に示すように、柱状体ＢＦｓ上の絶縁層５２を除去し、柱状体ＢＦｓの上面を露出させる。

図１４に示すように、柱状体ＢＦｓの犠牲層を除去してホールＢＨを開口させる。

図１５に示すように、積層体ＬＭｓを貫通するスリットＳＴを介して、積層体ＬＭｓ中の犠牲層ＮＬを除去する。これにより、絶縁層ＯＬの間に犠牲層ＮＬが除去されたギャップを有する積層体ＬＭｇが形成される。

積層体ＬＭｇは、多数のギャップを含む脆弱な構造物である。そこで、積層体ＬＭｇの中央付近においては、積層体ＬＭｇを貫通するピラーＰＬが積層体ＬＭｇを支持する。積層体ＬＭｇ端部の階段部ＳＲｇでは、階段部ＳＲｇの各段を貫通する柱状部ＨＲが階段部ＳＲｇを支持する。

また、積層体ＬＭｇの周辺に厚く形成された絶縁層５１から積層体ＬＭｇへは、積層体ＬＭｇの中央に向かう圧縮応力が働いている。一方で、積層体ＬＭｇと、その周辺の厚い絶縁層５１との間には、内部が空洞となったホールＢＨが連なっている。このため、積層体ＬＭｇと絶縁層５１との間の応力がホールＢＨ内の空洞によって吸収され、積層体ＬＭｇに圧縮応力が働くのを抑制する。

また、ホールＢＨはＸ方向に並ぶ複数列に配列されている。そして、隣り合う配列に属するホールＢＨは、例えばＸ方向で完全には重なり合わず、Ｙ方向で一部が重なり合っている。このように、ホールＢＨは高密度に配列されており、このようなホールＢＨの配列を疑似的なハニカム構造と捉えることもできる。ハニカム構造は、例えば多角柱を隙間なく並べた構造を取り、多角柱の１つの面に加わった力が他の面に分散されることで、高い強度を有する。複数列に並ぶホールＢＨにおいても、応力を分散し、吸収するハニカム構造の性能が擬似的に発揮されている可能性がある。

図１６に示すように、積層体ＬＭｇを貫通するスリットＳＴを介して、積層体ＬＭｇのギャップに導電材が充填される。これにより、ワード線ＷＬと絶縁層ＯＬとが複数交互に積層された積層体ＬＭが形成される。

このとき、スリットＳＴ内およびホールＢＨ内の一部または全部が導電材によって埋まる場合がある。その場合には、スリットＳＴ内およびホールＢＨ内の導電材は除去される。

なお、図１５及び図１６に示す処理をリプレース処理とも言う。

図１７に示すように、スリットＳＴの側壁を覆い、ＳｉＯ_２層等の絶縁層５４が形成される。このとき、ホールＢＨ内にも絶縁層５４が充填され、また、ホールＢＨ上方の絶縁層５２の開口も埋め戻される。これにより、内部に絶縁層５４が充填された柱状体ＢＦが形成される。

ただし、スリットＳＴ側壁への絶縁層５４の形成時、ホールＢＨ内が全て絶縁層５４により充填されなくともよい。この場合、ホールＢＨ内に芯状に残った空隙には、この後、スリットＳＴに導電層２１を充填する際に導電層２１が充填される。このような場合には、絶縁層５４で側壁を覆われたポリシリコン層またはタングステン層等が内部に充填された柱状体が形成される。

図１８に示すように、スリットＳＴの側壁を覆う絶縁層５４の内側に、ポリシリコン層またはタングステン層等の導電層２１を充填し、コンタクトＬＩを形成する。

図１９に示すように、絶縁層５２，５１及び階段部ＳＲ各段のテラス面を構成する絶縁層ＯＬを貫通して、絶縁層ＯＬ下層のワード線ＷＬに接続するコンタクトＣＣを形成する。また、絶縁層５２，５１を貫通してトランジスタＴＲ等に接続するコンタクトＣＳを形成する。このとき、絶縁層５２，５１を貫通してトランジスタＴＲのアクティブ領域ＡＡに接続するコンタクトを更に形成してもよい。

この後、絶縁層５２上に絶縁層５３を形成し、絶縁層５３，５２を貫通してピラーＰＬのチャネル層ＣＮに接続するプラグＣＨを形成し、絶縁層５３を貫通してコンタクトＬＩ，ＣＣ，ＣＳに接続するプラグＶ０を形成する。

以上により、実施形態１の半導体記憶装置１０が製造される。

３次元不揮発性メモリは、例えば複数の導電層が絶縁層を介して積層される積層体に３次元にメモリセルを配置することで形成される。一方、積層体の周辺部には厚膜の絶縁層が配置され、積層構造をとる積層体とは構成材料が大きく異なっている。

このため、厚膜の絶縁層から積層体へは積層体の中央へ向かう圧縮応力が発生する場合がある。リプレース時、積層体は多数のギャップを含む脆弱な構成を取るため、圧縮応力によって積層体の積層構造に撓みが生じたり、階段部の柱状部がメモリ部側へ傾いたりしてしまうことがある。そこで、積層体と周辺部の絶縁層とを分断する溝を形成するなどして、このような圧縮応力を緩和することが考えられる。

しかしながら、これにより、溝に近接する積層体の階段部付近が溝側へと向かって膨張する引っ張り応力が発生してしまう場合がある。よって、リプレース時の脆弱な積層体の構造においては、階段部の柱状部が外側へ傾いたり、階段部が変形したりしてしまうことがある。

実施形態１の半導体記憶装置１０によれば、積層体ＬＭと周辺部ＰＲとに挟まれた中間帯ＢＢに断続的に連なる１列または複数列の柱状体ＢＦを備える。半導体記憶装置１０の製造工程において、柱状体ＢＦは、内部に空洞を有するホールＢＨの状態になっており、周辺部ＰＲから積層体ＬＭｇへの圧縮応力を緩和する。また、例えば積層体と周辺部とを分断する溝とは異なり、ホールＢＨは断続的に連なっているので、階段部ＳＲｇから周辺部ＰＲへと向かう引っ張り応力の発生を抑制する。

実施形態１の半導体記憶装置１０によれば、複数列に配置される柱状体ＢＦは、例えばＸ方向で完全には重なり合わず、Ｙ方向で一部が重なり合っている。これにより、絶縁層５１が柱状体ＢＦの間を縫って連続的に形成されることとなり、積層体ＬＭ及び周辺部ＰＲ間での応力の伝播を抑制することが容易となる。また、柱状体ＢＦの配置を様々に調整することで、圧縮応力を緩和しつつ引っ張り応力を抑制するという２つの機能のバランスをとることが可能である。更に、柱状体ＢＦをコンタクトＬＩよりも外側の領域に配置しているので、例えば擬似的なハニカム構造のホールＢＨの配列が、コンタクトＬＩを形成するためのスリットＳＴによって分断されることなくＹ方向に連続的に連なることとなり、積層体ＬＭ及び周辺部ＰＲ間の応力をそれらに挟まれた領域において満遍なく吸収することができる。

（変形例）
次に、図２０を用いて、実施形態１の変形例の半導体記憶装置１０ａについて説明する。図２０は、実施形態１の変形例にかかる半導体記憶装置１０ａの詳細構成の一例を示す断面図である。変形例の半導体記憶装置１０ａは、柱状体ＢＦａがエアギャップＡＧを内包している点が、上述の実施形態１とは異なる。

図２０に示すように、半導体記憶装置１０ａは、内部にエアギャップＡＧを含む柱状体ＢＦａを備える。つまり、柱状体ＢＦａは内部に充填材を略有していない。それ以外の柱状体ＢＦａの構成は、上述の実施形態１の柱状体ＢＦの構成と同一である。

このように、エアギャップＡＧを含む柱状体ＢＦａは、例えば次のように形成することができる。

すなわち、上述の実施形態１の図１１に示す処理の前に、予め、柱状体ＢＦｓ内の犠牲層を除去してホールＢＨを開口させておく。そして、図１１に示す処理では、カバレッジ性能を落としたプロセス条件にて絶縁層５２を形成する。これにより、ホールＢＨの内部が埋まらないまま、ホールＢＨの上面が絶縁層５２により塞がれて、エアギャップＡＧを含む柱状体ＢＦａが形成される。

変形例の半導体記憶装置１０ａによれば、リプレース処理では、柱状体ＢＦａがエアギャップＡＧを有することによって応力が緩和され、また、半導体記憶装置１０ａが完成した後も、柱状体ＢＦａによる応力緩和の効果が得られる。

［実施形態２］
以下、図面を参照して実施形態２について詳細に説明する。実施形態２の半導体記憶装置は多角柱の柱状体を有する点が、上述の実施形態１とは異なる。

（半導体記憶装置の構成例）
図２１は、実施形態２にかかる半導体記憶装置２０の詳細構成の一例を示す模式図である。図２１（ａ）は半導体記憶装置２０のＸ方向に沿う一部断面図であり、図２１（ｂ）はこれと対応する平面図である。ただし、図２１（ｂ）では絶縁層５１〜５３及び上層配線等が省略されている。

図２１に示すように、半導体記憶装置２０は、積層体ＬＭと周辺部ＰＲとに挟まれた中間帯ＢＢｔ内に、Ｙ方向に断続的に連なる１列の柱状体ＢＦｔを備える。ＸＹ平面に沿う柱状体ＢＦｔの断面は、例えば四角形等の多角形の形状を有している。柱状体ＢＦｔのＸ方向およびＹ方向の幅、並びにＹ方向における柱状体ＢＦｔ間の間隔は適宜、調整可能である。ただし、柱状体ＢＦｔのＹ方向の幅は短い方が好ましい。

なお、柱状体ＢＦｔは、Ｘ方向に並ぶ複数列に配置されていてもよい。その場合、隣り合う配列に属する柱状体ＢＦｔは、互いの位置がＹ方向にシフトしていることにより、Ｘ方向で互いに完全には重なり合わないことが好ましい。

複数の柱状体ＢＦｔがこのように配置されることにより、これらの柱状体ＢＦｔの間を埋める絶縁層５１は、ＸＹ平面において網目状に広がっている。つまり、中間帯ＢＢｔの積層体ＬＭ側と周辺部ＰＲ側とで、絶縁層５１は、完全には分断されることなく、柱状体ＢＦｔの間を縫って連続的に形成されている。

個々の柱状体ＢＦｔの側壁は、例えばコンタクトＬＩの側壁を覆う絶縁層５４と同様の絶縁層５４で覆われている。柱状体ＢＦｔの絶縁層５４の内側には、例えばコンタクトＬＩと同様、ポリシリコン層またはタングステン層等の導電層２１が充填されている。ただし、柱状体ＢＦｔ内に、ＳｉＯ_２層またはＳｉＮ等の絶縁層が充填されていてもよい。柱状体ＢＦｔがエアギャップを含んでいてもよい。

（半導体記憶装置の製造方法）
次に、図２２〜図２７を用いて、実施形態２の半導体記憶装置２０の製造方法の例について説明する。

図２２〜図２７は、実施形態２にかかる半導体記憶装置２０の製造方法の手順の一例を示す模式図である。図２２〜図２７の（ａ）は図２１（ａ）の部位に相当する断面図であり、（ｂ）は図２１（ｂ）の部位に相当する平面図である。

以下に説明するように、実施形態２の柱状体ＢＦｔは、例えばスリットＳＴ及びコンタクトＬＩと並行して形成される。

図２２は、上述の実施形態１の図１１の処理に相当する処理が実施されたことを示す図である。つまり、図２２の処理では、積層体ＬＭｓ及び絶縁層５１を覆う絶縁層５２が形成される。この段階において、柱状体ＢＦｔに関わる構成は未だ形成されていない。

図２３に示すように、積層体ＬＭｓを分断してＸ方向に延びるスリットＳＴが形成される。また、積層体ＬＭｓの外側に、Ｙ方向に断続的に連なるトレンチＢＨｔが形成される。トレンチＢＨｔは、絶縁層５２，５１を貫通して基板ＳＢに到達している。トレンチＢＨｔは、後に柱状体ＢＦｔを形成するための貫通溝である。

このように、スリットＳＴとトレンチＢＨｔとは例えば並行して形成される。

図２４に示すように、積層体ＬＭｓを貫通するスリットＳＴを介して、積層体ＬＭｓ中の犠牲層ＮＬを除去し、ギャップを有する積層体ＬＭｇを形成する。

このとき、積層体ＬＭｇと絶縁層５１との間の応力がトレンチＢＨｔ内の空洞によって吸収され、積層体ＬＭｇに圧縮応力が働くのを抑制する。また、トレンチＢＨｔが断続的に配置されているため、階段部ＳＲｇから周辺部ＰＲへと向かう引っ張り応力を抑制する。

図２５に示すように、積層体ＬＭｇを貫通するスリットＳＴを介して、積層体ＬＭｇのギャップに導電材を充填して、ワード線ＷＬと絶縁層ＯＬとが複数交互に積層された積層体ＬＭを形成する。

このとき、スリットＳＴ内およびトレンチＢＨｔ内の一部または全部が導電材によって埋まる場合がある。その場合には、スリットＳＴ内およびトレンチＢＨｔ内の導電材を除去する。

図２６に示すように、スリットＳＴの側壁を覆い、ＳｉＯ_２層等の絶縁層５４が形成される。このとき、トレンチＢＨｔの側壁も絶縁層５４で覆われる。

図２７に示すように、スリットＳＴの側壁を覆う絶縁層５４の内側に、ポリシリコン層またはタングステン層等の導電層２１を充填し、コンタクトＬＩを形成する。このとき、トレンチＢＨｔの絶縁層５４の内側にも導電層２１が充填される。

これ以降の工程は、上述の実施形態１の半導体記憶装置１０の製造方法と同様に実施される。

以上により、実施形態２の半導体記憶装置２０が製造される。

上述したように、実施形態２の半導体記憶装置２０によれば、実施形態１の半導体記憶装置１０と同様の効果を奏する。

［その他の実施形態］
上述の実施形態１，２及び変形例では、柱状部ＨＲ内には絶縁層が充填されていることとした。しかし、柱状部およびピラーの充填工程を並行して行い、柱状部をピラーの充填材と同様の材料で充填してもよい。

上述の実施形態１，２及び変形例では、半導体記憶装置１０，１０ａ，２０は、基板ＳＢ上に配置された積層体ＬＭおよび周辺回路ＣＮＡを備えることとした。しかし、半導体記憶装置の積層体が、基板上に配置された周辺回路の上方に配置されてもよい。また、積層体が、周辺回路が配置された基板に貼り合わせられてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０，１０ａ，２０…半導体記憶装置、２１…導電層、５１〜５４…絶縁層、ＢＢ…中間帯、ＢＦ，ＢＦａ，ＢＦｔ…柱状体、ＣＣ，ＣＳ，ＬＩ…コンタクト、ＣＮＡ…周辺回路、ＨＲ…柱状部、ＬＭ…積層体、ＭＣ…メモリセル、ＭＲ…メモリ部、ＯＬ…絶縁層、ＰＬ…ピラー、ＰＲ…周辺部、ＳＢ…基板、ＳＲ…階段部、ＷＬ…ワード線。

Claims (5)

1. 第１の方向に延びる複数の導電層が第１の絶縁層を介して積層され、前記複数の導電層と電気的に接続された複数のメモリセルが配置されるメモリ部、及び前記複数の導電層の前記第１の方向における端部が階段状となった階段部を有する積層体と、
   前記積層体の外側の位置で、前記階段部と前記第１の方向に対向して配置される周辺部と、
   前記積層体内を前記第１の方向に延び、前記積層体を前記第１の方向と交差する第２の方向に分割する帯状部と、
   前記積層体と前記周辺部とに挟まれた前記積層体の外側の位置であって、前記帯状部の端部よりも前記第１の方向における前記積層体の更に外側の位置で、前記第２の方向に断続的に連なる１列または複数列の柱状体と、を備える、
   半導体記憶装置。
2. 第１の方向に延びる複数の導電層が第１の絶縁層を介して積層され、前記複数の導電層と電気的に接続された複数のメモリセルが配置されるメモリ部、及び前記複数の導電層の前記第１の方向における端部が階段状となった階段部を有する積層体と、
   前記積層体の外側の位置で、前記階段部と前記第１の方向に対向して配置される周辺部と、
   前記積層体と前記周辺部とに挟まれた前記積層体の外側の位置で、前記第１の方向と交差する第２の方向に断続的に連なる複数列の柱状体と、を備える、
   半導体記憶装置。
3. 前記複数列の柱状体における隣り合う配列中の前記柱状体は、
   前記第２の方向で互いにシフトした位置に配置されている、
   請求項２に記載の半導体記憶装置。
4. 前記周辺部は、
   少なくとも前記積層体の上面の高さまで達する厚さの第２の絶縁層を有し、
   前記第２の絶縁層は、前記柱状体の間を埋めて網目状に広がっている、
   請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置。
5. 前記柱状体の内部には、
   第３の絶縁層が充填され、
   前記第３の絶縁層で側壁を覆われた金属層もしくは半導体層が充填され、または、
   エアギャップが含まれる、
   請求項１乃至請求項４のいずれか１項に記載の半導体記憶装置。

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