CN214898446U - 半导体存储装置 - Google Patents

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Abstract

本实用新型的实施方式提供一种能够优选地制造的半导体存储装置。实施方式的半导体存储装置具备：衬底；导电层，在与衬底的表面交叉的第1方向上离开衬底而设置；及存储结构，在相对于第1方向垂直且包含导电层的一部分的第1面，外周面被导电层包围。存储结构具备：绝缘层；n(n为3以上的自然数)个半导体层，设置于导电层与绝缘层之间，在第1面彼此离开；及栅极绝缘膜，在第1面设置于导电层与n个半导体层之间。在第1面，将通过使到导电层的距离最短的绝缘层的外周面上的点且外接于绝缘层的正n角形的范围设为第1范围的情况下，n个半导体层设置于第1范围的内侧。

Description

半导体存储装置
[相关申请案]
本申请享受以日本专利申请2020-140651号(申请日：2020年8月24日)为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部内容。
技术领域
本实施方式涉及一种半导体存储装置。
背景技术
已知有一种半导体存储装置，其具备：衬底；多个栅极电极，积层于与所述衬底的表面交叉的方向；半导体层，与所述多个栅极电极对向；及栅极绝缘层，设置于栅极电极及半导体层之间。
实用新型内容
实施方式提供一种能够优选地制造的半导体存储装置。
一实施方式的半导体存储装置具备：衬底；导电层，在与衬底的表面交叉的第1方向上离开衬底而设置；及存储结构，在相对于第1方向垂直且包含导电层的一部分的第1面，外周面被导电层包围。存储结构具备：绝缘层；n(n为3以上的自然数)个半导体层，设置于导电层与绝缘层之间，在第1面彼此离开；及栅极绝缘膜，在第1面设置于导电层与n个半导体层之间。在第1面，将通过到导电层的距离最短这样的绝缘层的外周面上的点且外接于绝缘层的正n角形的范围设为第1范围的情况下，n个半导体层设置于第1范围的内侧。
所述实施方式中，优选的是具备：多个所述存储结构，在第1面，外周面被导电层包围；且导电层包含直线配线部，所述直线配线部设置于多个存储结构中的2个之间，沿构成与2个存储结构的第1范围对应的正n角形的2条边延伸，与2个存储结构相接。
一实施方式的半导体存储装置具备：衬底；导电层，在与衬底的表面交叉的第1方向上离开衬底而设置；及多个存储结构，在相对于第1方向垂直且包含导电层的一部分的第1面，外周面被导电层包围。存储结构具备：绝缘层；n(n为3以上的自然数)个半导体层，分别设置于导电层与绝缘层之间，在第1面彼此离开；及栅极绝缘膜，在第1面设置于导电层与n个半导体层之间。在第1面，存储结构的外周面包含与n个半导体层对应设置的n个角部，n个角部包含沿彼此交叉的方向延伸的2个直线部。导电层包含直线配线部，所述直线配线部设置于多个存储结构中的2个之间，沿2个存储结构的外周面所包含的彼此平行的2个直线部延伸，与2个存储结构相接。
所述实施方式中，优选的是n个半导体层分别设置于被2条直线及绝缘层的外周面包围的范围的内侧，所述2条直线在与角部的2个直线部平行的方向上延伸且与绝缘层外接。
根据实施方式，能够优选地制造半导体存储装置。
附图说明
图1是表示第1实施方式的半导体存储装置的一部分构成的示意性俯视图。
图2是表示所述半导体存储装置的一部分构成的示意性XY剖视图。
图3是表示所述半导体存储装置的一部分构成的示意性XY剖视图。
图4是表示所述半导体存储装置的一部分构成的示意性XY剖视图。
图5是表示所述半导体存储装置的一部分构成的示意性XY剖视图。
图6是表示所述半导体存储装置的一部分构成的示意性YZ剖视图。
图7是用以对第1实施方式的半导体存储装置的制造方法进行说明的示意性YZ剖视图。
图8是用以对所述制造方法进行说明的示意性YZ剖视图。
图9是用以对所述制造方法进行说明的示意性XY剖视图。
图10是用以对所述制造方法进行说明的示意性YZ剖视图。
图11是用以对所述制造方法进行说明的示意性YZ剖视图。
图12是用以对所述制造方法进行说明的示意性YZ剖视图。
图13是用以对所述制造方法进行说明的示意性YZ剖视图。
图14是用以对所述制造方法进行说明的示意性YZ剖视图。
图15是用以对所述制造方法进行说明的示意性XY剖视图。
图16是用以对所述制造方法进行说明的示意性YZ剖视图。
图17是用以对所述制造方法进行说明的示意性XY剖视图。
图18是用以对所述制造方法进行说明的示意性YZ剖视图。
图19是用以对所述制造方法进行说明的示意性YZ剖视图。
图20是用以对所述制造方法进行说明的示意性YZ剖视图。
图21是用以对所述制造方法进行说明的示意性XY剖视图。
图22是用以对所述制造方法进行说明的示意性YZ剖视图。
图23是用以对所述制造方法进行说明的示意性YZ剖视图。
图24是用以对所述制造方法进行说明的示意性XY剖视图。
图25是用以对所述制造方法进行说明的示意性YZ剖视图。
图26是用以对所述制造方法进行说明的示意性XY剖视图。
图27是用以对所述制造方法进行说明的示意性YZ剖视图。
图28是表示比较例的半导体存储装置的一部分构成的示意性XY剖视图。
图29是用以对比较例的半导体存储装置的制造方法进行说明的示意性YZ剖视图。
图30是用以对所述制造方法进行说明的示意性XY剖视图。
图31是用以对所述制造方法进行说明的示意性XY剖视图。
图32是用以对所述制造方法进行说明的示意性XY剖视图。
图33是表示第2实施方式的半导体存储装置的一部分构成的示意性XY剖视图。
图34是用以对第2实施方式的半导体存储装置的制造方法进行说明的示意性XY剖视图。
图35是用以对所述半导体存储装置的制造方法进行说明的示意性XY剖视图。
图36是表示第3实施方式的半导体存储装置的一部分构成的示意性XY剖视图。
图37是表示第4实施方式的半导体存储装置的一部分构成的示意性XY剖视图。
图38是表示第5实施方式的半导体存储装置的一部分构成的示意性XY剖视图。
具体实施方式
接下来，参照附图详细说明实施方式的半导体存储装置。另外，以下实施方式只是一例，并不意图限定本实用新型。另，以下附图是示意图，为了便于说明，有省略一部分构成的情况。另，对关于多个实施方式共通的部分，有标注相同符号并省略说明的情况。
另，在本说明书中说到“半导体存储装置”的情况下，有表示存储裸片的情况，也有表示存储芯片、存储卡、SSD(Solid State Drive：固态驱动器)等包含控制器裸片的存储系统的情况。又，也有表示智能手机、平板终端、个人计算机等包含主机的构成的情况。
另，在本说明书中，说到第1构成“电连接”于第2构成的情况下，可以是第1构成直接连接于第2构成，也可以是第1构成经由配线、半导体部件或晶体管等而连接于第2构成。例如，将3个晶体管串联连接的情况下，即使第2个晶体管为断开状态，第1个晶体管也“电连接”于第3个晶体管。
另，在本说明书中，说到第1构成在第2构成及第3构成之“间连接”的情况下，有表示第1构成、第2构成及第3构成串联连接，且第2构成经由第1构成连接于第3构成的情况。
另，在本说明书中，将相对于衬底的上表面平行的特定方向称为X方向，将相对于衬底的上表面平行且与X方向垂直的方向称为Y方向，将相对于衬底的上表面垂直的方向称为Z方向。
另，在本说明书中，有时将沿着特定面的方向称为第1方向，将沿所述特定面而与第1方向交叉的方向称为第2方向，将与所述特定面交叉的方向称为第3方向。所述第1方向、第2方向及第3方向可与X方向、Y方向及Z方向的任一个对应，也可不对应。
另，在本说明书中，“上”或“下”等的表述以衬底为基准。例如，将沿所述Z方向从衬底离开的方向称为上，将沿Z方向接近衬底的方向称为下。另，在关于某构成说到下表面或下端的情况下，有表示所述构成的衬底侧的面或端部的情况，说到上表面或上端的情况下，有表示所述构成的衬底的相反侧的面或端部的情况。另，将与X方向或Y方向交叉的面称为侧面等。
另，在本说明中，关于构成、部件等，在说到特定方向的“宽度”、“长度”或“厚度”等的情况下，有时表示利用SEM(Scanning electron microscopy：扫描电子显微镜)或TEM(Transmission electron microscopy：透射电子显微镜)等观察的剖面等中的宽度、长度或厚度等。
另，在本说明书中，在关于构成的轮廓线、构成间的界面等说到“直线”或“直线状”等的情况下，有时不是数学上严格的直线，而表示利用SEM或TEM等观察的剖面中，这种轮廓线、界面等大致沿直线延伸。在这种情况下，例如，对利用SEM或TEM等观察的剖面标注虚拟的直线、辅助线等的情况下，所述虚拟的直线、辅助线等、与构成所述轮廓线、界面等的各点之间的距离落在一定范围内的情况下，这种轮廓线、界面等沿直线延伸。
[第1实施方式]
[构成]
图1是表示本实施方式的半导体存储装置的一部分构成的示意性俯视图。图2及图3是与图1的A所示的部分对应的示意性XY剖视图。另外，图2及图3对应于彼此高度位置不同的XY剖面。图4及图5是与本实施方式的半导体存储装置的一部分构成对应的示意性XY剖视图。另外，图4及图5对应于彼此高度位置不同的XY剖面。图6是沿B-B′线切断图2及图3所示的结构，与沿箭头方向观察的剖面对应的示意性YZ剖视图。
如图1所示，本实施方式的半导体存储装置具备半导体衬底100。半导体衬底100例如为含有包含硼(B)等P型杂质的P型硅(Si)的半导体衬底。图示的例中，在半导体衬底100设置排列于X方向的2个存储单元阵列区域RMCA。存储单元阵列区域RMCA具备排列于Y方向的多个存储块BLK1。另，例如图2所示，在Y方向上相邻的2个存储块BLK1之间，分别设置块间结构IBLK。
例如图3所示，存储块BLK1具备排列于Y方向的2个串单元SU、与设置于所述2个串单元SU之间的氧化硅(SiO2)等的串单元间绝缘层ISU。
另，存储块BLK1具备积层结构SS1、与形成为大致正三角柱状的多个存储结构MS1。例如图2的例中，积层结构SS1具备：4个直线配线部112，在X方向延伸且排列于Y方向；多个直线配线部113，在Y方向上相邻的2个直线配线部112之间排列于X方向，在相对于X方向为+60°的方向延伸；及多个直线配线部114，在Y方向上相邻的2个直线配线部112之间排列于X方向，在相对于X方向为-60°的方向延伸。多个直线配线部113及多个直线配线部114串联连接，构成与Y方向上相邻的2个直线配线部112两者连接的Z字形状。多个存储结构MS1具备与直线配线部112相接的边S112、与直线配线部113相接的边S113、及与直线配线部114相接的边S114。
积层结构SS1例如图6所示，具备排列于Z方向的多个导电层110、设置于所述多个导电层110的下方的导电层111、及设置于Z方向上相邻的2个导电层110、111之间的绝缘层101。
导电层110为在X方向延伸的大致板状的导电层。导电层110包含氮化钛(TiN)等阻挡(barrier)导电膜及钨(W)等金属膜的积层膜等。导电层110例如图2所示，基本上具备与存储块BLK1相同程度的Y方向宽度。但是，设置于上方的一部分导电层110例如图3所示，被串单元间绝缘层ISU在Y方向分断，具备存储块BLK1的Y方向宽度的一半以下的Y方向宽度。导电层110例如作为存储晶体管(存储单元)的栅极电极及字线、或选择晶体管的栅极电极及选择栅极线发挥功能。
导电层111(图6)例如包含氮化钛(TiN)等阻挡导电膜及钨(W)等金属膜的积层膜等。绝缘层101例如包含氧化硅(SiO2)等的绝缘层。导电层111例如作为选择晶体管的栅极电极及选择栅极线发挥功能。
存储结构MS1例如图4所示，外周面被积层结构SS1中的导电层110、111遍及全周而包围。
存储结构MS1具备：氧化硅(SiO2)等的绝缘层125，设置于存储结构MS1的中心轴上；及3个半导体层120，沿绝缘层125的外周面以120°间隔设置，且彼此离开。所述绝缘层125及3个半导体层120在XY剖面构成大致正三角形状的结构。例如，图4中，图示出绝缘层125的外周面中，到导电层110的距离最短这样的3个点p1。另，图4中，图示出通过所述3个点p1且外接于绝缘层125的正三角形状的区域R120。图示的例中，3个半导体层120全部设置于区域R120的范围内。另外，构成区域R120的正三角形的各边分别与所述3条边S112、S113、S114平行。另，存储结构MS1具备覆盖所述大致正三角形状结构的外周面的隧道绝缘膜131、电荷蓄积膜132、及块绝缘膜133。
半导体层120例如作为排列于Z方向的多个存储晶体管及选择晶体管的通道区域发挥功能。半导体层120例如为多晶硅(Si)等的半导体层。半导体层120例如图6所示，具有大致三角柱状的形状。另，半导体层120的外周面的一部分与导电层110对向。另，半导体层120的外周面的一部分与绝缘层125相接。
在半导体层120的上端部，设置有包含磷(P)等N型杂质的杂质区域121。杂质区域121经由接点BLC1及接点BLC2而电连接于位线BL。另外，例如图5所示，排列于X方向的多个存储结构MS1所包含的多个杂质区域121的X方向上的位置全部不同。另，接点BLC1、BLC2也可设置于从Z方向观察时与杂质区域121重叠的位置。另，1个串单元SU(图3)所包含的多个接点BLC2的X方向上的位置全部不同。由此，1个串单元SU所包含的多个杂质区域121连接于全部不同的位线BL。
半导体层120的下端部例如图6所示，经由含有单晶硅(Si)等的半导体层122，连接于半导体衬底100的P型井区域。半导体层122例如作为选择晶体管的通道区域发挥功能。半导体层122的外周面被导电层111包围，与导电层111对向。在半导体层122与导电层111之间，设置有氧化硅(SiO2)等的绝缘层123。
隧道绝缘膜131、电荷蓄积膜132、及块绝缘膜133例如作为存储晶体管及选择晶体管的栅极绝缘膜发挥功能。隧道绝缘膜131及块绝缘膜133例如为氧化硅(SiO2)等的绝缘膜。电荷蓄积膜132例如为氮化硅(Si3N4)等的可蓄积电荷的膜。隧道绝缘膜131、电荷蓄积膜132、及块绝缘膜133具有大致正三角筒状的形状，沿由绝缘层125及3个半导体层120构成的大致正三角形状的结构的外周面在Z方向延伸。
块间结构IBLK具备在Z方向及X方向延伸的导电层140、及设置于导电层140的侧面的绝缘层141。导电层140连接于设置在半导体衬底100的未图示的N形杂质区域。导电层140也可例如包含氮化钛(TiN)等阻挡导电膜及钨(W)等金属膜的积层膜等。导电层140例如作为源极线的一部分发挥功能。
[制造方法]
接下来，参照图7～图27，对本实施方式的半导体存储装置的制造方法进行说明。图7、图8、图10～图14、图16、图18～图20、图22、图23、图25、图27是用以对所述制造方法进行说明的示意性YZ剖视图，表示与图6对应的剖面。图9、图15、图17、图24、图26是用以对所述制造方法进行说明的示意性XY剖视图，表示与图5对应的剖面。图21是用以对所述制造方法进行说明的示意性XY剖视图。
在制造本实施方式的半导体存储装置时，例如图7所示，在半导体衬底100上形成多个牺牲层110A及绝缘层101。牺牲层110A例如含有氮化硅(SiN)等。所述步骤例如利用CVD(Chemical Vapor Deposition：化学气相沉积)等方法进行。
接下来，例如图8及图9所示，在与多个存储结构MS1对应的位置，形成多个贯通孔120A。贯通孔120A是在Z方向延伸，贯通绝缘层101及牺牲层110A，使半导体衬底100的上表面露出的贯通孔。所述步骤例如利用RIE(Reactive Ion Etching：反应性离子蚀刻)等方法进行。
接下来，例如图10所示，在贯通孔120A的底面形成半导体层122。所述步骤例如利用外延生长等方法进行。
接下来，例如图11所示，在半导体层122的上表面及贯通孔120A的内周面，形成块绝缘膜133、电荷蓄积膜132、隧道绝缘膜131、及非晶硅膜120B。所述步骤例如利用CVD等方法进行。
接下来，例如图12所示，去除块绝缘膜133、电荷蓄积膜132、隧道绝缘膜131、及非晶硅膜120B的覆盖半导体层122的上表面的部分。所述步骤例如利用RIE等方法进行。
接着，例如图13所示，去除非晶硅膜120B。所述步骤例如利用湿式蚀刻等方法进行。
接下来，例如图14及图15所示，在半导体层122的上表面及贯通孔120A的内周面形成半导体层120C。所述步骤例如利用CVD等方法进行。
接下来，例如图16及图17所示，将半导体层120C分断成3个部分，形成彼此离开的3个半导体层120。所述步骤例如利用湿式蚀刻等方法进行。
接下来，例如图18所示，在贯通孔120A的内部形成绝缘层125。所述步骤例如利用CVD等方法进行。另外，所述步骤中，埋入贯通孔120A。
接下来，例如图19所示，去除半导体层120的一部分，形成凹部121A。所述步骤例如利用湿式蚀刻等方法进行。
接下来，例如图20及图21所示，经由凹部121A，去除隧道绝缘膜131及绝缘层125的一部分。所述步骤例如利用湿式蚀刻等方法进行。
接下来，例如图22所示，在凹部121A的内部形成杂质区域121。所述步骤例如利用CVD及RIE等方法进行。
接下来，例如图23及图24所示，形成槽140A。槽140A是在Z方向及X方向延伸，将绝缘层101及牺牲层110A在Y方向分断，使半导体衬底100的上表面露出的槽。所述步骤例如利用RIE等方法进行。
接下来，例如图25所示，经由槽140A去除牺牲层110A。由此，形成如下中空结构，即，包含配设于Z方向的多个绝缘层101、及支撑所述绝缘层101的贯通孔120A内的结构(半导体层120、隧道绝缘膜131、电荷蓄积膜132、块绝缘膜133及绝缘层125)。所述步骤例如利用湿式蚀刻等方法进行。
另外，所述步骤中，从槽140A供给药液等。因此，例如图26所示，牺牲层110A从靠近槽140A的部分起被逐渐去除。图26的例中，牺牲层110A中的到与所述直线配线部113、114对应的部分的一部分为止被去除。
接下来，例如图27所示，形成绝缘层123。所述步骤例如利用氧化处理等方法进行。
接下来，例如图27所示，形成导电层110及导电层111。所述步骤例如利用CVD等方法进行。
之后，通过形成块间结构IBLK、接点BLC1、BLC2、位线BL等，制造第1实施方式的半导体存储装置。
[比较例]
接下来，参照图28～图32，对比较例的半导体存储装置进行说明。
图28是用以对比较例的半导体存储装置的构成进行说明的示意性XY剖视图。
比较例的半导体存储装置具备积层结构SS0、及构成为大致圆柱状的多个存储结构MS0。积层结构SS0不具备参照图2等说明这样的直线配线部112、113等。
积层结构SS0具备排列于Z方向的多个导电层110、设置于所述多个导电层110的下方的导电层111、及设置于Z方向上相邻的2个导电层110、111之间的绝缘层101。
存储结构MS0具备设置于存储结构MS0的中心轴上的氧化硅(SiO2)等的绝缘层25、覆盖绝缘层25的外周面的大致圆筒状的半导体层20、覆盖所述半导体层20的外周面的隧道绝缘膜31、电荷蓄积膜32、及块绝缘膜33。
图29～图32是用以对比较例的半导体存储装置的制造方法进行说明的示意性XY剖视图。
比较例的半导体存储装置的制造步骤中，例如执行参照图7说明的步骤。
接下来，例如图29及图30所示，在与多个存储结构MS0对应的位置，形成多个贯通孔20A。贯通孔20A是在Z方向延伸，贯通绝缘层101及牺牲层110A，使半导体衬底100的上表面露出的贯通孔。所述步骤例如利用RIE等方法进行。
接下来，例如执行参照图10～图15、及图18说明的步骤。由此，例如图31所示，在贯通孔20A的内部，形成块绝缘膜33、电荷蓄积膜32、隧道绝缘膜31、半导体层20及绝缘层25。
之后，例如执行参照图23说明的步骤以后的步骤。另外，图32中，表示与参照图25及图26说明的步骤对应的步骤的执行中的情况。
[效果]
将比较例的半导体存储装置在Z方向高集成化的情况下，例如考虑使积层结构SS0所包含的导电层110的数量增大。这种情况下，参照图29及图30说明的步骤中，有贯通孔20A的纵横比增大的情况。这种情况下，例如有贯通孔20A的下端不到达半导体衬底100的担忧。由此，有无法优选地制造半导体存储装置的担忧。
另，将比较例的半导体存储装置在XY平面内高集成化的情况下，例如考虑减小存储结构MS0之间的距离。这种情况下，参照图29及图30说明的步骤中，贯通孔20A之间的距离变小。这种情况下，例如有贯通孔20A彼此连通的担忧。另，参照图25～图27说明的步骤中，有无法优选地去除牺牲层110A，或无法优选地形成导电层110的担忧。
此处，第1实施方式中，参照图8及图9说明的步骤中，形成大致正三角形状的多个贯通孔120A。另，所述多个贯通孔120A以彼此平行的边相隔地相邻的方式配置。另，参照图14～图17说明的步骤中，在所述多个贯通孔120A的内部，形成3个半导体层120。
此处，比较例的贯通孔20A对应于一个半导体层20，与此相对，第1实施方式的贯通孔120A对应于3个半导体层120。
因此，以相同密度配置半导体层20、120的情况下，第1实施方式的贯通孔120A的内径可大于比较例的贯通孔20A。这种情况下，使第1实施方式的贯通孔120A的下端到达半导体衬底100，与使比较例的贯通孔20A的下端到达半导体衬底100相比，更为容易。
另，以相同密度配置半导体层20、120的情况下，第1实施方式的贯通孔120A彼此的距离可大于比较例的贯通孔20A彼此的距离。这种情况下，第1实施方式的贯通孔120A彼此连通的可能性，低于比较例的贯通孔20A彼此连通的可能性。另，能够优选地执行牺牲层110A的去除及导电层110的形成。
尤其，本实施方式中，参照图8及图9说明的步骤中，多个贯通孔120A以彼此平行的边相隔地相邻的方式配置。由此，能够更优选地抑制贯通孔120A彼此的连通，更优选地执行牺牲层110A的去除及导电层110的形成。
[第2实施方式]
接下来，参照图33，对第2实施方式的半导体存储装置的构成进行说明。图33是用以对第2实施方式的半导体存储装置的一部分构成进行说明的示意性XY剖视图。
第2实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样地构成。但是，第2实施方式的半导体存储装置具备存储结构MS2来替代存储结构MS1。
第2实施方式的存储结构MS2基本上与第1实施方式的存储结构MS1同样地构成。但是，第2实施方式的存储结构MS2例如图33所示，具备绝缘层225及半导体层220来替代绝缘层125及半导体层120。
第2实施方式的绝缘层225及半导体层220基本上与第1实施方式的绝缘层125及半导体层120同样地构成。但是，半导体层120具有大致三角柱状的形状，与此相对，第2实施方式的半导体层220具备沿隧道绝缘膜131的侧面在X方向延伸的部分221、沿隧道绝缘膜131的侧面在相对于X方向为+60°的方向延伸的部分222、及沿隧道绝缘膜131的侧面在相对于X方向为-60°的方向延伸的部分223中的2个。另，绝缘层225具备突出部226，所述突出部226在XY剖面中与所述3个半导体层220对应地以120°间隔设置，朝向以与所述2个部分接触的方式外接于存储结构MS2的正三角形的顶点突出。
接下来，参照图34及图35，对第2实施方式的半导体存储装置的制造方法进行说明。图34及图35是用以对第2实施方式的半导体存储装置的制造方法进行说明的示意性XY剖视图。
第2实施方式的半导体存储装置的制造方法基本上与第1实施方式的半导体存储装置的制造方法相同。但是，参照图14及图15的步骤中，如图34所示，在形成半导体层120C之后，在贯通孔120A的内部进一步形成绝缘层125A。另，参照图16及图17说明的步骤中，如图35所示，不仅半导体层120C，绝缘层125A也被分断成3个部分。在所述步骤中分断的3个绝缘层125A分别成为所述3个突出部226。
[第3实施方式]
接下来，参照图36，对第3实施方式的半导体存储装置的构成进行说明。图36是用以对第3实施方式的半导体存储装置的一部分构成进行说明的示意性XY剖视图。
第3实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样地构成。但是，第3实施方式的半导体存储装置具备存储块BLK3来替代存储块BLK1。
第3实施方式的存储块BLK3基本上与第1实施方式的存储块BLK1同样地构成。但是，第3实施方式的存储块BLK3具备积层结构SS3来替代积层结构SS1。
第3实施方式的积层结构SS3基本上与第1实施方式的积层结构SS1同样地构成。但是，第3实施方式的积层结构SS3具备：3个直线配线部311，在X方向延伸且排列于Y方向；及多个直线配线部312，在Y方向上相邻的2个直线配线部311之间排列于X方向。直线配线部312在相对于X方向为-60°的方向延伸，连接于Y方向上相邻的2个直线配线部311。另，积层结构SS3具备：多个直线配线部313，在X方向延伸且连接于X方向上相邻的2个直线配线部312；及多个直线配线部314，设置于所述多个直线配线部313及多个直线配线部311之间。直线配线部314在相对于X方向为+60°的方向延伸，连接于直线配线部311及直线配线部313。多个存储结构MS1中的一部分具备与直线配线部311相接的边S311、与直线配线部312相接的边S312、及与直线配线部314相接的边S314。另，多个存储结构MS1中的一部分具备与直线配线部312相接的边S312、与直线配线部313相接的边S313、及与直线配线部314相接的边S314。
另外，第3实施方式的积层结构SS3中，所述3个直线配线部313中的一个设置于从Z方向观察时与串单元间绝缘层ISU重叠的位置。因此，积层结构SS3所包含的多个导电层110中的一部分在与所述直线配线部313对应的部分，在Y方向被分断。
另外，第3实施方式的半导体存储装置也可具备第2实施方式的存储结构MS2来替代第1实施方式的存储结构MS1。
[第4实施方式]
接下来，参照图37，对第4实施方式的半导体存储装置的构成进行说明。图37是用以对第4实施方式的半导体存储装置的一部分构成进行说明的示意性XY剖视图。
第4实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样地构成。但是，第4实施方式的半导体存储装置具备存储块BLK4来替代存储块BLK1。
第4实施方式的存储块BLK4基本上与第1实施方式的存储块BLK1同样地构成。但是，第4实施方式的存储块BLK4具备积层结构SS4、及形成为大致六芒星状的多个存储结构MS4，来替代积层结构SS1及多个存储结构MS1。
第4实施方式的存储结构MS4基本上与第1实施方式的存储结构MS1同样地构成。但是，存储结构MS4并非大致正三角柱状，而形成为在XY剖面内具有大致六芒星状的形状的柱状。另，存储结构MS4具备：绝缘层125，设置于存储结构MS4的中心轴上；及6个半导体层120，沿绝缘层125的外周面以60°间隔设置，彼此离开。所述绝缘层125及6个半导体层120在XY剖面构成大致六芒星状的结构。另，存储结构MS4具备覆盖所述大致六芒星状结构的外周面的隧道绝缘膜431、电荷蓄积膜432、及块绝缘膜433。
存储结构MS4的外周面具备以60°间隔设置的6个角部e1。所述6个角部e1分别具备2个直线部，所述2个直线部在相对于X方向为0°、60°或120°的方向延伸，彼此交叉。所述6个半导体层分别设置于与6个角部e1对应设置的6个范围R120′的内侧。范围R120′例如是被如下所包围的范围，即，在与构成角部e1的2个直线部中的一个平行的方向(例如X方向)上延伸且与绝缘层125外接的直线、在与构成角部e1的2个直线部中的另一个(例如相对于X方向为60°的方向)平行的方向上延伸且与绝缘层125外接的直线、及绝缘层125的外周面。
隧道绝缘膜431、电荷蓄积膜432及块绝缘膜433基本上与第1实施方式的隧道绝缘膜131、电荷蓄积膜132及块绝缘膜133同样地构成。但是，隧道绝缘膜431、电荷蓄积膜432及块绝缘膜433并非大致正三角筒状的形状，而是具备大致六芒星状的形状。
积层结构SS4基本上与第1实施方式的积层结构SS1同样地构成。但是，第4实施方式的积层结构SS4具备与多个存储结构MS4对应的多个贯通孔。所述多个贯通孔的内周面具备与形成为六芒星状的存储结构MS4的6个角部对应的合计12个面所对向的12个平面部。另外，积层结构SS4具备直线配线部411，所述直线配线部411设置于X方向上相邻排列的2个存储结构MS4之间，沿构成存储结构MS4外周面的所述角部e1的2个直线部在60°或120°的方向延伸。
另外，第4实施方式的存储结构MS4也可具备绝缘层225及6个半导体层220，来替代绝缘层125及6个半导体层120。
[第5实施方式]
接下来，参照图38，对第5实施方式的半导体存储装置的构成进行说明。图38是用以对第5实施方式的半导体存储装置的一部分构成进行说明的示意性XY剖视图。
第5实施方式的半导体存储装置基本上与第4实施方式的半导体存储装置同样地构成。但是，第5实施方式的半导体存储装置具备存储块BLK5来替代存储块BLK4。
第5实施方式的存储块BLK5基本上与第4实施方式的存储块BLK4同样地构成。但是，第5实施方式的存储块BLK5具备积层结构SS5来替代积层结构SS4。
存储块BLK5具备排列于Y方向的3个串单元SU。所述3个串单元SU分别具备排列于X方向的多个存储结构MS4。此处，第4实施方式的存储块BLK4中，外接于存储结构MS4的正六边形的顶点以位于距X轴30°、90°、150°、210°、270°、330°这样的角度设置。另一方面，第5实施方式的存储块BLK5中，存储结构MS5以旋转-15°的状态配置。也就是说，存储块BLK5中，外接于存储结构MS5的正六边形的顶点以位于距X轴15°、75°、135°、195°、255°、315°这样的角度设置。
积层结构SS5具备排列于Y方向的2个直线配线部511、及设置于Y方向上相邻的2个串单元SU之间的连续直线配线部512。连续直线配线部512具备在距X方向-15°的方向延伸的多个直线配线部513、在距X方向+45°的方向延伸的多个直线配线部514、及在距X方向-75°的方向延伸的多个直线配线部515。所述多个直线配线部513、514、515分别与Y方向上相邻的2个存储结构MS4的至少一个相接。另，积层结构SS5具备多个直线配线部516，所述多个直线配线部516设置于X方向上相邻的2个存储结构MS4之间，在距X方向+45°的方向延伸。所述多个直线配线部516分别与X方向上相邻的2个存储结构MS4相接。
另外，第5实施方式的积层结构SS5中，连续直线配线部512设置于从Z方向观察时与串单元间绝缘层ISU′重叠的位置。也就是说，本实施方式的串单元间绝缘层ISU′具备沿连续直线配线部512延伸的多个直线部(所述直线配线部513、514、515的一部分)。因此，积层结构SS5所包含的多个导电层110中的一部分在与所述多个直线部对应的部分，在Y方向被分断。
[其它实施方式]
以上，对第1实施方式～第5实施方式的半导体存储装置进行了说明。但是，所述构成只不过是例示，具体构成等可适当调整。
例如，第1实施方式～第5实施方式的存储结构MS1、MS2、MS4中，隧道绝缘膜131、431、电荷蓄积膜132、432、块绝缘膜133、433沿所述存储结构MS1、MS2、MS4的外周面连续形成。但是，所述的至少一部分也可与半导体层120一起被分断成多个部分。
另，例如，第1实施方式～第3实施方式的存储结构MS1、MS2形成为大致正三角柱状。但是，这种构成只不过是例示，具体构成可适当调整。例如，存储结构MS1、MS2也可为正三角柱以外的正n角柱状(n为3以上的自然数)。这种情况下，也可设置与正n角形的范围对应且在XY剖面彼此离开的n个半导体层，所述正n角形通过XY剖面中与绝缘层125对应的构成的外周面上的点且外接于所述构成。另，着眼于XY剖面中彼此相邻的2个存储结构的情况下，与所述2个存储结构对应的正n角形也可具备彼此平行的2条边。另，与积层结构SS1、SS3对应的构成也可具备设置于所述2条边之间且在与所述2条边平行的方向延伸的直线配线部。
另，例如，第4实施方式及第5实施方式的存储结构MS4形成为大致六芒星状。但是，这种构成只不过是例示，具体构成可适当调整。例如，存储结构MS4也可具备n个半导体层，所述n个半导体层沿与绝缘层125对应的构成的外周面以360°/n(n为3以上的自然数)间隔设置，彼此离开。另，存储结构MS4的外周面也可具备以360°/n间隔设置的n个角部。另，所述n个角部也可分别具备彼此交叉的2个直线部。另，所述n个半导体层也可分别设置于被2条直线及与绝缘层125对应的构成的外周面包围的范围的内侧，所述2条直线在与对应的2个直线部平行的方向延伸，且与对应于绝缘层125的构成外接。另，着眼于XY剖面中彼此相邻的2个存储结构的情况下，所述2个存储结构的外周面所包含的所述直线部的任一个也可彼此平行。另，与积层结构SS4、SS5对应的构成也可具备设置于所述2个直线部之间且在与所述2个直线部平行的方向延伸的直线配线部。
[其它]
虽已对本实用新型的若干实施方式进行了说明，但所述实施方式是举例提出，并未意图限定实用新型的范围。所述新颖实施方式可以其它各种方式实施，且可在不脱离实用新型主旨的范围内进行各种省略、替换及变更。所述实施方式及其变化包含在实用新型的范围及主旨中，并且包含在权利要求书所记载的实用新型及其均等的范围内。
[符号的说明]
SS1:积层结构
MS1:存储结构
110:导电层
120:半导体层
131:隧道绝缘膜
132:电荷蓄积膜
133:块绝缘膜。

Claims (4)

1.一种半导体存储装置，其特征在于具备：
衬底；
导电层，在与所述衬底的表面交叉的第1方向上离开所述衬底而设置；及
存储结构，在相对于所述第1方向垂直且包含所述导电层的一部分的第1面，外周面被所述导电层包围；且
所述存储结构具备：
绝缘层；
n个半导体层，设置于所述导电层与所述绝缘层之间，在所述第1面彼此离开，其中n为3以上的自然数；及
栅极绝缘膜，在所述第1面设置于所述导电层与所述n个半导体层之间；且
在所述第1面，将通过使到所述导电层的距离最短的所述绝缘层的外周面上的点且外接于所述绝缘层的正n角形的范围设为第1范围的情况下，
所述n个半导体层设置于所述第1范围的内侧。
2.根据权利要求1所述的半导体存储装置，其特征在于具备：
多个所述存储结构，在所述第1面，外周面被所述导电层包围；且
所述导电层包含直线配线部，所述直线配线部设置于所述多个存储结构中的2个之间，沿构成与所述2个存储结构的所述第1范围对应的所述正n角形的2条边延伸，与所述2个存储结构相接。
3.一种半导体存储装置，其特征在于具备：
衬底；
导电层，在与所述衬底的表面交叉的第1方向上离开所述衬底而设置；及
多个存储结构，在相对于所述第1方向垂直且包含所述导电层的一部分的第1面，外周面被所述导电层包围；且
所述存储结构具备：
绝缘层；
n个半导体层，分别设置于所述导电层与所述绝缘层之间，在所述第1面彼此离开，其中n为3以上的自然数；及
栅极绝缘膜，在所述第1面设置于所述导电层与所述n个半导体层之间；且
在所述第1面，
所述存储结构的外周面包含与所述n个半导体层对应设置的n个角部，所述n个角部包含沿彼此交叉的方向延伸的2个直线部，
所述导电层包含直线配线部，所述直线配线部设置于所述多个存储结构中的2个之间，沿所述2个存储结构的外周面所包含的彼此平行的2个直线部延伸，与所述2个存储结构相接。
4.根据权利要求3所述的半导体存储装置，其特征在于
所述n个半导体层分别设置于被2条直线及所述绝缘层的外周面包围的范围的内侧，所述2条直线在与所述角部的所述2个直线部平行的方向上延伸且与所述绝缘层外接。
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Granted publication date: 20211126

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