TW202224160A - 半導體記憶裝置 - Google Patents

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Abstract

本實施形態提供一種可較佳地製造之半導體記憶裝置。 實施形態之半導體記憶裝置具備：基板；導電層，其在與基板之表面交叉之第1方向上與基板離開而設置；及記憶體構造，其外周面於相對於第1方向垂直且包含導電層之一部分的第1面上由導電層包圍。記憶體構造具備：絕緣層；n(n為3以上之自然數)個半導體層，其等設置於導電層與絕緣層之間，且於第1面上相互離開；及閘極絕緣膜，其於第1面上設置於導電層與n個半導體層之間。於第1面上，若將通過與導電層之距離為最短之絕緣層之外周面上的點、且外接於絕緣層之正n角形之範圍設為第1範圍時，n個半導體層設置於第1範圍之內側。

Description

半導體記憶裝置
本實施形態係關於一種半導體記憶裝置。
已知有一種半導體記憶裝置，其具備：基板；複數個閘極電極，該等積層於與該基板之表面交叉之方向；半導體層，其與該等複數個閘極電極對向；及閘極絕緣層，其設置於閘極電極及半導體層之間。
實施形態提供一種可較佳地製造之半導體記憶裝置。
一實施形態之半導體記憶裝置具備：基板；導電層，其在與基板之表面交叉之第1方向上與基板離開而設置；及記憶體構造，其外周面於相對於第1方向垂直且包含導電層之一部分的第1面上由導電層包圍。記憶體構造具備：絕緣層；n(n為3以上之自然數)個半導體層，其等設置於導電層與絕緣層之間，且於第1面上相互離開；及閘極絕緣膜，其於第1面上設置於導電層與n個半導體層之間。於第1面上，若將通過對導電層之距離為最短之絕緣層之外周面上之點、且外接於絕緣層之正n角形之範圍設為第1範圍時，n個半導體層設置於第1範圍之內側。
於該實施形態中，較佳為具備複數個上述記憶體構造，其等之外周面於第1面上由導電層包圍，且，導電層包含：直線配線部，其設置於複數個記憶體構造中之2者之間，沿構成與2個記憶體構造之第1範圍對應之正n角形的2條邊延伸，且與2個記憶體構造相接。
一實施形態之半導體記憶裝置具備：基板；導電層，其在與基板之表面交叉之第1方向上與基板離開而設置；及複數個記憶體構造，其等之外周面於相對於第1方向垂直且包含導電層之一部分的第1面上由導電層包圍。記憶體構造具備：絕緣層；n(n為3以上之自然數)個半導體層，其等分別設置於導電層與絕緣層之間，且於第1面上相互離開；及閘極絕緣膜，其於第1面上設置於導電層與n個半導體層之間。於第1面上，記憶體構造之外周面包含與n個半導體層對應而設置之n個角部，n個角部包含沿相互交叉之方向延伸之2個直線部。導電層包含：直線配線部，其設置於複數個記憶體構造中之2者之間，沿2個記憶體構造之外周面所包含之相互平行之2個直線部延伸，且與2個記憶體構造相接。
該實施形態中，較佳為，n個半導體層設置於由沿與角部之2個直線部平行之方向延伸且與絕緣層外接之2條直線、及絕緣層之外周面包圍之範圍之內側。
根據實施形態，可較佳地製造半導體記憶裝置。
其後，參照圖式詳細說明實施形態之半導體記憶裝置。另，以下之實施形態僅為一例，並非意欲限定本發明者。又，以下圖式為模式性者，為便於說明，有省略一部分構成等之情形。又，對於複數個實施形態相關之共通之部分，有附註同一符號而省略說明之情形。
又，本說明書中提及「半導體記憶裝置」之情形，亦有意指記憶體裸片之情形，又有意指記憶體晶片、記憶卡、SSD(Solid State Drive：固態驅動機)等之包含控制裸片之記憶體系統之情形。再者，亦有意指智慧型手機、平板終端、個人電腦等之包含主機電腦之構成之情形。
又，本說明書中提及第1構成「電性連接」於第2構成之情形，可為第1構成直接連接於第2構成，亦可為第1構成經由配線、半導體構件或電晶體等連接於第2構成。例如，將3個電晶體串聯連接之情形，即使第2電晶體為OFF狀態，第1電晶體亦「電性連接」於第3電晶體。
又，本說明書中提及第1構成於第2構成及第3構成之「間連接」之情形，有意指第1構成、第2構成及第3構成串聯連接，且第2構成經由第1構成連接於第3構成之情形。
又，本說明書中，將相對於基板之上表面平行之特定方向稱為X方向，將相對於基板之上表面平行且與X方向垂直之方向稱為Y方向，且將相對於基板之上表面垂直之方向稱為Z方向。
又，本說明書中，有將沿特定面之方向稱為第1方向，將沿該特定面與第1方向交叉之方向稱為第2方向，將與該特定面交叉之方向稱為第3方向之情形。該等第1方向、第2方向及第3方向可與X方向、Y方向及Z方向之任一者對應，亦可不對應。
又，本說明書中，「上」或「下」等之表述係以基板為基準。例如，將沿上述Z方向自基板離開之方向稱為上，將沿Z方向靠近基板之方向稱為下。又，關於某構成提及下表面或下端之情形，意指該構成之基板側之面或端部，提及上表面或上端之情形，意指該構成之基板之相反側之面或端部。又，將與X方向或Y方向交叉之面稱為側面等。
又，本說明書中，關於構成、構件等，提及特定方向之「寬度」、「長度」或「厚度」等之情形，有意指藉由SEM(Scanning electron microscopy：掃描電子顯微鏡)或TEM(Transmission electron microscopy：透射電子顯微鏡)等觀察之剖面等之寬度、長度或厚度等之情形。
又，本說明書中，關於構成之輪廓線、構成間之界面等提及「直線」或「直線狀」等之情形，有時並非指數學上嚴密之直線，而是指藉由SEM或TEM等觀察之剖面中，此種輪廓線、界面等大致沿直線延伸。如此情形下，例如，於對藉由SEM或TEM等觀察之剖面附設虛擬直線、輔助線等之情形，該虛擬直線、輔助線等與構成上述輪廓線、界面等之各點之間的距離在特定範圍內之情形，此種輪廓線、界面等沿直線延伸。 [第1實施形態] [構成]
圖1係顯示本實施形態之半導體記憶裝置之一部分之構成之模式性俯視圖。圖2及圖3係與圖1A所示之部分對應之模式性XY剖視圖。另，圖2及圖3對應於相互高度位置不同之XY剖面。圖4及圖5係與本實施形態之半導體記憶裝置之一部分之構成對應之模式性XY剖視圖。另，圖4及圖5對應於相互高度位置不同之XY剖面。圖6係沿B-B'線切斷圖2及圖3所示之構造，且與沿箭頭方向觀察之剖面對應之模式性YZ剖視圖。
如圖1所示，本實施形態之半導體記憶裝置具備半導體基板100。半導體基板100例如為包含含有硼(B)等P型雜質之P型矽(Si)之半導體基板。於圖示之例中，於半導體基板100設置排列於X方向之2個記憶胞陣列區域R MCA。記憶胞陣列區域R MCA具備排列於Y方向之複數之記憶塊BLK1。又，例如圖2所示，於Y方向相鄰之2個記憶塊BLK1之間分別設置塊間構造IBLK。
記憶塊BLK1，例如圖3所示，具備排列於Y方向之2個串單元SU、與設置於該等2個串單元SU之間之氧化矽(SiO 2)等之串單元間絕緣層ISU。
又，記憶塊BLK1具備積層構造SS1、與以大致正三角柱狀形成之複數個記憶體構造MS1。例如於圖2之例中，積層構造SS1具備：4個直線配線部112，其於X方向延伸且排列於Y方向；複數之直線配線部113，其於Y方向中相鄰之2個直線配線部112之間沿X方向排列，且相對X方向沿+60°之方向延伸；及複數個直線配線部114，其於Y方向中相鄰之2個直線配線部112之間沿X方向排列，且相對X方向沿-60°之方向延伸。複數之直線配線部113及複數之直線配線部114串聯連接，構成連接於Y方向上相鄰之2個直線配線部112之兩者之Z字形狀。複數個記憶體構造MS1具備連接於直線配線部112之邊S 112、連接於直線配線部113之邊S 113、及連接於直線配線部114之邊S 114。
積層構造SS1例如圖6所示，具備排列於Z方向之複數個導電層110、設置於該等複數個導電層110之下方之導電層111、及設置於Z方向上相鄰之2個導電層110、111之間之絕緣層101。
導電層110為於X方向延伸之大致板狀之導電層。導電層110包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。導電層110例如圖2所示，基本上具備與記憶塊BLK1相同程度之Y方向之寬度。但，設置於上方之一部分之導電層110例如圖3所示，由串單元間絕緣層ISU沿Y方向分斷，具備記憶塊BLK1之Y方向之寬度之一半以下之Y方向之寬度。導電層110例如作為記憶電晶體(記憶胞)之閘極電極及字元線、或選擇電晶體之閘極電極及選擇閘極線而發揮功能。
導電層111(圖6)例如包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。絕緣層101例如包含氧化矽(SiO 2)等絕緣層。導電層111例如作為選擇電晶體之閘極電極及選擇閘極線而發揮功能。
記憶體構造MS1例如圖4所示，外周面由積層構造SS1中之導電層110、111遍及整周而包圍。
記憶體構造MS1具備：氧化矽(SiO 2)等絕緣層125，其設置於記憶體構造MS1之中心軸上；及3個半導體層120，其沿絕緣層125之外周面以120°間隔設置，且相互離開。該等絕緣層125及3個半導體層120於XY剖面中構成大致正三角形狀之構造。例如，圖4中圖示有絕緣層125之外周面上、對導電層110之距離為最短之3個點p1。又，圖4中圖示有通過該等3個點p1且外接於絕緣層125之正三角形狀之區域R 120。圖示之例中，3個半導體層120全部設置於區域R 120之範圍內。另，構成區域R 120之正三角形之各邊分別與上述3條邊S 112、S 113、S 114平行。又，記憶體構造MS1具備覆蓋該大致三角形狀之構造之外周面之隧道絕緣膜131、電荷累積膜132、及塊絕緣膜133。
半導體層120例如作為排列於Z方向之複數個記憶電晶體及選擇電晶體之通道區域發揮功能。半導體層120例如為多晶矽(Si)等之半導體層。半導體層120例如圖6所示，具有大致三角柱狀之形狀。又，半導體層120之外周面之一部分與導電層110對向。又，半導體層120之外周面之一部分連接於絕緣層125。
於半導體層120之上端部，設置有包含磷(P)等之N型雜質之雜質區域121。雜質區域121經由接點BLC1及接點BLC2而電性連接於位元線BL。另，例如圖5所示，排列於X方向之複數個記憶體構造MS1所包含之複數個雜質區域121之X方向上的位置全部不同。又，接點BLC1、BLC2亦可設置於自Z方向觀察時與雜質區域121重疊之位置。又，1個串單元SU(圖3)所包含之複數之接點BLC2之X方向上的位置全部不同。藉此，1個串單元SU所包含之複數之雜質區域121連接於全部不同之位元線BL。
半導體層120之下端部例如圖6所示，經由包含單晶矽(Si)等之半導體層122，而連接於半導體基板100之P型井區域。半導體層122例如作為選擇電晶體之通道區域而發揮功能。半導體層122之外周面由導電層111包圍，且與導電層111對向。於半導體層122與導電層111之間，設置有氧化矽(SiO 2)等之絕緣層123。
隧道絕緣膜131、電荷累積膜132、及塊絕緣膜133例如作為記憶電晶體及選擇電晶體之閘極絕緣膜發揮功能。隧道絕緣膜131及塊絕緣膜133例如為氧化矽(SiO 2)等之絕緣膜。電荷累積膜132例如為氮化矽(Si 3N 4)等之可累積電荷之膜。隧道絕緣膜131、電荷蓄積膜132、及塊絕緣膜133具有大致正三角筒狀之形狀，沿由絕緣層125及3個半導體層120構成之大致正三角形狀之構造之外周面而於Z方向延伸。
塊間構造IBLK具備於Z方向及X方向延伸之導電層140、及設置於導電層140之側面之絕緣層141。導電層140連接於設置於半導體基板100之未圖示之N型之雜質區域。導電層140亦可例如包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。導電層140例如作為源極線之一部分發揮功能。 [製造方法]
其後，參照圖7～圖27，對本實施形態之半導體記憶裝置之製造方法進行說明。圖7、圖8、圖10～圖14、圖16、圖18～圖20、圖22、圖23、圖25、圖27係用以對該製造方法進行說明之模式性YZ剖視圖，顯示與圖6對應之剖面。圖9、圖15、圖17、圖24、圖26係用以對同製造方法進行說明之模式性XY剖視圖，顯示與圖5對應之剖面。圖21係用以對同製造方法進行說明之模式性XY剖視圖。
在製造本實施形態之半導體記憶裝置時，例如圖7所示，於半導體基板100上形成複數層犧牲層110A及絕緣層101。犧牲層110A例如包含氮化矽(SiN)等。該步驟例如藉由CVD(Chemical Vapor Deposition：化學氣相沉積)等方法進行。
其後，例如圖8及圖9所示，於與複數個記憶體構造MS1對應之位置，形成複數個貫通孔120A。貫通孔120A係於Z方向延伸、貫通絕緣層101及犧牲層110A而使半導體基板100之上表面露出者。該步驟例如藉由RIE(Reactive Ion Etching：反應性離子蝕刻)等方法進行。
其後，例如圖10所示，於貫通孔120A之底面形成半導體層122。該步驟例如藉由磊晶生長等方法進行。
其後，例如圖11所示，於半導體層122之上表面及貫通孔120A之內周面，形成塊絕緣膜133、電荷累積膜132、隧道絕緣膜131、及非晶矽膜120B。該步驟例如藉由CVD等方法進行。
其後，例如圖12所示，去除塊絕緣膜133、電荷累積膜132、隧道絕緣膜131、及非晶矽膜120B之覆蓋半導體層122之上表面的部分。該步驟例如藉由RIE等方法進行。
接著，例如圖13所示，去除非晶矽膜120B。該步驟例如藉由濕蝕刻等方法進行。
其後，例如圖14及圖15所示，於半導體層122之上表面及貫通孔120A之內周面形成半導體層120C。該步驟例如藉由CVD等方法進行。
其後，例如圖16及圖17所示，將半導體層120C分斷成3個部分，形成相互離開之3個半導體層120。該步驟例如藉由濕蝕刻等方法進行。
其後，例如圖18所示，於貫通孔120A之內部形成絕緣層125。該步驟例如藉由CVD等方法進行。另，於該步驟中，埋入貫通孔120A。
其後，例如圖19所示，去除半導體層120之一部分，形成凹部121A。該步驟例如藉由濕蝕刻等方法進行。
其後，例如圖20及圖21所示，經由凹部121A，去除隧道絕緣膜131及絕緣層125之一部分。該步驟例如藉由濕蝕刻等方法進行。
其後，例如圖22所示，於凹部121A之內部形成雜質區域121。該步驟例如藉由CVD及RIE等方法進行。
其後，例如圖23及圖24所示，形成槽140A。槽140A係於Z方向及X方向延伸，將絕緣層101及犧牲層110A沿Y方向分斷，從而使半導體基板100之上表面露出者。該步驟例如藉由RIE等方法進行。
其後，例如圖25所示，經由槽140A去除犧牲層110A。藉此，形成包含配設置於Z方向之複數層絕緣層101、及支持該絕緣層101之貫通孔120A內之構造(半導體層120、隧道絕緣膜131、電荷累積膜132、塊絕緣膜133及絕緣層125)之中空構造。該步驟例如藉由濕蝕刻等方法進行。
另，於該步驟中，自槽140A供給藥液等。因此，例如圖26所示，犧牲層110A自靠近槽140A之部分逐漸被去除。於圖26之例中，犧牲層110A之直至與上述直線配線部113、114對應之部分之一部分為止被去除。
其後，例如圖27所示，形成絕緣層123。該步驟例如藉由氧化處理等方法進行。
其後，例如圖27所示，形成導電層110及導電層111。該步驟例如藉由CVD等方法進行。
其後，藉由形成塊間構造IBLK、接點BLC1、BLC2、位元線BL等，製造第1實施形態之半導體記憶裝置。 [比較例]
接著，參照圖28～圖32，對比較例之半導體記憶裝置進行說明。
圖28係用以對比較例之半導體記憶裝置之構成進行說明的模式性XY剖視圖。
比較例之半導體記憶裝置具備積層構造SS0、及以大致圓柱狀構成之複數之記憶體構造MS0。積層構造SS0不具備如參照圖2等說明般之直線配線部112、113等。
積層構造SS0具備排列於Z方向之複數之導電層110、設置於該等複數之導電層110之下方之導電層111、及設置於Z方向上相鄰之2個導電層110、111之間之絕緣層101。
記憶體構造MS0具備設置於記憶體構造MS0之中心軸上之氧化矽(SiO 2)等之絕緣層25、覆蓋絕緣層25之外周面之大致圓筒狀之半導體層20、覆蓋該半導體層20之外周面之隧道絕緣膜31、電荷累積膜32、及塊絕緣膜33。
圖29～圖32係用以對比較例之半導體記憶裝置之製造方法進行說明的模式性XY剖視圖。
比較例之半導體記憶裝置之製造步驟中，例如執行參照圖7說明之步驟。
其後，例如圖29及圖30所示，於與複數個記憶體構造MS0對應之位置，形成複數之貫通孔20A。貫通孔20A係於Z方向延伸且貫通絕緣層101及犧牲層110A，從而使半導體基板100之上表面露出之貫通孔。該步驟例如藉由RIE等方法進行。
其後，例如執行參照圖10～圖15、及圖18說明之步驟。藉此，例如圖31所示，於貫通孔20A之內部，形成塊絕緣膜33、電荷累積膜32、隧道絕緣膜31、半導體層20及絕緣層25。
其後，例如執行參照圖23說明之步驟以後的步驟。另，圖32中，顯示與參照圖25及圖26說明之步驟對應之步驟之執行中之情況。 [效果]
將比較例之半導體記憶裝置於Z方向高積體化之情形，例如考慮使積層構造SS0所包含之導電層110之數量增大。如此之情形，於參照圖29及圖30說明之步驟中，有貫通孔20A之縱橫比增大之情形。如此之情形，例如有貫通孔20A之下端未到達半導體基板100之虞。藉此，有無法較佳地製造半導體記憶裝置之虞。
又，將比較例之半導體記憶裝置於XY平面內高積體化之情形，例如考慮減小記憶體構造MS0之間之距離。如此之情形，於參照圖29及圖30說明之步驟中，貫通孔20A之間之距離變小。如此之情形，例如有貫通孔20A彼此連通之虞。又，參照圖25～圖27說明之步驟中，有無法較佳地去除犧牲層110A或無法較佳地形成導電層110之虞。
此處，於第1實施形態中，於參照圖8及圖9說明之步驟中，形成大致正三角形狀之複數個貫通孔120A。又，該等複數個貫通孔120A配置為介隔相互平行之邊相鄰。又，於參照圖14～圖17說明之步驟中，於該等複數個貫通孔120A之內部形成3個半導體層120。
此處，比較例之貫通孔20A對應於一個半導體層20，與此相對，第1實施形態之貫通孔120A對應於3個半導體層120。
因此，以相同密度配置半導體層20、120之情形，第1實施形態之貫通孔120A之內徑可大於比較例之貫通孔20A。於如此情形，使第1實施形態之貫通孔120A之下端到達半導體基板100，與使比較例之貫通孔20A之下端到達半導體基板100相比，更為容易。
又，以相同密度配置半導體層20、120之情形，第1實施形態之貫通孔120A彼此之距離可大於比較例之貫通孔20A彼此之距離。如此之情形，致使第1實施形態之貫通孔120A彼此連通之可能性，低於比較例之致使貫通孔20A彼此連通之可能性。又，可較佳地執行犧牲層110A之去除及導電層110之形成。
尤其，於本實施形態中，參照圖8及圖9說明之步驟中，複數之貫通孔120A配置為介隔相互平行之邊相鄰。藉此，可更佳地抑制貫通孔120A彼此之連通，進而更佳地執行犧牲層110A之去除及導電層110之形成。 [第2實施形態]
其後，參照圖33，對第2實施形態之半導體記憶裝置之構成進行說明。圖33係用以對第2實施形態之半導體記憶裝置之一部分之構成進行說明的模式性XY剖視圖。
第2實施形態之半導體記憶裝置基本上與第1實施形態之半導體記憶裝置同樣地構成。但，第2實施形態之半導體記憶裝置具備記憶體構造MS2來取代記憶體構造MS1。
第2實施形態之記憶體構造MS2基本上與第1實施形態之記憶體構造MS1同樣地構成。但，第2實施形態之記憶體構造MS2例如圖33所示，具備絕緣層225及半導體層220來取代絕緣層125及半導體層120。
第2實施形態之絕緣層225及半導體層220基本上與第1實施形態之絕緣層125及半導體層120同樣地構成。但，半導體層120具有大致三角柱狀之形狀，與此相對，第2實施形態之半導體層220具備沿隧道絕緣膜131之側面於X方向延伸之部分221、沿隧道絕緣膜131之側面於相對於X方向沿+60°之方向延伸之部分222、及沿隧道絕緣膜131之側面於相對於X方向沿-60°之方向延伸之部分223中之2者。又，絕緣層225具備：突出部226，其於XY剖面中與該等3個半導體層220對應地以120°間隔設置，且朝向以與該等2個部分接觸之方式外接於記憶體構造MS2之正三角形的頂點突出。
其後，參照圖34及圖35，對第2實施形態之半導體記憶裝置之製造方法進行說明。圖34及圖35係用以對第2實施形態之半導體記憶裝置之製造方法進行說明的模式性XY剖視圖。
第2實施形態之半導體記憶裝置之製造方法基本上與第1實施形態之半導體記憶裝置之製造方法同樣。但，於參照圖14及圖15之步驟中，如圖34所示，於形成半導體層120C之後，於貫通孔120A之內部進而形成絕緣層125A。又，於參照圖16及圖17說明之步驟中，如圖35所示，除半導體層120C外，絕緣層125A亦被分斷成3部分。於該步驟中被分斷之3個絕緣層125A分別成為上述3個突出部226。 [第3實施形態]
其後，參照圖36，對第3實施形態之半導體記憶裝置之構成進行說明。圖36係用以對第3實施形態之半導體記憶裝置之一部分構成進行說明的模式性XY剖視圖。
第3實施形態之半導體記憶裝置基本上與第1實施形態之半導體記憶裝置同樣地構成。但，第3實施形態之半導體記憶裝置具備記憶塊BLK3來取代記憶塊BLK1。
第3實施形態之記憶塊BLK3基本上與第1實施形態之記憶塊BLK1同樣地構成。但，第3實施形態之記憶塊BLK3具備積層構造SS3來取代積層構造SS1。
第3實施形態之積層構造SS3基本上與第1實施形態之積層構造SS1同樣地構成。但，第3實施形態之積層構造SS3具備：3個直線配線部311，其於X方向延伸且排列於Y方向；及複數之直線配線部312，其於Y方向相鄰之2個直線配線部311之間排列於X方向。直線配線部312於相對於X方向沿-60°之方向延伸，且連接於Y方向相鄰的2個直線配線部311。又，積層構造SS3具備：複數個直線配線部313，該等於X方向延伸且連接於沿X方向相鄰的2個直線配線部312；及複數個直線配線部314，該等設置於該等複數個直線配線部313及複數個直線配線部311之間。直線配線部314於相對於X方向沿+60°之方向延伸，且連接於直線配線部311及直線配線部313。複數個記憶體構造MS1中之一部分具備與直線配線部311相接之邊S 311、與直線配線部312相接之邊S 312、及與直線配線部314相接之邊S 314。又，複數個記憶體構造MS1中之一部分具備與直線配線部312相接之邊S 312、與直線配線部313相接之邊S 313、及與直線配線部314相接之邊S 314。
另，第3實施形態之積層構造SS3中，上述3個直線配線部313中之一者設置於自Z方向觀察時與串單元間絕緣層ISU重疊之位置。因此，積層構造SS3所包含之複數之導電層110中之一部分於與該直線配線部313對應之部分中，沿Y方向被分斷。
另，第3實施形態之半導體記憶裝置亦可具備第2實施形態之記憶體構造MS2來取代第1實施形態之記憶體構造MS1。 [第4實施形態]
其後，參照圖37，對第4實施形態之半導體記憶裝置之構成進行說明。圖37係用以對第4實施形態之半導體記憶裝置之一部分之構成進行說明的模式性XY剖視圖。
第4實施形態之半導體記憶裝置基本上與第1實施形態之半導體記憶裝置同樣地構成。但，第4實施形態之半導體記憶裝置具備記憶塊BLK4來取代記憶塊BLK1。
第4實施形態之記憶塊BLK4基本上與第1實施形態之記憶塊BLK1同樣地構成。但，第4實施形態之記憶塊BLK4具備積層構造SS4、及以大致六芒星狀形成之複數個記憶體構造MS4，來取代積層構造SS1及複數個記憶體構造MS1。
第4實施形態之記憶體構造MS4基本上與第1實施形態之記憶體構造MS1同樣地構成。但，記憶體構造MS4並非大致正三角柱狀，而形成為於XY剖面內具有大致六芒星狀之形狀的柱狀。又，記憶體構造MS4具備：絕緣層125，其設置於記憶體構造MS4之中心軸上；及6個半導體層120，其沿絕緣層125之外周面以60°間隔設置，且相互離開。該等絕緣層125及6個半導體層120於XY剖面中構成大致六芒星狀之構造。又，記憶體構造MS4具備覆蓋該大致六芒星狀之構造之外周面之隧道絕緣膜431、電荷累積膜432、及塊絕緣膜433。
記憶體構造MS4之外周面具備以60°間隔設置之6個角部e1。該等6個角部e1分別具備：2個直線部，其於相對於X方向為0°、60°或120°之方向延伸，且相互交叉。上述6個半導體層分別設置於與6個角部e1對應設置之6個範圍R 120'之內側。範圍R 120'例如為由沿與構成角部e1之2個直線部中之一者平行之方向(例如X方向)延伸且與絕緣層125外接之直線、沿與構成角部e1之2個直線部中之另一者(例如相對於X方向為60°之方向)平行之方向延伸且與絕緣層125外接之直線、及絕緣層125之外周面包圍的範圍。
隧道絕緣膜431、電荷累積膜432及塊絕緣膜433基本上與第1實施形態之隧道絕緣膜131、電荷累積膜132及塊絕緣膜133同樣地構成。但，隧道絕緣膜431、電荷累積膜432及塊絕緣膜433具備大致六芒星狀之形狀，而非大致正三角筒狀之形狀。
積層構造SS4基本上與第1實施形態之積層構造SS1同樣地構成。但，第4實施形態之積層構造SS4具備與複數個記憶體構造MS4對應之複數個貫通孔。該等複數個貫通孔之內周面具備與以六芒星狀形成之記憶體構造MS4之6個角部對應之合計12個面所對向的12個平面部。另，積層構造SS4具備：直線配線部411，其設置於X方向上相鄰排列之2個記憶體構造MS4之間，且沿構成記憶體構造MS4外周面之上述角部e1之2個直線部於60°或120°之方向延伸。
另，第4實施形態之記憶體構造MS4亦可具備絕緣層225及6個半導體層220，來取代絕緣層125及6個半導體層120。 [第5實施形態]
其後，參照圖38，對第5實施形態之半導體記憶裝置之構成進行說明。圖38係用以對第5實施形態之半導體記憶裝置之一部分之構成進行說明的模式性XY剖視圖。
第5實施形態之半導體記憶裝置基本上與第4實施形態之半導體記憶裝置同樣地構成。但，第5實施形態之半導體記憶裝置具備記憶塊BLK5來取代記憶塊BLK4。
第5實施形態之記憶塊BLK5基本上與第4實施形態之記憶塊BLK4同樣地構成。但，第5實施形態之記憶塊BLK5具備積層構造SS5而取代積層構造SS4。
記憶塊BLK5具備排列於Y方向之3個串單元SU。該等3個串單元SU各自具備排列於X方向之複數個記憶體構造MS4。此處，於第4實施形態之記憶塊BLK4中，外接於記憶體構造MS4之正六邊形之頂點以位於像是距X軸30°、90°、150°、210°、270°、330°之角度設置。另一方面，第5實施形態之記憶塊BLK5中，記憶體構造MS5以旋轉-15°之狀態配置。即，記憶塊BLK5中，外接於記憶體構造MS5之正六邊形之頂點以位於像是距X軸15°、75°、135°、195°、255°、315°之角度設置。
積層構造SS5具備排列於Y方向之2個直線配線部511、及設置於Y方向上相鄰之2個串單元SU之間之連續直線配線部512。連續直線配線部512具備於距X方向-15°之方向延伸之複數個直線配線部513、於距X方向+45°之方向延伸之複數個直線配線部514、及於距X方向-75°之方向延伸之複數個直線配線部515。該等複數個直線配線部513、514、515分別與Y方向上相鄰之2個記憶體構造MS4之至少一者相接。又，積層構造SS5具備：複數個直線配線部516，其等設置於X方向上相鄰之2個記憶體構造MS4之間，且於距X方向+45°之方向延伸。該等複數個直線配線部516分別與X方向上相鄰之2個記憶體構造MS4相接。
另，第5實施形態之積層構造SS5中，連續直線配線部512設置於自Z方向觀察時與串單元間絕緣層ISU'重疊之位置。即，本實施形態之串單元間絕緣層ISU'具備沿連續直線配線部512延伸之複數個直線部(上述直線配線部513、514、515之一部分)。因此，積層構造SS5所包含之複數個導電層110中之一部分在與該複數個直線部對應的部分，於Y方向被分斷。 [其它實施形態]
以上，對第1實施形態～第5實施形態之半導體記憶裝置進行了說明。然而，該等構成僅為例示，具體之構成等可適當調整。
例如，第1實施形態～第5實施形態之記憶體構造MS1、MS2、MS4中，隧道絕緣膜131、431、電荷累積膜132、432、塊絕緣膜133、433沿該等記憶體構造MS1、MS2、MS4之外周面連續形成。然而，該等之至少一部分亦可與半導體層120一起被分斷成複數個部分。
又，例如，第1實施形態～第3實施形態之記憶體構造MS1、MS2形成為大致正三角柱狀。然而，如此之構成僅為例示，具體之構成可適當調整。例如，記憶體構造MS1、MS2亦可為正三角柱以外之正n角柱狀(n為3以上之自然數)。如此之情形下，亦可與XY剖面上通過與絕緣層125對應之構成之外周面上之點、且外接於該構成之正n角形之範圍對應地，設置在XY剖面上相互離開之n個半導體層。又，若著眼於XY剖面上彼此相鄰之2個記憶體構造時，與該等2個記憶體構造對應之正n角形亦可具備相互平行之2條邊。又，與積層構造SS1、SS3對應之構成亦可具備設置於該等2條邊之間且沿與該等2條邊平行之方向延伸之直線配線部。
又，例如，第4實施形態及第5實施形態之記憶體構造MS4以大致六芒星狀形成。然而，如此之構成僅為例示，具體之構成可適當調整。例如，記憶體構造MS4亦可具備：n個半導體層，其沿與絕緣層125對應之構成之外周面以360°/n(n為3以上之自然數)間隔設置，且相互離開。又，記憶體構造MS4之外周面亦可具備以360°/n間隔設置之n個角部。又，該等n個角部亦可分別具備相互交叉之2個直線部。又，上述n個半導體層亦可分別設置於由沿與對應之2個直線部平行之方向延伸且與絕緣層125所對應之構成外接之2條直線、及與絕緣層125對應之構成之外周面包圍之範圍的內側。又，著眼於XY剖面中相互相鄰之2個記憶體構造之情形下，該等2個記憶體構造之外周面所包含之上述直線部的任一者亦可相互平行。又，與積層構造SS4、SS5對應之構成亦可具備設置於該等2個直線部之間且沿與該等2個直線部平行之方向延伸的直線配線部。 [其它]
雖已對本發明之若干實施形態進行說明，但該等實施形態係作為一例而提示者，並未意圖限定發明之範圍。該等新穎之實施形態可以其它各種形態實施，且可在不脫離發明主旨之範圍內進行各種省略、替換及變更。該等實施形態或其變化包含於發明之範圍或主旨中，且包含於申請專利範圍所記載之發明與其均等之範圍內。 [相關申請案]
本申請案享受以日本專利申請案第2020-140651號(申請日：2020年8月24日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
20:半導體層 20A:貫通孔 25:絕緣層 31:隧道絕緣膜 32:電荷累積膜 33:塊絕緣膜 100:半導體基板 101:絕緣層 110:導電層 110A:犧牲層 111:導電層 112:直線配線部 113:直線配線部 114:直線配線部 120:半導體層 120A:貫通孔 120B:非晶矽膜 120C:半導體層 121:雜質區域 121A:凹部 122:半導體層 123:絕緣層 125:絕緣層 125A:絕緣層 131:隧道絕緣膜 132:電荷累積膜 133:塊絕緣膜 140:導電層 140A:槽 141:絕緣層 220:半導體層 221:半導體層220延伸部分 222:半導體層220延伸部分 223:半導體層220延伸部分 225:絕緣層 226:突出部 311:直線配線部 312:直線配線部 313:直線配線部 314:直線配線部 411:直線配線部 431:隧道絕緣膜 432:電荷累積膜 433:塊絕緣膜 511:直線配線部 512:直線配線部 513:直線配線部 514:直線配線部 515:直線配線部 516:直線配線部 BL:位元線 BLC1:接點 BLC2:接點 BLK1:記憶塊 BLK3:記憶塊 BLK4:記憶塊 BLK5:記憶塊 e1:角部 IBLK:塊間構造 ISU:串單元間絕緣層 ISU':串單元間絕緣層 MS0:記憶體構造 MS1:記憶體構造 MS2:記憶體構造 MS4:記憶體構造 p1:點 R 120:範圍 R 120':範圍 R MCA:記憶胞陣列區域 S 112:直線配線部112之邊 S 113:直線配線部113之邊 S 114:直線配線部114之邊 S 311:邊 S 312:邊 S 313:邊 S 314:邊 SS:積層構造 SS0:積層構造 SS1:積層構造 SS3:積層構造 SS4:積層構造 SS5:積層構造 SU:串單元
圖1係顯示第1實施形態之半導體記憶裝置之一部分之構成之模式性俯視圖。 圖2係顯示同半導體記憶裝置之一部分之構成之模式性XY剖視圖。 圖3係顯示同半導體記憶裝置之一部分之構成之模式性XY剖視圖。 圖4係顯示同半導體記憶裝置之一部分之構成之模式性XY剖視圖。 圖5係顯示同半導體記憶裝置之一部分之構成之模式性XY剖視圖。 圖6係顯示同半導體記憶裝置之一部分之構成之模式性YZ剖視圖。 圖7係用以說明第1實施形態之半導體記憶裝置之製造方法之模式性YZ剖視圖。 圖8係用以說明同製造方法之模式性YZ剖視圖。 圖9係用以說明同製造方法之模式性XY剖視圖。 圖10係用以說明同製造方法之模式性YZ剖視圖。 圖11係用以說明同製造方法之模式性YZ剖視圖。 圖12係用以說明同製造方法之模式性YZ剖視圖。 圖13係用以說明同製造方法之模式性YZ剖視圖。 圖14係用以說明同製造方法之模式性YZ剖視圖。 圖15係用以說明同製造方法之模式性XY剖視圖。 圖16係用以說明同製造方法之模式性YZ剖視圖。 圖17係用以說明同製造方法之模式性XY剖視圖。 圖18係用以說明同製造方法之模式性YZ剖視圖。 圖19係用以說明同製造方法之模式性YZ剖視圖。 圖20係用以說明同製造方法之模式性YZ剖視圖。 圖21係用以說明同製造方法之模式性XY剖視圖。 圖22係用以說明同製造方法之模式性YZ剖視圖。 圖23係用以說明同製造方法之模式性YZ剖視圖。 圖24係用以說明同製造方法之模式性XY剖視圖。 圖25係用以說明同製造方法之模式性YZ剖視圖。 圖26係用以說明同製造方法之模式性XY剖視圖。 圖27係用以說明同製造方法之模式性YZ剖視圖。 圖28係顯示比較例之半導體記憶裝置之一部分之構成之模式性XY剖視圖。 圖29係用以說明比較例之半導體記憶裝置之製造方法之模式性YZ剖視圖。 圖30係用以說明同製造方法之模式性XY剖視圖。 圖31係用以說明同製造方法之模式性XY剖視圖。 圖32係用以說明同製造方法之模式性XY剖視圖。 圖33係顯示第2實施形態之半導體記憶裝置之一部分之構成之模式性XY剖視圖。 圖34係用以說明第2實施形態之半導體記憶裝置之製造方法之模式性XY剖視圖。 圖35係用以說明同半導體記憶裝置之製造方法之模式性XY剖視圖。 圖36係顯示第3實施形態之半導體記憶裝置之一部分之構成之模式性XY剖視圖。 圖37係顯示第4實施形態之半導體記憶裝置之一部分之構成之模式性XY剖視圖。 圖38係顯示第5實施形態之半導體記憶裝置之一部分之構成之模式性XY剖視圖。
112:直線配線部
113:直線配線部
114:直線配線部
BLK1:記憶塊
IBLK:塊間構造
S112:直線配線部112之邊
S113:直線配線部113之邊
S114:直線配線部114之邊
SS1:積層構造
MS1:記憶體構造
SU:串單元

Claims (4)

  1. 一種半導體記憶裝置，其具備： 基板； 導電層，其於與上述基板之表面交叉之第1方向上與上述基板離開而設置；及 記憶體構造，其外周面於相對於上述第1方向垂直且包含上述導電層之一部分的第1面上由上述導電層包圍；且 上述記憶體構造具備： 絕緣層； n(n為3以上之自然數)個半導體層，其等設置於上述導電層與上述絕緣層之間，且於上述第1面上相互離開；及 閘極絕緣膜，其於上述第1面上設置於上述導電層與上述n個半導體層之間；且 於上述第1面上，若將通過與上述導電層之距離為最短之上述絕緣層之外周面上的點、且外接於上述絕緣層之正n角形之範圍設為第1範圍時， 上述n個半導體層設置於上述第1範圍之內側。
  2. 如請求項1之半導體記憶裝置，其具備： 複數個上述記憶體構造，其等之外周面於上述第1面上由上述導電層包圍；且 上述導電層包含：直線配線部，其設置於上述複數個記憶體構造中之2者之間，且沿構成與上述2個記憶體構造之上述第1範圍對應之上述正n角形之2條邊延伸，與上述2個記憶體構造相接。
  3. 一種半導體記憶裝置，其具備： 基板； 導電層，其在與上述基板之表面交叉之第1方向上與上述基板離開而設置；及 複數個記憶體構造，其等之外周面於相對於上述第1方向垂直且包含上述導電層之一部分的第1面上由上述導電層包圍；且 上述記憶體構造具備： 絕緣層； n(n為3以上之自然數)個半導體層，其等分別設置於上述導電層與上述絕緣層之間，且於上述第1面上相互離開；及 閘極絕緣膜，其於上述第1面上設置於上述導電層與上述n個半導體層之間；且 於上述第1面上， 上述記憶體構造之外周面包含與上述n個半導體層對應設置之n個角部，上述n個角部包含沿相互交叉之方向延伸之2個直線部； 上述導電層包含：直線配線部，其設置於上述複數個記憶體構造中之2者之間，沿上述2個記憶體構造之外周面所包含之相互平行之2個直線部延伸，且與上述2個記憶體構造相接。
  4. 如請求項3之半導體記憶裝置，其中 上述n個半導體層分別設置於由沿與上述角部之上述2個直線部平行之方向延伸且與上述絕緣層外接之2條直線、及上述絕緣層之外周面包圍之範圍的內側。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022036443A (ja) * 2020-08-24 2022-03-08 キオクシア株式会社 半導体記憶装置
CN115082019B (zh) * 2022-06-17 2023-05-02 深圳市鸿普森科技股份有限公司 公共办公空间信息服务管理平台

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013089272A (ja) * 2011-10-19 2013-05-13 Toshiba Corp 不揮発性半導体記憶装置
JP2015149413A (ja) * 2014-02-06 2015-08-20 株式会社東芝 半導体記憶装置及びその製造方法
US9666594B2 (en) * 2014-09-05 2017-05-30 Sandisk Technologies Llc Multi-charge region memory cells for a vertical NAND device
JP6581019B2 (ja) * 2016-03-02 2019-09-25 東芝メモリ株式会社 半導体記憶装置
US9893080B2 (en) * 2016-03-04 2018-02-13 Toshiba Memory Corporation Semiconductor device having a diverse shaped columnar portion
US9978768B2 (en) * 2016-06-29 2018-05-22 Sandisk Technologies Llc Method of making three-dimensional semiconductor memory device having laterally undulating memory films
KR102637644B1 (ko) * 2016-07-14 2024-02-19 삼성전자주식회사 메모리 장치
JP2018156975A (ja) * 2017-03-15 2018-10-04 東芝メモリ株式会社 半導体記憶装置
JP2020047819A (ja) * 2018-09-20 2020-03-26 キオクシア株式会社 半導体記憶装置
JP2020047848A (ja) * 2018-09-20 2020-03-26 キオクシア株式会社 半導体メモリ
US10748927B1 (en) * 2019-02-05 2020-08-18 Sandisk Technologies Llc Three-dimensional memory device with drain-select-level isolation structures and method of making the same
US10892279B1 (en) * 2019-07-17 2021-01-12 Sandisk Technologies Llc NAND string containing separate hole and electron tunneling dielectric layers and methods for forming the same
US11563022B2 (en) * 2019-08-25 2023-01-24 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
WO2022006775A1 (en) * 2020-07-08 2022-01-13 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with channel structures having plum blossom shape
JP2022036443A (ja) * 2020-08-24 2022-03-08 キオクシア株式会社 半導体記憶装置

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