JP2023045154A - 半導体記憶装置 - Google Patents
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Abstract
【課題】好適に製造可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１領域及び第２領域を備える基板と、基板の表面と交差する方向に並ぶ複数の第１導電層と、第１領域に設けられ複数の第１導電層と対向する第１半導体層と、複数の第１導電層及び第１半導体層の間に設けられた電荷蓄積層と、第２領域に設けられ複数の第１導電層のうちの一つに接続されたコンタクト電極と、第２領域に設けられ複数の第１導電層によって外周面が囲われた複数の第１構造及び複数の第２構造と、を備える。第１構造は、複数の第１導電層に対向し第１半導体層と共通の半導体材料を含む第２半導体層と、複数の第１導電層及び第２半導体層の間に設けられ電荷蓄積層と共通の絶縁材料を含む第１絶縁層とを含む。第２構造は、上記半導体材料及び上記絶縁材料を含まない。【選択図】図２
Description
本実施形態は、半導体記憶装置に関する。
基板と、この基板の表面と交差する方向に並ぶ複数の導電層と、基板の表面と交差する方向に延伸し、複数の導電層と対向する半導体層と、これら導電層及び半導体層の間に設けられた電荷蓄積層と、を備える半導体記憶装置が知られている。
好適に製造可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、基板と、複数の第１導電層と、第１半導体層と、電荷蓄積層と、コンタクト電極と、複数の第１構造及び複数の第２構造と、を備える。基板は、第１方向に並ぶ第１領域及び第２領域を備える。複数の第１導電層は、基板の表面と交差する第２方向に並び、第１領域及び第２領域にわたって第１方向に延伸する。第１半導体層は、第１領域に設けられ、第２方向に延伸し、複数の第１導電層と対向する。電荷蓄積層は、複数の第１導電層及び第１半導体層の間に設けられている。コンタクト電極は、第２領域に設けられ、第２方向に延伸し、複数の第１導電層のうちの一つに接続されている。複数の第１構造及び複数の第２構造は、第２領域に設けられ、第２方向に延伸し、複数の第１導電層によって外周面が囲われている。第１構造は、第２半導体層と、第１絶縁層と、を含む。第２半導体層は、第２方向に延伸し、複数の第１導電層に対向し、第１半導体層と共通の半導体材料を含む。第１絶縁層は、複数の第１導電層及び第２半導体層の間に設けられ、電荷蓄積層と共通の絶縁材料を含む。第２構造は、上記半導体材料及び上記絶縁材料を含まない。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において「制御回路」と言った場合には、メモリダイに設けられたシーケンサ等の周辺回路を意味する事もあるし、メモリダイに接続されたコントローラダイ又はコントローラチップ等を意味する事もあるし、これらの双方を含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅、長さ又は厚み等を意味することがある。
［第１実施形態］
［構造］
図１は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図２は、図１の一部を拡大して示す模式的な平面図である。図３は、図２の一部を拡大して示す模式的な平面図である。図４は、図２に示す構造をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図５は、図４のＢで示した部分の模式的な拡大図である。尚、図５は、ＹＺ断面を示しているが、半導体層１２０の中心軸に沿ったＹＺ断面以外の断面（例えば、ＸＺ断面）を観察した場合にも、図５と同様の構造が観察される。図６は、図２に示す構造をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図７は、図２に示す構造をＤ－Ｄ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
［構造］
図１は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図２は、図１の一部を拡大して示す模式的な平面図である。図３は、図２の一部を拡大して示す模式的な平面図である。図４は、図２に示す構造をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図５は、図４のＢで示した部分の模式的な拡大図である。尚、図５は、ＹＺ断面を示しているが、半導体層１２０の中心軸に沿ったＹＺ断面以外の断面（例えば、ＸＺ断面）を観察した場合にも、図５と同様の構造が観察される。図６は、図２に示す構造をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図７は、図２に示す構造をＤ－Ｄ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
第１実施形態に係る半導体記憶装置は、メモリダイＭＤを備える。メモリダイＭＤは、例えば図１に示す様に、半導体基板１００を備える。図示の例において、半導体基板１００にはＸ方向及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡが設けられる。また、各メモリセルアレイ領域ＲＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられる。
メモリブロックＢＬＫは、例えば図２に示す様に、Ｙ方向に並ぶ５つのストリングユニットＳＵを備える。Ｙ方向に隣り合う２つのメモリブロックＢＬＫの間には、Ｘ方向に延伸するブロック間構造ＳＴが設けられる。Ｙ方向に隣り合う２つのストリングユニットＳＵの間には、Ｘ方向に延伸する酸化シリコン（ＳｉＯ２）等のストリングユニット間絶縁層ＳＨＥが設けられる。
また、メモリブロックＢＬＫは、Ｘ方向に並ぶメモリホール領域ＲＭＨ及びフックアップ領域ＲＨＵを備える。
メモリホール領域ＲＭＨは、例えば図４に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁層１３０と、を備える。
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、例えば図５に示す様に、窒化チタン（ＴｉＮ）等のバリア導電層１１１及びタングステン（Ｗ）等の金属層１１２の積層膜等を含んでいても良い。また、導電層１１０は、モリブデン（Ｍｏ）やルテニウム（Ｒｕ）等の金属層１１２を含んでいても良い。また、例えば、導電層１１０がモリブデン（Ｍｏ）等の金属層１１２を含む場合、導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電層１１１を含んでいても良いし、含んでいなくても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１０の下方には、例えば図４に示す様に、導電層１１３が設けられている。導電層１１３は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１３の下面には、例えば、タングステン（Ｗ）等の金属、タングステンシリサイド等の導電層又はその他の導電層が設けられていても良い。また、導電層１１３及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１３は、例えば、ＮＡＮＤフラッシュメモリのソース線として機能する。ソース線は、例えば、メモリセルアレイ領域ＲＭＣＡ（図１）に含まれる全てのメモリブロックＢＬＫについて共通に設けられている。
また、複数の導電層１１０のうち、最下層に位置する一又は複数の導電層１１０は、例えば、ＮＡＮＤフラッシュメモリの、ソース側の選択ゲート線及び複数のソース側の選択トランジスタのゲート電極として機能する。これら一又は複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。
また、これよりも上方に位置する複数の導電層１１０は、ＮＡＮＤフラッシュメモリの、ワード線及び複数のメモリトランジスタ（メモリセル）のゲート電極として機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。
また、これよりも上方に位置する一又は複数の導電層１１０は、ＮＡＮＤフラッシュメモリの、ドレイン側の選択ゲート線及び複数のドレイン側の選択トランジスタのゲート電極として機能する。これら複数の導電層１１０は、その他の導電層１１０よりもＹ方向の幅が小さい。また、Ｙ方向に隣り合う２つの導電層１１０の間には、ストリングユニット間絶縁層ＳＨＥが設けられている。これら複数の導電層１１０は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。
半導体層１２０は、例えば図３に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、直列に接続された複数のメモリトランジスタ（メモリセル）及び選択トランジスタのチャネル領域として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は、例えば図４に示す様に、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。また、半導体層１２０の外周面は、それぞれ導電層１１０によって囲まれており、導電層１１０と対向している。
半導体層１２０の上端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２１が設けられている。図４の例では、半導体層１２０の上端部と不純物領域１２１の下端部との境界線を、破線によって示している。不純物領域１２１は、コンタクト電極Ｃｈ及びコンタクト電極Ｖｙ（図３）を介してビット線ＢＬ（図３）に接続される。
半導体層１２０の下端部には、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む不純物領域１２２が設けられている。図４の例では、半導体層１２０の下端部と不純物領域１２２の上端部との境界線を、破線によって示している。不純物領域１２２は、上記導電層１１３に接続されている。
ゲート絶縁層１３０は、半導体層１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁層１３０は、例えば図５に示す様に、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁層１３１、電荷蓄積層１３２、ブロック絶縁層１３３及び複数の高誘電率絶縁層１３４の一部を備える。トンネル絶縁層１３１及びブロック絶縁層１３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積層１３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。高誘電率絶縁層１３４は、例えば、アルミナ（Ａｌ２Ｏ３）又はその他の金属酸化物の膜である。トンネル絶縁層１３１、電荷蓄積層１３２、及び、ブロック絶縁層１３３は略円筒状の形状を有し、半導体層１２０の外周面に沿ってＺ方向に延伸する。高誘電率絶縁層１３４は、複数の導電層１１０に対応して複数設けられており、導電層１１０の上面、下面、及び、半導体層１２０との対向面に設けられている。高誘電率絶縁層１３４のうち、導電層１１０の半導体層１２０との対向面に設けられた部分は、ゲート絶縁層１３０の一部として機能する。
尚、図５には、ゲート絶縁層１３０が窒化シリコン等の絶縁性の電荷蓄積層１３２を備える例を示した。しかしながら、ゲート絶縁層１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
フックアップ領域ＲＨＵは、例えば図２に示す様に、複数の導電層１１０のＸ方向における端部を備える。また、フックアップ領域ＲＨＵは、Ｘ方向及びＹ方向に並ぶ複数のコンタクト電極ＣＣを備える。また、フックアップ領域ＲＨＵは、Ｙ方向に並ぶ複数の（図示の例では１０の）支持構造領域ＨＲＲを備える。
コンタクト電極ＣＣは、図６に示す様に、Ｚ方向に延伸し、下端において導電層１１０と接続されている。コンタクト電極ＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。図２の例では、複数のコンタクト電極ＣＣが、３列にわたってＸ方向に並んでいる。これら３列のうちの一つに含まれる複数のコンタクト電極ＣＣは、例えば、上方から数えて３ｎ＋１番目（ｎは０以上の整数）の導電層１１０に接続されている。また、これら３列のうちの一つに含まれる複数のコンタクト電極ＣＣは、例えば、上方から数えて３ｎ＋２番目の導電層１１０に接続されている。また、これら３列のうちの一つに含まれる複数のコンタクト電極ＣＣは、例えば、上方から数えて３ｎ＋３番目の導電層１１０に接続されている。
複数の支持構造領域ＨＲＲは、それぞれ、Ｘ方向に並ぶ複数の支持構造ＨＲを備える。
図２の例では、Ｙ方向の一方側（例えば、Ｙ方向負側）から数えて１番目及び１０番目の支持構造領域ＨＲＲが、Ｘ方向に所定のピッチで並ぶ複数の支持構造ＨＲＳを備える。支持構造ＨＲＳは、例えば図７に示す様に、Ｚ方向に延伸する略円柱状の形状を備える。支持構造ＨＲＳの上端は、最上層の導電層１１０の上面よりも上方に設けられている。支持構造ＨＲＳの下端は、最下層の導電層１１０の下面よりも下方に設けられている。支持構造ＨＲＳは、例えば、酸化シリコン（ＳｉＯ２）を含む。
尚、図２には、導電層１１０のＹ方向における一方側（例えば、Ｙ方向負側）及び他方側（例えば、Ｙ方向正側）の端部から距離ｄ１となる範囲の境界を、それぞれ、点線によって示している。Ｙ方向の一方側から数えて１番目及び１０番目の支持構造領域ＨＲＲは、これら２本の点線の外側の領域に設けられている。Ｙ方向の一方側から数えて２番目～９番目の支持構造領域ＨＲＲは、これら２本の点線の内側の領域に設けられている。
また、図２の例では、Ｙ方向の一方側から数えて４番目及び７番目の支持構造領域ＨＲＲが、Ｘ方向に所定のピッチで並ぶ複数の支持構造ＨＲＭを備える。支持構造ＨＲＭは、例えば図７に示す様に、Ｚ方向に延伸する略円柱状の形状を備える。支持構造ＨＲＭの上端は、最上層の導電層１１０の上面よりも上方に設けられている。支持構造ＨＲＭの下端は、最下層の導電層１１０の下面よりも下方に設けられている。支持構造ＨＲＭは、例えば、Ｚ方向に延伸する半導体層２２０と、複数の導電層１１０及び半導体層２２０の間に設けられた絶縁層２３０と、を備える。
半導体層２２０は、基本的には、半導体層１２０と同様に構成されている。ただし、半導体層２２０は、メモリトランジスタ（メモリセル）及び選択トランジスタのチャネル領域としては機能しない。また、半導体層２２０は、ビット線ＢＬ（図３）には接続されていない。また、半導体層２２０の中心部分には、酸化シリコン等の絶縁層２２５が設けられている。
絶縁層２３０は、ゲート絶縁層１３０と同様に構成されている。
また、図２の例では、Ｙ方向の一方側から数えて２番目、３番目、５番目、６番目、８番目及び９番目の支持構造領域ＨＲＲが、Ｘ方向に並ぶ複数の支持構造ＨＲＭを備える。これらの支持構造領域ＨＲＲにおいては、複数の支持構造ＨＲＭが、コンタクト電極ＣＣを避けて配置されている。即ち、これらの支持構造領域ＨＲＲに含まれる複数の支持構造ＨＲＭは、コンタクト電極ＣＣから離間している。また、これら複数の支持構造ＨＲＭは、それぞれ、Ｘ方向に隣り合う２つのコンタクト電極ＣＣの間に設けられている。
尚、フックアップ領域ＲＨＵに設けられた支持構造ＨＲのうち、３０％以上が、支持構造ＨＲＭであっても良い。より好ましくは、フックアップ領域ＲＨＵに設けられた支持構造ＨＲのうち、５０％以上が、支持構造ＨＲＭであっても良い。
ブロック間構造ＳＴは、例えば図４に示す様に、Ｚ方向及びＸ方向に延伸する導電層１４０と、導電層１４０のＹ方向の側面に設けられた酸化シリコン等の絶縁層１４１と、を備える。導電層１４０は、導電層１１３に接続されている。導電層１４０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
［製造方法］
次に、図８～図３１を参照して、第１実施形態に係る半導体記憶装置の製造方法について説明する。図８、図１２、図１４、図１８、図２０、及び、図２２～図２９は、同製造方法について説明するための模式的な断面図であり、図４に対応する断面を示している。図９～図１１、図３０、及び、図３１は、同製造方法について説明するための模式的な断面図であり、図６に対応する断面を示している。図１３、図１５～図１７、図１９、及び、図２１は、同製造方法について説明するための模式的な断面図であり、図７に対応する断面を示している。
次に、図８～図３１を参照して、第１実施形態に係る半導体記憶装置の製造方法について説明する。図８、図１２、図１４、図１８、図２０、及び、図２２～図２９は、同製造方法について説明するための模式的な断面図であり、図４に対応する断面を示している。図９～図１１、図３０、及び、図３１は、同製造方法について説明するための模式的な断面図であり、図６に対応する断面を示している。図１３、図１５～図１７、図１９、及び、図２１は、同製造方法について説明するための模式的な断面図であり、図７に対応する断面を示している。
本実施形態に係る半導体記憶装置の製造に際しては、まず、半導体基板１００（図１）に、図示しない周辺回路を構成する図示しない配線、トランジスタ等を形成する。また、これらの構造の上面に、絶縁層１０１を形成する。
次に、例えば図８及び図９に示す様に、絶縁層１０１上に、シリコン等の半導体層１１３Ａ、酸化シリコン等の犠牲層１１３Ｂ、シリコン等の犠牲層１１３Ｃ、酸化シリコン等の犠牲層１１３Ｄ、及び、シリコン等の半導体層１１３Ｅを形成する。また、複数の絶縁層１０１及び複数の犠牲層１１０Ａを交互に形成する。犠牲層１１０Ａは、例えば、窒化シリコン（Ｓｉ３Ｎ４）等を含む。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行う。
次に、例えば図１０に示す様に、フックアップ領域ＲＨＵに、略階段状の構造を形成する。この工程では、例えば、図８及び図９を参照して説明した様な構造の上面にレジストを形成し、フォトリソグラフィー等の方法によってこのレジストにパターニングを行う。また、犠牲層１１０Ａを選択的に除去する工程、絶縁層１０１を選択的に除去する工程、及び、レジストを等方的に除去する工程を、繰り返し実行する。
次に、例えば図１１に示す様に、図１０を参照して説明した構造の上面に、絶縁層１０１を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図１２及び図１３に示す様に、複数の半導体層１２０に対応する位置に、複数のメモリホールＭＨを形成する。また、複数の支持構造ＨＲに対応する位置に、複数のビアホールＨＲＨを形成する。メモリホールＭＨ及びビアホールＨＲＨは、Ｚ方向に延伸し、絶縁層１０１及び犠牲層１１０Ａ、半導体層１１３Ｅ、犠牲層１１３Ｄ、犠牲層１１３Ｃ及び犠牲層１１３Ｂを貫通し、半導体層１１３Ａの上面を露出させる貫通孔である。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図１４及び図１５に示す様に、図１２及び図１３を参照して説明した構成の上面にレジスト１５１を形成する。レジスト１５１は、複数のメモリホールＭＨ、及び、支持構造ＨＲＭに対応するビアホールＨＲＨを覆う。また、レジスト１５１は、支持構造ＨＲＳに対応するビアホールＨＲＨを覆わない。
次に、例えば図１６に示す様に、支持構造ＨＲＳに対応するビアホールＨＲＨの内部に、酸化シリコン（ＳｉＯ２）等の絶縁層１５２を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図１７に示す様に、絶縁層１５２の一部を除去して、支持構造ＨＲＳを形成する。また、レジスト１５１を剥離する。
次に、例えば図１８及び図１９に示す様に、最上層の絶縁層１０１の上面、メモリホールＭＨの内周面、及び、支持構造ＨＲＭに対応するビアホールＨＲＨの内周面に、絶縁層１３０Ａ、半導体層１２０，２２０及び絶縁層１２５，２２５を形成する。絶縁層１３０Ａは、例えば、上述したトンネル絶縁層１３１、電荷蓄積層１３２及びブロック絶縁層１３３の一部を備える。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図２０及び図２１に示す様に、絶縁層１２５，２２５、半導体層１２０，２２０及び絶縁層１３０Ａの一部を除去する。また、半導体層１２０，２２０の上端部分に、不純物領域１２１を形成する。この工程は、例えば、ＲＩＥ及びＣＶＤ等の方法によって行う。
次に、例えば図２２に示す様に、溝ＳＴＡを形成する。溝ＳＴＡは、Ｚ方向及びＸ方向に延伸し、絶縁層１０１及び犠牲層１１０Ａ、半導体層１１３Ｅ、並びに、犠牲層１１３ＤをＹ方向に分断し、犠牲層１１３Ｃの上面を露出させる溝である。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図２３に示す様に、溝ＳＴＡのＹ方向の側面に、窒化シリコン等の保護膜ＳＴＳＷを形成する。この工程では、例えば、ＣＶＤ等の方法によって溝ＳＴＡのＹ方向の側面及び底面に、窒化シリコン等の絶縁膜が形成される。また、ＲＩＥ等の方法によって、この絶縁膜のうち、溝ＳＴＡの底面を覆う部分が除去される。
次に、例えば図２４に示す様に、犠牲層１１３Ｂ，１１３Ｃ，１１３Ｄ及び絶縁層１３０Ａの一部を除去し、半導体層１２０の一部を露出させる。この工程は、例えば、ウェットエッチング等の方法によって行われる。
次に、例えば図２５に示す様に、導電層１１３を形成する。この工程は、例えば、エピタキシャル成長等の方法によって行う。
次に、例えば図２６に示す様に、保護膜ＳＴＳＷを除去する。この工程は、例えば、ウェットエッチング等の方法によって行われる。
次に、例えば図２７に示す様に、溝ＳＴＡを介して犠牲層１１０Ａを除去する。これにより、Ｚ方向に並ぶ複数の絶縁層１０１と、この絶縁層１０１を支持するメモリホールＭＨ内の構造（半導体層１２０、絶縁層１３０Ａ及び絶縁層１２５）、及び、支持構造ＨＲを含む中空構造が形成される。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図２８に示す様に、導電層１１０を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。尚、この工程では、導電層１１０を形成する前に、高誘電率絶縁層１３４（図５）も形成される。
次に、例えば図２９に示す様に、溝ＳＴＡ内にブロック間構造ＳＴを形成する。この工程は、例えば、ＣＶＤ及びＲＩＥ等の方法によって行う。
次に、例えば図３０及び図３１に示す様に、複数のコンタクト電極ＣＣに対応する位置に、複数のコンタクトホールＣＣＨを形成する。コンタクトホールＣＣＨは、Ｚ方向に延伸し、絶縁層１０１を貫通し、導電層１１０の上面を露出させる貫通孔である。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図６に示す様に、コンタクトホールＣＣＨの内部に、コンタクト電極ＣＣを形成する。この工程は、例えば、ＣＶＤ等によって行う。
その後、配線等を形成することにより、第１実施形態に係る半導体記憶装置が形成される。
［効果］
上述の通り、図２７を参照して説明した工程では、Ｚ方向に並ぶ複数の絶縁層１０１と、この絶縁層１０１を支持するメモリホールＭＨ内の構造、及び、支持構造ＨＲを含む中空構造が形成される。この様な方法を採用する場合、フックアップ領域ＲＨＵにおいて階段状の構造の上面を覆う絶縁層１０１の膨張応力の影響によって、階段状の構造が歪んでしまう場合がある。この様な階段状の構造の歪みを抑制すべく、フックアップ領域ＲＨＵには、この階段状の構造を支持するための支持構造ＨＲが設けられる。
上述の通り、図２７を参照して説明した工程では、Ｚ方向に並ぶ複数の絶縁層１０１と、この絶縁層１０１を支持するメモリホールＭＨ内の構造、及び、支持構造ＨＲを含む中空構造が形成される。この様な方法を採用する場合、フックアップ領域ＲＨＵにおいて階段状の構造の上面を覆う絶縁層１０１の膨張応力の影響によって、階段状の構造が歪んでしまう場合がある。この様な階段状の構造の歪みを抑制すべく、フックアップ領域ＲＨＵには、この階段状の構造を支持するための支持構造ＨＲが設けられる。
ここで、半導体記憶装置の高集積化に伴い、メモリブロックＢＬＫのＹ方向における幅（図１、図２参照）も小さくなりつつある。これに伴い、図２等を参照して説明した支持構造ＨＲと、ブロック間構造ＳＴとの距離が近付きつつある。ここで、全ての支持構造ＨＲを支持構造ＨＲＭとし、且つ、支持構造ＨＲＭ中の電荷蓄積層１３２が溝ＳＴＡ中に露出してしまった場合、この電荷蓄積層１３２が図２７を参照して説明した工程において除去されてしまい、上記中空構造を好適に支持することが出来ない場合がある。
一方、メモリホールＭＨ中の構成と、支持構造ＨＲＭとは、共通する膜構成を備えており、熱収縮率がほぼ等しい。これに対し、支持構造ＨＲＳは、これらの構成と異なる膜構成を備えており、これらの構成と熱収縮率が異なる。従って、全ての支持構造ＨＲを支持構造ＨＲＳとした場合、図２７を参照して説明した工程において形成される中空構造が、フックアップ領域ＲＨＵにおいて大きく変形してしまい、中空構造の上面（最上層の絶縁層１０１の上面）に段差が生じてしまう恐れがある。
そこで、第１実施形態においては、ブロック間構造ＳＴ近傍の領域には支持構造ＨＲＳを配置し、それ以外の領域には支持構造ＨＲＭを配置している。この様な構成によれば、上記中空構造を好適に支持しつつ、上述した様な段差の発生を抑制可能である。
［第２実施形態］
次に、図３２及び図３３を参照して、第２実施形態に係る半導体記憶装置について説明する。図３２は、第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図３３は、図３２に示す構造をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
次に、図３２及び図３３を参照して、第２実施形態に係る半導体記憶装置について説明する。図３２は、第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図３３は、図３２に示す構造をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。
ただし、第２実施形態に係る半導体記憶装置は、支持構造ＨＲＭ，ＨＲＳのかわりに、支持構造ＨＲＭ´，ＨＲＳ´を備える。支持構造ＨＲＭ´，ＨＲＳ´は、基本的には、支持構造ＨＲＭ，ＨＲＳと同様に構成されている。ただし、図７を参照して説明した様に、支持構造ＨＲＭ，ＨＲＳの上端は、最上層の導電層１１０の上面よりも上方に設けられている。一方、図３３に示す様に、支持構造ＨＲＭ´，ＨＲＳ´の上端は、それぞれ、対応する導電層１１０の上面の高さ位置に設けられている。
また、図３２の例では、Ｙ方向の一方側から数えて２番目、３番目、５番目、６番目、８番目及び９番目の支持構造領域ＨＲＲが、Ｘ方向に所定のピッチで並ぶ複数の支持構造ＨＲを備える。これら複数の支持構造ＨＲの一部は、Ｚ方向から見て、コンタクト電極ＣＣと重なる位置に設けられている。この様な位置には、支持構造ＨＲとして、支持構造ＨＲＳが設けられている。これら複数の支持構造ＨＲＳの上端は、図３３に示す様に、コンタクト電極ＣＣの下端に接続されている。また、これら複数の支持構造ＨＲの一部は、Ｚ方向から見て、コンタクト電極ＣＣと重ならない位置に設けられている。この様な位置には、支持構造ＨＲとして、支持構造ＨＲＭが設けられている。
［製造方法］
次に、図３４～図３９を参照して、第２実施形態に係る半導体記憶装置の製造方法について説明する。図３４～図３９は、同製造方法について説明するための模式的な断面図であり、図３３に対応する断面を示している。
次に、図３４～図３９を参照して、第２実施形態に係る半導体記憶装置の製造方法について説明する。図３４～図３９は、同製造方法について説明するための模式的な断面図であり、図３３に対応する断面を示している。
本実施形態に係る半導体記憶装置の製造に際しては、まず、第１実施形態に係る半導体記憶装置の製造工程のうち、図８及び図９を参照して説明した工程までを実行する。
次に、図３４に示す様に、複数のメモリホールＭＨ及び複数のビアホールＨＲＨを形成する。この工程は、例えば、図１２及び図１３を参照して説明した工程と同様に行う。
次に、図３５に示す様に、複数の支持構造ＨＲＳを形成する。この工程は、例えば、図１４～図１７を参照して説明した工程と同様に行う。
次に、図３６に示す様に、複数のメモリホールＭＨ内の構成、及び、複数の支持構造ＨＲＭを形成する。この工程は、例えば、図１８～図２１を参照して説明した工程と同様に行う。
次に、例えば図３７に示す様に、フックアップ領域ＲＨＵに、略階段状の構造を形成する。この工程は、基本的には、図１０を参照して説明した工程と同様に行う。ただし、図３７に対応する工程では、犠牲層１１０Ａ及び絶縁層１０１だけでなく、支持構造ＨＲＳ，ＨＲＭの一部を除去する。
次に、図１１を参照して説明した工程、及び、図２２～図２９を参照して説明した工程を行う。これにより、図３８に示す様な構成が形成される。
次に、例えば図３９に示す様に、複数のコンタクト電極ＣＣに対応する位置に、複数のコンタクトホールＣＣＨ´を形成する。コンタクトホールＣＣＨ´は、Ｚ方向に延伸し、絶縁層１０１を貫通し、導電層１１０及び支持構造ＨＲＳ´の上面を露出させる貫通孔である。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図３３に示す様に、コンタクトホールＣＣＨ´の内部に、コンタクト電極ＣＣを形成する。この工程は、例えば、ＣＶＤ等によって行う。
その後、配線等を形成することにより、第２実施形態に係る半導体記憶装置が形成される。
［効果］
第２実施形態に係る半導体記憶装置によれば、第１実施形態に係る半導体記憶装置と同様に、上記中空構造を好適に支持しつつ、上述した様な段差の発生を抑制可能である。
第２実施形態に係る半導体記憶装置によれば、第１実施形態に係る半導体記憶装置と同様に、上記中空構造を好適に支持しつつ、上述した様な段差の発生を抑制可能である。
また、第１実施形態に係る半導体記憶装置の製造工程では、図１２及び図１３を参照して説明した工程において、複数のメモリホールＭＨ及び複数のビアホールＨＲＨを形成する。ここで、複数のメモリホールＭＨは、それぞれ、同数の犠牲層１１０Ａを貫通する。一方、複数のビアホールＨＲＨは、それぞれ、異なる数の犠牲層１１０Ａを貫通する。この様な理由から、複数のビアホールＨＲＨを均一に形成することが難しい場合がある。
ここで、第２実施形態に係る半導体記憶装置の製造工程では、図３４を参照して説明した工程において、複数のメモリホールＭＨ及び複数のビアホールＨＲＨが、全て、同数の犠牲層１１０Ａを貫通する。従って、第１実施形態に係る半導体製造装置と比較して、複数のビアホールＨＲＨを、均一に形成することが容易となる。
［第３実施形態］
次に、図４０及び図４１を参照して、第３実施形態に係る半導体記憶装置について説明する。図４０は、第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図４１は、図４０に示す構造をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
次に、図４０及び図４１を参照して、第３実施形態に係る半導体記憶装置について説明する。図４０は、第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図４１は、図４０に示す構造をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
第３実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。
ただし、第３実施形態においては、コンタクト電極ＣＣの外周面に、酸化シリコン（ＳｉＯ２）等の絶縁層ＳＷが設けられている。
また、第３実施形態に係る半導体記憶装置は、導電層１１０のかわりに、導電層１１０´を備える。導電層１１０´は、基本的には、導電層１１０と同様に構成されている。ただし、導電層１１０´は、複数の絶縁層ＳＷを介して、複数のコンタクト電極ＣＣの外周面を、それぞれ囲っている。
また、図４０の例では、Ｙ方向の一方側から数えて２番目、３番目、５番目、６番目、８番目及び９番目の支持構造領域ＨＲＲが、Ｘ方向に所定のピッチで並ぶ複数の支持構造ＨＲを備える。これら複数の支持構造ＨＲの一部は、Ｚ方向から見て、コンタクト電極ＣＣと重なる位置に設けられている。この様な位置には、支持構造ＨＲとして、支持構造ＨＲＳ´´が設けられている。これら複数の支持構造ＨＲＳ´´は、コンタクト電極ＣＣの下端及び絶縁層ＳＷの外周面に接続されている。また、これら複数の支持構造ＨＲの一部は、Ｚ方向から見て、コンタクト電極ＣＣと重ならない位置に設けられている。この様な位置には、支持構造ＨＲとして、支持構造ＨＲＭが設けられている。
［製造方法］
次に、図４２～図５７を参照して、第３実施形態に係る半導体記憶装置の製造方法について説明する。図４２～図５７は、同製造方法について説明するための模式的な断面図であり、図４１に対応する断面を示している。
次に、図４２～図５７を参照して、第３実施形態に係る半導体記憶装置の製造方法について説明する。図４２～図５７は、同製造方法について説明するための模式的な断面図であり、図４１に対応する断面を示している。
本実施形態に係る半導体記憶装置の製造に際しては、まず、第２実施形態に係る半導体記憶装置の製造工程のうち、図３６を参照して説明した工程までを実行する。
次に、図４２に示す様に、図３６に示す構造の上面に、レジストＲ１を形成する。レジストＲ１は、複数のコンタクト電極ＣＣに対応する位置を露出させ、それ以外の領域を覆う。
次に、図４３に示す様に、最上層の絶縁層１０１の一部を除去し、上方から数えて１層目の犠牲層１１０Ａの上面を露出させる。この工程は、例えば、ＲＩＥ等によって行う。
次に、図４４に示す様に、レジストＲ１を剥離し、レジストＲ２を形成する。レジストＲ２は、複数のコンタクト電極ＣＣのうち、上方から数えて偶数番目の導電層１１０´に接続されるものに対応する位置を露出させ、それ以外の領域を覆う。
次に、図４５に示す様に、犠牲層１１０Ａ及び絶縁層１０１を一層ずつ除去し、犠牲層１１０Ａの上面を露出させる。この工程は、例えば、ＲＩＥ等によって行う。
次に、図４６に示す様に、レジストＲ２を剥離し、レジストＲ３を形成する。レジストＲ３は、複数のコンタクト電極ＣＣのうち、上方から数えて４ｎ＋３及び４ｎ＋４（ｎは０以上の整数）番目の導電層１１０´に接続されるものに対応する位置を露出させ、それ以外の領域を覆う。
次に、図４７に示す様に、犠牲層１１０Ａ及び絶縁層１０１を２層ずつ交互に除去し、犠牲層１１０Ａの上面を露出させる。この工程は、例えば、ＲＩＥ等によって行う。
次に、図４８に示す様に、レジストＲ３を剥離し、レジストＲ４を形成する。レジストＲ４は、複数のコンタクト電極ＣＣのうち、上方から数えて８ｎ＋５～８ｎ＋８（ｎは０以上の整数）番目の導電層１１０´に接続されるものに対応する位置を露出させ、それ以外の領域を覆う。
次に、図４９に示す様に、犠牲層１１０Ａ及び絶縁層１０１を４層ずつ交互に除去し、犠牲層１１０Ａの上面を露出させる。この工程は、例えば、ＲＩＥ等によって行う。
次に、図５０に示す様に、レジストＲ４を剥離し、レジストＲ５を形成する。レジストＲ５は、複数のコンタクト電極ＣＣのうち、上方から数えて１６ｎ＋９～１６ｎ＋１６（ｎは０以上の整数）番目の導電層１１０´に接続されるものに対応する位置を露出させ、それ以外の領域を覆う。
次に、図５１に示す様に、犠牲層１１０Ａ及び絶縁層１０１を８層ずつ交互に除去し、犠牲層１１０Ａの上面を露出させる。この工程は、例えば、ＲＩＥ等によって行う。
次に、図５２に示す様に、レジストＲ５を剥離し、レジストＲ６を形成する。レジストＲ６は、複数のコンタクト電極ＣＣのうち、上方から数えて３２ｎ＋１７～３２ｎ＋３２（ｎは０以上の整数）番目の導電層１１０´に接続されるものに対応する位置を露出させ、それ以外の領域を覆う。
次に、図５３に示す様に、犠牲層１１０Ａ及び絶縁層１０１を１６層ずつ交互に除去し、犠牲層１１０Ａの上面を露出させる。この工程は、例えば、ＲＩＥ等によって行う。
次に、図５４に示す様に、図４２～図５３を参照して説明した工程によって形成されたコンタクトホールＣＣＨ´´の内周面及び底面に、絶縁層ＳＷを形成する。また、コンタクトホールＣＣＨ´´の内部に、犠牲層ＣＣＡを形成する。この工程は、例えば、ＣＶＤ等によって行う。
次に、第１実施形態に係る半導体記憶装置の製造工程のうち、図２２～図２９を参照して説明した工程を行う。これにより、図５５に示す様な構成が形成される。
次に、図５６に示す様に、犠牲層ＣＣＡを除去する。この工程は、例えば、ウェットエッチング等によって行う。
次に、図５７に示す様に、絶縁層ＳＷのうち、コンタクトホールＣＣＨ´´の底面に形成された部分を除去して、導電層１１０´の上面を露出させる。この工程は、例えば、ＲＩＥ等によって行う。
次に、例えば図４１に示す様に、コンタクトホールＣＣＨ´´の内部に、コンタクト電極ＣＣを形成する。この工程は、例えば、ＣＶＤ等によって行う。
その後、配線等を形成することにより、第３実施形態に係る半導体記憶装置が形成される。
［効果］
第３実施形態に係る半導体記憶装置によれば、第１実施形態に係る半導体記憶装置と同様に、上記中空構造を好適に支持しつつ、上述した様な段差の発生を抑制可能である。
第３実施形態に係る半導体記憶装置によれば、第１実施形態に係る半導体記憶装置と同様に、上記中空構造を好適に支持しつつ、上述した様な段差の発生を抑制可能である。
また、第３実施形態に係る半導体記憶装置は、第２実施形態に係る半導体記憶装置と同様に、第１実施形態に係る半導体製造装置と比較して、複数のビアホールＨＲＨを、均一に形成することが容易である。
また、第２実施形態に係る半導体記憶装置の製造工程では、図３７を参照して説明した工程において、フックアップ領域ＲＨＵに、略階段状の構造を形成する。この工程では、複数の犠牲層１１０Ａ及び絶縁層１０１に加え、支持構造ＨＲＳ，ＨＲＭの一部を除去する。しかしながら、複数の犠牲層１１０Ａ、絶縁層１０１、及び、支持構造ＨＲＳ，ＨＲＭは、異なる材料を含んでおり、同時に加工することが難しい場合がある。
ここで、第３実施形態に係る半導体記憶装置の製造工程では、図３７を参照して説明した工程を実行しない。従って、第２実施形態に係る半導体製造装置と比較して、容易に製造可能な場合がある。
［第４実施形態］
次に、図５８を参照して、第４実施形態に係る半導体記憶装置について説明する。図５８は、第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
次に、図５８を参照して、第４実施形態に係る半導体記憶装置について説明する。図５８は、第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第４実施形態に係る半導体記憶装置は、基本的には、第３実施形態に係る半導体記憶装置と同様に構成されている。
ただし、第４実施形態においては、最上層の導電層１１０´の上方に、絶縁層１０１を介して、絶縁層１０５が設けられている。絶縁層１０５は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、又は、ジルコニウム（Ｚｒ）の少なくとも一つを含む、絶縁性の金属酸化膜であっても良い。また、絶縁層１０５は、その他の絶縁層であっても良い。絶縁層１０５は、例えば、犠牲層１１０Ａと比較して、リン酸に対する耐性が高い材料であっても良い。また、絶縁層１０５は、例えば、ＲＩＥ等を実行する際に、絶縁層１０１との選択比を十分に大きく出来る材料であっても良い。
また、第４実施形態においては、絶縁層ＳＷの下端が、コンタクト電極ＣＣの下端よりも上方に設けられている。具体的には、絶縁層ＳＷの下端が、対応するコンタクト電極ＣＣに接続された導電層１１０´の上面に設けられた絶縁層１０１の上面に設けられている。
［製造方法］
次に、図５９～図７５を参照して、第４実施形態に係る半導体記憶装置の製造方法について説明する。図５９～図７５は、同製造方法について説明するための模式的な断面図であり、図５８に対応する断面を示している。
次に、図５９～図７５を参照して、第４実施形態に係る半導体記憶装置の製造方法について説明する。図５９～図７５は、同製造方法について説明するための模式的な断面図であり、図５８に対応する断面を示している。
本実施形態に係る半導体記憶装置の製造に際しては、まず、第１実施形態に係る半導体記憶装置の製造工程のうち、図８及び図９を参照して説明した工程までを実行する。
次に、図５９に示す様に、図８及び図９に示す構造の上面に、絶縁層１０１、絶縁層１０５及び絶縁層１０１を形成する。この工程は、例えば、ＣＶＤ等によって行う。
次に、第２実施形態に係る半導体記憶装置の製造工程のうち、図３６を参照して説明した工程までを実行する。
次に、図６０に示す様に、図３６に示す構造の上面に、レジストＲ１を形成する。
次に、図６１に示す様に、最上層の絶縁層１０１の一部を除去し、絶縁層１０５の上面を露出させる。また、絶縁層１０５の一部を除去して、その直下の絶縁層１０１の上面を露出させる。
次に、図６２に示す様に、レジストＲ１を剥離し、レジストＲ２を形成する。
次に、図６３に示す様に、絶縁層１０１及び犠牲層１１０Ａを一層ずつ除去し、絶縁層１０１の上面を露出させる。この工程は、例えば、ＲＩＥ等によって行う。
次に、図６４に示す様に、レジストＲ２を剥離し、レジストＲ３を形成する。
次に、図６５に示す様に、絶縁層１０１及び犠牲層１１０Ａを２層ずつ交互に除去し、絶縁層１０１の上面を露出させる。この工程は、例えば、ＲＩＥ等によって行う。
次に、図６６に示す様に、レジストＲ３を剥離し、レジストＲ４を形成する。
次に、図６７に示す様に、絶縁層１０１及び犠牲層１１０Ａを４層ずつ交互に除去し、絶縁層１０１の上面を露出させる。この工程は、例えば、ＲＩＥ等によって行う。
次に、図６８に示す様に、レジストＲ４を剥離し、レジストＲ５を形成する。
次に、図６９に示す様に、絶縁層１０１及び犠牲層１１０Ａを８層ずつ交互に除去し、絶縁層１０１の上面を露出させる。この工程は、例えば、ＲＩＥ等によって行う。
次に、図７０に示す様に、レジストＲ５を剥離し、レジストＲ６を形成する。
次に、図７１に示す様に、絶縁層１０１及び犠牲層１１０Ａを１６層ずつ交互に除去し、絶縁層１０１の上面を露出させる。この工程は、例えば、ＲＩＥ等によって行う。
次に、図７２に示す様に、図６０～図７１を参照して説明した工程によって形成されたコンタクトホールＣＣＨ´´の内周面及び底面に、絶縁層ＳＷを形成する。また、コンタクトホールＣＣＨ´´の内部に、犠牲層ＣＣＡを形成する。この工程は、例えば、ＣＶＤ等によって行う。
次に、第１実施形態に係る半導体記憶装置の製造工程のうち、図２２～図２９を参照して説明した工程を行う。これにより、図７３に示す様な構成が形成される。
次に、図７４に示す様に、犠牲層ＣＣＡを除去する。この工程は、例えば、ウェットエッチング等によって行う。
次に、図７５に示す様に、絶縁層ＳＷのうち、コンタクトホールＣＣＨ´´の底面に形成された部分を除去する。また、絶縁層１０１を１層除去して、導電層１１０´の上面を露出させる。この工程は、例えば、ＲＩＥ等によって行う。
次に、例えば図５８に示す様に、コンタクトホールＣＣＨ´´の内部に、コンタクト電極ＣＣを形成する。この工程は、例えば、ＣＶＤ等によって行う。
その後、配線等を形成することにより、第４実施形態に係る半導体記憶装置が形成される。
［効果］
第４実施形態に係る半導体記憶装置によれば、第１実施形態に係る半導体記憶装置と同様に、上記中空構造を好適に支持しつつ、上述した様な段差の発生を抑制可能である。
第４実施形態に係る半導体記憶装置によれば、第１実施形態に係る半導体記憶装置と同様に、上記中空構造を好適に支持しつつ、上述した様な段差の発生を抑制可能である。
また、第４実施形態に係る半導体記憶装置は、第２実施形態に係る半導体記憶装置と同様に、第１実施形態に係る半導体製造装置と比較して、複数のビアホールＨＲＨを、均一に形成することが容易である。
また、第４実施形態に係る半導体記憶装置は、第３実施形態に係る半導体記憶装置と同様に、第２実施形態に係る半導体製造装置と比較して、容易に製造可能な場合がある。
また、第３実施形態に係る半導体記憶装置の製造工程では、図４３、図４５、図４７、図４９、図５１及び図５３を参照して説明した工程において、コンタクトホールＣＣＨ´´の底面に、犠牲層１１０Ａの上面を露出させる。この様な工程では、犠牲層１１０Ａを、エッチングストッパとして用いる。
ここで、半導体記憶装置の高集積化に伴い、犠牲層１１０ＡのＺ方向における厚みは、小さくなりつつある。この様な状態で、犠牲層１１０Ａをエッチングストッパとして用いる場合、図４３～図５３を参照して説明した工程において、犠牲層１１０ＡのＺ方向における厚みが、更に小さくなってしまう場合がある。この様な場合、例えば図２７を参照して説明した工程において、犠牲層１１０Ａを好適に除去出来ない場合がある。また、図２８を参照して説明した工程において、導電層１１０´を好適に形成出来ない場合がある。
ここで、犠牲層１１０ＡのＺ方向における厚みが小さくなってしまうことを防ぐためには、犠牲層１１０Ａではなく、絶縁層１０１をエッチングストッパとして用いることが考えられる。しかしながら、第３実施形態に係る半導体記憶装置の製造工程では、図４３を参照して説明した工程において、最上層の犠牲層１１０Ａの上面が露出してしまう。
そこで、第４実施形態に係る半導体記憶装置の製造方法においては、図５９を参照して説明した工程において、図８及び図９に示す構造の上面に、絶縁層１０１、絶縁層１０５及び絶縁層１０１を形成している。また、図６１を参照して説明した工程において、まず、最上層の絶縁層１０１の一部を除去し、絶縁層１０５の上面を露出させている。また、絶縁層１０５の一部を除去して、その直下の絶縁層１０１の上面を露出させている。また、図６２～図７１を参照して説明した工程においては、犠牲層１１０Ａではなく、絶縁層１０１をエッチングストッパとして用いている。
この様な方法によれば、犠牲層１１０Ａをエッチングストッパとして使用しないため、犠牲層１１０ＡのＺ方向における厚みが小さくなってしまうことを、抑制可能である。これにより、図２７を参照して説明した工程において、犠牲層１１０Ａを好適に除去することが可能である。また、図２８を参照して説明した工程において、導電層１１０´を好適に形成することが可能である。従って、第４実施形態に係る半導体記憶装置は、第３実施形態に係る半導体記憶装置と比較して、容易に製造可能な場合がある。
［その他］
以上、第１実施形態～第４実施形態に係る半導体記憶装置について説明した。しかしながら、以上において説明した構成は例示に過ぎず、具体的な構成は適宜調整可能である。
以上、第１実施形態～第４実施形態に係る半導体記憶装置について説明した。しかしながら、以上において説明した構成は例示に過ぎず、具体的な構成は適宜調整可能である。
例えば、図４０の例では、Ｘ方向に隣り合う２つのＣＣの間に、Ｙ方向に並ぶ２つの支持構造ＨＲＭが設けられている。また、Ｙ方向に隣り合う２つのＣＣの間に、Ｘ方向に並ぶ２つの支持構造ＨＲＭが設けられている。
一方、図７６の例では、Ｘ方向に隣り合う２つのＣＣの間に、Ｘ方向及びＹ方向に並ぶ４つの支持構造ＨＲＭが設けられている。また、Ｙ方向に隣り合う２つのＣＣの間に、Ｘ方向及びＹ方向に並ぶ４つの支持構造ＨＲＭが設けられている。
また、例えば、図７７の例では、Ｘ方向に隣り合う２つのＣＣの間に、Ｙ方向に並ぶ３つの支持構造ＨＲが設けられている。また、Ｙ方向に隣り合う２つのＣＣの間に、Ｘ方向に並ぶ３つの支持構造ＨＲＭが設けられている。
また、例えば、図２には、Ｙ方向に連続して並ぶ複数の（図２の例では８つの）支持構造ＨＲＭを例示している。また、Ｘ方向に連続して並ぶ複数の支持構造ＨＲＭを例示している。この様な構成では、フックアップ領域ＲＨＵに設けられた支持構造ＨＲのうちの約６７％が、支持構造ＨＲＭとなる。
一方、図７８には、Ｙ方向に交互に並ぶ複数の支持構造ＨＲＭと、複数の支持構造ＨＲＳと、を例示している。図７８の例では、Ｙ方向に並ぶ１０の支持構造領域ＨＲＲのうち、Ｙ方向の一方側（例えば、Ｙ方向負側）から数えて３番目及び５番目の支持構造領域ＨＲＲが、支持構造ＨＲＳのかわりに支持構造ＨＲＭを備える。また、Ｙ方向の一方側から数えて７番目の支持構造領域ＨＲＲに含まれる複数の支持構造ＨＲのうち、Ｘ方向の一方側（例えば、Ｘ方向負側）から数えて３ｎ＋１番目（ｎは０以上の整数）の支持構造ＨＲが支持構造ＨＲＳであり、３ｎ＋２番目及び３ｎ＋３番目の支持構造ＨＲが支持構造ＨＲＭである。この様な構成では、フックアップ領域ＲＨＵに設けられた支持構造ＨＲのうちの約５０％が、支持構造ＨＲＭとなる。
また、図７９には、Ｘ方向に交互に並ぶ複数の支持構造ＨＲＭと、複数の支持構造ＨＲＳと、を例示している。図７９の例では、Ｙ方向に並ぶ１０の支持構造領域ＨＲＲのうち、Ｙ方向の一方側から数えて４番目及び７番目の支持構造領域ＨＲＲが、Ｘ方向に交互に並ぶ複数の支持構造ＨＲＭ，ＨＲＳを備える。この様な構成では、フックアップ領域ＲＨＵに設けられた支持構造ＨＲのうちの５０％が、支持構造ＨＲＭとなる。
また、図８０の例では、Ｙ方向に並ぶ１０の支持構造領域ＨＲＲのうち、Ｙ方向の一方側から数えて４番目及び７番目の支持構造ＨＲのうち、Ｘ方向の一方側から数えて３ｎ＋１番目（ｎは０以上の整数）の支持構造ＨＲが支持構造ＨＲＭであり、３ｎ＋２番目及び３ｎ＋３番目の支持構造ＨＲが支持構造ＨＲＳである。また、それ以外の支持構造領域ＨＲＲが、Ｘ方向に並ぶ複数の支持構造ＨＲＳを含む。この様な構成では、フックアップ領域ＲＨＵに設けられた支持構造ＨＲのうちの約１１％が、支持構造ＨＲＭとなる。
また、図８１の例では、Ｙ方向に並ぶ３つのコンタクト電極ＣＣのうち、Ｙ方向の一方側から数えて１番目及び３番目のコンタクト電極ＣＣのＸＹ平面における中心位置が、各導電層１１０のテラス領域のＸＹ平面における中心位置よりもＹ方向正側に設けられている。また、Ｙ方向の一方側から数えて２番目のコンタクト電極ＣＣのＸＹ平面における中心位置が、各導電層１１０のテラス領域のＸＹ平面における中心位置よりもＹ方向負側に設けられている。尚、ここで言うテラス領域とは、導電層１１０上面のうち、上方から見て他の導電層１１０と重ならない領域を意味する。
また、図８１の例では、Ｙ方向の一方側から数えて１番目、３番目、５番目、９番目及び１０番目の支持構造領域ＨＲＲが、Ｘ方向に並ぶ複数の支持構造ＨＲＳを含む。また、Ｙ方向の一方側から数えて２番目、及び、６番目～８番目の支持構造領域ＨＲＲが、Ｘ方向に並ぶ複数の支持構造ＨＲＭを含む。また、Ｙ方向の一方側から数えて４番目の支持構造ＨＲのうち、Ｘ方向の一方側から数えて３ｎ＋１番目の支持構造ＨＲが支持構造ＨＲＭであり、３ｎ＋２番目及び３ｎ＋３番目の支持構造ＨＲが支持構造ＨＲＳである。この様な構成では、フックアップ領域ＲＨＵに設けられた支持構造ＨＲのうちの約３９％が、支持構造ＨＲＭとなる。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００…半導体基板、１０１…絶縁層、１１０…導電層、１２０…半導体層、１３０…ゲート絶縁層、１３１…トンネル絶縁層、１３２…電荷蓄積層、１３３…ブロック絶縁層、１３４…高誘電率絶縁層、ＣＣ…コンタクト電極、ＨＲ，ＨＲＭ，ＨＲＳ…支持構造。
Claims (8)
- 第１方向に並ぶ第１領域及び第２領域を備える基板と、
前記基板の表面と交差する第２方向に並び、前記第１領域及び前記第２領域にわたって前記第１方向に延伸する複数の第１導電層と、
前記第１領域に設けられ、前記第２方向に延伸し、前記複数の第１導電層と対向する第１半導体層と、
前記複数の第１導電層及び前記第１半導体層の間に設けられた電荷蓄積層と、
前記第２領域に設けられ、前記第２方向に延伸し、前記複数の第１導電層のうちの一つに接続されたコンタクト電極と、
前記第２領域に設けられ、前記第２方向に延伸し、前記複数の第１導電層によって外周面が囲われた複数の第１構造及び複数の第２構造と
を備え、
前記第１構造は、
前記第２方向に延伸し、前記複数の第１導電層に対向し、前記第１半導体層と共通の半導体材料を含む第２半導体層と、
前記複数の第１導電層及び前記第２半導体層の間に設けられ、前記電荷蓄積層と共通の絶縁材料を含む第１絶縁層と
を含み、
前記第２構造は、前記半導体材料及び前記絶縁材料を含まない
半導体記憶装置。 - 前記半導体材料は、多結晶シリコン（Ｓｉ）であり、
前記絶縁材料は、窒化シリコン（ＳｉＮ）である
請求項１記載の半導体記憶装置。 - 前記第２領域は、
前記第１方向及び前記第２方向と交差する第３方向において、前記複数の第１導電層の一方側の端部からの距離が第１の距離よりも小さい第３領域と、
前記第３方向において、前記複数の第１導電層の他方側の端部からの距離が前記第１の距離よりも小さい第４領域と、
前記第３領域及び前記第４領域の間に設けられた第５領域と
を備え、
前記複数の第１構造は前記第５領域に設けられ、
前記複数の第２構造の少なくとも一部は前記第３領域に設けられ、
前記複数の第２構造の少なくとも一部は前記第４領域に設けられている
請求項１又は２記載の半導体記憶装置。 - 前記複数の第２構造の少なくとも一部は、前記コンタクト電極に接する
請求項１～３のいずれか１項記載の半導体記憶装置。 - 前記第２領域に設けられた前記複数の第１構造及び前記複数の第２構造のうちの３０％以上が、前記第１構造である
請求項１～４のいずれか１項記載の半導体記憶装置。 - 第１方向に並ぶ第１領域及び第２領域を備える基板と、
前記基板の表面と交差する第２方向に並び、前記第１領域及び前記第２領域にわたって前記第１方向に延伸する複数の第１導電層と、
前記第１領域に設けられ、前記第２方向に延伸し、前記複数の第１導電層と対向する第１半導体層と、
前記複数の第１導電層及び前記第１半導体層の間に設けられた電荷蓄積層と、
前記第２領域に設けられ、前記第２方向に延伸し、前記複数の第１導電層のうちの一つに接続されたコンタクト電極と、
前記第２領域に設けられ、前記コンタクト電極の外周面を囲う金属酸化膜と
を備える半導体記憶装置。 - 前記コンタクト電極の外周面は、前記複数の第１導電層の少なくとも一部によって囲われている
請求項６記載の半導体記憶装置。 - 前記金属酸化膜は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）の少なくとも一つを含む
請求項６又は７記載の半導体記憶装置。
Priority Applications (4)
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