KR20030053668A - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법을 제공한다. 본 발명은 하나의 동일한 반도체 기판에서 실리사이드가 필요한 영역의 게이트 전극과 소오스/드레인을 콘택하기 위한 콘택홀과, 상기 실리사이드가 필요하지 않은 영역의 게이트 전극과 소오스/드레인을 콘택하기 위한 콘택홀을 층간절연막에 형성한다. 이때, 상기 게이트 전극과 상기 상부 전극을 노출시키는 콘택홀을 형성시킨 후 상기 상부 전극 상에 상기 상부 전극의 식각 손상을 방지하기 위한 절연막을 형성시키고 상기 실리사이드가 필요한 영역 및 상기 실리사이드가 필요하지 않은 영역의 소오스/드레인을 위한 콘택홀을 추가로 더욱 깊게 형성시킨다. 따라서, 상기 실리사이드가 필요한 영역의 게이트 전극과 소오스/드레인 및 상기 실리사이드가 필요하지 않은 영역의 게이트 전극과 소오스/드레인이 각각의 콘택홀을 거쳐 노출된다.
따라서, 본 발명은 상기 상부 전극의 식각 손상을 방지할 수 있으므로 상기 실리사이드가 필요한 영역의 게이트 전극과 소오스/드레인 및 상기 실리사이드가 필요하지 않은 영역의 게이트 전극과 소오스/드레인이 각각의 콘택홀을 형성하기 위한 식각공정의 공정 여유가 확보 가능하다. 나아가, 반도체소자의 콘택 불량이 방지되고 동작 신뢰성이 향상되며 수율 향상이 가능하다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 더욱 상세하게는 식각공정의 공정 여유를 확보하면서도 실리사이드가 필요한 영역과 실리사이드가 필요하지 않은 영역의 콘택홀을 함께 형성하도록 한 반도체소자의 제조방법에 관한 것이다.
일반적으로, 반도체소자의 고집적화가 진행됨에 따라 설계룰이 미세화되고, 전기적 인가 속도가 빨라진다. 이에 따라, 트랜지스터의 게이트 전극의 사이즈가 축소되므로 면 저항과 콘택 저항의 증가가 문제시되고 있다. 이를 해결하기 위해 다결정 실리콘층의 게이트 전극과 소오스/드레인의 실리콘 기판에 비저항이 낮은실리사이드(Silicide)를 형성하는 기술이 개발되었다. 그 결과, 게이트 전극의 저항과 소오스/드레인의 콘택 저항이 저감되기 시작하였다. 초기에는 게이트 전극 에 실리사이드를 형성하는 공정과 소오스/드레인에 실리사이드를 형성하는 공정이 각각 별도의 공정으로 진행되었으나, 공정의 단순화 및 비용 절감을 고려하여 게이트 전극과 소오스/드레인에 실리사이드를 하나의 동일 공정으로 형성하는 살리사이드(Salicide: Self Aligned Silicide) 공정이 개발되었다.
상기 살리사이드 공정에서는 고융점 금속을 실리콘이 노출된 부분과 절연체가 있는 부분에 동시에 적층한 후 열처리하면, 실리콘 부분이 실리사이드화 반응을 하여 실리사이드로 형성되고 상기 절연체 상의 고융점 금속은 실리사이드화 반응을 하지 않고 그대로 존재한다. 그러므로, 상기 실리사이드만 남기기 위해 상기 반응하지 않은 고융점 금속만을 선택적으로 식각하여 제거한다.
상기 살리사이드 공정이 트랜지스터의 제조에 적용되기 시작하면서 기존의 화학기상증착공정에 의한 살리사이드 형성 공정을 대치하게 되었고, 특히, 금속의 전기적 저항 및 실리사이드의 전기적 저항이 양호한 티타늄 실리사이드 공정이 트랜지스터의 제조공정이 유망하게 사용되고 있다.
종래의 실리사이드 공정을 도 1을 참조하여 설명하면, 반도체 기판(10), 예를 들어 P형 실리콘 기판의 액티브영역을 한정하기 위해 상기 반도체 기판(10)의 필드영역에 아이솔레이션층(11)을 형성시킨다. 이어서, 상기 반도체 기판(10)의 액티브영역 상에 트랜지스터의 게이트 절연막(13), 예를 들어 게이트 산화막을 열산화공정에 의해 성장시키고 상기 게이트 절연막(13) 상에 다결정 실리콘층을 적층시킨 후 상기 다결정 실리콘층을 사진식각공정에 의해 식각함으로써 게이트 전극(15)의 패턴을 형성시킨다. 그런 다음, 상기 결과 구조 상에 스페이서(17)를 위한 절연막, 예를 들어 산화막을 적층시킨 후 에치백공정에 의해 식각함으로써 상기 게이트 전극(15)의 측벽에 스페이서(17)를 형성시킨다. 이어서, 상기 게이트 전극(15)과 상기 스페이서(17) 및 상기 아이솔레이션층(11)을 마스크로 이용하여 n형 불순물을 이온주입함으로써 자기 정렬된 소오스/드레인(S/D)을 형성시킨다. 이어서, 상기 결과 구조의 반도체 기판(10)의 전면에 티타늄과 같은 고융점 금속을 스퍼터링공정에 의해 적층시키고, 상기 티타늄을 700∼800℃의 온도에서 열처리시킨다. 따라서, 실리콘이 노출된 부분, 게이트 전극(15) 및 소오스/드레인(S/D)의 표면에 선택적으로 티타늄 실리사이드(21)가 형성된다. 그런 다음, 암모니아 용액에 의한 습식 식각공정에 의해 상기 미반응한 고융점 금속을 제거한다. 이후, 상기 결과 구조물 상에 식각정지막(23), 예를 들어 질화막을 적층시키고 상기 식각정지막(23) 상에 층간 절연막(25), 예를 들어 산화막을 적층, 평탄화시킨다. 이어서, 사진식각공정을 이용하여 상기 게이트 전극(15) 상의 실리사이드(21)와 상기 소오스/드레인(S/D) 상의 실리사이드(21)를 일부 노출시키는 콘택홀을 각각 형성시킨다. 마지막으로, 스퍼터링공정을 이용하여 상기 콘택홀의 내부 및 상기 층간절연막(25) 상에 배선용 금속을 적층시킨 후 사진식각공정에 의해 배선(29)의 패턴을 형성시킨다. 따라서, 상기 소오스/드레인(S/D) 및 게이트 전극(15)과 배선(29)의 콘택이 이루어진다.
그런데, 종래에는 상기 게이트 전극(15)과 소오스/드레인(S/D)의 표면에 실리사이드(21)만이 존재하므로 상기 게이트 전극(15)과 소오스/드레인(S/D)의 콘택홀을 형성하기 위한 식각공정이 상기 실리사이드(21)의 표면이 나타나면, 완료된다. 그러므로, 상기 콘택홀의 형성을 위한 식각공정에서 상기 실리사이드(21)에 대한 식각 선택비만이 필요하다. 따라서, 상기 콘택홀의 형성을 위한 식각공정의 공정 여유가 용이하게 확보할 수 있다.
그러나, 로직소자와 같은 반도체소자의 경우, 게이트 전극과 소오스/드레인의 표면에 실리사이드가 존재하는 영역과, 커패시터 영역과, 실리사이드가 존재하지 않는 영역이 필요하므로 이들 각 영역의 콘택홀을 형성하기 위한 식각공정의 충분한 공정 여유를 확보하기가 어렵다.
이로써, 종래에는 반도체소자의 콘택 불량이 다발하는데 이는 반도체소자의 동작 특성을 악화시키고 나아가 신뢰성 저하를 가져온다. 결국, 반도체소자의 제품 수율이 저하된다.
따라서, 본 발명의 목적은 콘택홀의 형성을 위한 식각공정의 공정 여유를 확보함으로써 콘택 불량을 방지하도록 한 반도체소자의 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 반도체소자의 신뢰성 저하를 방지하도록 한 반도체소자의 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은 반도체소자의 수율 저하를 방지하도록 한 반도체소자의 제조방법을 제공하는데 있다.
도 1은 종래 기술에 의한 반도체소자의 제조방법을 설명하기 위한 단면 구조도.
도 2 내지 도 8은 본 발명에 의한 반도체소자의 제조방법에 적용된 콘택홀 형성방법을 설명하기 위한 단면 공정도.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자의 제조방법은
반도체 기판을 실리사이드가 필요한 제 1 영역과 실리사이드가 필요하지 않은 제 2 영역으로 한정하고, 상기 반도체 기판 상에 게이트 절연막을 형성한 후 상기 제 1 영역에 트랜지스터를 위한 게이트 전극과 소오스/드레인을 형성함과 아울러 상기 제 2 영역에 커패시터를 위한 하부 전극 및 소오스/드레인을 형성하는 단계;
상기 게이트 전극 및 상기 하부 전극의 측벽에 스페이서를 형성하는 단계;
상기 하부 전극 상에 상기 커패시터를 위한 유전층 및 그 위의 상부 전극의 패턴을 형성하는 단계;
상기 제 2 영역의 소오스/드레인 및 상기 상부 전극 상에 이들의 실리사이드화를 방지하기 위한 실리사이드 방지막을 형성한 후 상기 제 1 영역의 소오스/드레인 및 상기 게이트 전극에 실리사이드층을 형성하는 단계;
상기 제 1 영역 및 상기 제 2 영역의 전면 상에 식각정지층을 적층한 후 상기 식각정지층 상에 층간절연막을 형성하는 단계; 및
상기 게이트 전극 및 상기 제 1 영역의 소오스/드레인을 위한 제 1, 2 콘택홀과 상기 상부 전극 및 상기 제 2 영역의 소오스/드레인을 위한 제 3, 4 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 1, 2, 3, 4 콘택홀을 형성시키는 단계는
사진식각공정을 이용하여 상기 게이트 전극의 실리사이드층 및 상기 상부 전극이 노출될 때까지 상기 제 1, 2, 3, 4 콘택홀을 형성하는 단계;
상기 노출된 상부 전극 상에 상기 상부 전극의 식각 손상으로부터 보호하기 위한 보호막을 형성하는 단계; 및
사진식각공정을 이용하여 상기 제 2, 4 콘택홀을 추가로 깊게 형성함으로써 상기 제 1 영역의 소오스/드레인 및 상기 제 2 영역의 소오스/드레인을 노출시키는 단계를 포함할 수 있다.
바람직하게는, 상기 보호막을 상기 게이트 전극의 실리사이드층보다 상기 상부 전극 상에 더 두껍게 형성시킨다.
바람직하게는, 상기 보호막을 50∼500Å의 두께로 형성시킬 수 있다.
바람직하게는, 상기 보호막을 250∼400℃의 온도에서 열산화공정에 의해 형성시킬 수 있다.
이하, 본 발명에 의한 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.
도 2 내지 도 8은 본 발명에 의한 반도체소자의 제조방법을 나타낸 단면 공정도이다.
도 2를 참조하면, 먼저, 반도체 기판(10), 예를 들어 P형 단결정 실리콘 기판의 액티브영역을 한정하기 위해 상기 반도체 기판(10)의 필드영역에 산화막과 같은 아이솔레이션층(11)을 형성시킨다. 여기서, 상기 아이솔레이션층(11)이 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정에 의해 형성된다. 또한, 상기 아이솔레이션층(11)은 로코스 공정 등에 의해 형성되는 것도 가능하다. 한편, 상기 반도체 기판(10)은 실리사이드가 필요한 영역(100)과 같은 제 1 영역 및 실리사이드가 필요없는, 커패시터를 위한 영역(200)과 같은 제 2 영역으로 구분된다.
그런 다음, 상기 반도체 기판(10) 상에 게이트 절연막(13), 예를 들어 게이트 산화막을 열산화공정에 의해 100Å 정도의 두께로 성장시키고, 상기 게이트 절연막(13) 상에 게이트 전극(15) 및 커패시터의 하부 전극(16)을 위한 다결정 실리콘층을 2000∼3000Å의 두께로 적층시킨다. 이때, 상기 다결정 실리콘층은 화학기상증착공정에 의해 적층되면서 도핑되거나, 적층 완료 후에 이온주입공정에 의해 도핑될 수 있다. 이어서, 사진식각공정을 이용하여 상기 영역(100)의 반도체 기판(10)의 일부분 상에 게이트 전극(15)의 패턴을 형성시키고 아울러 상기 영역(200)의 반도체 기판(10)의 일부분 상에 상기 커패시터의 하부 전극(16)의 패턴을 형성시킨다.
이후, 상기 결과 구조의 전면에 스페이서(17)를 위한 절연막, 예를 들어 산화막을 적층시키고 이를 에치백공정에 의해 처리함으로써 상기 게이트 전극(15) 및 상기 하부 전극(16)의 양 측벽에 스페이서(15)를 각각 형성시킨다. 이어서, 상기 게이트 전극(15)과 하부 전극(16) 및 스페이서(17)를 마스크로 이용하여 N형 불순물, 예를 들어 인을 이온주입공정에 의해 이온주입함으로써 상기 반도체 기판(10)의 액티브영역에 소오스/드레인(S/D)을 형성시킨다.
도 3을 참조하면, 상기 소오스/드레인(S/D)이 형성되고 나면, 상기 결과 구조의 반도체 기판(10)의 전면에 ONO(Oxide-Nitride-Oxide)층과 같은 커패시터의 유전층(31)을 200∼400Å의 두께로 적층시키고, 상기 유전층(31) 상에 상기 커패시터의 상부 전극(33)을 위한 다결정 실리콘층을 2000∼3000Å의 두께로 적층시킨다. 이때, 상기 다결정 실리콘층은 화학기상증착공정에 의해 적층되면서 도핑되거나, 적층 완료 후에 이온주입공정에 의해 도핑될 수 있다. 이어서, 사진식각공정을 이용하여 상기 영역(200)의 하부 전극(16)의 패턴 상에만 상기 유전층(31) 및 상부 전극(33)의 패턴을 형성시킨다. 따라서, 상기 커패시터의 하부 전극(16)과 유전층(31) 및 상부 전극(33)이 모두 형성된다.
도 4를 참조하면, 상기 유전층(31) 및 상부 전극(33)의 패턴이 형성되고 나면, 상기 결과 구조의 영역(100),(200) 상에 상기 상부 전극(33)의 실리사이드화를 방지하기 위한 실리사이드 방지막(35), 예를 들어 TEOS 산화막을 100∼300Å의 두께로 적층시킨 후 사진식각공정을 이용하여 상기 영역(200)에만 상기 실리사이드 방지막(35)을 남긴다.
이후, 통상의 실리사이드 공정을 이용하여 상기 영역(100)의 게이트 전극(15) 및 소오스/드레인(S/D)의 표면에만 티타늄 실리사이드와 같은 실리사이드층(19)을 형성시킨다. 이때, 상기 영역(200)의 상부 전극(33) 및 소오스/드레인(S/D)의 표면에 실리사이드층이 상기 실리사이드 방지막(35)에 의해형성되지 않는다. 한편, 상기 티타늄 실리사이드 대신에 텅스텐 실리사이드, 코발트 실리사이드 등이 사용되는 것도 가능하다.
도 5를 참조하면, 상기 실리사이드층(19)의 형성이 완료되고 나면, 상기 결과 구조의 영역(100),(200) 상에 식각정지층(37), 예를 들어 질화막을 700∼800Å의 두께로 적층시킨다. 이어서, 상기 영역(100),(200)의 식각정지층(37) 상에 층간절연막(40)을 두껍게 적층시키고 평탄화시킨다.
이를 좀 더 상세히 언급하면, 상기 결과 구조의 영역(100),(200) 상에 상기 층간절연막(40)의 하층 절연막(41), 예를 들어 BPSG층을 6000∼8000Å의 두께로 적층시킨 후 상기 BPSG층을 화학기계연마공정에 의해 평탄화시킨다. 그런 다음, 상기 하층 절연막(41) 상에 상기 층간절연막(40)의 상층 절연막(43), 예를 들어 TEOS 산화막을 2000Å 정도의 두께로 적층시킨다.
도 6을 참조하면, 상기 층간절연막(40)이 형성되고 나면, 사진식각공정을 이용하여 상기 영역(100)의 게이트 전극(15)의 실리사이드층(19) 및 소오스/드레인(S/D)의 실리사이드층(19)을 위한 제 1, 2 콘택홀(51),(52)을 형성시키고, 이와 아울러 상기 영역(200)의 상부 전극(33) 및 상기 소오스/드레인(S/D)의 제 3, 4 콘택홀(53),(54)을 형성시킨다. 이때, 식각공정은 상기 게이트 전극(15)의 실리사이드층(19) 및 상기 상부 전극(33)이 노출될 때까지 진행된다.
따라서, 상기 게이트 전극(15)의 실리사이드층(19) 및 상기 상부 전극(33)이 상기 제 1, 3 콘택홀(51),(53)을 거쳐 노출된다. 하지만, 상기 제 2, 4 콘택홀(52),(54)이 상기 제 1, 3 콘택홀(51),(53)의 깊이와 유사한 깊이를 갖기 때문에 상기 영역(100),(200)의 소오스/드레인(S/D)은 상기 제 2, 4 콘택홀(52),(54)을 거쳐 노출되지 않는 것이다.
도 7을 참조하면, 상기 게이트 전극(15)의 실리사이드층(19) 및 상기 상부 전극(33)이 노출되고 나면, 상기 게이트 전극(15)의 실리사이드층(19) 및 상기 상부 전극(33) 상에 보호막(60), 예를 들어 산화막을 250∼400℃의 온도에서 열산화공정에 의해 50∼500Å의 두께로 성장시킨다. 이때, 상기 산화막은 상기 실리사이드층(19) 보다 상기 상부 전극(33) 상에 더욱 두껍게 형성되는데, 이는 상기 상부 전극(33)의 다결정 실리콘층과 상기 실리사이드층(18)의 막질간의 차이 때문이다.
여기서, 상기 상부 전극(33) 상에 보호막(60)을 형성하는 것은 상기 소오스/드레인(S/D)을 노출시키기 위해 상기 2, 4 콘택홀(52),(54)을 추가로 더욱 깊게 형성할 때 상기 상부 전극(33)의 다결정 실리콘층이 식각 손상을 받는 것을 방지하기 위함이다.
도 8을 참조하면, 상기 보호막(60)이 형성되고 나면, 사진식각공정에 의해 상기 2, 4 콘택홀(52),(54)의 저면 아래의 층간절연막(40)과 식각정지층(37) 및 실리사이드 방지막(35)을 상기 영역(100)의 소오스/드레인(S/D)의 실리사이드층(19) 및 상기 영역(200)의 소오스/드레인이 노출될 때까지 식각시킨다. 따라서, 상기 제 2, 4 콘택홀(52),(54)이 최종적으로 완성된다.
이때, 상기 상부 전극(33) 상의 보호막(60)은 상기 게이트 전극(15)의 실리사이드층(19) 상에서 보다 상기 상부 전극(33) 상에 더욱 두껍게 형성되기 때문에 상기 제 2, 4 콘택홀(52),(54)이 완성되는 동안 식각되어서 상기 게이트 전극(15)의 실리사이드층(19) 및 상기 상부 전극(33)이 노출되므로 상기 상부 전극(33)의 다결정 실리콘층이 식각 손상을 최소화할 수가 있다.
이후, 도면에 도시하지 않았으나 통상적인 배선공정을 거쳐 실리사이드층이 필요한 영역의 게이트전극과 소오스/드레인(S/D) 및 상기 실리사이드층이 필요하지 않은 영역의 커패시터의 상부 전극과 소오스/드레인(S/D)에 각각의 콘택홀을 거쳐 콘택하는 배선의 패턴을 형성시킨다.
따라서, 본 발명은 하나의 동일한 반도체 기판에 실리사이드층이 필요한 영역과 실리사이드층이 형성되지 않는 영역이 있는 경우, 각 영역의 콘택홀을 형성하기 위한 식각공정의 공정 여유를 충분히 확보할 수 있으므로 콘택 불량을 방지할 수 있다. 또한, 본 발명은 반도체소자의 신뢰성 향상을 이룰 수 있고 나아가 반도체소자의 제품 수율 저하를 방지할 수 있다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체소자의 제조방법은 하나의 동일한 반도체 기판에서 실리사이드가 필요한 영역의 게이트 전극과 소오스/드레인을 콘택하기 위한 콘택홀과, 상기 실리사이드가 필요하지 않은 영역의 게이트 전극과 소오스/드레인을 콘택하기 위한 콘택홀을 층간절연막에 형성한다. 이때, 상기 게이트 전극과 상기 상부 전극을 노출시키는 콘택홀을 형성시킨 후 상기 상부 전극 상에 상기 상부 전극의 식각 손상을 방지하기 위한 절연막을 형성시키고 상기 실리사이드가 필요한 영역 및 상기 실리사이드가 필요하지 않은 영역의소오스/드레인을 위한 콘택홀을 추가로 더욱 깊게 형성시킨다. 따라서, 상기 실리사이드가 필요한 영역의 게이트 전극과 소오스/드레인 및 상기 실리사이드가 필요하지 않은 영역의 게이트 전극과 소오스/드레인이 각각의 콘택홀을 거쳐 노출된다.
따라서, 본 발명은 상기 상부 전극의 식각 손상을 방지할 수 있으므로 상기 실리사이드가 필요한 영역의 게이트 전극과 소오스/드레인 및 상기 실리사이드가 필요하지 않은 영역의 게이트 전극과 소오스/드레인이 각각의 콘택홀을 형성하기 위한 식각공정의 공정 여유가 확보 가능하다. 나아가, 반도체소자의 콘택 불량이 방지되고 동작 신뢰성이 향상되며 수율 향상이 가능하다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
Claims (5)
- 반도체 기판을 실리사이드가 필요한 제 1 영역과 실리사이드가 필요하지 않은 제 2 영역으로 한정하고, 상기 반도체 기판 상에 게이트 절연막을 형성한 후 상기 제 1 영역에 트랜지스터를 위한 게이트 전극과 소오스/드레인을 형성함과 아울러 상기 제 2 영역에 커패시터를 위한 하부 전극 및 소오스/드레인을 형성하는 단계;상기 게이트 전극 및 상기 하부 전극의 측벽에 스페이서를 형성하는 단계;상기 하부 전극 상에 상기 커패시터를 위한 유전층 및 그 위의 상부 전극의 패턴을 형성하는 단계;상기 제 2 영역의 소오스/드레인 및 상기 상부 전극 상에 이들의 실리사이드화를 방지하기 위한 실리사이드 방지막을 형성한 후 상기 제 1 영역의 소오스/드레인 및 상기 게이트 전극에 실리사이드층을 형성하는 단계;상기 제 1 영역 및 상기 제 2 영역의 전면 상에 식각정지층을 적층한 후 상기 식각정지층 상에 층간절연막을 형성하는 단계;상기 게이트 전극 및 상기 제 1 영역의 소오스/드레인을 위한 제 1, 2 콘택홀과 상기 상부 전극 및 상기 제 2 영역의 소오스/드레인을 위한 제 3, 4 콘택홀을 형성하는 단계를 포함하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 제 1, 2, 3, 4 콘택홀을 형성시키는 단계는사진식각공정을 이용하여 상기 게이트 전극의 실리사이드층 및 상기 상부 전극이 노출될 때까지 상기 제 1, 2, 3, 4 콘택홀을 형성하는 단계;상기 노출된 상부 전극 상에 상기 상부 전극의 식각 손상으로부터 보호하기 위한 보호막을 형성하는 단계; 및사진식각공정을 이용하여 상기 제 2, 4 콘택홀을 추가로 깊게 형성함으로써 상기 제 1 영역의 소오스/드레인 및 상기 제 2 영역의 소오스/드레인을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 2 항에 있어서, 상기 보호막을 상기 게이트 전극의 실리사이드층보다 상기 상부 전극 상에 더 두껍게 형성시키는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 2 항에 있어서, 상기 보호막을 50∼500Å의 두께로 형성시키는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 2 항에 있어서, 상기 보호막을 250∼400℃의 온도에서 열산화공정에 의해형성시키는 것을 특징으로 하는 반도체소자의 제조방법.
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Cited By (3)
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|---|---|---|---|---|
| KR100722787B1 (ko) * | 2005-04-25 | 2007-05-30 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR100801076B1 (ko) * | 2006-02-28 | 2008-02-11 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
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Family Cites Families (4)
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| JPH1197649A (ja) * | 1997-09-25 | 1999-04-09 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US6133096A (en) * | 1998-12-10 | 2000-10-17 | Su; Hung-Der | Process for simultaneously fabricating a stack gate flash memory cell and salicided periphereral devices |
| JP2000223568A (ja) * | 1999-02-02 | 2000-08-11 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6352899B1 (en) * | 2000-02-03 | 2002-03-05 | Sharp Laboratories Of America, Inc. | Raised silicide source/drain MOS transistors having enlarged source/drain contact regions and method |
-
2001
- 2001-12-22 KR KR10-2001-0083615A patent/KR100403540B1/ko not_active IP Right Cessation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100722787B1 (ko) * | 2005-04-25 | 2007-05-30 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US7494866B2 (en) | 2005-04-25 | 2009-02-24 | Samsung Electronics Co., Ltd. | Semiconductor device and related method of manufacture |
| KR100801076B1 (ko) * | 2006-02-28 | 2008-02-11 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| CN117133800A (zh) * | 2023-10-25 | 2023-11-28 | 合肥海图微电子有限公司 | 一种绝缘栅双极型晶体管及其制作方法 |
| CN117133800B (zh) * | 2023-10-25 | 2024-03-26 | 合肥海图微电子有限公司 | 一种绝缘栅双极型晶体管及其制作方法 |
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