JPH0922952A

JPH0922952A - 半導体集積回路装置の製造方法

Info

Publication number: JPH0922952A
Application number: JP7170789A
Authority: JP
Inventors: Yuichi Nezu; 裕一根津
Original assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1995-07-06
Filing date: 1995-07-06
Publication date: 1997-01-21

Abstract

(57)【要約】【目的】ゲート電極を形成する絶縁膜の汚染を防止で
きる半導体集積回路装置の製造方法を提供する。【構成】トンネル現象を利用してソース領域から情報
の消去を行う半導体集積回路装置の製造方法であって、
半導体基板表面の半導体領域にゲート絶縁膜を介して第
１の導電膜を形成する工程（ステップ１０２）と、第１
の導電膜上に層間絶縁膜を介して第２の導電膜を形成す
る工程（ステップ１０３）と、第１および第２の導電膜
をパターンニングしてフローティングゲートおよびコン
トロールゲートからなるゲート電極を形成する工程（ス
テップ１０４）と、ゲート電極上に保護絶縁膜を形成す
る工程（ステップ１０５）と、保護絶縁膜上にレジスト
を塗布して自己整合的に不純物をイオン注入し、ソース
領域およびドレイン領域である所定の拡散層を形成する
工程（ステップ１０６）とを有するものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路装置の製
造方法に関し、特にＭＯＳＦＥＴ(Metal Oxide Semicon
ductor FET) 構造の半導体集積回路装置の製造に適用し
て有効な技術に関するものである。

【０００２】

【従来の技術】半導体メモリのなかでもＭＯＳメモリは
メモリ部品の中核を占めているが、このようなＭＯＳメ
モリの一つとして電気的消去が可能な読み出し専用のメ
モリであるＥＥＰＲＯＭ(Electrically Erasable and P
rogrammable ROM)が提案されている。このＥＥＰＲＯＭ
は情報蓄積用であるフローティングゲートおよび制御用
であるコントロールゲートからなるゲート電極を有する
構造であり、ドレイン領域近傍の高電界で発生させたホ
ットエレクトロンをフローティングゲートに注入するこ
とで情報書き込み動作が、また、このフローティングゲ
ートに蓄積されたエレクトロンを放出することにより情
報消去動作が行われるようになっている。

【０００３】このようなＥＥＰＲＯＭについて詳しく記
載している文献としては、たとえば、株式会社オーム社
発行、「ＬＳＩハンドブック」（昭和59年11月30日発
行）、P520〜P521がある。

【０００４】

【発明が解決しようとする課題】本発明者は、前述のＥ
ＥＰＲＯＭについて検討した結果、情報蓄積特性や情報
消去特性にバラツキがあるという問題点があることに着
目した。すなわち、情報蓄積特性での問題点とは、フロ
ーティングゲートに注入されたエレクトロンが保持され
ることなく流出してしまって情報が蓄積されないという
リテンション不良である。また、情報消去特性での問題
点とは、セルによって消去速度が異なり、これに起因し
て一部のセルが過剰消去となるディプリート不良であ
る。

【０００５】これについて解析した結果、ＥＥＰＲＯＭ
の形成プロセスにおいて半導体基板とフローティングゲ
ートとの間のゲート絶縁膜およびフローティングゲート
とコントロールゲートとの間の層間絶縁膜が塗布された
レジストにより汚染されていることが原因となっている
ことが分かった。

【０００６】そして、本発明者がさらに検討したとこ
ろ、ＥＥＰＲＯＭのように汚染マージンの小さなデバイ
スでは前記した問題点が直ちに発生して絶縁膜汚染が顕
在化されるが、通常のＭＯＳＦＥＴにおいても、このよ
うな汚染が存在することが判明した。

【０００７】そこで、本発明の目的は、ゲート電極を形
成する絶縁膜の汚染を防止することのできる技術を提供
することにある。

【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、次の通
りである。

【００１０】すなわち、本発明による半導体集積回路装
置の製造方法は、トンネル現象を利用してソース領域か
ら情報の消去を行うＭＯＳＦＥＴ型の半導体集積回路装
置の製造方法であって、半導体基板表面の所定の半導体
領域に第１の絶縁膜を介して第１の導電膜を形成する工
程と、第１の導電膜上に第２の絶縁膜を介して第２の導
電膜を形成する工程と、第１および第２の導電膜をパタ
ーンニングしてフローティングゲートおよびコントロー
ルゲートからなるゲート電極を形成する工程と、ゲート
電極の形成された半導体基板表面に保護絶縁膜を形成す
る工程と、保護絶縁膜上にレジストを塗布して自己整合
的に不純物をイオン注入し、ソース領域およびドレイン
領域である所定の拡散層を形成する工程とを有すること
を特徴とするものである。

【００１１】また、本発明による半導体集積回路装置の
製造方法は、ゲート電極への印加電圧で形成されるチャ
ネルによってスイッチング動作を行うＭＯＳＦＥＴ型の
半導体集積回路装置の製造方法であって、半導体基板表
面の所定の半導体領域に第１の絶縁膜を介して第１の導
電膜を形成する工程と、第１の導電膜をパターンニング
してゲート電極を形成する工程と、ゲート電極の形成さ
れた半導体基板表面に保護絶縁膜を形成する工程と、ゲ
ート電極をマスクにして自己整合的に不純物をイオン注
入してソース領域およびドレイン領域である所定の拡散
層を形成する工程とを有することを特徴とするものであ
る。

【００１２】これらの半導体集積回路装置の製造方法で
は、保護絶縁膜は窒化シリコン膜で形成することができ
る。

【００１３】

【作用】上記した手段によれば、ゲート電極を形成した
基板表面に保護絶縁膜を形成するようにしているので、
レジスト塗布のようなその後のプロセスによってゲート
電極が汚染されることはない。

【００１４】したがって、極めて簡単な構造でゲート絶
縁膜や層間絶縁膜の汚染が防止され、ＥＥＰＲＯＭにお
いて該汚染に起因するリテンション不良やディプリート
不良といった特性不良の発生を未然に防止することがで
き、半導体集積回路装置の歩留まりを向上させることが
可能になる。

【００１５】そして、保護絶縁膜を窒化シリコン膜で形
成した場合には、ＢＰＳＧ膜などの層間絶縁膜からの水
分の侵入による汚染を防止することも可能になる。

【００１６】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。なお、本実施例を説明するための全図にお
いて同一の部材には同一の符号を付し、繰り返しの説明
は省略する。

【００１７】（実施例１）図１は本発明の一実施例であ
る半導体集積回路装置の製造方法で製造された半導体集
積回路装置を示す断面図、図２は図１の半導体集積回路
装置の製造方法のフローチャート、図３〜図１２は図１
の半導体集積回路装置の製造方法を連続して示す説明図
である。

【００１８】図１に示すように、本実施例の半導体集積
回路装置は電気的消去が可能な読み出し専用のたとえば
４ＭフラッシュメモリであるＥＥＰＲＯＭであり、単結
晶シリコンからなるｐ^-型半導体基板１で構成されてい
る。このｐ^-型半導体基板１の主面部であるメモリセル
の形成領域にはｐ型半導体領域２が設けられており、こ
のｐ型半導体領域２上にはゲート絶縁膜（第１の絶縁
膜）３が形成されている。そして、本実施例のＥＥＰＲ
ＯＭはこのようなｐ型半導体領域２、ゲート絶縁膜３、
フローティングゲート４、層間絶縁膜（第２の絶縁膜）
５、コントロールゲート６、ソース領域Ｓおよびドレイ
ン領域Ｄで構成されている。したがって、このＥＥＰＲ
ＯＭはｎチャネル型電界効果トランジスタであり、前述
のｐ型半導体領域２はチャネル形成領域として機能す
る。なお、素子形成領域間はフィールド絶縁膜によって
仕切られており、フィールド絶縁膜下においてはｐ型チ
ャネルストッパ領域が形成されている。

【００１９】ゲート絶縁膜３はｐ型半導体領域２の表面
を酸化して形成された酸化シリコン（ＳｉＯ₂)で形成さ
れ、たとえば10〜15nm程度の膜厚とされている。また、
フローティングゲート４はたとえばｎ型不純物が導入さ
れた多結晶シリコンで形成されている。層間絶縁膜５は
たとえばフローティングゲート４の表面を酸化した酸化
膜と窒化膜との４層構造で形成され、たとえば20〜55nm
程度の膜厚とされている。コントロールゲート６はたと
えば多結晶シリコンにリン処理を施し、その上にＷ，Ｔ
ａ，Ｔｉ，Ｍｏなどの高融点金属が積層された複合膜で
形成されている。なお、このコントロールゲート６はた
とえばｎ型不純物が導入された多結晶シリコンで形成し
てもよい。

【００２０】ソース領域Ｓは高不純物濃度のｎ⁺⁺型拡散
層７、およびこれを取り囲むようにして形成された低不
純物濃度のｎ型拡散層８の二重拡散構造で構成されてい
る。高不純物濃度のｎ⁺⁺型拡散層７は、主に不純物濃度
を高め、しかも接合深さを深くするために構成されてい
る。また、低不純物濃度のｎ型拡散層８は、主に接合深
さを深くするために構成されている。つまり、ソース領
域Ｓは情報消去動作時にコントロールゲート６に高電圧
が印加された際、表面が空乏化しないようにｎ⁺⁺型拡散
層７で不純物濃度を高めている。また、ソース領域Ｓは
高不純物濃度のｎ⁺⁺型拡散層７や低不純物濃度のｎ型拡
散層８により、チャネル形成領域側への拡散量を増加し
てフローティングゲート４とのオーバーラップ量をたく
さんとり、情報消去動作時のトンネル面積を増加してい
る。各拡散層７，８はそれぞれフローティングゲート４
およびコントロールゲート６からなるゲート電極に対し
て自己整合で形成されている。

【００２１】ドレイン領域Ｄは高不純物濃度のｎ⁺型拡
散層９で構成されている。このｎ⁺型拡散層９もまた、
ゲート電極に対して自己整合で形成されている。

【００２２】ドレイン領域Ｄの外周に沿ったｐ^-型半導
体基板１の主面部には、高不純物濃度のｐ⁺型拡散層１
０が形成されている。このｐ⁺型拡散層１０は、ドレイ
ン領域Ｄ近傍の電界強度を高め、情報書き込み動作時に
おけるホットエレクトロンの発生を促進し、書き込み効
率を向上できるように構成されている。

【００２３】このようなＥＥＰＲＯＭの製造方法につい
て、図２および図３〜図１２に沿って説明する。

【００２４】先ず、ｐ^-型半導体基板１を用意し、この
ｐ^-型半導体基板１の主面部にｐ型半導体領域２を形成
する。このｐ型半導体領域２はたとえば 5×10¹²〜 1×
10¹³atoms/cm ² 程度の不純物、たとえばＢＦ₂ ⁺を5
0〜70keV のエネルギーでイオン打ち込みをして形成さ
れる。次に、形成したｐ型半導体領域２の主面上に10〜
15nm程度のゲート絶縁膜３を形成し、図３に示す断面形
状が得られる（ステップ１０１）。なお、このゲート絶
縁膜３を選択的に成長させてフィールド絶縁膜を形成
し、このフィールド絶縁膜下にｐ型チャネルストッパを
形成する。

【００２５】そして、図４に示すように、ゲート絶縁膜
３上に第１の導電膜１１を 200〜 300nm程度に形成する
（ステップ１０２）。この第１の導電膜１１はたとえば
ＣＶＤ(Chemical Vapor Deposition) 法で堆積した多結
晶シリコンで形成する。この多結晶シリコンにはたとえ
ばＰなどのｎ型不純物が導入されて低抵抗化されてい
る。

【００２６】次に、図５に示すように、第１の導電膜１
１の表面に層間絶縁膜５を20〜25nm程度形成し、この層
間絶縁膜５上に第２の導電膜１２を 100〜 150nm程度形
成する（ステップ１０３）。なお、第２の導電膜１２は
たとえばＣＶＤ法で堆積した多結晶シリコンで形成して
リン処理が施され、たとえばＷといった高融点金属が積
層された複合膜で形成されて低抵抗化されている。

【００２７】第２の導電膜１２を形成した後、各導電膜
１１，１２のそれぞれを順次パターンニングし、ＲＩＥ
等の異方性エッチング技術によりフローティングゲート
４およびコントロールゲート６からなるゲート電極１３
を形成する（図６）（ステップ１０４）。

【００２８】そして、図７に示すように、たとえば 900
℃の炉内で 1％の酸素が含有されたアルゴンガスまたは
窒素ガスにより所定時間だけ基板表面を酸化処理するこ
とにより、10nm程度の保護絶縁膜１４を形成する（ステ
ップ１０５）。なお、この保護絶縁膜１４はＣＶＤ法に
より窒化シリコン膜としてもよい。

【００２９】ゲート電極１３を保護絶縁膜１４で覆った
後、ステップ１０６において不純物１６，１８，２０，
２２をイオン注入して拡散層７，８，９，１０を形成す
る。

【００３０】先ず、図８に示すように、基板表面を保護
絶縁膜１４で覆った状態で、ソース領域Ｓが開口された
不純物導入用マスク１５をたとえばレジストで形成す
る。そして、ソース領域Ｓとなるｐ型半導体領域２の主
面部にｎ型不純物１６を導入する。ｎ型不純物１６は、
たとえば 1×10¹⁴〜 1×10¹⁵ atoms/cm ² 程度の不純
物濃度のＰイオンを50keV 程度のエネルギーでイオン打
ち込みをして形成される。このｎ型不純物１６はゲート
電極１３に対して自己整合で導入される。ｎ型不純物１
６導入後、不純物導入用マスク１５を除去する。

【００３１】次に、ドレイン領域Ｄが開口された不純物
導入用マスク１７をたとえばレジストで形成する。この
不純物導入用マスク１７を用い、ドレイン領域Ｄとなる
ｐ型半導体領域２の主面部に高不純物濃度のｐ⁺型不純
物１８を導入する（図９）。このｐ⁺型不純物１８は、
たとえば 5×10¹³〜 1.5×10¹⁴ atoms/cm ² 程度の不
純物濃度のＢＦ₂イオンを60keV 程度のエネルギーでイ
オン打ち込みをして形成される。また、このｐ⁺型不純
物１８もゲート電極１３に対して自己整合で導入され
る。ｐ⁺型不純物１８導入後、不純物導入用マスク１７
を除去する。

【００３２】ｎ型不純物１６およびｐ⁺型不純物１８を
導入した後、約1000℃の熱処理を施してこれらを拡散す
る。ｎ型不純物１６の拡散によりｎ型拡散層８が、ｐ⁺
型不純物１８の拡散によりｐ⁺型拡散層１０がそれぞれ
形成される（図１０参照）。

【００３３】そして、図１０に示すように、レジストよ
り形成されてソース領域Ｓが開口された不純物導入用マ
スク１９を用い、ｎ⁺⁺型不純物２０を導入する。このｎ
⁺⁺型不純物２０は、たとえば 5×10¹⁵〜 1×10¹⁶ atoms
/cm ² 程度の不純物濃度のＡｓイオンを60keV 程度の
エネルギーでイオン打ち込みをして形成される。また、
このｎ⁺⁺型不純物２０もゲート電極１３に対して自己整
合で導入される。そして、ｎ⁺⁺型不純物２０導入後、不
純物導入用マスク１９を除去する。

【００３４】次に、図１１に示すように、レジストより
形成されてドレイン領域Ｄが開口された不純物導入用マ
スク２１を用い、ｎ⁺型不純物２２を導入する。このｎ
⁺型不純物２２は、たとえば 1×10¹⁵〜 5×10¹⁵ atoms
/cm ² 程度の不純物濃度のＡｓイオンを60keV 程度の
エネルギーでイオン打ち込みをして形成される。また、
このｎ⁺型不純物２２もゲート電極１３に対して自己整
合で導入される。そして、ｎ⁺型不純物２２導入後、不
純物導入用マスク２１を除去する。なお、ｎ⁺⁺型不純物
２０とｎ⁺型不純物２２とを等しい不純物濃度にする場
合には、両者を同時にイオン注入してもよい。

【００３５】そして、窒素ガス雰囲気中で約1000℃の熱
処理を施してこれらを拡散することにより、図１２に示
すように、ｎ⁺⁺型不純物２０の拡散によりｎ⁺⁺型拡散層
７が、ｎ⁺型不純物２２の拡散によりｎ⁺型拡散層９が
それぞれ形成される。

【００３６】その後、ステップ１０７において全面に層
間絶縁膜２３を形成し、図１に示すような半導体集積回
路装置が形成される。層間絶縁膜２３は、たとえばＣＶ
Ｄ法で形成された 500〜 600nm程度の膜厚のＢＰＳＧ膜
である。層間絶縁膜２３形成後は、この層間絶縁膜２３
の所定位置にコンタクトホールを開設し、たとえばＡｌ
よりなる配線層を形成する。

【００３７】このように、本実施例に示す半導体集積回
路装置の製造方法によれば、ゲート電極１３を形成した
基板表面に保護絶縁膜１４を形成するようにしているの
で、その後の拡散層７，８，９，１０形成プロセスにお
けるレジスト塗布によって、ゲート絶縁膜３および層間
絶縁膜５がその断面部から汚染されることはない。した
がって、汚染に起因するリテンション不良やディプリー
ト不良といった特性不良の発生を未然に防止することが
でき、歩留まりを向上させることができる。

【００３８】また、保護絶縁膜１４を窒化シリコン膜で
形成した場合には、レジストによる汚染が防止されるの
みならず、ＢＰＳＧ膜などの層間絶縁膜２３からの水分
の侵入による汚染を防止することも可能になる。

【００３９】（実施例２）図１３は本発明の他の実施例
である半導体集積回路装置の製造方法で製造された半導
体集積回路装置を示す断面図、図１４は図１３の半導体
集積回路装置の製造方法のフローチャート、図１５〜図
２０は図１３の半導体集積回路装置の製造方法を連続し
て示す説明図である。

【００４０】本実施例の半導体集積回路装置はゲート電
極への印加電圧で形成されるチャネルによってスイッチ
ング動作を行うＭＯＳＦＥＴであり、単結晶シリコンか
らなるｐ^-型半導体基板１のメモリセルの形成領域に形
成されたｐ型半導体領域２、ゲート絶縁膜３、ゲート電
極３３、ソース領域Ｓおよびドレイン領域Ｄで構成され
ている。そして、ゲート絶縁膜３はｐ型半導体領域２の
表面を酸化して形成された酸化シリコンで形成され、ゲ
ート電極３３はたとえばｎ型不純物が導入された多結晶
シリコンで形成されている。また、ソース領域Ｓおよび
ドレイン領域Ｄはそれぞれｎ型拡散層８で自己整合的に
形成されている。

【００４１】このようなＭＯＳＦＥＴの製造方法につい
て、図１４および図１５〜図２０に沿って説明する。

【００４２】先ず、図１５に示すように、ｐ^-型半導体
基板１の主面部にｐ型半導体領域２を形成し、ｐ型半導
体領域２の主面上にゲート絶縁膜３を形成する（ステッ
プ２０１）。そして、Ｐなどのｎ型不純物が導入されて
低抵抗化された多結晶シリコンをたとえばＣＶＤ法によ
りゲート絶縁膜３上に堆積し、図１６に示すような第１
の導電膜１１を形成する（ステップ２０２）。

【００４３】次に、図１７に示すように、第１の導電膜
をパターンニングしてゲート電極３３を形成する（ステ
ップ２０３）。そして、図１８に示すように、たとえば
1％の酸素が含有されたアルゴンガスまたは窒素ガス雰
囲気中で基板表面を酸化処理し、10nm程度の保護絶縁膜
１４を形成する（ステップ２０４）。なお、実施例１の
場合と同様に、この保護絶縁膜１４は窒化シリコン膜で
形成してもよい。

【００４４】ゲート電極３３を保護絶縁膜１４で覆った
後、図１９に示すように、ソース領域Ｓおよびドレイン
領域Ｄとなるｐ型半導体領域２の主面部にゲート電極３
３をマスクにしてｎ型不純物１６を自己整合で導入す
る。ｎ型不純物１６は、たとえば 1×10¹⁴〜 1×10¹⁵ a
toms/cm ² 程度の不純物濃度のＰイオンを50keV 程度
のエネルギーでイオン打ち込みをして形成される。そし
て、熱処理を施し、図２０に示すｎ型拡散層８を形成す
る（ステップ２０５）。

【００４５】その後、ステップ２０６において全面に 5
00〜 600nm程度の膜厚のＰＳＧ膜である層間絶縁膜２３
を形成し、図１３の半導体集積回路装置が形成される。
そして、層間絶縁膜２３にコンタクトホールを開設して
配線層を形成する。

【００４６】このように、本実施例に示す半導体集積回
路装置の製造方法にあっても、ゲート電極３３を形成し
た基板表面に保護絶縁膜１４を形成するようにしている
ので、その後のプロセスにおいてゲート絶縁膜３が汚染
されることがない。

【００４７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。

【００４８】たとえば、本実施例においてはゲート電極
１３，３３を覆う保護絶縁膜１４は酸化膜または窒化膜
とされているが、これ以外の膜質の絶縁膜を用いること
もできる。

【００４９】また、本実施例のようにｐ型半導体領域上
にｎＭＯＳを構成するのではなく、ｎ型半導体基板上に
ｐＭＯＳを構成することもできる。

【００５０】さらに、以上の説明では主として本発明者
によってなされた発明をその背景となった利用分野であ
るフローティングゲートを有する不揮発性メモリあるい
はＭＳＯＦＥＴに適用した場合について説明したが、そ
れに限定されるものではなく、それ以外のＭＯＳＦＥ
Ｔ、さらにレジスト汚染を防止すべき他の種々の半導体
集積回路装置に広く適用することができる。

【００５１】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。

【００５２】(1).すなわち、本発明による半導体集積回
路装置の製造方法によれば、ゲート電極を形成した基板
表面に保護絶縁膜を形成するようにしているので、レジ
スト塗布のようなその後のプロセスによってゲート電極
が汚染されることはない。

【００５３】(2).したがって、ＥＥＰＲＯＭなどにあっ
ては、極めて簡単な構造でゲート絶縁膜や層間絶縁膜の
汚染が防止され、この汚染に起因するリテンション不良
やディプリート不良といった特性不良の発生を未然に防
止することができる。

【００５４】(3).前記した(2) により、半導体集積回路
装置の歩留まりを向上させることが可能になる。

【００５５】(4).保護絶縁膜を窒化シリコン膜で形成し
た場合には、ＢＰＳＧ膜などの層間絶縁膜からの水分の
侵入による汚染を防止することも可能になる。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体集積回路装置の
製造方法で製造された半導体集積回路装置を示す断面図
である。

【図２】図１の半導体集積回路装置の製造方法を示すフ
ローチャートである。

【図３】図１の半導体集積回路装置の製造プロセスの一
部を示す説明図である。

【図４】図１の半導体集積回路装置の製造プロセスの図
３に続く説明図である。

【図５】図１の半導体集積回路装置の製造プロセスの図
４に続く説明図である。

【図６】図１の半導体集積回路装置の製造プロセスの図
５に続く説明図である。

【図７】図１の半導体集積回路装置の製造プロセスの図
６に続く説明図である。

【図８】図１の半導体集積回路装置の製造プロセスの図
７に続く説明図である。

【図９】図１の半導体集積回路装置の製造プロセスの図
８に続く説明図である。

【図１０】図１の半導体集積回路装置の製造プロセスの
図９に続く説明図である。

【図１１】図１の半導体集積回路装置の製造プロセスの
図１０に続く説明図である。

【図１２】図１の半導体集積回路装置の製造プロセスの
図１１に続く説明図である。

【図１３】本発明の他の実施例である半導体集積回路装
置の製造方法で製造された半導体集積回路装置を示す断
面図である。

【図１４】図１３の半導体集積回路装置の製造方法を示
すフローチャートである。

【図１５】図１３の半導体集積回路装置の製造プロセス
の一部を示す説明図である。

【図１６】図１３の半導体集積回路装置の製造プロセス
の図１５に続く説明図である。

【図１７】図１３の半導体集積回路装置の製造プロセス
の図１６に続く説明図である。

【図１８】図１３の半導体集積回路装置の製造プロセス
の図１７に続く説明図である。

【図１９】図１３の半導体集積回路装置の製造プロセス
の図１８に続く説明図である。

【図２０】図１３の半導体集積回路装置の製造プロセス
の図１９に続く説明図である。

【符号の説明】

１ｐ^-型半導体基板２ｐ型半導体領域３ゲート絶縁膜（第１の絶縁膜）４フローティングゲート５層間絶縁膜（第２の絶縁膜）６コントロールゲート７ｎ⁺⁺型拡散層８ｎ型拡散層９ｎ⁺型拡散層１０ｐ⁺型拡散層１１第１の導電膜１２第２の導電膜１３ゲート電極１４保護絶縁膜１５不純物導入用マスク１６ｎ型不純物１７不純物導入用マスク１８ｐ⁺型不純物１９不純物導入用マスク２０ｎ⁺⁺型不純物２１不純物導入用マスク２２ｎ⁺型不純物２３層間絶縁膜３３ゲート電極Ｄドレイン領域Ｓソース領域

Claims

【特許請求の範囲】

【請求項１】トンネル現象を利用してソース領域から
情報の消去を行うＭＯＳＦＥＴ型の半導体集積回路装置
の製造方法であって、半導体基板表面の所定の半導体領域に第１の絶縁膜を介
して第１の導電膜を形成する工程と、前記第１の導電膜上に第２の絶縁膜を介して第２の導電
膜を形成する工程と、前記第１および第２の導電膜をパターンニングしてフロ
ーティングゲートおよびコントロールゲートからなるゲ
ート電極を形成する工程と、前記ゲート電極の形成された前記半導体基板表面に保護
絶縁膜を形成する工程と、前記保護絶縁膜上にレジストを塗布して自己整合的に不
純物をイオン注入し、ソース領域およびドレイン領域で
ある所定の拡散層を形成する工程とを有することを特徴
とする半導体集積回路装置の製造方法。
【請求項２】ゲート電極への印加電圧で形成されるチ
ャネルによってスイッチング動作を行うＭＯＳＦＥＴ型
の半導体集積回路装置の製造方法であって、半導体基板表面の所定の半導体領域に第１の絶縁膜を介
して第１の導電膜を形成する工程と、前記第１の導電膜をパターンニングしてゲート電極を形
成する工程と、前記ゲート電極の形成された前記半導体基板表面に保護
絶縁膜を形成する工程と、前記ゲート電極をマスクにして自己整合的に不純物をイ
オン注入してソース領域およびドレイン領域である所定
の拡散層を形成する工程とを有することを特徴とする半
導体集積回路装置の製造方法。
【請求項３】請求項１または２記載の半導体集積回路
装置の製造方法であって、前記保護絶縁膜は窒化シリコ
ン膜であることを特徴とする半導体集積回路装置の製造
方法。