KR101121434B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR101121434B1
KR101121434B1 KR1020097026788A KR20097026788A KR101121434B1 KR 101121434 B1 KR101121434 B1 KR 101121434B1 KR 1020097026788 A KR1020097026788 A KR 1020097026788A KR 20097026788 A KR20097026788 A KR 20097026788A KR 101121434 B1 KR101121434 B1 KR 101121434B1
Authority
KR
South Korea
Prior art keywords
plasma
forming
insulating film
semiconductor device
microwave
Prior art date
Application number
KR1020097026788A
Other languages
English (en)
Other versions
KR20100009654A (ko
Inventor
히로카즈 우에다
토시히사 노자와
타카아키 마츠오카
아키노부 테라모토
타다히로 오오미
Original Assignee
고쿠리츠 다이가쿠 호진 도호쿠 다이가쿠
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 고쿠리츠 다이가쿠 호진 도호쿠 다이가쿠, 도쿄엘렉트론가부시키가이샤 filed Critical 고쿠리츠 다이가쿠 호진 도호쿠 다이가쿠
Publication of KR20100009654A publication Critical patent/KR20100009654A/ko
Application granted granted Critical
Publication of KR101121434B1 publication Critical patent/KR101121434B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C23C16/511—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using microwave discharges
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32192—Microwave generated discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Analytical Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Drying Of Semiconductors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

반도체 기판 상에 반도체 소자를 형성하는 공정과, 마이크로파를 플라즈마원으로 하여, 반도체 기판의 표면 근방에 있어서, 플라즈마의 전자 온도가 1.5eV보다도 낮고, 그리고 플라즈마의 전자 밀도가 1×1011㎝-3보다도 높은 마이크로파 플라즈마를 이용한 CVD 처리에 의해 반도체 소자 상에 막을 형성하는 공정을 포함한다.

Description

반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은, 반도체 장치의 제조 방법에 관한 것으로, 특히, 반도체 기판상에 반도체 소자를 형성한 후에, 플라즈마를 이용하여 반도체 소자상에 절연층 및 도전층을 형성하는 공정을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
LSI(Large Scale Integrated circuit) 등의 반도체 장치는, 실리콘 기판에 에칭이나 CVD(Chemical Vapor Deposition), 스퍼터링 등의 복수의 처리를 시행하여 제조된다. 에칭이나 CVD, 스퍼터링 등의 처리에 대해서는, 그 에너지 공급원으로서 플라즈마를 이용한 처리 방법, 즉, 플라즈마 에칭이나 플라즈마 CVD, 플라즈마 스퍼터링 등이 있다.
최근의 LSI의 미세화나 다층 배선화에 수반하여, 반도체 장치를 제조하는 각 공정에 있어서, 상기한 플라즈마 처리가 유효하게 이용된다. 예를 들면, MOS(Metal Oxide Semiconductor) 트랜지스터 등의 반도체 장치의 제조 공정에 있어서의 플라즈마 처리에는, 평행 평판형 플라즈마, ICP(Inductively?coupled Plasma), ECR(Electron Cyclotron Resonance) 플라즈마 등, 여러 가지의 장치에서 발생시키는 플라즈마가 이용된다.
여기에서, 상기한 각 플라즈마를 사용하여 실리콘 기판(웨이퍼)에 대하여 플 라즈마 처리를 행할 때에, MOS 트랜지스터에 포함되는 게이트 산화막(게이트 절연막)이나 주변의 층에 전하가 축적되어, 차지업 등의 플라즈마 대미지를 받아 버린다.
MOS 트랜지스터가 플라즈마 대미지를 받으면, Vth(문턱값 전압) 시프트 불균일이나 전류 구동 능력의 저감을 일으켜, 반도체 장치의 열화로 이어져 버린다. 플라즈마 대미지는, MOS 트랜지스터에 한하지 않고, 그 외의 CCD(Charge Coupled Device) 소자 등의 반도체 장치에 있어서도 일어날 수 있다.
또한, 이러한 플라즈마 대미지에 대해서는, 일본공개특허공보 평8-250482호에 개시되어 있다.
상기한 플라즈마 대미지에 대하여, 종래에 있어서는, 플라즈마에 노출되는 영역을 작게 하기 위해 트랜지스터의 게이트부에 접속하는 배선 길이를 변경하거나, 축적된 전하를 방출할 목적으로 다이오드를 설치하는 등, 회로 설계에 의해 LSI 제조 공정에 있어서의 플라즈마 대미지의 저감을 도모하고 있었다.
그러나, LSI의 미세 가공 기술이 진전되어, 트랜지스터의 게이트 면적을 더욱 작게 하고, 박막을 더욱 얇게 하는 것이 요구됨에 따라, 전하가 축적되는 것에 수반되는 플라즈마 대미지의 영향이 커지고 있다. 그렇게 되면, 플라즈마 대미지의 저감을 상기한 회로 설계로 대응하는 것은 곤란하다.
여기에서, 상기한 평행 평판, ECR, ICP에 의해 발생시킨 플라즈마의 전자 밀도 분포는, 실리콘 기판상에서 균일하지 않아, 플라즈마의 온, 오프시 및 고주파 바이어스 전압 인가시의 플라즈마의 전자 밀도 분포의 불균일이 매우 크다. 이러 한 불균일한 플라즈마의 전자 밀도 분포를 갖는 플라즈마에 의한 처리에 의해, 실리콘 기판상에 전하가 축적되어, 플라즈마 대미지가 커진다고 생각된다.
(발명의 개시)
(발명이 해결하고자 하는 과제)
본 발명의 목적은, 제조시에 있어서의 반도체 소자로의 플라즈마 대미지의 영향을 작게 할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
(과제를 해결하기 위한 수단)
본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판상에 반도체 소자를 형성하는 공정과, 마이크로파를 플라즈마원으로 하여, 반도체 기판의 표면 근방에 있어서, 플라즈마의 전자 온도가 1.5eV보다도 낮고, 그리고 플라즈마의 전자 밀도가 1×1011㎝-3 보다도 높은 마이크로파 플라즈마를 이용한 CVD 처리에 의해 반도체 소자상에 절연막을 형성하는 공정을 포함한다.
이러한 반도체 장치의 제조 방법에 의하면, 플라즈마의 전자 온도가 1.5eV보다도 낮고, 그리고 플라즈마의 전자 밀도가 1×1011㎝-3 보다도 높은 마이크로파 플라즈마에 의해서, 반도체 소자를 형성한 후에 막을 형성할 때의 플라즈마 처리를 행할 수 있다. 그렇게 하면, 제조시에 있어서의 반도체 소자로의 플라즈마 대미지의 영향을 적게 할 수 있다.
바람직하게는, 절연막에 있어서, 마이크로파 플라즈마를 이용한 에칭 처리를 행하는 공정을 포함한다.
더욱 바람직한 실시 형태에서는, 반도체 소자를 형성하는 공정은, 반도체 기판상에 절연막을 형성하는 공정과, 절연막상에 도전층을 형성하는 공정과, 도전층에 마이크로파 플라즈마를 이용한 에칭 처리에 의한 패터닝을 행하여 전극을 형성하는 공정을 포함한다.
본 발명의 다른 국면에 있어서, 반도체 장치의 제조 방법은, 반도체 기판상에 반도체 소자를 형성하는 공정과, 반도체 소자상에 절연막을 형성하는 공정과, 마이크로파를 플라즈마원으로 하여, 반도체 기판의 표면 근방에 있어서, 플라즈마의 전자 온도가 1.5eV보다도 낮고, 그리고 플라즈마의 전자 밀도가 1×1011㎝-3 보다도 높은 마이크로파 플라즈마를 이용한 에칭 처리에 의해 절연막을 에칭하는 공정을 포함한다.
본 발명의 또 다른 국면에 있어서, 반도체 장치의 제조 방법은, 반도체 기판상에 반도체 소자를 형성하는 공정과, 반도체 소자상에 절연막을 형성하는 공정과, 절연막상에 도전층을 형성하는 공정과, 도전층에 대하여, 마이크로파를 플라즈마원으로 하여, 반도체 기판의 표면 근방에 있어서, 플라즈마의 전자 온도가 1.5eV보다도 낮고, 그리고 플라즈마의 전자 밀도가 1×1011㎝-3 보다도 높은 마이크로파 플라즈마를 이용한 에칭 처리에 의한 패터닝을 행하는 공정을 포함한다.
본 발명의 또 다른 국면에 있어서, 반도체 장치의 제조 방법은, 반도체 기판상에 게이트 절연막을 형성하는 공정과, 마이크로파를 플라즈마원으로 하여, 반도체 기판의 표면 근방에 있어서, 플라즈마의 전자 온도가 1.5eV보다도 낮고, 그리고 플라즈마의 전자 밀도가 1×1011㎝-3 보다도 높은 마이크로파 플라즈마를 이용한 에칭 처리에 의한 패터닝을 행하여 게이트 절연막상에 게이트 전극을 형성하는 공정과, 게이트 절연막을 사이에 끼우도록 반도체 기판상에 한 쌍의 고농도 불순물 확산 영역을 형성하는 공정을 포함한다.
바람직하게는, 게이트 전극을 형성한 반도체 기판상에 절연막을 형성하는 공정과, 절연막에 마이크로파 플라즈마를 이용한 이방성 에칭 처리를 행하여 게이트 전극의 측벽부에 절연막을 남기는 공정을 포함한다.
도 1은 본 발명의 일 실시 형태에 따른 반도체 장치의 제조 방법으로 제조된 반도체 장치의 단면도이다.
도 2는 본 발명의 일 실시 형태에 따른 반도체 장치의 제조 방법에 사용되는 플라즈마 처리 장치를 나타내는 개략도이다.
도 3은 플라즈마 처리 장치에 있어서, 안테나부로부터의 거리와, 플라즈마의 전자 온도와의 관계를 나타내는 그래프이다.
도 4는 플라즈마 처리 장치에 있어서, 안테나부로부터의 거리와, 플라즈마의 전자 밀도와의 관계를 나타내는 그래프이다.
도 5는 종래의 제조 방법으로 제조된 반도체 장치에 있어서, Vgs과 Ids와의 관계를 나타내는 그래프이다.
도 6은 본 발명의 일 실시 형태에 따른 제조 방법으로 제조된 반도체 장치에 있어서, Vgs과 Ids와의 관계를 나타내는 그래프이다.
도 7은 종래의 제조 방법으로 제조된 반도체 장치와, 본 발명의 일 실시 형태에 따른 제조 방법으로 제조된 반도체 장치에 있어서, Vth과 안테나비(比)와의 관계를 나타내는 그래프이다.
도 8은 각 제조 방법에 있어서의 반도체 장치의 안테나비와 Vth 시프트 불균일과의 관계를 나타내는 그래프이다.
도 9는 종래에 있어서의 제조 방법(a)으로 제조한 반도체 장치의 각 안테나비에 있어서의 Vth 시프트 불균일과 도수 분포에 있어서의 확률과의 관계를 나타내는 그래프이다.
도 10은 일 층째의 메탈 배선층에만 마이크로파 플라즈마를 이용한 에칭 처리를 행하여 패터닝한 제조 방법(b)으로 제조한 경우의 각 안테나비에 있어서의 Vth 시프트 불균일과 도수 분포에 있어서의 확률과의 관계를 나타내는 그래프이다.
도 11은 마이크로파 플라즈마를 이용한 CVD 처리에 의해 층간 절연막만을 형성한 제조 방법(c)으로 제조한 경우의 각 안테나비에 있어서의 Vth 시프트 불균일과 도수 분포에 있어서의 확률과의 관계를 나타내는 그래프이다.
도 12는 에칭 처리 및 CVD 처리를 마이크로파 플라즈마에 의해 처리한 제조 방법(d)으로 제조한 경우의 각 안테나비에 있어서의 Vth 시프트 불균일과 도수 분포에 있어서의 확률과의 관계를 나타내는 그래프이다.
도 13은 반도체 장치의 특성을 평가하는 TEG(Test Element Group)를 나타내 는 회로도이다.
도 14는 종래의 제조 방법으로 제조된 반도체 장치의 플라즈마 차지업 대미지를 나타내는 도면이다.
도 15는 본 발명의 일 실시 형태에 따른 제조 방법으로 제조된 반도체 장치의 플라즈마 차지업 대미지를 나타내는 도면이다.
도 16은 전자 온도와 TEG 수량(收量)과의 관계를 나타내는 도면이다.
도 17은 전자 온도가 1.5eV인 경우에 있어서 평가한 안테나비 1M의 TEG의 플라즈마 대미지를 나타내는 도면이다.
도 18은 전자 온도가 3eV인 경우에 있어서 평가한 안테나비 1M의 TEG의 플라즈마 대미지를 나타내는 도면이다.
도 19는 전자 온도가 7eV인 경우에 있어서 평가한 안테나비 1M의 TEG의 플라즈마 대미지를 나타내는 도면이다.
(발명을 실시하기 위한 최량의 형태)
이하, 본 발명의 실시 형태를, 도면을 참조하여 설명한다.
도 1은 본 발명의 일 실시 형태에 따른 반도체 장치의 제조 방법에 의해 제조된 반도체 장치의 일부를 나타내는 단면도이다.
본 발명의 일 실시 형태에 있어서의 반도체 장치로서, MOS 트랜지스터를 적용하고, 플라즈마 처리 장치로서, 예를 들면 마이크로파 플라즈마 처리 장치를 이용한 예에 대해서 설명한다. 또한, 도 1 중, 도전층에 대해서는, 해칭으로 나타내 고 있다.
도 1을 참조하여, 실리콘 기판(12)상에, 소자 분리 영역(13), p형 웰(14a), n형 웰(14b), 고농도 n형 불순물 확산 영역(15a), 고농도 p형 불순물 확산 영역(15b), n형 불순물 확산 영역(16a), p형 불순물 확산 영역(16b)을 형성한다. 이들 형성 방법은, MOS 트랜지스터 소자의 형성 방법으로서 종래부터 주지의 사실이기 때문에, 그 설명은 생략한다. 절연층이 되는 게이트 산화막(17)은, 열산화법에 의해 형성된다. 또한, 게이트 산화막(17)을 사이에 끼우도록 형성되는 고농도 n형 불순물 확산 영역(15a), 고농도 p형 불순물 확산 영역(15b) 중 어느 한쪽은 드레인이 되고, 다른 한쪽은 소스가 된다.
이와 같이 형성된 MOS 트랜지스터 소자의 게이트 산화막(17)의 위에, 도전층이 되는 게이트 전극(18)을 형성한다. 우선 열 CVD법에 의해, 게이트 산화막(17)상에, 막두께가 약 3000Å이 되도록 폴리실리콘의 박막을 형성한다. 그 후, 본 발명의 일 실시 형태에서는, 폴리실리콘의 박막에 대하여, Cl2와 HBr과 Ar을 혼합한 혼합 가스를 재료 가스로 하여, 마이크로파 플라즈마를 이용한 에칭 처리에 의한 패터닝을 행하여 게이트 전극(18)을 형성한다. 이와 같이, 마이크로파 플라즈마를 이용한 에칭 처리에 의한 패터닝을 행하여 게이트 전극(18)을 형성함으로써, 게이트 산화막(17) 등으로의 차지업에 의한 플라즈마 대미지를 저감할 수 있다.
다음으로, 열 CVD법에 의해, 우선 TEOS(Tetra Ethyl Ortho Silicate)를 이용하여, 막두께가 약 2500Å이 되도록 절연막인 SiO막을 형성한다. 그 후, SiO막에 대하여, CF4와 CHF3와 Ar을 혼합한 혼합 가스를 재료 가스로 하여, 마이크로파 플라즈마에 의한 이방성 에칭 처리를 행하여, 게이트 전극(18)의 측벽부에 절연막을 남긴다. 이와 같이 하여, 게이트 측벽부(19)를 형성한다. 게이트 측벽부(19)를 형성할 때에, 마이크로파 플라즈마를 이용한 이방성 에칭 처리를 행하는 것으로도, 게이트 산화막(17) 등으로의 차지업에 의한 플라즈마 대미지를 저감할 수 있다.
반도체 소자를 형성한 실리콘 기판(12)상에, 절연층이 되는 층간 절연막(21)을 형성한다. 상기한 열 CVD법으로 실리콘 기판(12)의 주 표면상에 SiO막을 형성한다. 그 후, N2와 Si2H6와 Ar을 혼합한 혼합 가스를 재료 가스로 하여, 플라즈마에 의한 CVD 처리에 의해, SiN막을 약 350Å의 막두께로 성막한다. 또한, 열 CVD법 또는 오존 CVD법으로 BPSG(Boro?Phospho Silicate Glass)막을 형성한다. 또한, SiN막은, BPSG막으로부터 확산되는 보론(boron)이나 인의 배리어 막이 된다. 그 후, BPSG막을 약 850도로 리플로우(평탄화)시킨다. 이와 같이 하여 층간 절연막(21)을 형성한다. 이 경우, CMP(Chemical Mechanical Polishing)법에 의해, BPSG막의 표면을 평탄화 가공하도록 해도 좋다.
다음으로, 고농도 n형 불순물 확산 영역(15a), 또는 고농도 p형 불순물 확산 영역(15b)에 늘어서 있는 콘택트 홀(22)을 층간 절연막(21)에 형성하고, 콘택트 홀(22)에 구멍을 메워 매입 전극(23)을 형성한다. 그 위에 도전층이 되는 메탈 배선층(24)을 형성한다.
우선, 층간 절연막(21)에 대하여, C5H8과 O2와 Ar을 혼합한 혼합 가스를 재료 가스로 하여 에칭 처리를 행하여, 콘택트 홀(22)을 형성한다. 그 후, 스퍼터링 장치로 막두께 약 100Å의 Ti막을 콘택트 홀(22) 내에 형성하고, 그 위에 스퍼터링법에 의한 TiN막이나, 열 CVD법에 의한 W막에 의해 매입 전극(23)을 형성한다. 그 후, CMP법으로, 여분의 재료를 제거한다.
다음으로, 메탈 배선층(24)을 형성한다. 우선, Ti막을 100Å의 막두께 이상이 되도록 형성하고, 그 위에 스퍼터링에 의한 막두께 200Å의 TiN막이나, 막두께 약 5000Å의 알루미늄 구리 배선막을 형성한다. 또한, 포토 가공시의 헐레이션(halation) 대책으로서, 알루미늄 구리 배선막의 위에, 막두께 약 200Å의 TiN막을 형성한다. 그 후, Cl2와 BCl3와 Ar을 혼합한 혼합 가스를 재료 가스로 하여, 마이크로파 플라즈마를 이용한 에칭 가공을 행하여, 메탈 배선층(24)을 형성한다.
메탈 배선층(24)을 형성한 후, 그 위에 층간 절연막(25)을 형성한다. 우선, TEOS-O2계의 재료를 사용하여, 마이크로파 플라즈마를 이용한 플라즈마 CVD 처리에 의해, 5000Å보다도 두꺼운 막두께의 SiO막을 형성한다. 마이크로파 플라즈마를 이용한 에칭 처리에서, Ar 가스를 이용하여 에칭을 행하고, 평탄화를 행한다. 여기에서는, 2000Å의 에치 백이 행해진다. 그 후, 재차, TEOS-O2계 재료에 의해 막두께 17000Å의 SiO막을 마이크로파 플라즈마를 이용한 플라즈마 CVD 처리에 의해 형성하고, CMP법에 의해 층간 절연막(25)의 평탄화를 행한다. 또한, CMP에 있어서는, 약 10000Å의 에치 백이 행해진다.
이와 같이 하여, 필요에 따라서, 서로 번갈아 절연층이 되는 층간 절연막 및 도전층(27)을 형성하여, 매입 전극(26)을 형성한다. 층간 절연막 및 도전층(27)을 형성한 후에, 마이크로파 플라즈마를 이용한 플라즈마 CVD 처리에 의해, 보호막(28)으로서 막두께 약 8000Å의 SiO막 및, 보호막(29)으로서 막두께 4000Å의 SiN막을 형성한다. 마지막으로 패드부(도시하지 않음)를 형성한다.
여기에서, 상기한 공정에 있어서, 마이크로파 플라즈마를 이용한 에칭 처리 및 마이크로파 플라즈마를 이용한 CVD 처리에 대해서는, 마이크로파를 플라즈마원으로 하여, 플라즈마의 전자 온도가 1.5eV보다도 낮고, 플라즈마의 전자 밀도가, 1×1011(㎝-3)보다도 높은 마이크로파 플라즈마를 이용한다.
플라즈마의 생성 방법과, 그 특성에 대해서 설명한다. 표 1은, 종래에 있어서의 평행 평판 플라즈마, ECR, ICP 및 본 발명의 일 실시 형태에 따른 반도체 장치의 제조 방법에 사용되는 마이크로파 플라즈마에 있어서 발생시키는 플라즈마의 방전 조건과, 발생시킨 플라즈마의 전자 밀도 및 전자 온도를 나타내고 있다.
Figure 112009079386376-pct00001
표 1을 참조하여, 평행 평판 플라즈마에 대해서는, 처리 대상이 되는 반도체 기판의 표면 근방에 있어서, 플라즈마의 전자 밀도가 1×1010(㎝-3)보다도 낮은 레벨이고, 플라즈마의 전자 온도가 1～15eV이다. ECR 및 ICP에 대해서는, 플라즈마의 전자 밀도가 5×1012(㎝-3)보다도 낮은 레벨이고, 플라즈마의 전자 온도가 2.5～10eV이다. 마이크로파 플라즈마에 대해서는, 플라즈마의 전자 밀도가 5×1012(㎝-3)보다도 낮은 레벨이고, 플라즈마의 전자 온도가 1.5eV보다도 낮다. 여기에서, 평행 평판 플라즈마의 경우에는, 반도체 기판의 표면 근방에 있어서, 플라즈마의 전자 온도를 1eV 정도로 낮게 할 수 있지만, 이 경우에는, 플라즈마의 전자 밀도도 낮아져, 플라즈마에 의한 처리를 행할 수 없다.
도 2는 상기한 플라즈마를 발생시켜 처리를 행하는 플라즈마 처리 장치의 구성을 나타내는 개략도이다.
도 2를 참조하여, 플라즈마 처리 장치(31)는, 실리콘 기판(36)을 수용하여, 실리콘 기판(36)에 처리를 시행하기 위한 밀봉 가능한 챔버(32)와, 도파관으로부터 급전되는 마이크로파에 의한 플라즈마를 챔버(32) 내에 발생시키는 안테나부(33)를 포함한다.
여기에서, 도 2에 나타내는 플라즈마 처리 장치(31)를 이용하여, 실리콘 기판(36)에 대하여 플라즈마 처리를 행하는 방법에 대해서, 간단히 설명한다. 우선, 처리 대상이 되는 실리콘 기판(36)을, 챔버(32) 내의 서셉터(34)상에 올려놓는다. 다음으로, 챔버(32) 내를 상기한 마이크로파 플라즈마의 방전 조건이 되는 압력이 될 때까지 감압하여, 실리콘 기판(36)에 소정의 바이어스 전압을 부여한다. 그 후, 고주파 전원에 의해 마이크로파를 발생시켜, 도파관을 통하여 안테나부(33)에 급전한다. 이와 같이 하여, 안테나부(33)로부터, 플라즈마 생성 영역(37)에 있어서, 플라즈마를 발생시킨다. 발생시킨 플라즈마는, 가스 샤워 헤드(35)를 통과하여 플라즈마 확산 영역(38)에 도달하고, 가스 샤워 헤드(35)로부터 공급되는 재료 가스와 플라즈마 확산 영역(38)에 있어서 반응하여, CVD나 에칭, 스퍼터링 등의 처리를 행한다.
안테나부(33)는, 하방측에서 본 경우에 T자 형상으로 형성된 복수의 슬롯공(孔)을 갖는 원판 형상의 슬롯판을 구비하는 구성으로 하여, 도파관으로부터 급전된 마이크로파를, 이 복수의 슬롯공으로부터 챔버(32) 내에 방사한다. 이렇게 함으로써, 균일한 전자 밀도 분포를 갖는 플라즈마를 발생시킬 수 있다.
또한, 이러한 플라즈마 처리 장치(31)의 구성의 일 예로서는, 예를 들면, 실리콘 기판(36)을 올려놓는 서셉터(34)와 안테나부(33)와의 사이의 거리로서, 약 120㎜를 선택하고, 서셉터(34)와 가스 샤워 헤드(35)와의 사이의 거리로서, 약 40㎜를 선택한다. 또한, 방전 조건으로서, 주파수를 2.45GHz로 하고, 압력은, 0.5mTorr～5Torr를 선택하고 있다.
도 3은 플라즈마 처리 장치(31)에 있어서, 안테나부(33)로부터의 거리(A)와, 플라즈마의 전자 온도와의 관계를 나타내는 그래프이다. 또한, 도 3 중, 검은 원을 연결하는 선으로 나타내는 그래프는 고압 조건하, 구체적으로는, 5Torr보다도 작은 레벨에서의 플라즈마를 나타내고, 흰 원을 연결하는 선으로 나타내는 그래프는 저압 조건하, 구체적으로는, 1mTorr보다도 큰 레벨에서의 플라즈마를 나타낸다. 또한, 도 4는 플라즈마 처리 장치(31)에 있어서, 안테나부(33)로부터의 거리(A)와, 플라즈마의 전자 밀도와의 관계를 나타내는 그래프이다.
도 1～도 4를 참조하여, 상기한 구성의 플라즈마 처리 장치(31)에 있어서, 안테나부(33)로부터 하방측으로의 거리를 A(㎜)라고 하면, 0≤A≤25의 범위가, 플라즈마 생성 영역(37)이 된다. 또한, 50≤A≤120의 범위가, 플라즈마 확산 영역(38)이 된다. 실리콘 기판(36)상에서의 플라즈마의 전자 온도는, 도 3에 나타내는 바와 같이, 1mTorr～5Torr의 범위에서는, 적어도 1.5eV보다도 낮아진다. 또한, 실리콘 기판(36)상에서의 플라즈마의 전자 밀도는, 적어도 1×1011㎝-3보다도 높아진다. 따라서, 저전자 온도 및 고전자 밀도의 플라즈마를 실현할 수 있다.
도 5는 종래의 플라즈마 프로세스(ICP)로 처리했을 때의 피(被)측정 트랜지스터의 게이트?소스간 전압(Vgs)과, 드레인?소스간에 흐르는 전류(Ids)와의 관계를 나타내는 그래프이다. 도 6은 본 발명의 일 실시 형태에 따른 마이크로파 플라즈마로 처리했을 때의 각 안테나비에 있어서의 피측정 트랜지스터의 게이트?소스간 전압(Vgs)과, 드레인?소스간에 흐르는 전류(Ids)와의 관계를 나타내는 그래프이다. 여기에서, AR100, AR1000, AR10000, AR23은, 안테나비를 나타내고 있다. 안테나비란, 피측정용 트랜지스터의 플라즈마에 노출되는 배선의 하전 입자가 유입되는 부분의 총면적과 이 배선에 연결되는 게이트 전극의 면적의 비를 말한다. 안테나비가 클수록, 플라즈마에 노출될 확률이 높아진다.
도 5 및 도 6에 나타내는 게이트?소스간 전압(Vgs)과, 드레인?소스간에 흐르는 전류(Ids)의 변화는 MOS 트랜지스터의 구동 능력을 나타내고 있다. 종래의 플라즈마 프로세스로 처리했을 때의 반도체 장치에서는, 도 5에 나타내는 바와 같이, 안테나비가 커짐에 따라 드레인?소스간에 흐르는 전류(Ids)에 대한 게이트?소스간 전압(Vgs)의 변화가 크다. 이에 대하여, 본 발명의 일 실시 형태에 따른 마이크로파 플라즈마로 처리했을 경우에는, 도 6에 나타내는 바와 같이, 안테나비에 관계없이, 게이트?소스간 전압(Vgs)에 대한 드레인?소스간에 흐르는 전류(Ids)의 변화가 적고, 드레인?소스간에 흐르는 전류(Ids)가 커짐에 따라 게이트?소스간 전압(Vgs)의 변화가 커지고 있는 것에 불과하며, MOS 트랜지스터의 구동 능력이 개선되는 것을 나타내고 있다.
도 7은 종래의 플라즈마 프로세스(ICP)로 처리했을 때의 제조 방법으로 제조된 반도체 장치와, 본 발명의 일 실시 형태에 따른 플라즈마 프로세스로 처리했을 때의 제조 방법으로 제조된 반도체 장치에 있어서, 문턱값 전압(Vth)과 안테나비와의 관계를 나타내는 그래프이다. 문턱값 전압(Vth)은, 후술하는 도 13에 나타내는 TEG를 이용하여 측정된다. 또한, 도 7 중의 화살표(a)로 나타내는 범위가, 종래의 플라즈마 프로세스로 처리했을 때의 제조 방법으로 제조된 반도체 장치에 있어서의 Vth 시프트 불균일이고, 도 7 중의 화살표(b)로 나타내는 범위가, 본 발명의 일 실시 형태에 따른 마이크로파 플라즈마 프로세스로 처리했을 때의 제조 방법으로 제조된 반도체 장치에 있어서의 Vth 시프트 불균일이다. 도 7에 있어서는, 종축을 문턱값 전압(Vth; V), 횡축을 안테나비로 하고 있다.
도 7을 참조하여, 종래에 있어서는, 안테나비가 100인 경우의 문턱값 전압(Vth)과, 안테나비가 10000인 경우의 문턱값 전압(Vth)과의 차이가 Vth 시프트 불균일이 되고, 이 Vth 시프트 불균일이 0.05V보다도 크다. 이에 대하여, 본 발명의 일 실시 형태에 따른 마이크로파 플라즈마 프로세스로 처리했을 때의 제조 방법으로 제조된 반도체 장치에 있어서는, 안테나비가 100인 경우의 문턱값 전압(Vth)과, 안테나비가 10000인 경우의 문턱값 전압(Vth)과의 차이가 Vth 시프트 불균일이 되고, 이 Vth 시프트 불균일은 0.02V보다 작다. 따라서, 종래의 플라즈마 프로세스로 처리했을 때의 제조 방법보다도, 본 발명의 일 실시 형태에 따른 마이크로파 플라즈마 프로세스로 처리했을 때의 제조 방법으로 제조된 반도체 장치 쪽이, Vth 시프트 불균일이 작아져 있다.
또한, 상기의 실시 형태에 있어서는, 반도체 소자를 형성한 후의 플라즈마 에칭 처리 및 플라즈마 CVD 처리에 대해서, 마이크로파 플라즈마를 이용하여 처리를 행하는 것으로 했지만, 이에 한하지 않고, 예를 들면, 에칭 처리에 의한 패터닝을 도전층에 행하는 공정에 대해서만, 마이크로파 플라즈마 처리를 행하는 것으로 해도 좋다. 또한, CVD 처리에 의해 절연층을 형성하는 공정에 대해서만, 마이크로파 플라즈마에 의한 처리를 행하는 것으로 해도 좋다. 또한, CVD 처리에 의해 절연층을 형성하는 공정 및 에칭 처리에 의한 패터닝을 도전층에 행하는 공정에 대해서만, 마이크로파 플라즈마에 의한 처리를 행하는 것으로 해도 좋다.
도 8은 종래에 있어서의 플라즈마 처리(ICP)를 한 예와, 본 발명의 일 실시 형태에 있어서의 마이크로파 플라즈마를 사용하여 처리를 했을 때의 반도체 장치의 안테나비와 Vth 시프트 불균일과의 관계를 나타내는 그래프이다. 도 8에 있어서, a는 종래예의 플라즈마를 사용하여 처리를 한 반도체 장치의 예를 나타내고 있으며, b, c, d는 마이크로파 플라즈마를 사용하여 처리한 반도체 장치의 예를 나타내고 있다. 특히, b는 도 1에 나타낸 일 층째의 메탈 배선층(24)에만 마이크로파 플라즈마를 이용한 에칭 처리를 행하여 패터닝한 예를 나타내고, c는 마이크로파 플라즈마를 이용한 CVD 처리에 의해 도 1에 나타내는 층간 절연막(25)만을 형성한 예를 나타내고, d는 양쪽, 즉, 일 층째의 메탈 배선층(24)에 마이크로파 플라즈마를 이용한 에칭 처리를 행하여 패터닝하고, 마이크로파 플라즈마를 이용한 CVD 처리에 의해 층간 절연막(25)을 형성한 예를 나타내고 있다. 도 8에 있어서, 종축은 안테나비(23)를 기준으로 한 경우에 있어서의 Vth 시프트 불균일(V)을 나타내고, 횡축은 안테나비를 나타낸다.
도 8을 참조하여, 종래예(a)는, 안테나비가 10000이 되면, Vth 시프트 불균일이, 0.08을 넘는 것에 대하여, 메탈 배선층(24)에만 마이크로파 플라즈마를 이용한 에칭 처리를 행하여 패터닝한 예(b)는, Vth 시프트 불균일이 0.06보다도 작아진다. 또한, 마이크로파 플라즈마를 이용한 CVD 처리에 의해 층간 절연막(25)만을 형성한 예(c) 및, 양쪽의 공정을 마이크로파 플라즈마에 의해 처리한 예(d)는, Vth 시프트 불균일이 0.04보다도 작아져 있다. 이와 같이, 메탈 배선층(24)에만 마이크로파 플라즈마를 이용한 에칭 처리를 행하여 패터닝한 것만으로도 Vth 시프트 불균일을 작게 할 수 있다. 또한, 마이크로파 플라즈마를 이용한 CVD 처리에 의해 도 1에 나타내는 층간 절연막(25)만을 형성한 것만으로도, Vth 시프트 불균일을 작게 할 수 있다. 또한, 양쪽의 공정에서 마이크로파 플라즈마에 의한 처리를 한 경우에도, Vth 시프트 불균일을 작게 할 수 있다.
도 9는 종래예(a)의 플라즈마(ICP)를 사용하여 처리를 한 반도체 장치의 각 안테나비에 있어서의 Vth 시프트 불균일과 도수 분포에 있어서의 확률과의 관계를 나타내는 그래프이다. 도 9에 있어서는, 종축을 도수 분포에 있어서의 확률(％)로 하고, 횡축을 문턱값 전압(Vth; V)으로 하고 있다. 도 10은 일 층째의 메탈 배선층(24)에만 마이크로파 플라즈마를 이용한 에칭 처리를 행하여 패터닝한 예(b), 도 11은 마이크로파 플라즈마를 이용한 CVD 처리에 의해 도 1에 나타내는 층간 절연막(25)만을 형성한 예(c), 도 12는 양쪽, 즉, 일 층째의 메탈 배선층(24)에 마이크로파 플라즈마를 이용한 에칭 처리를 행하여 패터닝하고, 마이크로파 플라즈마를 이용한 CVD 처리에 의해 층간 절연막(25)을 형성한 예(d)를 나타내며, 각각 도 9에 대응된다. 도 9～도 12에 있어서, 게이트 사이즈는 0.24㎛×0.30㎛인 것을 사용하고, 샘플 수는, 안테나비가 23인 경우에는 32768개, 안테나비가 100인 경우에는 16384개, 안테나비가 1000인 경우에는 2048개, 안테나비가 10000인 경우에는 672개로 하고 있다.
도 9～도 12를 참조하여, 종래예(a)에 있어서는, 안테나비가 다르면 크게 그 값이 어긋나는 데 대하여, 일 층째의 메탈 배선층(24)에만 마이크로파 플라즈마를 이용한 에칭 처리를 행하여 패터닝한 예(b), 마이크로파 플라즈마를 이용한 CVD 처리에 의해 도 1에 나타내는 층간 절연막(25)만을 형성한 예(c), 일 층째의 메탈 배선층(24)에 마이크로파 플라즈마를 이용한 에칭 처리를 행하여 패터닝하고, 마이크로파 플라즈마를 이용한 CVD 처리에 의해 층간 절연막(25)을 형성한 예(d)는, 안테나비가 달라도 그 값의 어긋남이 작아져 있는 것을 알 수 있다.
다음으로, 차지업 대미지를 평가하는 방법에 대해서 설명한다. 도 13은 차지업 대미지를 평가하는 TEG(41)의 회로도이다. 도 13에 나타내는 TEG는, 도시하지 않은 웨이퍼상에 다수 배열되어 있으며, 문턱값 전압(Vth)을 판독함으로써 차지업 대미지를 평가한다.
도 13을 참조하여, TEG(41)는, 열 방향 및 행 방향으로 복수의 유닛 셀(42)이 배열되어 구성되어 있다. 각 유닛 셀(42)은, 수직 시프트 레지스터(44a)로부터 출력되는 행 어드레스 신호(VsO～Vsn)에 따라, 행 어드레스가 지정된다. 각 유닛 셀(42)은, 2개의 n채널 MOS 트랜지스터(43a, 43b)를 직렬 접속하여 구성되어 있다. n채널 MOS 트랜지스터(43a)는, 안테나비가 딸린 피측정용 트랜지스터이고, n채널 MOS 트랜지스터(43b)는, 행 스위치 트랜지스터이다.
n채널 MOS 트랜지스터(43a)의 게이트는, 플라즈마로부터 비래(飛來)하는 전자 전류 또는 이온 전류를 포집하여, 그 전자 전류 또는 이온 전류에 따라서 문턱값 전압(Vth)이 변화하기 때문에, 이 문턱값 전압(Vth)을 판독함으로써 차지업을 평가할 수 있다.
n채널 MOS 트랜지스터(43a)의 게이트에는, 게이트 전압(VG)이 부여되어 있고, n채널 MOS 트랜지스터(43b)의 게이트에는, 수직 시프트 레지스터(44a)로부터 행 어드레스 지정 신호가 부여되어 있다. n채널 MOS 트랜지스터(43a)의 드레인에는, 전원 전압(VDD)이 부여되어 있고, n채널 MOS 트랜지스터(43a)의 소스와 n채널 MOS 트랜지스터(43b)의 드레인이 접속되어 있다. n채널 MOS 트랜지스터(43b)의 소스는, 전류원 트랜지스터인 n채널 MOS 트랜지스터(43c)의 드레인과, n채널 MOS 트랜지스터(43d)의 소스에 접속되어 있다. n채널 MOS 트랜지스터(43d)는, 열 스위치 트랜지스터이다. n채널 MOS 트랜지스터(43c)의 게이트에는, 기준 전압(Vref)이 부여되어 있고, n채널 MOS 트랜지스터(43c)의 소스는 접지되어 있다. n채널 MOS 트랜지스터(43d)의 게이트에는 수평 시프트 레지스터(44b)로부터 열 어드레스 신호가 부여되어 있다. n채널 MOS 트랜지스터(43d)의 드레인은, 출력 앰프(45)의 입력에 접속되어, 출력 앰프(45)로부터 피측정 트랜지스터인 n채널 MOS 트랜지스터(43a)의 문턱값 전압(Vth)이 출력 전압(Vout)으로서 취출된다.
다음으로, TEG(41)의 동작에 대해서 설명한다. 수직 시프트 레지스터(44a)로부터 수직 어드레스 신호(VS1)가 출력되면, n채널 MOS 트랜지스터(43b)가 도통한다. 피측정 트랜지스터인 n채널 MOS 트랜지스터(43a)의 게이트는, 플라즈마로부터 비래하는 전자 전류 또는 이온 전류를 포집한다. 전류원인 n채널 MOS 트랜지스터(43c)의 게이트 전압(Vref)에 의해, n채널 MOS 트랜지스터(43b)의 드레인 전류(Ids＝Iref)가 제어된다. 여기에서, Iref＝1㎂ 흐를 때의 n채널 MOS 트랜지스터(43a)의 게이트, 소스간 전압(Vgs)을 문턱값 전압(Vth)으로 정의한다. n채널 MOS 트랜지스터(43a)의 문턱값 전압(Vth)은, n채널 MOS 트랜지스터(43b)의 드레인으로부터 소스로 출력된다. 수평 시프트 레지스터(44b)로부터 열 어드레스 신호가 출력되면, n채널 MOS 트랜지스터(43d)가 도통하여, n채널 MOS 트랜지스터(43d)의 드레인으로부터 소스를 통하여 출력 앰프(45)에 입력되어, 출력 앰프(45)로부터 출력 전압(Vout)이 취출된다. 출력 전압(Vout)은, Vout＝VG?Vgs로 표시된다. VG, Vref을 고정값으로 해 두면, Vout으로부터 Vth을 얻을 수 있다.
수직 시프트 레지스터(44a) 및 수평 시프트 레지스터(44b)에 의해, 각 열 방향 및 행 방향으로 복수의 유닛 셀(42)의 어드레스를 순차 지정함으로써, 각 유닛 셀(42)로부터 대응하는 피측정 트랜지스터의 문턱값 전압에 대응하는 출력 전압(Vout)을 취출할 수 있다. 그리고, 각 유닛 셀로부터 취출한 출력 전압을 가산하면 TEG(41)의 평가치를 출력할 수 있다.
도 14는 종래의 플라즈마 처리(ICP)를 한 경우의 TEG를 이용하여 플라즈마 대미지를 평가한 예를 나타내고, 도 15는 본 발명의 실시예의 마이크로파 플라즈마를 이용하여 처리를 했을 때의, TEG를 이용하여 플라즈마 대미지를 평가한 예를 나타내는 도면이다.
도 14 및 도 15에 있어서, 도시하지 않은 웨이퍼상에, 도 13에서 설명한 TEG(41)가 배치되어 있다. 각 TEG(41)에 나타나 있는 수치는, 평가치로서의 출력 전압(Vout)이며, 단위는 MV이다. 또한, 각 TEG(41)에 포함되는 피측정 트랜지스터의 게이트 면적을 2.5㎛×2.4㎛, Tox를 4㎚, 판정 전류를 1×10-6A, 안테나비를 1M으로 하고 있다.
도 14와 도 15를 대비하면 알 수 있는 바와 같이, 도 14에서는 플라즈마 대미지가 작은 에어리어(area)에서는 출력 전압(Vout)이 ?18.5～10.0인 것에 대하여, 출력 전압(Vout)이 ?7.0～?9.0과 같이 플라즈마 대미지가 큰 에어리어가 존재하고 있다. 이에 대하여, 도 15에서는 모든 에어리어의 출력 전압(Vout)이 ?18.5～?19.0이 되어 있어 플라즈마 대미지가 거의 나타나 있지 않다.
도 16은 전자 온도와 TEG 수량과의 관계를 나타내는 도면이다. 도 16에 있어서, 종축은 TEG 수량(％), 즉, 플라즈마 대미지를 받고 있지 않은 TEG의 비율을 나타내고, 횡축은 전자 온도(eV)를 나타낸다. 조건으로서는, 20mTorr의 압력하에 있어서, N2 플라즈마를 이용하고, 출력 전력을 3㎾, 바이어스 전력을 0W로 하여, N2 가스를 1000sccm, Ar 가스를 100sccm의 유속으로 흘린 조건으로 하며, 각 안테나비에 대해서는, 도 16 중에 나타내고 있다. 여기에서, 도 2에 나타내는 플라즈마 처리 장치(31)를 이용한 경우, 안테나부(33)와 서셉터(34)간의 거리를 15㎜로 하면 전자 온도는 7eV가 되고, 25㎜로 하면 전자 온도는 3eV가 되고, 55㎜로 하면 전자 온도는 1.5eV가 된다. 또한, 안테나부(33)와 서셉터(34)간의 거리가 15㎜인 경우의 전자 밀도는 3.7×1011㎝-3, 25㎜인 경우는 3.9×1011㎝-3, 55㎜인 경우는 3.4×1011㎝-3이며, 모두 고전자 밀도로서, 거의 동등하다.
도 17은 도 16 중의 a로 나타내는 경우, 즉, 전자 온도가 1.5eV인 경우에 있어서 평가한 안테나비 1M의 TEG의 플라즈마 대미지를 나타내고 있다. 도 18은 도 16 중의 b로 나타내는 경우, 즉, 전자 온도가 3eV인 경우에 있어서 평가한 안테나비 1M의 TEG의 플라즈마 대미지를 나타내고 있다. 도 19는 도 16 중의 c로 나타내는 경우, 즉, 전자 온도가 7eV인 경우에 있어서 평가한 안테나비 1M의 TEG의 플라즈마 대미지를 나타내고 있다. 도 17～도 19에 있어서, 영역(51) 및 영역(52)은, 플라즈마 대미지가 낮은 부분을 나타내고, 영역(53), 영역(54) 및 영역(55)은, 플라즈마 대미지가 높은 부분을 나타낸다.
도 16～도 19를 참조하여, 전자 온도가 7eV인 경우에는, 플라즈마 대미지를 받고 있지 않은 부분이 85％보다도 적어, 플라즈마 대미지를 많이 받고 있다. 또한, 전자 온도가 3eV인 경우에 대해서도, 플라즈마 대미지를 받고 있지 않은 부분이 95％보다도 적다. 한편, 전자 온도가 1.5eV인 경우에는, 플라즈마 대미지를 받고 있지 않은 부분이 거의 100％이다. 이와 같이, 저전자 온도 및 고전자 밀도를 실현함으로써, 플라즈마 대미지를 저감할 수 있다.
이상으로부터, 이러한 반도체 장치의 제조 방법에 의하면, 제조시에 있어서의 반도체 소자로의 플라즈마 대미지의 영향을 작게 할 수 있다.
또한, 상기의 실시 형태에 있어서는, 반도체 소자로서 MOS 트랜지스터를 이용한 예에 대해서 설명했지만, 이에 한하지 않고, CCD 등의 반도체 소자를 포함하는 반도체 장치를 제조할 때에도 적용된다.
이상, 도면을 참조하여 본 발명의 실시 형태를 설명했지만, 본 발명은, 도시한 실시 형태의 것에 한정되지 않는다. 도시한 실시 형태에 대하여, 본 발명과 동일한 범위 내에 있어서, 혹은 균등한 범위 내에 있어서, 여러 가지의 수정이나 변형을 가하는 것이 가능하다.
본 발명에 따른 반도체 장치의 제조 방법은, LSI 등의 반도체 장치를 제조할 때에 유효하게 이용된다.

Claims (8)

  1. 반도체 기판 상에 안테나비(比)가 1000 이상인 반도체 소자를 형성하는 공정과,
    마이크로파를 플라즈마원으로 하여, 상기 반도체 기판의 표면 근방에 있어서, 플라즈마의 전자 온도가 1.5eV보다도 낮고, 그리고 플라즈마의 전자 밀도가 1×1011㎝-3 보다도 높은 마이크로파 플라즈마를 이용한 CVD 처리에 의해 상기 반도체 소자 상에 절연막을 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 절연막에 대하여, 상기 마이크로파 플라즈마를 이용한 에칭 처리를 행하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 반도체 소자를 형성하는 공정은,
    상기 반도체 기판 상에 절연막을 형성하는 공정과,
    상기 절연막 상에 도전층을 형성하는 공정과,
    상기 도전층에 상기 마이크로파 플라즈마를 이용한 에칭 처리에 의한 패터닝을 행하여 전극을 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  4. 반도체 기판 상에 안테나비(比)가 1000 이상인 반도체 소자를 형성하는 공정과,
    상기 반도체 소자 상에 절연막을 형성하는 공정과,
    마이크로파를 플라즈마원으로 하여, 상기 반도체 기판의 표면 근방에 있어서, 플라즈마의 전자 온도가 1.5eV보다도 낮고, 그리고 플라즈마의 전자 밀도가 1×1011㎝-3 보다도 높은 마이크로파 플라즈마를 이용한 에칭 처리에 의해 상기 절연막을 에칭하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  5. 반도체 기판 상에 반도체 소자를 형성하는 공정과,
    상기 반도체 소자 상에 절연막을 형성하는 공정과,
    상기 절연막 상에 도전층을 형성하는 공정과,
    상기 도전층에 대하여, 마이크로파를 플라즈마원으로 하여, 상기 반도체 기판의 표면 근방에 있어서, 플라즈마의 전자 온도가 1.5eV보다도 낮고, 그리고 플라즈마의 전자 밀도가 1×1011㎝-3 보다도 높은 마이크로파 플라즈마를 이용한 에칭 처리에 의한 패터닝을 행함으로써 안테나비가 1000 이상이 되는 배선층을 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  6. 반도체 기판 상에 게이트 절연막을 형성하는 공정과,
    마이크로파를 플라즈마원으로 하여, 상기 반도체 기판의 표면 근방에 있어서, 플라즈마의 전자 온도가 1.5eV보다도 낮고, 그리고 플라즈마의 전자 밀도가 1×1011㎝-3 보다도 높은 마이크로파 플라즈마를 이용한 에칭 처리에 의한 패터닝을 행하여 상기 게이트 절연막상에 게이트 전극을 형성하는 공정과,
    상기 게이트 절연막을 사이에 끼우도록 상기 반도체 기판 상에 한 쌍의 고농도 불순물 확산 영역을 형성하여 반도체 소자를 형성하는 공정과,
    상기 반도체 소자에 접속하는 배선층을 안테나비가 1000 이상이 되도록 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 게이트 전극을 형성한 상기 반도체 기판 상에 절연막을 형성하는 공정과,
    상기 절연막에 상기 마이크로파 플라즈마를 이용한 이방성 에칭 처리를 행하여 상기 게이트 전극의 측벽부에 상기 절연막을 남기는 공정
    을 포함하는 반도체 장치의 제조 방법.
  8. 제1항, 제4항, 제5항 및 제6항 중 어느 한 항에 있어서,
    상기 마이크로파 플라즈마의 전자 밀도는 1×1011㎝-3 보다도 높고 1×1012㎝-3 보다도 낮은 반도체 장치의 제조 방법.
KR1020097026788A 2007-08-31 2008-08-07 반도체 장치의 제조 방법 KR101121434B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2007-225224 2007-08-31
JP2007225224A JP5422854B2 (ja) 2007-08-31 2007-08-31 半導体装置の製造方法
PCT/JP2008/064216 WO2009028314A1 (ja) 2007-08-31 2008-08-07 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR20100009654A KR20100009654A (ko) 2010-01-28
KR101121434B1 true KR101121434B1 (ko) 2012-03-22

Family

ID=40387040

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097026788A KR101121434B1 (ko) 2007-08-31 2008-08-07 반도체 장치의 제조 방법

Country Status (5)

Country Link
US (1) US8497214B2 (ko)
JP (1) JP5422854B2 (ko)
KR (1) KR101121434B1 (ko)
TW (1) TWI428980B (ko)
WO (1) WO2009028314A1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8673080B2 (en) 2007-10-16 2014-03-18 Novellus Systems, Inc. Temperature controlled showerhead
US8497196B2 (en) 2009-10-04 2013-07-30 Tokyo Electron Limited Semiconductor device, method for fabricating the same and apparatus for fabricating the same
US8413094B2 (en) * 2010-10-05 2013-04-02 International Business Machines Corporation Structure, design structure and process for increasing magnitude of device threshold voltage for low power applications
CN106884157B (zh) 2011-03-04 2019-06-21 诺发系统公司 混合型陶瓷喷淋头
DE102011113751B4 (de) * 2011-09-19 2016-09-01 Hq-Dielectrics Gmbh Verfahren zum stetigen oder sequentiellen abscheiden einer dielektrischen schicht aus der gasphase auf einem substrat
TWI522490B (zh) 2012-05-10 2016-02-21 應用材料股份有限公司 利用微波電漿化學氣相沈積在基板上沈積膜的方法
JP2015109343A (ja) * 2013-12-04 2015-06-11 キヤノン株式会社 半導体装置の製造方法
US10741365B2 (en) 2014-05-05 2020-08-11 Lam Research Corporation Low volume showerhead with porous baffle
US10378107B2 (en) 2015-05-22 2019-08-13 Lam Research Corporation Low volume showerhead with faceplate holes for improved flow uniformity
US10023959B2 (en) 2015-05-26 2018-07-17 Lam Research Corporation Anti-transient showerhead
JP2018064008A (ja) * 2016-10-12 2018-04-19 ソニーセミコンダクタソリューションズ株式会社 半導体装置および半導体装置の製造方法、並びにｐｉｄ保護装置
JP7246237B2 (ja) * 2019-04-15 2023-03-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006019615A (ja) * 2004-07-05 2006-01-19 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2006244891A (ja) * 2005-03-04 2006-09-14 Tokyo Electron Ltd マイクロ波プラズマ処理装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3716007B2 (ja) 1995-03-14 2005-11-16 聯華電子股▲ふん▼有限公司 半導体装置の製造方法
JPH09209156A (ja) * 1996-02-01 1997-08-12 Canon Inc マイクロ波プラズマｃｖｄ装置及び方法
US6677549B2 (en) * 2000-07-24 2004-01-13 Canon Kabushiki Kaisha Plasma processing apparatus having permeable window covered with light shielding film
WO2002059956A1 (fr) * 2001-01-25 2002-08-01 Tokyo Electron Limited Procede de fabrication d'un materiau de dispositif electronique
JP2008059991A (ja) * 2006-09-01 2008-03-13 Canon Inc プラズマ処理装置及びプラズマ処理方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006019615A (ja) * 2004-07-05 2006-01-19 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2006244891A (ja) * 2005-03-04 2006-09-14 Tokyo Electron Ltd マイクロ波プラズマ処理装置

Also Published As

Publication number Publication date
WO2009028314A1 (ja) 2009-03-05
TWI428980B (zh) 2014-03-01
JP2009059850A (ja) 2009-03-19
JP5422854B2 (ja) 2014-02-19
TW200924049A (en) 2009-06-01
US20100216300A1 (en) 2010-08-26
US8497214B2 (en) 2013-07-30
KR20100009654A (ko) 2010-01-28

Similar Documents

Publication Publication Date Title
KR101121434B1 (ko) 반도체 장치의 제조 방법
KR100797432B1 (ko) 반도체 장치 및 그 제조 방법
JP2020511007A (ja) 三次元メモリおよび方法
US8114790B2 (en) Plasma CVD method, silicon nitride film formation method, semiconductor device manufacturing method, and plasma CVD apparatus
KR100689916B1 (ko) 반도체 집적 회로 장치의 제조 방법
US6376388B1 (en) Dry etching with reduced damage to MOS device
KR20010094985A (ko) 반도체 집적 회로 장치와 그 제조 방법
TWI260699B (en) Apparatus for plasma chemical vapor deposition and method for fabricating semiconductor device by using the same
US20040088658A1 (en) Method of designing semiconductor device
JP3250465B2 (ja) 電子シェーディングダメージの測定方法
US6905982B2 (en) Method of manufacturing a semiconductor integrated circuit device
US6143579A (en) Efficient method for monitoring gate oxide damage related to plasma etch chamber processing history
US6114182A (en) Measurement of electron shading damage
JP3519600B2 (ja) 半導体集積回路装置の製造方法
US5904490A (en) Method of measuring electron shading damage
JP2009164510A (ja) 半導体装置および半導体装置の製造方法
JP5110490B2 (ja) 層間絶縁膜および配線構造と、それらの製造方法
US11127683B2 (en) Semiconductor structure with substantially straight contact profile
US20230343859A1 (en) Semiconductor device and manufacturing method thereof
US8889545B2 (en) Method of manufacturing a semiconductor device
US10651230B2 (en) Method of manufacturing semiconductor device
US10304692B1 (en) Method of forming field effect transistor (FET) circuits, and forming integrated circuit (IC) chips with the FET circuits
US20180342394A1 (en) Manufacturing method of semiconductor structure
Yu et al. Plasma charging defect characterization, inspection, and monitors in poly-buffered STI
JP2003100829A (ja) 半導体ウエーハの評価方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150119

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160119

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170119

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180219

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190218

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20200218

Year of fee payment: 9