TWI428980B - Semiconductor device manufacturing method and plasma chemical vapor deposition processing method - Google Patents

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Takaaki Matsuoka
Akinobu Teramoto
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Description

半導體裝置之製造方法及電漿化學氣相沈積處理方法
本發明係關於半導體裝置之製造方法，特別係包含在半導體基板上形成半導體元件後，利用電漿在半導體元件上形成絕緣膜及導電層之步驟之半導體裝置之製造方法。
LSI(Large Scale Integrated circuit；大型積體電路)等半導體裝置係在矽基板施行蝕刻及CVD(Chemical Vapor Deposition；化學汽相澱積)、濺鍍等之複數處理而製成。關於蝕刻及CVD、濺鍍等之處理，有利用電漿作為其能量供應源之處理方法，即有電漿蝕刻及電漿CVD、電漿濺鍍等。
隨著近年來之LSI之微細化及多層布線化，在製造半導體裝置之各步驟中，有效利用上述之電漿處理。例如，在MOS(Metal Oxide Semiconductor；金屬氧化物半導體)電晶體等半導體裝置之製造步驟之電漿處理中，利用平行平板型電漿、ICP(Inductively-coupled Plasma：電感耦合電漿)、ECR(Electron Cyclotron Resoannce：電子迴旋加速共振)電漿等種種裝置所產生之電漿。
在此，使用上述各電漿對矽基板(晶圓)施行電漿處理時，電荷會蓄積於MOS電晶體所含之閘極氧化膜(閘極絕緣膜)及週邊之層，受到充電等之電漿損害。
MOS電晶體受到電漿損害時，會引起Vth(臨限值電壓)偏移差異及電流驅動能力之減低，導致半導體裝置之劣化。電漿損害不限定於MOS電晶體，也會發生於其他之CCD(Charge Coupled Device：電荷耦合元件)元件等之半導體裝置。
又，關於此種電漿損害，曾揭示於日本特開平8-250482號公報。
對於上述之電漿損害，以往，或為縮小曝露於電漿之區域而變更連接於電晶體之閘極部之布線長度，或以排放蓄積之電荷之目的而設置二極體等，透過電路設計謀求減低在LSI製造步驟中之電漿損害。
但，LSI之微細加工技術之進步下，隨著進一步縮小電晶體之閘極面積，且進一步薄化膜厚之要求，蓄積電荷所帶來之電漿損害之影響逐漸增大。如此一來，對於電漿損害之減低，上述之電路設計已難以應付。
在此，上述之平行平板、ECR、ICP所產生之電漿之電子密度分佈在矽基板上並不均勻，電漿之開啟、切斷時及高頻偏壓電壓之施加時之電漿之電子密度分佈之偏差非常大。藉由利用具有此種不均勻之電漿之電子密度分佈之電漿之處理，電荷會蓄積在矽基板上，導致電漿損害之增大。
本發明之目的在於提供可縮小對製造時之半導體元件之電漿損害之影響之半導體裝置之製造方法。
本發明之半導體裝置之製造方法包含以下步驟：在半導體基板上形成半導體元件；及以微波作為電漿源，藉由利用在半導體基板之表面附近，電漿之電子溫度低於1.5eV、且電漿之電子密度高於1×1011 cm-3 之微波電漿的CVD處理，而在半導體元件上形成絕緣膜。
依據此種半導體裝置之製造方法，藉由電漿之電子溫度低於1.5eV、且電漿之電子密度高於1×1011 cm-3 之微波電漿，可施行形成半導體元件後形成膜時之電漿處理。如此一來，可縮小對製造時之半導體元件之電漿損害之影響。
最好，包含對絕緣膜施行利用微波電漿之蝕刻處理之步驟。
在更理想之實施型態中，形成半導體元件之步驟包含：在半導體基板上形成絕緣膜之步驟；在絕緣膜上形成導電層之步驟；在導電層施行利用微波電漿之蝕刻處理之圖案化而形成電極之步驟。
在本發明之另一局面中，半導體裝置之製造方法包含以下步驟：在半導體基板上形成半導體元件；在半導體元件上形成絕緣膜；及以微波作為電漿源，藉由利用在半導體基板之表面附近，電漿之電子溫度低於1.5eV、且電漿之電子密度高於1×1011 cm-3 之微波電漿的蝕刻處理，而蝕刻絕緣膜。
在本發明之又另一局面中，半導體裝置之製造方法包含以下步驟：在半導體基板上形成半導體元件；在半導體元件上形成絕緣膜；在絕緣膜上形成導電層；及對導電層，以微波作為電漿源，施行藉由利用在半導體基板之表面附近，電漿之電子溫度低於1.5eV、且電漿之電子密度高於1×1011 cm-3 之微波電漿之蝕刻處理之圖案化。
在本發明之又另一局面中，半導體裝置之製造方法包含以下步驟：在半導體基板上形成閘極絕緣膜；以微波作為電漿源，施行藉由利用在半導體基板之表面附近，電漿之電子溫度低於1.5eV、且電漿之電子密度高於1×1011 cm-3 之微波電漿的蝕刻處理之圖案化，而在閘極絕緣膜上形成閘極電極；及在半導體基板上形成一對高濃度雜質擴散區域，將閘極絕緣膜夾於其間。
最好，包含以下步驟：在形成有閘極電極之前述半導體基板上形成絕緣膜；及在絕緣膜施行利用微波電漿之非等向性蝕刻處理，而在閘極電極之側壁部殘留絕緣膜。
以下，參照圖式，說明本發明之實施型態。
圖1係本發明之一實施型態之半導體裝置之製造方法所製造之半導體裝置之剖面圖。
說明有關作為本發明之一實施型態之半導體裝置，適用MOS電晶體，作為電漿處理裝置，例如使用微波電漿處理裝置之例。又，在圖1中，以影線表示有關導電層。
參照圖1，在矽基板12上，形成元件分離區域13、p型井14a、n型井14b、高濃度n型雜質擴散區域15a、高濃度p型雜質擴散區域15b、n型雜質擴散區域16a、p型雜質擴散區域16b。此等之形成方法係作為MOS電晶體元件之形成方法，以往所習知，故省略其說明。作為絕緣層之閘極氧化膜17係由熱氧化法所形成。又，將閘極氧化膜17夾於其間而形成之高濃度n型雜質擴散區域15a、高濃度p型雜質擴散區域15b中之一方成為汲極，另一方為源極。
在如此形成之MOS電晶體元件之閘極氧化膜17上形成作為導電層之閘極電極18。首先，藉由熱CVD法，在閘極氧化膜17上，將多晶矽之薄膜形成為膜厚約3000。其後，在本發明之一實施型態中，對多晶矽之薄膜，以混合Cl2 、HBr與Ar之混合氣體作為材料氣體，施行利用微波電漿之蝕刻處理之圖案化而形成閘極電極18。如此，施行利用微波電漿之蝕刻處理之圖案化而形成閘極電極18時，可減低對閘極氧化膜17等之充電引起之電漿損害。
其次，藉由熱CVD法，首先利用TEOS(Tetra Ethyl Ortho Silicate：四乙氧基矽烷)，將作為絕緣膜之SiO膜形成為膜厚約2500。其後，對SiO膜，以混合CF4 、CHF3 與Ar之混合氣體作為材料氣體，施行利用微波電漿之非等向性蝕刻處理，而使絕緣膜殘留於閘極電極18之側壁部。如此，形成閘極側壁部19。形成閘極側壁部19之際，施行利用微波電漿之非等向性蝕刻處理，也可減低對閘極氧化膜17等之充電引起之電漿損害。
在形成半導體元件之矽基板12上，形成作為絕緣層之層間絕緣膜21。利用上述之熱CVD法，在矽基板12之主表面上形成SiO膜。其後，以混合N2 、Si2 H6 與Ar之混合氣體作為材料氣體，藉由利用電漿之CVD處理，以約350之膜厚成膜SiN膜。另外，以熱CVD法或臭氧CVD法形成BPSG(Boro-Phospho Silicate Glass：硼磷矽酸鹽玻璃)膜。又，SiN膜係由BPSG膜擴散之硼及磷之障壁之膜。其後，以約850度使BPSG膜回焊(平坦化)。如此形成層間絕緣膜21。此情形時，也可藉由CMP(Chemical Mechanical Polishing；化學機械研磨)法，將BPSG膜之表面平坦化加工。
其次，在層間絕緣膜21形成與高濃度n型雜質擴散區域15a或高濃度p型雜質擴散區域15b相連之接觸孔22，並填補接觸孔22而形成埋入電極23。在其上形成作為導電層之金屬布線層24。
首先，對層間絕緣膜21，以混合C5 H8 、O2 與Ar之混合氣體作為材料氣體，施行蝕刻處理而形成接觸孔22。其後，以濺鍍裝置在接觸孔22內形成膜厚約100之Ti膜，於其上藉由利用濺鍍法之TiN膜及利用熱CVD法之W膜形成埋入電極23。其後，以CMP法除去多餘之材料。
其次，形成金屬布線層24。首先，將Ti膜形成為100膜厚以上，於其上形成利用濺鍍法之膜厚約200之TiN膜及膜厚約5000之鋁布線膜。另外，作為光加工時之暈影對策，在鋁銅布線膜上形成膜厚約200之TiN膜。其後，以混合Cl2 、BCl3 與Ar之混合氣體作為材料氣體，施行利用微波電漿之蝕刻處理而形成金屬布線層24。
形成金屬布線層24後，在其上形成層間絕緣膜25。首先，使用TEOS-O2 系之材料，藉由利用微波電漿之電漿CVD處理，形成厚於5000之SiO膜。以利用微波電漿之蝕刻處理，使用Ar氣施行蝕刻，並施行平坦化。在此，施行2000之回蝕。其後，再使用TEOS-O2 系材料，藉由利用微波電漿之電漿CVD處理，形成膜厚17000之SiO膜，利用CMP法施行層間絕緣膜25之平坦化。又，在CMP中，施行約10000之回蝕。
如此依需要，交互地形成作為絕緣層之層間絕緣膜及導電層27，形成埋入電極26。形成層間絕緣膜及導電層27後，藉由利用微波電漿之電漿CVD處理，形成膜厚約8000之SiO膜作為保護膜28及膜厚約4000之SiN膜作為保護膜29。最後，形成墊部(未圖示)。
在此，在上述之步驟中，關於利用微波電漿之蝕刻處理及利用微波電漿之CVD處理，係以微波作為電漿源，使用電漿之電子溫度低於1.5eV、且電漿之電子密度高於1×1011 cm-3 之微波電漿。
說明有關電漿之產生方法與其特性。表1係表示在以往之平行平板電漿、ECR、ICP及使用於本發明之一實施型態之半導體裝置之製造方法之微波電漿中所產生之電漿之放電條件、與產生之電漿之電子密度及電子溫度。
參照表1，在平行平板電漿方面，在作為處理對象之半導體基板之表面附近，電漿之電子密度為低於1×1010 (cm-3 )之位準，電漿之電子溫度為1~15eV。在ECR及ICP方面，電漿之電子密度為低於5×1012 (cm-3 )之位準，電漿之電子溫度為2.5~10eV。在微波電漿方面，電漿之電子密度為低於5×1012 (cm-3 )之位準，電漿之電子溫度為低於1.5eV。在此，在平行平板電漿之情形，在半導體基板之表面附近，電漿之電子溫度雖可低至為1eV程度，但此情形，電漿之電子密度也會降低，而不能施行電漿之處理。
圖2係表示產生上述電漿而施行處理之電漿處理裝置之構成之概略圖。
參照圖2，電漿處理裝置31係收容矽基板36而包含對矽基板36施行處理用之可密封之處理室32、及使處理室32內產生利用波導管所饋電之微波生成之電漿之天線部33。
在此，利用圖2所示之電漿處理裝置31，簡單地說明有關對矽基板36施行電漿處理之方法。首先，將作為處理對象之矽基板36載置於處理室32內之承受器34上。其次，將處理室32內減壓至上述之微波電漿之放電條件之壓力，對矽基板36賦予特定之偏壓電壓。其後，藉由高頻電源產生微波，經由波導管饋電至天線部33。如此，由天線部33，在電漿產生區域37產生電漿。產生之電漿通過氣體噴淋頭35到達電漿擴散區域38，與氣體噴淋頭35所供應之材料氣體在電漿擴散區域38起反應而施行CVD及蝕刻、噴鍍等之處理。
天線部33係呈現包含具有由下方側看之情形形成T字狀之複數槽孔之圓板狀之槽板之構成，由此複數槽孔向處理室32內放射波導管所饋電之微波。如此，可產生具有均勻密度之電子密度分佈之電漿。
又，作為此種電漿處理裝置31之構成之一例，例如，作為載置矽基板36之承受器34與天線部33之間之距離，選擇約120mm，作為承受器34與氣體噴淋頭35之間之距離，選擇約40mm。又，作為放電條件，將頻率設定為2.45GHz，壓力選擇0.5mTorr~5Torr。
圖3係在電漿處理裝置31中，表示與天線部33之距離A、及電漿之電子溫度之關係之曲線圖。又，圖3中，連結黑圓之線所示之曲線係表示高壓條件下，具體言之，小於在5Torr之位準之電漿，連結白圓之線所示之曲線係表示低壓條件下，具體言之，大於在1mTorr之位準之電漿。又，圖4係在電漿處理裝置31中，表示與天線部33之距離A、及電漿之電子密度之關係之曲線圖。
參照圖1~圖4，在上述之構成之電漿處理裝置31中，由天線部33至下方側之距離為A(mm)時，0≦A≦25之範圍為電漿產生區域37。又，50≦A≦120之範圍為電漿擴散區域38。在矽基板36上之電漿之電子溫度如圖3所示，在1mTorr~5Torr之範圍，至少低於1.5eV。又，在矽基板36上之電漿之電子密度至少高於1×1011 cm-3 。因此，可實現低電子溫度及高電子密度之電漿。
圖5係利用以往之電漿製程(ICP)處理時之被測定電晶體之閘極‧源極間電壓Vgs、與流過汲極.源極間之電流Ids之關係之曲線圖。圖6係利用本發明之一實施型態之微波電漿處理時之各天線比之被測定電晶體之閘極.源極間電壓Vgs、與流過汲極.源極間之電流Ids之關係之曲線圖。在此，AR100、AR1000、AR10000、AR23係表示天線比。所謂天線比，係指被測定電晶體之露出於電漿之布線之帶電粒子流入之部分之總面積與連結於此布線之閘極面積之比。天線比愈大時，曝露於電漿之機率愈高。
圖5及圖6所示之間極.源極間電壓Vgs、與流過汲極‧源極間之電流Ids之變化表示MOS電晶體之驅動能力。在以往之電漿製程所處理之半導體裝置中，如圖5所示，隨著天線比之增大，對流過汲極.源極間之電流Ids之閘極‧源極間電壓Vgs之變化會變大。相對於此，以本發明之一實施型態之微波電漿所處理之情形，如圖6所示，不受天線比之影響，對流過汲極.源極間之電流Ids之閘極‧源極間電壓Vgs之變化較少，只不過是隨著流過汲極‧源極間之電流Ids之增大，閘極‧源極間電壓Vgs之變化會變大，表示MOS電晶體之驅動能力獲得改善。
圖7係在利用以往之電漿製程(ICP)處理時之製造方法所製造之半導體裝置、與利用本發明之一實施型態之微波電漿所處理時之製造方法所製造之半導體裝置中，表示臨限值電壓Vth與天線比之關係之曲線圖。臨限值電壓Vth係利用後述之圖13所示之TEG加以測定。又，圖7中箭號a所示之範圍係利用以往之電漿製程處理時之製造方法所製造之半導體裝置之Vth偏移差異，圖7中箭號b所示之範圍係利用本發明之一實施型態之微波電漿所處理時之製造方法所製造之半導體裝置之Vth偏移差異。在圖7中，縱軸為臨限值電壓Vth(V)，橫軸為天線比。
參照圖7，在以往，天線比為100之情形之臨限值電壓Vth、與天線比為10000之情形之臨限值電壓Vth之差為Vth偏移差異，此Vth偏移差異大於0.05V。相對於此，在利用本發明之一實施型態之微波電漿所處理時之製造方法所製造之半導體裝置中，天線比為100之情形之臨限值電壓Vth、與天線比為10000之情形之臨限值電壓Vth之差為Vth偏移差異，此Vth偏移差異小於0.02V。因此，利用本發明之一實施型態之微波電漿所處理時之製造方法所製造之半導體裝置之Vth偏移差異小於利用以往之電漿製程處理時之製造方法。
又，在上述之實施型態中，有關形成半導體元件後之電漿蝕刻處理及電漿CVD處理，係利用微波電漿施行處理，但不限定於此，例如，也可僅對在導電層施行利用蝕刻處理之圖案化之步驟，施行微波電漿處理。另外，也可僅對利用CVD處理形成絕緣層之步驟，施行微波電漿之處理。另外，也可僅對利用CVD處理形成絕緣層之步驟及在導電層施行利用蝕刻處理之圖案化之步驟，施行微波電漿之處理。
圖8係表示施行以往之電漿處理(ICP)之例、與使用本發明之一實施型態之微波電漿處理時之半導體裝置之天線比與Vth偏移差異之關係之曲線圖。在圖8中，a表示使用以往例之電漿處理時之半導體裝置之例，b、c、d係表示使用微波電漿處理之半導體裝置之例。尤其，b係表示僅在圖1所示之第1層金屬布線層24施行利用微波電漿之蝕刻處理而圖案化之例，c係表示藉由利用微波電漿之CVD處理而僅形成圖1所示之層間絕緣膜25之例，d係表示包含兩者，即在第1層金屬布線層24施行利用微波電漿之蝕刻處理而圖案化，並藉由利用微波電漿之CVD處理而形成層間絕緣膜25之例。在圖8中，縱軸表示以天線比23為基準之情形之Vth偏移差異(V)，橫軸表示天線比。
參照圖8，以往例a在天線比達到10000時，其Vth偏移差異超過0.08，相對於此，僅在金屬布線層24施行利用微波電漿之蝕刻處理而圖案化之例b，其Vth偏移差異小於0.06。另外，藉由利用微波電漿之CVD處理僅形成層間絕緣膜25之例c、及利用微波電漿處理兩者之步驟之例d，其Vth偏移差異小於0.04。如此，即使只是僅在金屬布線層24施行利用微波電漿之蝕刻處理而圖案化，也可縮小Vth偏移差異。又，即使只藉由利用微波電漿之CVD處理而僅形成圖1所示之層間絕緣膜25，也可縮小Vth偏移差異。另外，在以兩者之步驟施行利用微波電漿之處理之情形中，也可縮小Vth偏移差異。
圖9係表示使用以往例a之電漿(ICP)處理之半導體裝置之各天線比之Vth偏移差異與度數分佈之機率之關係之曲線圖。圖9中，縱軸為度數分佈之機率(%)，橫軸為臨限值電壓Vth(V)。圖10係表示僅在第1層金屬布線層24施行利用微波電漿之蝕刻處理而圖案化之例b，圖11係表示藉由利用微波電漿之CVD處理而僅形成圖1所示之層間絕緣膜25之例c，圖12係表示包含兩者，即在第1層金屬布線層24施行利用微波電漿之蝕刻處理而圖案化，並藉由利用微波電漿之CVD處理而形成層間絕緣膜25之例d。分別對應於圖9。在圖9~圖12中，閘極尺寸使用0.24μm×0.30μm之尺寸，抽樣數在天線比為23之情形，有32768個，在天線比為100之情形，有16384個，在天線比為1000之情形，有2048個，在天線比為10000之情形，有672個。
參照圖9~圖12，相對於在以往例a中，天線比相異時，其值有大幅差異，可知：僅在第1層之金屬布線層24施行利用微波電漿之蝕刻處理而圖案化之例b、藉由利用微波電漿之CVD處理僅形成圖1所示之層間絕緣膜25之例c、及在第1層之金屬布線層24施行利用微波電漿之蝕刻處理而圖案化，並藉由利用微波電漿之CVD處理僅形成層間絕緣膜25之例d即使天線比相異，其值之差異也相當小。
其次，說明有關評估電漿充電損害之方法。圖13係表示評估電漿充電損害之TEG 41之電路圖。圖13所示之TEG係多數排列於未圖示之晶圓上，藉由讀取臨限值電壓Vth而評估電漿充電損害。
參照圖13，TEG 41係在行方向及列方向排列有複數之單元胞42所構成。各單元胞42之列位址係被由垂直移位暫存器44a輸出之列位址信號Vs0 ~Vsn 所指定。各單元胞42係串聯連接2個之n通道MOS電晶體43a、43b所構成，n通道MOS電晶體43a係附有天線比之被測定用電晶體，n通道MOS電晶體43b係列開關電晶體。
n通道MOS電晶體43a之閘極捕集由電漿飛來之電子電流或離子電流，臨限值電壓Vth對應於該電子電流或離子電流而變化，故可藉由讀取此臨限值電壓Vth，而評估充電情形。
閘極電壓VG 被供應至n通道MOS電晶體43a之閘極，列位址指定信號由垂直移位暫存器44a被供應至n通道MOS電晶體43b之閘極。電源電壓VDD 被供應至n通道MOS電晶體43a之源極與n通道MOS電晶體43b之汲極相連接。n通道MOS電晶體43b之源極連接於電流源電晶體之n通道MOS電晶體43c之汲極、與n通道MOS電晶體43d之源極。n通道MOS電晶體43d係行開關電晶體。基準電壓Vref被供應至n通道MOS電晶體43c之閘極，n通道MOS電晶體43c之源極被接地。行位址信號由水平移位暫存器44b被供應至n通道MOS電晶體43d之間極。n通道MOS電晶體43d之汲極連接於輸出放大器45之輸入，由輸出放大器45取出被測定用電晶體之n通道MOS電晶體43a之臨限值電壓Vth作為輸出電壓Vout。
其次，說明有關TEG 41之動作。垂直位址信號VS1由垂直移位暫存器44a被輸出時，n通道MOS電晶體43b導通。被測定用電晶體之n通道MOS電晶體43a之閘極捕集由電漿飛來之電子電流或離子電流。藉由電流源之n通道MOS電晶體43c之閘極電壓Vref控制n通道MOS電晶體43b之汲極電流Ids=Iref。在此，將Iref=1μA流通時之n通道MOS電晶體43a之閘極.源極間電壓Vgs定義為臨限值電壓Vth。n通道MOS電晶體43a之臨限值電壓Vth由n通道MOS電晶體43b之汲極輸出至源極。行位址信號由水平移位暫存器44b被輸出時，n通道MOS電晶體43d導通，而由n通道MOS電晶體43d之汲極經由源極被輸入於輸出放大器45，由輸出放大器45取出輸出電壓Vout。輸出電壓Vout以Vout=VG -Vgs表示。預先將VG 、Vref設定為固定值時，可由Vout獲得Vth。
由垂直移位暫存器44a及水平移位暫存器44b，逐次在各行方向及列方向指定複數之單元胞42之位址時，可由各單元胞42取出對應於對應之被測定電晶體之臨限值電壓之輸出電壓Vout。而，將由各單元胞取出之輸出電壓加算時，即可輸出TEG 41之評估值。
圖14係表示使用施行以往之電漿處理(ICP)之情形之TEG評估電漿損害之例，圖15係表示使用本發明之一實施例之微波電漿施行處理時之利用TEG評估電漿損害之例之圖。
在圖14及圖15中，將圖13所說明之TEG41配置於未圖示之晶圓上。各TEG 41所示之數值係作為評估值之輸出電壓Vout，單位為MV。又，各TEG 41所含之被測定電晶體之閘極面積為2.5μm×2.4μm，Tox為4nm，判定電流為1×10-6 A，天線比為1M。
比對圖14與圖15可知：在圖14中在電漿損害較小之區域，輸出電壓Vout為-18.5~10.0，相對地，如輸出電壓Vout為-7.0~-9.0般，有電漿損害較大之區域存在。對此，在圖15中，所有區域之輸出電壓Vout為-18.5~-19.0，電漿損害幾乎不出現。
圖16係表示電子溫度與TEG收量之關係之圖。在圖16中，縱軸表示TEG收量(%)，即表示未受到電漿損害之TEG之比率，橫軸表示電子溫度(eV)。作為條件，採用在20mTorr之壓力下，使用N2 電漿，輸出電力為3kW，偏壓電力為0W，使N2 氣以1000sccm之流速流動，並使Ar氣以100sccm之流速流動之條件，各天線比表示於圖16中。在此，使用圖2所示之電漿處理裝置31之情形，天線部33與承受器34間之距離為15mm時，電子溫度為7eV，25mm時，電子溫度為3eV，55mm時，電子溫度為1.5eV。又，天線部33與承受器34間之距離為15mm之情形之電子密度為3.7×1011 cm-3 ，25mm之情形為3.9×1011 cm-3 ，55mm之情形為3.4×1011 cm-3 ，均為高電仔密度，且大致同等。
圖17係表示圖16中之a所示之情形，即電子溫度為1.5eV之情形下所評估之天線比1M之TEG之電漿損害，圖18係表示圖16中之b所示之情形，即電子溫度為3eV之情形下所評估之天線比1M之TEG之電漿損害。圖19係表示圖16中之c所示之情形，即電子溫度為7eV之情形下所評估之天線比1M之TEG之電漿損害。在圖17~圖19中，區域51及區域52表示電漿損害較低之部分，區域53、區域54及區域55表示電漿損害較高之部分。
參照圖16~圖19，電子溫度為7eV之情形，未受到電漿損害之部分少於85%，受到較多之電漿損害。又，電子溫度為3eV之情形，未受到電漿損害之部分少於95%。另一方面，電子溫度為1.5eV之情形，未受到電漿損害之部分大致100%。如此，藉由實現低電子溫度及高電子密度，可減低電漿損害。
由以上，依據此種半導體裝置之製造方法，可縮小對製造時之半導體元件之電漿損害之影響。
又，在上述之實施型態中，作為半導體元件，說明有關使用MOS電晶體之例，但不限定於此，例如，也可在製造含CCD等半導體元件之半導體裝置之際適用。
以上，已參照圖式說明本發明之實施型態，但本發明並不限定於圖示之實施型態。對圖示之實施型態，可在與本發明相同之範圍內，或均等之範圍內，附加上種種之修正及變形。
 [產業上之可利用性]
本發明之半導體裝置之製造方法可在製造LSI等之半導體裝置之際被有效利用。
12、36．．．矽基板
13．．．元件分離區域
14a．．．p型井
14b．．．n型井
15a．．．高濃度n型雜質擴散區域
15b．．．高濃度p型雜質擴散區域
16a．．．n型雜質擴散區域
16b．．．p型雜質擴散區域
17．．．閘極氧化膜
18．．．閘極電極
19．．．閘極側壁部
21、25．．．層間絕緣膜
22．．．接觸孔
23、26．．．埋入電極
24．．．金屬布線層
27．．．導電層
28、29．．．保護膜
31．．．電漿處理裝置
32．．．處理室
33．．．天線部
34．．．承受器
35．．．氣體噴淋頭
37．．．電漿產生區域
38．．．電漿擴散區域
41．．．TEG
42．．．單元胞
43a、43b、43c、43d．．．n通道MOS電晶體
44a．．．垂直移位暫存器
44b．．．水平移位暫存器
45．．．輸出放大器
51、52、53、54、55．．．區域
VDD ．．．電源電壓
VG ．．．閘極電壓
Vs0~Vsn．．．列位址信號
Vref．．．基準電壓
圖1係本發明之一實施型態之半導體裝置之製造方法所製造之半導體裝置之剖面圖。
圖2係表示使用於本發明之一實施型態之半導體裝置之製造方法之電漿處理裝置之概略圖。
圖3係在電漿處理裝置中，表示與天線部之距離、及電漿之電子溫度之關係之曲線圖。
圖4係在電漿處理裝置中，表示與天線部之距離、及電漿之電子密度之關係之曲線圖。
圖5係在以往之製造方法所製造之半導體裝置中，表示Vgs與Ids之關係之曲線圖。
圖6係在本發明之一實施型態之製造方法所製造之半導體裝置中，表示Vgs與Ids之關係之曲線圖。
圖7係在以往之製造方法所製造之半導體裝置與本發明之一實施型態之製造方法所製造之半導體裝置中，表示Vth與天線比之關係之曲線圖。
圖8係表示各製造方法之半導體裝置之天線比與Vth偏移差異之關係之曲線圖。
圖9係表示以往之製造方法(a)所製造之半導體裝置之各天線比之Vth偏移差異與度數分佈之機率之關係之曲線圖。
圖10係表示僅在第1層金屬布線層施行利用微波電漿之蝕刻處理而圖案化之製造方法(b)所製造之情形之各天線比之Vth偏移差異與度數分佈之機率之關係之曲線圖。
圖11係表示藉由利用微波電漿之CVD處理而僅形成層間絕緣膜之製造方法(c)所製造之情形之各天線比之Vth偏移差異與度數分佈之機率之關係之曲線圖。
圖12係表示藉由微波電漿處理蝕刻處理及CVD處理之製造方法(d)所製造之情形之各天線比之Vgs偏移差異與度數分佈之機率之關係之曲線圖。
圖13係表示評估半導體裝置之特性之TEG(Test Element Group：測試元件群)之電路圖。
圖14係表示以往之製造方法所製造之半導體裝置之電漿充電損害之圖。
圖15係表示本發明之一實施型態之製造方法所製造之半導體裝置之電漿充電損害之圖。
圖16係表示電子溫度與TEG收量之關係之圖。
圖17係表示電子溫度為1.5eV之情形下所評估之天線比1M之TEG之電漿損害之圖。
圖18係表示電子溫度為3eV之情形下所評估之天線比1M之TEG之電漿損害之圖。
圖19係表示電子溫度為7eV之情形下所評估之天線比1M之TEG之電漿損害之圖。
12．．．矽基板
13．．．元件分離區域
14a．．．p型井
14b．．．n型井
15a．．．高濃度n型雜質擴散區域
15b．．．高濃度p型雜質擴散區域
16a．．．n型雜質擴散區域
16b．．．p型雜質擴散區域
17．．．閘極氧化膜
18．．．閘極電極
19．．．閘極側壁部
21、25．．．層間絕緣膜
22．．．接觸孔
23、26．．．埋入電極
24．．．金屬布線層
27．．．導電層
28、29．．．保護膜

Claims (8)

  1. 一種半導體裝置之製造方法，其使用電漿處理裝置，該電漿處理裝置包含天線單元及保持半導體基板之保持台；該製造方法包含以下步驟：在該半導體基板上形成半導體元件，該半導體元件具有1000以上之天線比；及以微波作為電漿源，藉此藉由進行CVD處理而在前述半導體元件上形成第1絕緣膜，上述CVD處理係使用於上述天線單元與上述保持台之間所產生的微波電漿；其中上述微波電漿之電漿擴散區域係位於50mm≦A≦120mm之範圍(A係自上述天線單元往下之距離)，且在前述半導體基板之表面附近，具有低於1.5eV之電漿之電子溫度、及高於1×1011 cm-3 之電漿之電子密度。
  2. 如請求項1之半導體裝置之製造方法，其進一步包含對前述第1絕緣膜施行利用前述微波電漿之蝕刻處理的步驟。
  3. 如請求項1之半導體裝置之製造方法，其中形成前述半導體元件之步驟包含：在前述半導體基板上形成第2絕緣膜之步驟；在前述第2絕緣膜上形成導電層之步驟；及藉由利用前述微波電漿之蝕刻處理而將前述導電層圖案化，藉而形成電極之步驟。
  4. 一種半導體裝置之製造方法，其使用電漿處理裝置，該 電漿處理裝置包含天線單元及保持半導體基板之保持台；該製造方法包含以下步驟：在該半導體基板上形成半導體元件，該半導體元件具有1000以上之天線比；在前述半導體元件上形成絕緣膜；及以微波作為電漿源，藉此藉由進行使用於上述天線單元與上述保持台之間所產生之微波電漿的蝕刻處理，而蝕刻前述絕緣膜；其中上述微波電漿之電漿擴散區域係位於50mm≦A≦120mm之範圍(A係自上述天線單元往下之距離)，且在前述半導體基板之表面附近，具有低於1.5eV之電漿之電子溫度、及高於1×1011 cm-3 之電漿之電子密度。
  5. 一種半導體裝置之製造方法，其使用電漿處理裝置，該電漿處理裝置包含天線單元及保持半導體基板之保持台；該製造方法包含以下步驟：在該半導體基板上形成半導體元件；在前述半導體元件上形成絕緣膜；在前述絕緣膜上形成導電層；及以微波作為電漿源，藉此藉由進行使用於上述天線單元與上述保持台之間所產生之微波電漿的蝕刻處理，而將前述導電層圖案化；其中上述微波電漿之電漿擴散區域係位於50mm≦A≦120mm之範圍(A係自上述天線單元往下之距 離)，且在前述半導體基板之表面附近，具有低於1.5eV之電漿之電子溫度、及高於1×1011 cm-3 之電漿之電子密度，從而形成具有1000以上之天線比的布線層。
  6. 一種半導體裝置之製造方法，其使用電漿處理裝置，該電漿處理裝置包含天線單元及保持半導體基板之保持台；該製造方法包含以下步驟：在該半導體基板上形成閘極絕緣膜；以微波作為電漿源，藉此藉由使用於上述天線單元與上述保持台之間所產生之微波電漿的蝕刻處理來進行圖案化，而在前述閘極絕緣膜上形成閘極電極，其中上述微波電漿之電漿擴散區域係位於50mm≦A≦120mm之範圍(A係自上述天線單元往下之距離)，且在前述半導體基板之表面附近，具有低於1.5eV之電漿之電子溫度、及高於1×1011 cm-3 之電漿之電子密度；在前述半導體基板上形成一對高濃度雜質擴散區域，從而形成半導體元件，其中前述閘極絕緣膜配置於其間；及形成連接至上述半導體元件之布線層，該布線層之天線比係1000以上。
  7. 如請求項6之半導體裝置之製造方法，其進一步包含以下步驟：在形成有前述閘極電極之前述半導體基板上形成絕緣膜；及在前述絕緣膜施行利用前述微波電漿之非等向性蝕刻 處理，藉而在前述閘極電極之側壁上部分地殘留前述絕緣膜之一部份。
  8. 一種電漿化學氣相沈積處理方法，其在電漿處理裝置之腔室內藉由微波電漿在基板上形成絕緣膜，該電漿處理裝置包含天線單元及保持該基板之保持台；該處理方法包含以下步驟：供應膜形成氣體至該腔室；及自該膜形成氣體產生在上述天線單元與上述保持台之間的該微波電漿，從而藉由該微波電漿在該基板上形成該絕緣膜；其中上述微波電漿之電漿擴散區域係位於50mm≦A≦120mm之範圍(A係自上述天線單元往下之距離)，且在前述基板之表面附近，具有低於1.5eV之電漿之電子溫度、及高於1×1011 cm-3 之電漿之電子密度；上述絕緣膜係形成為當藉由上述微波電漿在上述基板上形成上述絕緣膜，藉而形成半導體元件時，該半導體元件之天線比係1000以上。
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