KR100797432B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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마사키 히라야마
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다다히로 오미
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Abstract

본 발명은 실리콘을 기체로 하는 트랜지스터 내지는 용량을 여러 개 포함하는 반도체 장치의 제조 방법에 있어서, 상기 실리콘의 표면에는 미리 적어도 일부에 수소가 존재하고, 상기 실리콘 표면을 제1 불활성 가스에 의한 플라즈마에 노출시켜 상기 수소를 제거하고 나서, 제2 불활성 가스와 한 종류 내지는 여러 종류의 기체 분자의 혼합 가스에 의한 플라즈마를 발생시켜, 상기 실리콘 기체의 표면에 상기 기체 분자를 구성하는 원소의 적어도 일부를 함유하는 실리콘 화합물층을 형성하는 것을 목적으로 한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD}
도 1은 레이디얼 라인 슬롯 안테나를 이용한 플라즈마 장치의 개념도.
도 2는 적외 분광기로 측정한 실리콘 표면 종단 수소와 실리콘 결합의 Kr 플라즈마 노출 의존성을 도시하는 특성도.
도 3은 실리콘 산화막 두께의 처리실 내 가스 압력 의존성을 도시하는 특성도.
도 4는 실리콘 산화막 중의 Kr 밀도의 깊이 방향 분포를 도시하는 특성도.
도 5는 실리콘 산화막의 전류 전압 특성을 도시하는 특성도.
도 6은 실리콘 산화막 및 실리콘 산질화막의 누설 전류 특성과 막 두께의 관계를 도시하는 도면.
도 7은 실리콘 질화막 두께의 처리실 내 가스 압력 의존성을 도시하는 특성도.
도 8은 실리콘 산질화막 형성 시의 원자형 산소와 원자형 수소의 발광 강도를 도시하는 특성도.
도 9는 실리콘 산질화막의 원소 분포를 도시하는 특성도.
도 10은 실리콘 산질화막의 전류 전압 특성을 도시하는 특성도.
도 11a∼11c는 쉘로우 트렌치 아이솔레이션의 개념적 단면도.
도 12는 요철이 있는 실리콘 표면에 형성한 입체적 트랜지스터의 단면 구조도.
도 13은 플래시 메모리 소자의 단면 구조의 개략도.
도 14는 본 발명의 플래시 메모리 소자의 형성 방법을 단계적으로 설명하는 개략 단면 구조도.
도 15는 본 발명의 플래시 메모리 소자의 형성 방법을 단계적으로 설명하는 개략 단면 구조도.
도 16은 본 발명의 플래시 메모리 소자의 형성 방법을 단계적으로 설명하는 개략 단면 구조도.
도 17은 본 발명의 플래시 메모리 소자의 형성 방법을 단계적으로 설명하는 개략 단면 구조도.
도 18은 금속 기판(SOI)상에 제작된 MOS 트랜지스터의 단면 구조의 개략도.
도 19는 유리 기판이나 플라스틱 기판 등에 적응되는 플라즈마 장치의 개념도.
도 20은 절연막형의 다결정 실리콘 트랜지스터의 단면 구조의 개략도.
도 21은 3차원 LSI의 단면 구조의 개념도.
본 발명은 실리콘 반도체상의 산화막, 질화막, 산질화막 등이 형성된 반도체 장치 및 그 형성 방법에 관한 것이다.
MIS(금속/절연막/실리콘) 트랜지스터의 게이트 절연막에는 저누설 전류 특성, 저계면 준위 밀도, 고내압성, 고 핫 캐리어 내성, 균일한 임계치 전압 특성 등 여러 가지 고성능 전기 특성 및 고신뢰성 특성이 요구된다.
이들 요구를 만족시키는 게이트 절연막 형성 기술로서, 종래에는 산소 분자나 물분자를 사용한 약 800℃ 정도 이상의 열산화 기술이 이용되어 왔다.
종래에, 열산화 공정은 그 전공정으로서 유기물, 금속, 파티클 등의 표면 부착 오염물을 세정 공정에 의해 제거하고 나서 행해진다. 이러한 종래의 세정 공정에서는, 그 마지막에 희플루오르화수소산이나 수소 첨가수 등을 이용한 세정을 행하고, 실리콘 표면의 실리콘 미결합수를 수소로 종단하여 실리콘 표면에의 자연 산화막 형성을 억제하며, 청정한 표면을 갖는 실리콘 기판을 다음에 계속되는 열산화 공정으로 도입하고 있다. 열산화 공정에서는, 이 표면 종단 수소는 아르곤(Ar) 등의 불활성 가스 분위기에서 실리콘 기체(基體)를 승온해 나가는 과정에서 약 600℃ 정도 이상의 온도에서 이탈한다. 실리콘 표면의 산화는 그 후 약 800℃ 이상에서 산소 분자 내지는 물분자를 도입한 분위기에서 행해지고 있었다.
종래에, 이러한 열산화 기술을 사용하여 실리콘 표면에 실리콘 산화막을 형성한 경우, 양호한 산화막/실리콘 계면 특성, 산화막의 내압 특성, 누설 전류 특성 등을 얻을 수 있는 것은 표면이 (100)면 방위로 배향한 실리콘을 이용했을 때로 한정되고 있었다. 또한, 종래의 열산화 기술로 형성된 실리콘 산화막에서는 그 막 두 께를 약 2 nm 정도 이하로 하면 현저한 누설 전류의 악화가 일어나, 게이트 절연막의 박막화를 요구하는 고성능 미세 트랜지스터의 실현이 저해되고 있었다.
또한, (100)면 이외의 다른 면 방위로 배향한 결정 실리콘이나 절연막 상에서 주로 (111)면에 배향하는 다결정 실리콘 등에서는, 열산화 기술을 사용하여 실리콘 산화막을 형성하여도, (100)면 방위로 배향한 실리콘의 실리콘 산화막에 비하여 산화막/실리콘 계면의 계면 준위 밀도가 현저히 높고, 이 때문에 막 두께가 얇은 실리콘 산화막에서는 내압 특성, 누설 전류 특성 등의 전기적 특성이 열악하여, 사용할 경우에는 실리콘 산화막의 막 두께를 증대시킬 필요가 있었다.
한편, 최근에 있어서는 반도체 장치의 생산성의 효율을 향상시키기 위해서 대구경의 실리콘 웨이퍼 기판의 사용 또는 대면적의 유리 기판의 사용이 진척되고 있다. 이러한 대형 기판의 전면에서 균일한 특성의 트랜지스터를 높은 스루풋으로 생산하기 위해서는 승온 온도의 온도 변화폭이 적은 저온에서의, 또한 온도 의존성이 적은 절연막 형성 공정이 요구된다. 종래의 열산화 공정에서는 산화 반응 속도의 온도 변동에 대한 변화가 크고, 대면적 기판을 사용하여 높은 스루풋으로 반도체 장치를 생산하는 것은 곤란하였다.
이러한, 종래의 열산화 공정에 있어서의 과제를 해결하고자 하여, 수많은 저온 성막 프로세스가 시도되고 있다. 그 중에서도 일본 특허 공개 평성 제11-279773호 공보에 기재한 기술이나, 테크니컬 다이제스트 오브 인터내셔널 일렉트론 디바이세즈 미팅 1999(Technical Digest of International Electron Devices Meeting 1999)의 pp. 249-252에 기재한 기술, 또는 2000 심포지엄 온 브이엘에스아이 테크 놀로지 다이제스트 오브 테크니컬 페이퍼즈(2000 Symposium on VLSI Technology Digest of Technical Papers)의 pp. 76-177에 기재한 기술에서는, 플라즈마 중에 불활성 가스와 산소 기체 분자를 도입하여 큰 준안정 준위를 갖는 불활성 가스로 산소 분자의 원자형화를 효율적으로 행하게 하여 원자형 산소에 의한 실리콘 표면의 산화를 행함으로써, 비교적 양호한 전기 특성을 얻고 있다.
이들 기술에 있어서는, 불활성 가스인 크립톤(Kr)과 산소(O2) 혼합 가스에 마이크로파를 조사하고, Kr와 O2 혼합 플라즈마를 발생시켜 원자형 산소 O*를 대량으로 생성하여 400℃ 정도의 온도에서 실리콘의 산화를 행함으로써, 종래의 열산화에 필적하는 저누설 전류 특성, 저계면 준위 밀도, 고내압성을 실현하고 있다. 또한, 이 산화 기술에 따르면 (100)면 이외의 다른 면 방위를 갖는 실리콘 표면에도 고품질의 산화막을 얻을 수 있다.
그러나, 이러한 종래의 마이크로파 여기(勵起) 플라즈마에 의한 실리콘 산화막 형성 기술에서는, 원자형 산소 O*를 사용한 산화를 행하고 있음에도 불구하고, 종래의 산소 분자 또는 물분자를 사용한 열산화 공정과 동등한 정도의 전기적 특성을 갖는 실리콘 산화막밖에 얻을 수 없었다. 특히 실리콘 기판 표면에 있어서 약 2 nm 정도 이하의 산화막 두께를 갖는 실리콘 산화막에서는 양호한 낮은 누설 전류 특성을 얻을 수 없어, 게이트 절연막의 더한 박막화를 요구하는 고성능 미세 트랜지스터의 실현은 종래의 열산화막 기술과 마찬가지로 곤란하였다.
또한, 트랜지스터의 산화막으로의 핫 캐리어 주입의 영향에 의한 컨덕턴스의 열화나 플래시 메모리 등 실리콘 산화막 중에 전자를 터널 전도시키는 소자에 있어서, 누설 전류의 증가 등 전기 특성의 시간 경과에 따른 열화가 실리콘 산화막을 종래의 열공정에 의해 형성한 경우보다도 현저히 일어나 버린다고 하는 과제를 갖고 있었다.
따라서, 본 발명은 이상 설명한 과제를 해결한 신규하고 유용한 반도체 장치 및 그 제조 방법을 제공하는 것을 개괄적 과제로 한다.
본 발명의 보다 구체적인 과제는 종래의 열산화 기술을 대신하는 저온 플라즈마 산화 기술을 제공하는 것에 있다.
본 발명의 그 밖의 과제는 모든 면 방위의 실리콘면에 적용할 수 있는 저온에서의 고품질 절연막 형성 기술을 제공하는 것에 있다.
본 발명의 그 밖의 과제는 이러한 저온에서의 고품질 절연막 형성 기술을 사용한 신뢰성이 높은 고품질의 미세 반도체 장치, 특히 트랜지스터 집적 회로 장치나 플래시 메모리 장치, 나아가서는 트랜지스터나 각종 기능 소자를 복수개 구비한 3차원 집적 회로 장치 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 그 밖의 과제는,
실리콘 표면에 형성된 실리콘 화합물층을 포함하는 반도체 장치로서,
상기 실리콘 화합물층은 적어도 소정의 불활성 가스를 함유하고, 수소 함유량이 면 밀도 환산으로 1011/cm2 이하인 것을 특징으로 하는 반도체 장치를 제공하는 것에 있다.
본 발명의 그 밖의 과제는,
실리콘 표면 상에 제1 실리콘 화합물층을 통해 형성된 다결정 실리콘막을 갖는 트랜지스터와, 다결정 실리콘 표면 상에 형성된 제2 실리콘 화합물층을 포함하는 커패시터를 공통 기판 상에 구비한 반도체 메모리 장치로서,
상기 제1 및 제2 실리콘 화합물층의 각각은 적어도 소정의 불활성 가스를 함유하고, 수소 함유량이 면 밀도 환산으로 1011/cm2 이하인 것을 특징으로 하는 반도체 장치를 제공하는 것에 있다.
본 발명의 그 밖의 과제는,
기판 상에 형성된 다결정 실리콘층 또는 비결정질 실리콘층을 활성층으로 하는 반도체 장치로서,
상기 실리콘층의 표면에는 적어도 소정의 불활성 가스를 함유하고, 수소 함유량이 면 밀도 환산으로 1011/cm2 이하인 실리콘 화합물층이 형성되며,
상기 반도체 장치는 상기 기판 상에 형성된 표시 소자를 구동하는 것을 특징으로 하는 반도체 장치를 제공하는 것에 있다.
본 발명의 그 밖의 과제는,
실리콘 표면 상에의 반도체 장치의 제조 방법으로서,
상기 실리콘 표면을 제1 불활성 가스에 의한 제1 플라즈마에 노출시켜 상기 실리콘 표면 상의 적어도 일부에 미리 존재하고 있는 수소를 제거하는 공정과,
제2 불활성 가스와 한 종류 내지는 여러 종류의 기체 분자의 혼합 가스에 의한 제2 플라즈마를 형성하고, 상기 제2 플라즈마 하에서 상기 실리콘 표면에 상기 기체 분자를 구성하는 원소의 적어도 일부를 함유하는 실리콘 화합물층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 그 밖의 과제는
실리콘 표면 상에 제1 절연막을 통해 형성된 다결정 실리콘막을 갖는 트랜지스터와, 다결정 실리콘 표면 상에 형성된 제2 절연막을 포함하는 커패시터를 공통 기판 상에 구비한 반도체 메모리 장치의 제조 방법으로서,
상기 실리콘 표면을 제1 불활성 가스에 의한 제1 플라즈마에 노출시켜 상기 실리콘 표면의 적어도 일부에 미리 존재하는 수소를 제거하는 공정과,
제2 불활성 가스와 한 종류 내지는 여러 종류의 기체 분자의 혼합 가스에 의한 제2 플라즈마를 형성하고, 상기 제2 플라즈마 하에서 상기 실리콘 표면에 상기 기체 분자를 구성하는 원소의 적어도 일부를 함유하는 실리콘 화합물층을 상기 제1 절연막으로서 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 그 밖의 과제는,
기판 상에의 다결정 실리콘층 또는 비결정질 실리콘층을 활성층으로 하는 반도체 장치의 제조 방법으로서,
상기 기판 상에 다결정 실리콘층 또는 비결정질 실리콘층으로 이루어진 실리 콘층을 형성하는 공정과,
상기 실리콘층 표면을 제1 불활성 가스에 의한 플라즈마에 노출시켜 상기 실리콘층 표면의 적어도 일부에 존재하는 수소를 제거하는 공정과,
*제2 불활성 가스와 한 종류 내지는 여러 종류의 기체 분자의 혼합 가스에 의한 플라즈마를 발생시켜 상기 실리콘층 표면에 상기 기체 분자를 구성하는 원소의 적어도 일부를 함유하는 실리콘 화합물층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명에 따르면, 실리콘 표면의 평탄성을 악화시키지 않고, 진공을 깨뜨리지 않는 연속적인 공정으로, 400℃ 정도 이하의 저온에서도 완전히 표면 종단 수소를 제거하는 것이 가능해지고, 종래의 열산화 공정이나 마이크로파 플라즈마 공정에 의해 성막한 실리콘 산화막보다 우수한 특성, 신뢰성을 갖는 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막을 약 500℃ 정도 이하의 저온에서 모든 면 방위의 실리콘에 형성할 수 있어, 신뢰성이 높은 고성능의 미세 트랜지스터 집적 회로를 실현할 수 있게 되었다.
또한, 본 발명에 따르면, 쉘로우 트렌치 아이솔레이션(STI; Shallow Trench Isolation) 등의 소자 분리 측벽부의 코너 부분이나 요철이 있는 표면 형상을 지닌 실리콘 표면에도 누설 전류나 내압 등의 특성이 양호한 얇은 고품질의 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막을 형성하는 것이 가능해지고, 소자 분리폭을 좁게 한 고밀도의 소자 집적화, 입체적 구조를 지닌 고밀도의 소자 집적화가 가능해졌다.
또한, 본 발명의 게이트 절연막을 사용함으로써, 재기록 횟수를 압도적으로 증가시킬 수 있는 플래시 메모리 소자 등을 실현하는 것이 가능하였다.
또한, 본 발명에 따르면, 절연막 상에 형성되는 주로 (111)면에 배향하는 다결정 실리콘에도 고품질의 실리콘 게이트 산화막, 실리콘 게이트 질화막을 형성하는 것이 가능해지고, 높은 구동 능력을 갖는 다결정 실리콘 트랜지스터를 사용한 표시 장치, 나아가서는 트랜지스터, 기능 소자를 복수개 적층한 3차원 집적 회로 소자를 실현할 수 있게 된다.
이하, 본 발명을 적용한 적합한 여러 가지 실시예에 대해서 도면을 참조하면서 상세히 설명한다.
(제1 실시예)
처음에, 플라즈마를 이용한 저온에서의 산화막 형성에 대해서 설명한다.
도 1은 본 발명에서 사용되는 레이디얼 라인 슬롯 안테나를 이용한 플라즈마 처리 장치의 일례를 도시하는 단면도이다.
본 실시예에 있어서는, 실리콘 표면의 미결합수를 종단하고 있는 수소를 제거하기 위해, 다음의 산화막 형성 공정에서 플라즈마 여기 가스로서 사용되는 Kr을 사용하고, 동일 처리실 내에서 연속해서 표면 종단 수소 제거 처리와 산화 처리를 행한다.
우선, 진공 용기(처리실; 101) 내를 진공으로 하고, 다음에 샤워 플레이트(102)로부터 최초로 Ar 가스를 도입하고, 그것을 Kr 가스로 전환한다. 또한, 상 기 처리실(101) 내의 압력을 133 Pa(1 Torr) 정도로 설정한다.
다음에 실리콘 기판(103)을 가열 기구를 지닌 시료대(104)에 놓고, 시료의 온도를 400℃ 정도로 설정한다. 상기 실리콘 기판(103)의 온도가 200-550℃ 범위 내라면, 이하에 설명하는 결과는 거의 같은 것이 된다. 상기 실리콘 기판(103)은 직전의 전처리 공정에서 희플루오르화수소산 세정이 행해지고, 그 결과 표면의 실리콘 미결합수가 수소로 종단되어 있다.
다음에 동축 도파관(105)으로부터 레이디얼 라인 슬롯 안테나(106)에 주파수가 2.45 GHz인 마이크로파를 공급하고, 상기 마이크로파를 상기 레이디얼 라인 슬롯 안테나(106)로부터 처리실(101) 벽면의 일부에 설치된 유전체판(107)을 통해 상기 처리실(101) 내로 도입한다. 도입된 마이크로파는 상기 샤워 플레이트(102)로부터 상기 처리실(101) 내로 도입된 Kr 가스를 여기하고, 그 결과 상기 샤워 플레이트(102) 바로 아래에 고밀도의 Kr 플라즈마가 형성된다. 공급하는 마이크로파의 주파수가 900 MHz 정도 이상 약 10 GHz 정도 이하의 범위에 있으면, 이하에 설명하는 결과는 거의 같은 것이 된다.
도 1의 구성에 있어서 샤워 플레이트(102)와 기판(103)의 간격은 본 실시예에서는 6 cm로 설정한다. 이 간격은 좁은 쪽이 보다 고속의 성막이 가능해진다. 본 실시예에서는, 레이디얼 라인 슬롯 안테나를 이용한 플라즈마 장치를 이용하여 성막한 예를 도시하고 있지만, 다른 방법을 이용하여 마이크로파를 처리실 내로 도입하여 플라즈마를 여기하여도 좋다.
상기 실리콘 기판(103)을 Kr 가스로 여기된 플라즈마에 노출시킴으로써, 상 기 실리콘 기판(103)의 표면은 저에너지의 Kr 이온 조사를 받아, 그 표면 종단 수소가 제거된다.
도 2는 상기 실리콘 기판(103) 표면에 있어서의 실리콘-수소 결합을 적외 분광기에 의해 분석한 결과로서, 상기 처리실(101) 안에 마이크로파를 133 Pa(1 Torr)의 압력하에서 1.2 W/cm2의 전력으로 도입하여 여기한 Kr 플라즈마에 의한 실리콘 표면 종단 수소의 제거 효과를 나타낸다.
도 2를 참조해 보면, 불과 1초 정도의 Kr 플라즈마 조사로 실리콘-수소 결합에 특징적인 파수 2100 cm-1 부근의 광흡수가 거의 소멸되고, 약 30초의 조사에서는 거의 완전히 소멸되는 것을 알 수 있다. 즉, 약 30초의 Kr 플라즈마 조사에 의해 실리콘 표면을 종단하고 있던 수소를 제거할 수 있는 것을 알 수 있다. 본 실시예에서는 1분간의 Kr 플라즈마 조사를 행하여 표면 종단 수소를 완전히 제거한다.
다음에, 상기 샤워 플레이트(102)로부터 97/3의 분압비의 Kr/O2 혼합 가스를 도입한다. 이 때, 처리실 내의 압력은 133 Pa(1 Torr) 정도로 유지해 둔다. Kr 가스와 O2 가스가 혼합된 고밀도 여기 플라즈마 중에서는, 중간 여기 상태에 있는 Kr*과 O2 분자가 충돌하여, 원자형 산소 O*가 효율적으로 대량으로 발생될 수 있다.
본 실시예에서는, 이 원자형 산소 O*에 의해 상기 실리콘 기판(103)의 표면을 산화한다. 종래의 실리콘 표면의 열산화법에서는, O2 분자나 H2O 분자에 의해 산화가 행해지고, 800℃ 이상의 매우 높은 처리 온도가 필요하였지만, 본 발명의 원 자형 산소에 의한 산화 처리에서는, 400℃ 정도의 매우 낮은 온도로 산화가 가능하다. Kr*과 O2의 충돌 기회를 크게 하기 위해서는 처리실 압력은 높은 쪽이 바람직하지만, 너무 높게 하면, 발생한 O* 끼리 충돌하여, O2 분자로 되돌아가 버린다. 당연히, 최적 가스 압력이 존재한다.
도 3에 처리실 내의 Kr/O2의 압력비를 97/3으로 유지하면서, 상기 처리실(101) 내의 가스 압력을 변화시킨 경우에, 형성되는 산화막의 두께와 처리실 내 압력의 관계를 도시한다. 단, 도 3에서는, 실리콘 기판(103)의 온도를 400℃로 설정하고, 10분간의 산화 처리를 행하고 있다.
도 3을 참조해 보면, 상기 처리실(101) 내의 압력이 약 133 Pa(1 Torr)일 때에 가장 산화 속도는 빨라지고, 이 압력 내지는 그 근방의 압력 조건이 최적인 것을 알 수 있다. 이 최적 압력은 상기 실리콘 기판(103)의 면 방위가 (100)면인 경우에 한하지 않고, 어떤 면 방위의 실리콘 표면이라도 동일하다.
원하는 막 두께의 실리콘 산화막이 형성된 시점에서 마이크로파 전력의 도입을 정지하여 플라즈마 여기를 종료하고, 또한 Kr/O2 혼합 가스를 Ar 가스로 치환하여 산화 공정을 종료한다. 본 공정의 전후로 Ar 가스를 사용하는 것은 Kr보다 저렴한 가스를 퍼지 가스로 사용하기 위함이다. 본 공정에 사용된 Kr 가스는 회수하여 재이용한다.
이상의 산화막 형성에 이어서, 전극 형성 공정, 보호막 형성 공정, 수소 싱크 처리 공정 등을 행하여, 트랜지스터나 커패시터를 포함하는 반도체 집적 회로 장치를 완성시킨다.
상기한 순서로 형성된 실리콘 산화막 중의 수소 함유량을 승온 방출에 의해 측정한 바, 3 nm의 막 두께의 실리콘 산화막에 있어서 면 밀도 환산으로 1012/cm2 정도 이하였다. 특히 누설 전류가 적은 산화막에 있어서는 실리콘 산화막내의 수소 함유량은 면 밀도 환산으로 1011/cm2 정도 이하인 것이 확인되었다. 한편, 산화막 형성전에 Kr 플라즈마의 노출을 행하지 않았던 산화막은 면 밀도 환산으로 1012/cm2를 넘는 수소를 함유하고 있었다.
또한, 상기한 순서로 형성된 실리콘 산화막을 박리한 후의 실리콘 표면과 산화막 형성 전의 실리콘 표면의 조도를 원자간력 현미경으로 측정하여 비교한 바, 실리콘 표면의 조도가 변화하지 않는 것이 확인되었다. 즉, 종단 수소를 제거하여 산화한 후에도 실리콘 표면이 거칠어지는 일은 없다.
도 4는 상기한 순서로 형성된 실리콘 산화막 중의 Kr 밀도의 깊이 방향 분포를 전반사 형광 X선 분광 장치를 이용하여 조사한 것이다. 단, 도 4의 결과는 실리콘의 (100)면에 대한 것이지만, (100)면에 한정되지 않고 다른 방위에서도 같은 결과를 얻을 수 있다.
도 4의 실험에서는, Kr 중의 산소의 분압을 3%로, 또한 처리실 내의 압력을 133 Pa(1 Torr)로 설정하고, 플라즈마 산화 처리를 기판 온도 400℃에서 행하고 있다.
도 4를 참조해 보면, 실리콘 산화막 중의 Kr 밀도는 하지(下地)의 실리콘 표 면으로부터 멀어짐에 따라 증대하고, 실리콘 산화막 표면에서는 2×1011/cm2 정도의 밀도에 달한다. 이것으로부터, 상기한 순서로 얻어지는 실리콘 산화막은 하지의 실리콘 표면으로부터의 거리가 4 nm 이상인 영역에 있어서 막 중의 Kr 농도가 일정하고, 한편 실리콘 표면으로부터의 거리가 4 nm 이하인 영역에 있어서는 실리콘/실리콘 산화막의 계면을 향해 감소하고 있는 막인 것을 알 수 있다.
도 5는 상기한 순서로 얻어진 실리콘 산화막에 대해서, 누설 전류의 인가 전계 의존성을 나타낸다. 단, 도 5의 결과는 실리콘 산화막의 막 두께가 4.4 nm인 경우에 대한 것이다. 비교를 위해, 도 5 중에는 산화막 형성 전에 Kr 플라즈마의 노출을 행하지 않은 경우에 대해서, 동일 막 두께의 산화막의 누설 전류 특성을 나타내고 있다.
도 5를 참조해 보면. Kr 플라즈마에의 노출을 행하지 않은 경우의 실리콘 산화막의 누설 전류 특성은 종래의 열산화막의 누설 전류 특성과 동등하며, Kr/O2 마이크로파 플라즈마에 의한 산화 처리를 행하여도 얻어지는 산화막의 누설 전류 특성을 그다지 개선할 수 없는 것을 알 수 있다. 이것에 대하여, Kr 플라즈마 조사에 의해 종단 수소 제거를 행하고 나서 Kr/O2 가스를 도입하여 산화를 행하는 본 실시예의 방법에 의해 형성된 실리콘 산화막은 종래의 마이크로파 플라즈마 산화에 의해 형성된 실리콘 산화막보다도 동일 전계에 있어서의 누설 전류가 2∼3자릿수나 감소하여, 매우 양호한 저누설 특성을 보이고 있는 것을 알 수 있다. 동일한 누설 전류 특성의 개선은 더 얇은 1.7 nm 정도까지의 막 두께의 실리콘 산화막에서도 실 현할 수 있는 것이 확인되고 있다.
도 6은 본 실시예에 따른 실리콘 산화막의 누설 전류 특성을 상기 실리콘 산화막의 막 두께를 변화시켜 측정한 결과를 나타낸다. 단, 도 6 중, △는 종래의 열산화막의 누설 전류 특성을, 또한 ○는 Kr 플라즈마에의 노출을 생략하고 Kr/O2 플라즈마에 의한 산화를 행한 경우의 실리콘 산화막의 누설 전류 특성을, 또한 ●는 상기 Kr 플라즈마에의 노출 후 상기 Kr/O2 플라즈마에 의한 산화를 행한 본 실시예에 의한 실리콘 산화막의 누설 전류 특성을 나타낸다. 또한, 도 6 중, ■로 나타내는 데이터는 나중에 설명하는 산질화막에 대한 누설 전류 특성을 나타낸다.
도 6을 참조해 보면, ○로 나타내는 Kr 플라즈마에의 노출 공정을 생략하고 플라즈마 산화 공정으로 생성한 실리콘 산화막의 누설 전류 특성은 △로 나타내는 열산화막의 누설 전류 특성과 일치하는 데 대하여, ●로 나타내는 본 실시예에 의한 실리콘 산화막의 누설 전류 특성은 ○로 나타내는 누설 전류 특성에 대하여 2∼3美뉼惻 감소하고 있는 것을 알 수 있다. 또한, 본 실시예에 의한 실리콘 산화막에서는, 막 두께가 약 1.5 nm이어도, 두께가 2 nm인 열산화막의 누설 전류에 필적하는 1×10-2 A/cm2의 누설 전류를 실현할 수 있는 것을 알 수 있다.
또한, 본 실시예에 의해 얻어진 실리콘 산화막에 대해서, 실리콘/실리콘 산화막 계면 준위 밀도의 면 방위 의존성을 측정해보면, 어떤 면 방위의 실리콘 표면에 있어서도, 약 1×1010 cm-2 e V-1의 매우 낮은 계면 준위 밀도를 얻을 수 있는 것 을 발견하였다.
이 밖에, 내압 특성, 핫 캐리어 내성, 스트레스 전류를 흘렸을 때의 실리콘 산화막이 파괴에 이를 때까지의 전하량 QBD(Charge-to-Breakdown) 등의 전기적 특성, 신뢰성적 특성에 관해서, 본 실시예에 의해 형성한 산화막은 종래의 열산화막과 동등 내지는 그 이상의 양호한 특성을 나타낸다.
전술한 바와 같이, 표면 종단 수소를 제거하고 나서 Kr/O2 고밀도 플라즈마에 의해 실리콘 산화 공정을 행함으로써, 400℃라는 저온에 있어서도, 모든 면 방위의 실리콘이 우수한 실리콘 산화막을 형성할 수 있다. 이러한 효과를 얻을 수 있는 것은 종단 수소 제거에 의해 산화막 중의 수소 함유량이 적어지고, 또한 산화막 중에 Kr이 함유되는 것에 기인하고 있다고 생각된다. 산화막 중의 수소가 적음으로써 실리콘 산화막 내의 원소가 약한 결합이 적어지고, 또한 Kr이 함유됨으로써 막 중이나 Si/SiO 계면에서의 스트레스가 완화되며, 막 중 전하나 계면 준위 밀도가 저감되고, 실리콘 산화막의 전기적 특성이 대폭 개선되고 있기 때문이라고 생각된다.
특히, 표면 밀도 환산에 있어서 수소 농도를 1012/cm2 이하, 바람직하게는 1011/cm2 정도 이하로 하는 것과, 5×1011/cm2 이하 정도의 Kr을 함유하는 것이 실리콘 산화막의 전기적 특성, 신뢰성적 특성의 개선에 기여하고 있는 것으로 생각된다.
본 발명의 산화막을 실현하기 위해서는 도 1의 장치 이외에, 플라즈마를 이용한 저온의 산화막 형성을 가능하게 하는 별도의 플라즈마 프로세스용 장치를 사용하여도 상관없다. 예를 들면, 마이크로파에 의해 플라즈마를 여기하기 위해서 Kr 가스를 방출하는 제1 가스 방출 구조와, 산소 가스를 방출하는 상기 제1 가스 방출 구조와는 다른 제2 가스 방출 구조를 구비한 2단 샤워 플레이트형 플라즈마 프로세스 장치를 사용하는 것도 가능하다.
또한, 본 실시예에서는, 원하는 막 두께의 실리콘 산화막이 형성된 시점에서 마이크로파 전력의 도입을 정지하여 플라즈마 여기를 종료하고, 또한 Kr/O2 혼합 가스를 Ar 가스로 치환하여 산화 공정을 종료하고 있지만, 상기 마이크로파 전력을 멈추기 전에, 압력을 133 Pa(1 Torr) 정도로 유지한 채로 샤워 플레이트(102)로부터 분압비 98/2의 Kr/NH3 혼합 가스를 도입하고, 실리콘 산화막의 표면에 약 0.7 nm의 실리콘 질화막을 형성하여 처리를 종료하여도 좋다. 이 방법에 따르면 표면에 실리콘 질화막이 형성된 실리콘 산질화막을 얻을 수 있고, 보다 높은 비유전률을 갖는 절연막을 형성하는 것이 가능하게 된다.
(제2 실시예)
다음에, 플라즈마를 이용한 저온에서의 질화막 형성에 대해서 설명한다. 질화막 형성에는 도 1과 동일한 장치를 이용한다.
본 실시예에 있어서는, 종단 수소 제거 및 질화막 형성 시를 위해서 Ar 또는 Kr을 플라즈마 여기 가스로서 사용하는 것이 양질의 질화막을 형성하는 데에 있어 서 바람직하다.
이하 Ar을 사용했을 때의 일례를 도시한다.
우선, 진공 용기(처리실; 101) 내를 진공으로 배기하고, 다음에 샤워 플레이트(102)로부터 Ar 가스를 도입하고, 처리실 내의 압력을 13.3 Pa(100 mTorr) 정도로 설정한다.
다음에, 직전의 전처리 공정에서 수소 첨가수 세정에 의해 표면의 실리콘 미결합수가 수소로 종단된 실리콘 기판(103)을 처리실(101) 안으로 도입하여 가열 기구를 지닌 시료대(104)에 얹어 놓는다. 또한 시료의 온도를 500℃로 설정한다. 이 온도가 300-550℃의 범위 내라면, 이하에 설명하는 결과는 거의 변하지 않는다.
다음에, 동축 도파관(105)으로부터 레이디얼 라인 슬롯 안테나(106) 및 유전체판(107)을 통해 처리실 내에 2.45 GHz의 마이크로파를 공급하여, 처리실 내에 고밀도의 Ar 플라즈마를 생성한다. 공급하는 마이크로파의 주파수가 900 MHz 정도 이상 10 GHz 정도 이하의 범위에 있으면, 이하에 설명하는 결과는 거의 변하지 않는다. 샤워 플레이트(102)와 기판(103)의 간격은 본 실시예에서는 6 cm로 설정하고 있다. 이 간격은 좁은 쪽이 보다 고속의 성막이 가능해진다. 또한, 본 실시예에서는 레이디얼 라인 슬롯 안테나를 이용한 플라즈마 장치를 이용하여 성막한 예를 도시하고 있지만, 다른 방법을 이용하여 마이크로파를 처리실 내로 도입하여도 좋다.
이와 같이 Ar 가스로 여기된 플라즈마에 노출된 실리콘 표면은 저에너지의 Ar 이온 조사를 받아, 그 표면 종단 수소가 제거된다. 본 실시예에서는 1분간의 Ar 플라즈마 노출을 행한다.
*다음에, 샤워 플레이트(102)로부터 Ar 가스에 분압비로 2%의 NH3 가스를 혼합하여 도입한다. 이 때, 처리실 내의 압력은 13.3 Pa(100 mTorr) 정도로 유지한다. Ar 가스와 NH3 가스가 혼합된 고밀도 여기 플라즈마 중에서는, 중간 여기 상태에 있는 Ar*과 NH3 분자가 충돌하여, NH*기가 효율적으로 발생된다. 이 NH*기가 실리콘 기판 표면을 질화한다.
다음에, 원하는 막 두께의 실리콘 질화막이 형성된 시점에서 마이크로파 전력의 도입을 정지하여 플라즈마 여기를 종료하고, 또한 Ar/NH3 혼합 가스를 Ar 가스로 치환하여 질화 공정을 종료한다.
이상의 질화막 형성에 이어서, 전극 형성, 보호막 형성, 수소 싱크 처리 등을 행하여, 트랜지스터나 커패시터 등을 포함하는 반도체 집적 장치를 완성시킨다.
본 실시예에서는, 레이디얼 라인 슬롯 안테나를 이용한 플라즈마 장치를 이용하여 질화막을 성막한 예를 도시하였지만, 다른 방법을 이용하여 마이크로파를 처리실 내로 도입하여도 좋다. 또한 본 실시예에서는 플라즈마 여기 가스로 Ar을 사용하고 있지만, Kr을 이용하여도 동일한 결과를 얻을 수 있다. 또한, 본 실시예에서는, 플라즈마 프로세스 가스에 NH3을 이용하고 있지만, N2와 H2 등의 혼합 가스를 이용하여도 좋다.
본 발명의 실리콘 질화막 형성에 있어서는, 표면 종단 수소를 제거한 후에 도, 플라즈마 중에 수소가 존재하는 것이 하나의 중요한 요건이다. 플라즈마 중에 수소가 존재함으로써, 실리콘 질화막 중 및 계면의 미결합수가 Si-H, N-H 결합을 형성하여 종단되고, 그 결과 실리콘 질화막 및 계면의 전자 트랩이 없어진다고 생각된다.
Si-H 결합, N-H 결합이 본 발명의 질화막에 존재하는 것은 각각 적외 흡수 스펙트럼, X선 광전자 분광 스펙트럼을 측정함으로써 확인되고 있다. 수소가 존재함으로써, CV 특성의 히스테리시스도 없어지고, 실리콘/실리콘 질화막 계면 준위 밀도도 2×1010cm-2로 낮게 억제된다. 희가스(Ar 또는 Kr)와 N2/H2의 혼합 가스를 사용하여 실리콘 질화막을 형성하는 경우에는, 수소 가스의 분압을 0.5% 이상으로 함으로써, 막 중의 전자나 정공의 트랩을 현저히 감소시킬 수 있다.
도 7은 전술한 순서로 형성한 실리콘 질화막 두께의 압력 의존성을 도시한다. 단, 도 7의 실험에 있어서 Ar/NH3의 분압비는 98/2로 설정되어 있고, 성막 시간은 30분이다.
도 7을 참조해 보면, 질화막의 성장 속도는 처리실 내의 압력을 낮추고 희가스(Ar 또는 Kr)가 NH3(또는 N2/H2)에 부여하는 에너지를 증가시킨 쪽이 빨라지는 것을 알 수 있다. 질화막 형성 효율의 관점에서는, 가스 압력은 6.65∼13.3 Pa(50∼100 mTorr)의 범위가 바람직하지만, 다른 실시예에서 설명하는 바와 같이, 산화와 질화를 연속하는 공정에서는 산화에 알맞은 압력, 예컨대 133 Pa(1 Torr) 정도로 통일하여 질화를 행하는 것도 생산성의 관점에서는 바람직한 조건이다. 또한, 희가 스 중의 NH3(또는 N2/H2)의 분압은 1∼10%의 범위가 좋고, 더욱 바람직하게는 2∼6%가 좋다.
본 실시예에 의해 얻어진 실리콘 질화막의 비유전률은 7.9였지만, 이 값은 실리콘 산화막의 비유전률의 약 2배에 해당한다.
본 실시예에 의해 얻어진 실리콘 질화막의 전류 전압 특성을 측정한 바, 막 두께가 3.0 nm(유전률 환산 산화막 1.5 nm에 해당)일 때에, 1 V의 전압 인가 시에 있어서, 막 두께가 1.5 nm인 열산화막보다도 5-6자릿수 이상이나 낮은 누설 전류 특성을 얻을 수 있는 것이 발견되었다. 이것은, 본 실시예에 의한 실리콘 질화막을 사용함으로써, 게이트 절연막에 실리콘 산화막을 사용한 트랜지스터에 있어서 문제가 되고 있는 미세화 한계를 극복하는 것이 가능하다는 것을 의미한다.
전술한 질화막의 성막 조건 및 물성적, 전기적 특성은 (100)면 방위의 실리콘 표면 상에 한정되는 것이 아니라, (111)면을 포함하는 모든 면 방위의 실리콘에 있어서 마찬가지로 성립한다.
본 실시예에 의해 얻어진 바람직한 결과는 종단 수소가 제거된 것에 의한 것만이 원인이 아니라, 질화막 중에 Ar 또는 Kr이 함유되는 것에도 관계한다고 생각된다. 즉, 본 실시예에 의한 질화막에서는 질화막 중이나 실리콘/질화막 계면에서의 스트레스가 질화막 중에 함유되는 Ar 또는 Kr에 의해 완화되고, 그 결과 실리콘 질화막 중의 고정 전하나 계면 준위 밀도가 저감되어, 전기적 특성, 신뢰성적 특성이 대폭 개선된 것으로 생각된다.
특히, 실리콘 산화막의 경우와 마찬가지로, 표면 밀도에 있어서 5×1011/cm2 이하의 Ar 또는 Kr을 함유하는 것이 실리콘 질화막의 전기적 특성, 신뢰성적 특성의 개선에 기여하고 있다고 생각된다.
본 발명의 질화막을 실현하기 위해서는 도 1의 장치 이외에, 플라즈마를 이용한 저온의 산화막 형성을 가능하게 하는 별도의 플라즈마 프로세스용 장치를 사용하여도 상관없다. 예를 들면, 마이크로파에 의해 플라즈마를 여기하기 위해서 Ar 또는 Kr 가스를 방출하는 제1 가스 방출 구조와, NH3(또는 N2/H2 가스) 가스를 방출하는 상기 제1 가스 방출 구조와는 다른 제2 가스 방출 구조를 갖는 2단 샤워 플레이트형 플라즈마 프로세스 장치로 형성하는 것도 가능하다.
(제3 실시예)
다음에, 게이트 절연막에 플라즈마를 이용한 저온의 산화막과 질화막의 2층 구조를 사용한 실시예를 설명한다.
본 실시예에서 사용되는 산화막 및 질화막의 형성 장치는 도 1과 동일하다. 본 실시예에 있어서는, 산화막 및 질화막 형성을 위해서 Kr을 플라즈마 여기 가스로서 사용한다.
우선, 진공 용기(처리실; 101) 내를 진공으로 배기하고, 샤워 플레이트(102)로부터 Ar 가스를 상기 처리실(101) 내로 도입한다. 다음에 도입되는 가스를 당초의 Ar에서 Kr 가스로 전환하고, 상기 처리실(101) 내의 압력을 133 Pa(1 Torr) 정도로 설정한다.
다음에, 직전의 전처리 공정에서 희플루오르화수소산 세정이 행해져 표면의 실리콘 미결합수가 수소로 종단되어 있는 실리콘 기판(103)을 상기 처리실(101) 내로 도입하여, 가열 기구를 갖춘 시료대(104)에 얹어 놓는다. 또한 시료의 온도를 400℃로 설정한다.
다음에 상기 동축 도파관(105)으로부터 레이디얼 라인 슬롯 안테나(106)에 주파수가 2.45 GHz인 마이크로파를 1분간 공급하고, 상기 마이크로파를 상기 유전체판(107)을 통해 상기 처리실(101) 내로 도입한다. 이와 같이 하여 상기 처리실(101) 내에 생성한 고밀도의 Kr 플라즈마에 상기 실리콘 기판(103)의 표면을 노출시킴으로써 표면 종단 수소를 제거한다.
다음에, 상기 처리실(101) 내의 압력을 133 Pa(1 Torr) 정도로 유지한 채로, 샤워 플레이트(102)로부터 97/3의 분압비의 Kr/O2 혼합 가스를 도입하여, 상기 실리콘 기판(103)의 표면에 두께가 1.5 nm인 실리콘 산화막을 형성한다.
다음에, 마이크로파의 공급을 일시 정지하고, O2 가스의 도입을 정지한다. 또한 진공 용기(처리실; 101) 내를 Kr으로 퍼지한 후, 샤워 플레이트(102)로부터 분압비 98/2의 Kr/NH3 혼합 가스를 도입하고, 처리실 내의 압력을 133 Pa(1 Torr) 정도로 설정한 채로, 다시 주파수가 2.56 GHz인 마이크로파를 공급하여, 상기 처리실(101) 내에 고밀도의 플라즈마를 생성하여, 상기 실리콘 산화막의 표면에 1 nm의 실리콘 질화막을 형성한다.
다음에, 원하는 막 두께의 실리콘 질화막이 형성된 시점에서 마이크로파 전 력의 도입을 정지하여 플라즈마 여기를 종료하고, 또한 Kr/NH3 혼합 가스를 Ar 가스로 치환하여 산화 질화 공정을 종료한다.
이상의 산화 질화막 형성에 이어서, 전극 형성, 보호막 형성, 수소 싱크 처리를 행하여, 트랜지스터나 커패시터를 갖는 반도체 집적 회로 장치를 완성시킨다.
이와 같이 하여 형성한 적층 게이트 절연막의 실효적인 유전률을 측정한 바, 약 6의 값을 얻을 수 있었다. 기타, 누설 전류 특성, 내압 특성, 핫 캐리어 내성 등의 전기적 특성, 신뢰성적 특성도 앞의 실시예 1의 경우와 마찬가지로, 우수한 것이었다. 얻어진 게이트 절연막에는 실리콘 기판(103)의 면 방위에 대한 의존성도 보이지 않고, (100)면 이외의 어떤 면 방위의 실리콘에도 우수한 특성의 게이트 절연막을 형성할 수 있었다. 이와 같이 하여, 산화막의 저계면 준위 특성과 질화막의 고유전률 특성을 겸비한 게이트 절연막을 실현할 수 있었다.
본 실시예에서는, 실리콘측에 산화막을 형성하는 산화막, 질화막의 2층 구성을 나타내었지만, 목적에 따라 산화막, 질화막의 순서를 교체하는 것, 또한 산화막/虛??◎산화막, 질화막/산화막/질화막 등의 복수의 적층막을 더 형성하는 것도 가능하다.
(제4 실시예)
다음에, 게이트 절연막에 플라즈마를 이용한 저온의 산질화막을 사용한 실시예를 설명한다.
본 실시예에서 사용하는 산질화막 형성 장치는 도 1과 같다. 본 실시예에 있 어서는, Kr을 플라즈마 여기 가스로서 사용한다.
우선, 진공 용기(처리실; 101) 내를 진공으로 배기하고, 샤워 플레이트(102)로부터 상기 처리실(101)중으로 Ar 가스를 도입한다. 다음에 상기 처리실(101)중으로 도입되는 가스를 Ar에서 Kr 가스로 전환하여 처리실 내의 압력을 133 Pa(1 Torr) 정도로 설정한다.
또한 직전의 전처리 공정에서 희플루오르화수소산 세정이 행해져 표면의 실리콘 미결합수가 수소로 종단되어 있는 실리콘 기판(103)을 상기 처리실(101) 중으로 도입하여 가열 기구를 갖춘 시료대(104)에 얹어 놓는다. 또한 시료의 온도를 400℃로 설정한다.
다음에, 동축 도파관(105)으로부터 레이디얼 라인 슬롯 안테나(106)에 주파수가 2.45 GHz인 마이크로파를 1분간 공급하고, 상기 레이디얼 라인 슬롯 안테나(106)로부터 유전체판(107)을 통해 처리실(101) 내로 상기 마이크로파를 도입하여, 상기 처리실(101) 내에 고밀도의 Kr 플라즈마를 생성한다. 이와 같이 하여 Kr 가스로 여기된 플라즈마에 상기 실리콘 기판(103)의 표면을 노출시킴으로써, 그 표면 종단 수소를 제거한다.
다음에, 상기 처리실(101)의 압력을 133 Pa(1 Torr) 정도로 유지하고, 상기 샤워 플레이트(102)로부터 분주비 96.5/3/0.5의 Kr/O2/NH3 혼합 가스를 도입하여 실리콘 표면에 3.5 nm의 실리콘 산질화막을 형성한다. 원하는 막 두께의 실리콘 산질화막이 형성된 시점에서 마이크로파 전력의 도입을 정지하여 플라즈마 여기를 종료 하고, 또한 Kr/O2/NH3 혼합 가스를 Ar 가스로 치환하여 산질화 공정을 종료한다.
이상의 산화막 형성에 이어서, 전극 형성 공정, 보호막 형성 공정, 수소 싱크 처리 공정 등을 실시하고, 트랜지스터나 커패시터를 포함하는 반도체 집적 회로 장치를 완성시킨다.
도 8에 도시한 바와 같이, 발광 분석에 의해 측정한 원자형 산소 O*의 발생 밀도는 Kr/O2/NH3 가스의 혼합비가 97/3/0∼95/3/2의 범위에서는 실질적으로 변화하지 않지만, 그 이상 NH3의 비율을 증대시키면 원자형 산소의 발생량이 감소하고, 대신에 원자형 수소의 양이 증가한다. 특히 Kr/O2/NH3 가스의 혼합비가 96.5/3/0.5 정도의 경우에 누설 전류가 가장 감소하고, 절연 내압, 전하 주입 내압도 향상된다.
도 9는 2차 이온 질량 분석기로 측정한 본 실시예에 의한 산질화막내의 실리콘, 산소, 질소의 농도 분포를 도시한다. 단, 도 9 중, 횡축은 산질화막의 표면으로부터의 깊이를 도시한다. 도 9 중, 실리콘, 산소, 질소의 분포가 막내에서 완만히 변화하고 있는 것처럼 보이지만, 이것은 산질화막의 막 두께가 불균일하지 않고, 에칭 균일성이 나쁜 것에 기인한다.
도 9를 참조해 보면, 상기 산질화막 중에 있어서의 질소의 농도는 실리콘/실리콘 산질화막 계면과 실리콘 산질화막 표면에 있어서 높고, 산질화막 중앙부에서는 감소하는 것을 알 수 있다. 이 산질화막 중에 받아들인 질소의 양은 실리콘이나 산소의 비하여 몇 할 이하이다.
도 10은 본 실시예에 의한 산질화막의 누설 전류의 인가 전계 의존성을 도시 한다. 단, 도 10 중, 비교를 위해 마이크로파 플라즈마에 의한 산화막 형성 전에 Kr 플라즈마에의 노출 처리를 행하지 않았던 동일 막 두께의 산화막의 누설 전류 특성과, 열산화에 의해 형성된 산화막의 누설 전류 특성도 나타내고 있다.
도 10을 참조해 보면, Kr 플라즈마 조사에 의해 종단 수소 제거를 행하고 나서 Kr/O2/NH3 가스를 도입하여 산질화를 행한 본 실시예에 의한 산질화막에서는, 종래의 수법으로 형성된 산화막보다, 동일 전계에서 비교한 누설 전류의 값이 2∼4자릿수나 감소하여 양호한 저누설 특성을 얻을 수 있는 것을 알 수 있다.
또한, 먼저 설명한 도 6 중에는, 이와 같이 하여 형성된 산질화막의 누설 전류 특성과 막 두께의 관계가 ■에 의해 표시되어 있다.
도 6을 다시 참조해 보면, 본 실시예에 의해 Kr 조사를 행한 후에 형성된 산질화막은 동일한 공정으로 형성된 산화막과 동일한 누설 전류 특성을 가지며, 특히 막 두께가 약 1.6 nm의 경우에 있어서도 누설 전류의 값이 1×10-2 A/cm2에 불과한 것을 알 수 있다.
본 실시예에 의한 산질화막에서는, 기타, 내압 특성, 핫 캐리어 내성 등의 전기적 특성, 신뢰성적 특성도 앞의 실시예 1의 산화막 이상으로 우수한 것이었다. 또 실리콘 기판의 면 방위에 대한 의존도 보이지 않고, 실리콘의 (100)면뿐만 아니라, 어떤 면 방위의 실리콘 표면 상에도 우수한 특성의 게이트 절연막을 형성할 수 있다.
상술한 바와 같이, 표면 종단 수소를 제거하고 나서 Kr/O2/NH3 고밀도 플라즈 마에 의해 실리콘 산질화 공정을 행함으로써 400℃라는 저온에 있어서도, 모든 면 방위의 실리콘 표면 상에 우수한 특성 및 막질의 실리콘 산질화막을 형성할 수 있다.
본 실시예에 있어서 이러한 바람직한 효과를 얻을 수 있는 것은 종단 수소 제거에 의해 산질화막 중의 수소 함유량이 감소하고 있을 뿐만 아니라, 산질화막 중에 몇 할 이하의 질소가 함유되는 것에도 기인하고 있는 것으로 생각된다. 본 실시예의 산질화막에서는 Kr의 함유량은 실시예 1의 산화막에 비하여 약 1/10 이하이며, Kr 대신에 질소가 많이 함유되어 있다. 즉, 본 실시예에서는, 산질화막 중의 수소가 적기 때문에, 실리콘 산질화막 중에 있어서 약한 결합의 비율이 감소하고, 또한 질소가 함유됨으로써, 막 중이나 Si/SiO2 계면에서의 스트레스가 완화되며, 그 결과 막 중 전하나 계면 준위의 밀도가 저감하고, 따라서 상기 산질화막의 전기적 특성이 대폭 개선되고 있다고 생각된다. 특히 상기 산질화막 중의 수소 농도가 표면 밀도 환산에 있어서 1012cm-2 이하, 바람직하게는 1011 cm-2 정도 이하로 감소하고 있는 것 및 막 중에 실리콘 또는 산소의 몇 할 이하 농도의 질소를 함유하는 것이 실리콘산 산질화막의 전기적 특성, 신뢰성적 특성의 개선에 기여하고 있다고 생각된다.
또한, 본 실시예에서는, 원하는 막 두께의 실리콘 산질화막이 형성된 시점에서 마이크로파 전력의 도입을 멈추어 플라즈마 여기를 종료하고, 또한 Kr/O2/NH3 혼합 가스를 Ar 가스로 치환하여 산질화 공정을 종료하고 있지만, 이 마이크로파 전 력을 멈추기 전에, 압력을 133 Pa(1 Torr) 정도로 유지한 채로, 상기 샤워 플레이트(102)로부터 분압비 98/2의 Kr/NH3 혼합 가스를 도입하여, 실리콘 산질화막의 표면에 약 0.7 nm의 실리콘 질화막을 형성하고 나서 산질화 공정을 종료하여도 좋다. 이 방법에 따르면 실리콘 산질화막의 표면에 실리콘 질화막이 형성되어 보다 고유전률의 절연막을 형성할 수 있다.
(제5 실시예)
다음에, 쉘로우 트렌치 아이솔레이션을 구성하는 소자 분리 측벽부의 코너 부분이나 요철을 갖는 표면 형상을 지닌 실리콘 표면에 고품질의 실리콘 산화막을 형성한 본 발명의 제5 실시예에 의한 반도체 장치의 형성 방법을 도시한다.
*도 11a는 쉘로우 트렌치 아이솔레이션의 개념도를 도시한다.
도 11a를 참조해 보면, 도시된 쉘로우 트렌치 아이솔레이션은 실리콘 기판(1003) 표면에 플라즈마 에칭에 의해 아이솔레이션 트렌치를 형성하고, 형성된 트렌치를 CVD법에 의해 형성된 실리콘 산화막(1002)에 의해 충전하며, 또한, 상기 실리콘 산화막(1002)을 예컨대 CMP법 등에 의해 평탄화함으로써 형성된다.
본 실시예에서는, CMP법에 의한 상기 실리콘 산화막(1002)의 연마 공정 후, 실리콘 기판을 800-900℃의 산화성 분위기에 노출시킴으로써 희생 산화를 행하고, 희생 산화에 의해 형성된 실리콘 산화막을 플루오르화수소산을 함유하는 약액 속에서 에칭하여 수소 종단된 실리콘 표면을 얻는다. 본 실시예에서는 실시예 1과 동일한 순서로 Kr 플라즈마에 의해 표면 종단 수소를 제거하고, 그 후 Kr/O2 가스를 도 입하여 실리콘 산화막을 약 2.5 nm 형성한다.
본 실시예에 따르면, 도 11c에 도시한 바와 같이, 쉘로우 트렌치 아이솔레이션의 코너부에 있어서도, 실리콘 산화막은 똑같은 두께로 형성되며, 실리콘 산화막의 막 두께의 감소가 생기지 않는다. 이 Kr 플라즈마를 이용한 플라즈마 산화법에 의해 형성된 쉘로우 트렌치 아이솔레이션 부분을 포함한 전체의 실리콘 산화막의 QBD(Charge to Breakdown) 특성은 매우 양호하여 주입 전하량 102 C/cm2라도 누설 전류 상승이 일어나지 않고, 디바이스의 신뢰성이 대폭 개선된다.
상기 실리콘 산화막을 종래의 열산화법에 의해 형성한 경우에는, 도 11b에 도시한 바와 같이, 쉘로우 트렌치 아이솔레이션의 테이퍼각이 커짐에 따라 쉘로우 트렌치 아이솔레이션 코너부에서의 박막화가 심해지지만, 본 발명의 플라즈마 산화에 따르면, 테이퍼각이 커지더라도, 쉘로우 트렌치 아이솔레이션 코너부에서의 실리콘 산화막의 박막화는 일어나지 않는다. 그래서 본 실시예에서는 쉘로우 트렌지 아이솔레이션 구조에 있어서, 트렌치의 테이퍼각을 직각에 가깝게 함으로써 소자 분리 영역의 면적을 감소할 수 있고, 반도체 소자의 더한 집적도 향상이 가능해진다. 종래의 열산화 등의 기술에서는, 도 11b에 도시한 트렌치 코너부에서의 열산화막의 박막화에 기인하는 제약에 의해 소자 분리부에 약 70도 정도의 테이퍼각이 이용되고 있었지만, 본 발명에 따르면, 90도의 각도를 사용하는 것이 가능하다.
도 12는 실리콘 기판을 약 90도로 에칭한 요철 표면 형상을 지닌 실리콘 기판에 실시예 1의 순서에 따라 3 nm 두께로 형성한 실리콘 산화막의 단면을 도시한 다.
도 12를 참조해 보면, 어떤 면 상에도 균일한 막 두께의 실리콘 산화막을 형성할 수 있는 것을 확인할 수 있다.
이와 같이 하여 형성된 산화막에서는 누설 전류나 내압 등의 전기적 특성은 양호하며, 따라서 본 발명에 의해 종형 구조 등의 복수의 면 방위를 갖는 실리콘 입체적 구조를 갖는 고밀도의 반도체 집적화 장치를 실현하는 것이 가능해진다.
(제6 실시예)
다음에, 상술한 플라즈마를 이용한 저온에서의 산화막 및 질화막, 또는 산질화막의 형성 기술을 사용한 본 발명의 제6 실시예에 의한 플래시 메모리 소자에 대해서 설명한다. 또한, 이하의 설명에서는, 플래시 메모리 소자를 일례로서 개시하지만, 본 발명은 동일한 적층 구조를 갖는 EPROM, EEPROM 등에도 적용 가능하다.
도 13은 본 실시예에 의한 플래시 메모리 소자의 개략 단면 구조도를 도시한다.
도 13을 참조해 보면, 상기 플래시 메모리 소자는 실리콘 기판(1201)상에 형성되어 있고, 상기 실리콘 기판(1202)상에 형성된 터널 산화막(1202)과, 상기 터널 산화막(1202)상에 형성된 플로팅 게이트 전극이 되는 제1 다결정 실리콘 게이트 전극(1203)과, 상기 다결정 실리콘 게이트 전극(1203)상에 순차적으로 형성된 실리콘 산화막(1204) 및 실리콘 질화막(1205)과, 상기 실리콘 질화막(1205)상에 형성되어 컨트롤 게이트 전극을 구성하는 제2 다결정 실리콘 게이트 전극(1206)으로 구성되어 있다. 또한 도 13 중, 소스 영역, 드레인 영역, 컨택트 홀, 배선 패턴 등의 도 시는 생략하여 기재하고 있다. 상기 실리콘 산화막(1202)은 제1 실시예에서 설명한 실리콘 산화막 형성 방법에 의해, 또한, 실리콘 산화막(1204) 및 질화막(1205)의 적층 구조는 실시예 3에서 설명한 실리콘 질화막의 형성 방법에 의해 형성한다.
도 14 내지 도 17은 본 실시예의 플래시 메모리 소자의 제조 방법을 단계적으로 설명하기 위한 개략 단면도이다.
도 14를 참조해 보면, 실리콘 기판(1301)상에는 필드 산화막(1302)에 의해 플래시 메모리 셀 영역(A), 고전압용 트랜지스터 영역(B) 및 저전압용 트랜지스터 영역(C)이 구획되어 있고, 상기 영역 A∼C의 각각에 있어서 상기 실리콘 기판(301)의 표면에 실리콘 산화막(1303)이 형성되어 있다. 상기 필드 산화막(1302)은 선택 산화법(LOCOS법)이나 쉘로우 트렌치 아이솔레이션법 등으로 형성하면 좋다.
본 실시예에 있어서는, 표면 종단 수소 제거, 산화막 및 질화막 형성을 위해 Kr을 플라즈마 여기 가스로서 사용한다. 산화막, 질화막 형성 장치는 도 1과 같다.
다음에 도 15의 공정에 있어서, 메모리 셀 영역(A)으로부터 상기 실리콘 산화막(1303)을 제거하고, 희플루오르화수소산 세정에 의해 실리콘 표면을 수소 종단한다. 또한 앞의 실시예 1과 마찬가지로 하여 터널 산화막(1304)을 형성한다.
즉, 앞의 실시예 1과 마찬가지로, 상기 진공 용기(처리실; 101) 내를 진공으로 배기하고, 상기 처리실(101) 내에 샤워 플레이트(102)로부터 Ar 가스를 도입한다. 다음에 상기 Ar 가스를 Kr 가스로 전환하여 처리실(101)중의 압력을 1 Torr 정도로 설정한다.
다음에, 상기 실리콘 산화막(1303)을 제거하고 실리콘 표면을 희플루오르화 수소산 처리한 상기 실리콘 기판(1301)을 도 1의 실리콘 기판(103)으로서 상기 처리실(101) 내로 도입하여 가열 기구를 갖춘 시료대(104)에 얹어 놓는다. 또한 시료의 온도를 400℃로 설정한다.
또한 상기 동축 도파관(105)으로부터 레이디얼 라인 슬롯 안테나(106)에 주파수가 2.45 GHz인 마이크로파를 1분간 공급하고, 상기 마이크로파를 상기 레이디얼 라인 슬롯 안테나(106)로부터 상기 유전체판(107)을 통해 상기 처리실(101) 내로 도입한다. 상기 실리콘 기판(1301)의 표면을 이와 같이 하여 상기 처리실(101) 내에 형성되는 고밀도 Kr 플라즈마에 노출시킴으로써, 상기 기판(1301)의 실리콘 표면으로부터 종단 수소가 제거된다.
다음에, 다음에 상기 샤워 플레이트(102)로부터 Kr 가스, O2 가스를 도입하여 상기 영역(A)에 상기 터널 절연막이 되는 실리콘 산화막(1304)을 3.5 nm 두께로 형성하고, 계속해서 제1 다결정 실리콘층(1305)을 상기 실리콘 산화막(1304)을 덮 도록 퇴적한다.
다음에, 고전압용 및 저전압용 트랜지스터 형성 영역 B, C에 있어서 상기 제1 다결정 실리콘층(1305) 패터닝에 의해 제거하고, 메모리 셀 영역(A)의 터널 산화막(1304)상에만 제1 다결정 실리콘 패턴(1305)을 남긴다.
이러한 에칭 후, 세정을 행하여 다결정 실리콘 패턴(1305)의 표면은 수소 종단된다.
다음에 도 16의 공정에 있어서, 앞의 제3 실시예와 마찬가지로 하여 하부 산 화막(1306A) 및 상부 질화막(1306B)의 ON 구조를 갖는 절연막(1306)을 상기 다결정 실리콘 패턴(1305)의 표면을 덮도록 형성한다.
이 ON막은 다음과 같이 하여 형성한다.
진공 용기(처리실; 101) 내를 진공으로 배기하고, 샤워 플레이트(102)로부터 도입되고 있던 Ar 가스를 Kr 가스로 전환하여 도입하여, 처리실 내의 압력을 133 Pa(1 Torr) 정도로 설정한다. 다음에, 상기 수소 종단된 다결정 실리콘 패턴(1305)을 갖는 실리콘 기판(1301)을 상기 처리실(101) 내로 도입하여 가열 기구를 지닌 시료대(104)에 얹어 놓는다. 또한 시료의 온도를 400℃로 설정한다.
다음에, 동축 도파관(105)으로부터 주파수가 2.45 GHz인 마이크로파를 상기 레이디얼 라인 슬롯 안테나(106)에 1분간 정도 공급하고, 상기 마이크로파를 상기 레이디얼 라인 슬롯 안테나(106)로부터 상기 유전체판(107)을 통해 상기 처리실(101) 내로 도입하여 고밀도의 Kr 플라즈마를 생성한다. 그 결과, 상기 다결정 실리콘 패턴(1305)의 표면은 Kr 가스에 노출되어 표면 종단 수소가 제거된다.
다음에, 상기 처리실(101) 내의 압력을 133 Pa(1 Torr) 정도로 유지한 채로, 상기 샤워 플레이트(102)로부터 상기 처리실(101) 내로 Kr/O2 혼합 가스를 도입하여, 다결정 실리콘 표면에 3 nm의 실리콘 산화막을 형성한다.
다음에, 마이크로파의 공급을 일시 정지한 후, Kr 가스, O2 가스의 도입을 정지하고, 진공 용기(처리실; 101) 내를 배기하고 나서, 샤워 플레이트(102)로부터 Kr 가스 및 NH3 가스를 도입한다. 상기 처리실(101) 내의 압력을 13.3 Pa(100 mTorr) 정도로 설정하고, 다시 2.45 GHz의 마이크로파를 상기 처리실(101) 내에 상기 레이디얼 라인 슬롯 안테나(106)로부터 공급하여, 처리실 내에 고밀도의 플라즈마를 생성하며, 실리콘 산화막 표면에 6 nm의 실리콘 질화막을 형성한다.
이와 같이 하여 ON막을 9 nm 형성한 바, 얻어진 ON막의 막 두께는 똑같고, 다결정 실리콘의 면 방위에 대한 의존성도 보이지 않으며, 매우 균일한 막을 얻을 수 있는 것을 알 수 있다.
이와 같이 하여 상기 ON막을 형성한 후, 도 17의 공정에 있어서 고전압용 및 저전압용 트랜지스터 영역(B, C)으로부터 절연막(1306)을 패터닝에 의해 제거하고, 다음에 고전압용 및 저전압용 트랜지스터 영역(B, C)상에 임계치 전압 제어용 이온 주입을 행한다. 또한 상기 영역(B, C)상에 형성된 산화막(1303)을 제거하고, 상기 영역(B)에는 게이트 산화막(1307)을 5 nm의 두께로 형성하며, 그 후, 상기 영역(C)에 게이트 산화막(1308)을 3 nm 두께로 형성한다.
그 후, 필드 산화막(1302)을 포함하는 전체 구조상에 제2 다결정 실리콘층(1309) 및 실리사이드층(1310)을 순차로 형성하고, 또한 상기 제2 다결정 실리콘층(1309) 및 실리사이드층(1310)을 패터닝하여 상기 고전압용 트랜지스터 영역(B) 및 저전압용 트랜지스터 영역(C)에 게이트 전극(1311B 및 1311C)을 각각 형성한다. 또한 상기 메모리 셀 영역(A)에 대응하여 게이트 전극(1311A)을 형성한다.
도 17의 공정 후, 표준 반도체 공정에 준거하여 소스 영역 및 드레인 영역을 형성하고, 층간 절연막 및 컨택트 홀의 형성이나 배선 패턴의 형성 등을 행하여 소자를 완성시킨다.
본 발명에서는, 이들 절연막(1306A, 1306B)은 그 막 두께를 종래의 산화막이나 질화막의 약 절반으로 감소시켜도 양호한 전기적 특성을 유지한다. 즉, 이들 실리콘 산화막(1306A) 및 실리콘 질화막(1306B)은 박막화하여도 양호한 전기적 특성을 가지며, 치밀하고 고품질이다. 또 본 발명에서는 상기 실리콘 산화막(1306A) 및 실리콘 질화막(1306B)은 저온에서 형성되기 때문에 게이트 다결정 실리콘과 산화막과의 계면에서 서멀 버젯 등이 발생하지 않고, 양호한 계면을 얻을 수 있다.
본 발명의 플래시 메모리 소자는 정보의 기록 및 소거 동작을 저전압으로 행할 수 있고, 기판 전류의 발생을 억제할 수 있으며, 터널 절연막의 열화가 억제된다. 이 때문에, 본 발명의 플래시 메모리 소자를 2차원 배열하여 형성된 불휘발성 반도체 메모리 장치는 높은 수율로 제조할 수 있고, 안정된 특성을 나타낸다.
본 발명에 의한 플래시 메모리 소자는 상기 절연막(1306A, 1306B)이 우수한 막질을 갖는 것에 대응하여 누설 전류가 작고, 또한 누설 전류를 증가시키지 않고 막 두께를 감소시킬 수 있기 때문에, 기록 또는 소거 동작이 5 V 정도의 동작 전압으로 가능해진다. 그 결과, 플래시 메모리 소자의 메모리 유지 시간이 종래보다도 2美뉼 이상 증대하고, 재기록 가능 횟수도 약 2자릿수 이상 증대한다.
또한, 절연막(1306)의 막구성은 상기 ON 구조에 한정되지 않고, 실시예 1과 동일한 산화막으로 이루어진 O 구조, 실시예 2와 동일한 질화막으로 이루어진 N 구조, 또는 실시예 4와 동일한 산질화막이어도 좋다. 또한, 상기 절연막(1306)은 질화막 및 산화막으로 이루어진 NO 구조, 산화막, 질화막 및 산화막을 순차적으로 적층한 ONO 구조, 질화막, 산화막, 질화막, 산화막을 순차적으로 적층한 NONO 구조 등이어도 좋다. 상기 절연막(1306)으로서 어느 구조를 선택할지는 주변 회로의 고전압 트랜지스터 및 저전압 트랜지스터의 게이트 산화막과의 정합성이나 공용 가능성 등을 고려하여 목적에 따라서 선택할 수 있다.
(제7 실시예)
도 1의 장치를 이용한 Kr/O2 마이크로파 여기 고밀도 플라즈마에 의한 게이트 산화막의 형성, 또는 Ar(또는 Kr)/NH3(또는 N2/H2) 마이크로파 여기 고밀도 플라즈마에 의한 게이트 질화막의 형성은 종래와 같은 고온 공정을 이용할 수 없는 금속층이 하지 실리콘내에 존재하는 실리콘·온·신슐레이터(금속 기판 SOI) 웨이퍼상의 반도체 집적 회로 장치의 형성에 적용 가능하다. 특히, 실리콘의 막 두께가 얇은 완전 공핍화 동작을 행하는 SOI 구조에 있어서, 본 발명에 의한 종단 수소 제거의 효과가 현저하다.
도 18은 금속 기판 SOI 구조를 갖는 MOS 트랜지스터의 단면도를 도시한다.
도 18을 참조해 보면, 1701은 n+형 또는 p+형의 저저항 반도체층, 1702는 NiSi 등의 실리사이드층, 1703은 TaN, TiN 등의 도전성 질화물층, 1704는 Cu 등의 금속층, 1705는 TaN, TiN 등의 도전성 질화물층, 1706은 n+형 또는 p+형의 저저항 반도체층, 1707은 AlN, Si3N4 등의 질화물 절연막, 1708은 Si02막, 1709는 SiO2층, BPSG층, 또는 이들을 조합시킨 절연막층, 1710은 n+형 드레인 영역, 1711은 n+형 소 스 영역, 1712는 p+형 드레인 영역, 1713은 p+형 소스 영역, 1714, 1715는 <111> 방향으로 배향한 실리콘 반도체층, 1716은 본 발명의 실시예 1의 순서에 의해 Kr 플라즈마 조사로 표면 종단 수소가 제거된 후 Kr/O2 마이크로파 여기 고밀도 플라즈마로 형성된 SiO2막, 1717 및 1718은 각각 Ta, Ti, TaN/Ta, TiN/Ti 등으로 형성되는 nMOS 트랜지스터 및 pMOS 트랜지스터의 게이트 전극, 1719는 nMOS 트랜지스터의 소스 전극, 1720은 nMOS 트랜지스터 및 pMOS 트랜지스터의 드레인 전극이다. 1721은 pMOS 트랜지스터의 소스 전극이다. 1722는 기판 표면 전극이다.
이러한 TaN이나 TiN으로 보호된 Cu층을 포함하는 기판에서는, Cu의 확산을 억제하기 위해서, 열처리 온도는 약 700℃ 이하이어야만 한다. n+형 또는 p+형의 소스 또는 드레인 영역은 As+, AsF2 + 또는 BF2 +의 이온 주입 후, 550℃의 열처리로 형성한다.
도 18의 디바이스 구조를 갖는 반도체 장치에 있어서, 게이트 절연막에 열산화막을 이용한 경우와, Kr 플라즈마 조사로 표면 종단 수소가 제거된 후에 Kr/O2 마이크로파 여기 고밀도 플라즈마 처리로 형성된 게이트 절연막을 이용한 경우에 트랜지스터의 서브 임계 특성의 비교를 행하면, 게이트 절연막을 열산화에 의해 형성한 경우에는 서브 임계 특성에는 킹크(kink)나 누설이 관찰되지만, 본 발명에 의해 게이트 절연막을 형성한 경우에는 서브 임계 특성은 매우 양호하다.
또한, 메사형 소자 분리 구조를 이용하면, 메사 소자 분리 구조의 측벽부에 는 실리콘 평면부와는 다른 면 방위의 실리콘 표면이 나타나지만, Kr을 이용한 플라즈마 산화에 의해 게이트 절연막을 형성함으로써, 메사 소자 분리 측벽부의 산화도 평면부와 마찬가지로 거의 균일하게 행할 수 있어, 양호한 전기적 특성, 높은 신뢰성을 얻을 수 있다.
또한, 제2 실시예의 순서에 의해, Ar/NH3을 이용하여 형성한 실리콘 질화막을 게이트 절연막에 사용한 경우에도, 매우 양호한 전기적 특성, 높은 신뢰성을 지닌 금속 기판 SOI 집적 회로 장치를 형성할 수 있다.
본 실시예에 있어서도, 실리콘 질화막의 두계를 3 nm(실리콘 산화막 두께 유전률 환산 1.5 nm)으로 하여도 양호한 전기적 특성을 얻을 수 있고, 3 nm의 실리콘 산화막을 사용했을 때보다도 트랜지스터의 구동 능력을 약 2배 올릴 수 있었다.
(제8 실시예)
도 19는 액정 표시 소자나 유기 일렉트로 루미네선스 소자 등이 형성되는 유리 기판이나 플라스틱 기판 등의 대형 직사각형 기판 상에 형성된 다결정 실리콘이나 비결정질 실리콘층에 대하여 산화 처리, 질화 처리, 또는 산질화 처리를 행하기 위한 본 발명 제8 실시예에 의한 제조 장치의 일례를 도시하는 개념도를 도시한다.
도 19를 참조해 보면, 진공 용기(처리실; 1807) 내를 감압 상태로 하여, 다음에 상기 처리실(1807) 내에 설치된 샤워 플레이트(1801)로부터 Kr/O2 혼합 가스를 도입하고, 또한 상기 처리실(1807) 내를 나사 홈 펌프(1802)에 의해 배기함으로써, 상기 처리실(1807) 내의 압력을 133 Pa(1 Torr)로 설정한다. 또한 유리 기판(1803) 을 가열 기구를 지닌 시료대(1804)에 놓고, 유리 기판의 온도를 300℃로 설정한다.
상기 처리실(1807)에는 다수의 방형 도파관(1805)이 설치되어 있고, 다음에 상기 다수의 방형 도파관(1805)의 각각의 슬릿부로부터, 유전체판(1806)을 통해서 상기 처리실(1807) 내에 마이크로파를 도입하고, 상기 처리실(1807) 내에 고밀도의 플라즈마를 생성한다. 그 때, 상기 처리실(1807) 내에 설치된 샤워 플레이트(1801)는 도파관으로부터 방사된 마이크로파를 좌우에 표면파로서 전파시키는 도파로의 역할도 다한다.
도 20은 도 19의 장치를 사용하여 본 발명의 게이트 산화막 또는 게이트 질화막을 형성하고, 액정 표시 소자, 유기 EL 발광 소자 등의 구동, 또는 처리 회로용의 다결정 실리콘 박막 트랜지스터(TFT)를 형성한 예를 도시한다.
우선, 실리콘 산화막을 형성하여 사용한 예를 설명한다.
도 20을 참조해 보면, 1901은 유리 기판, 1902는 Si3N4막, 1903은 (111)면에 주로 배향한 다결정 실리콘 nMOS의 채널층, 1905, 1906은 각각 다결정 실리콘의 nMOS의 소스 영역, 드레인 영역, 1904는 (111)면에 주로 배향한 다결정 실리콘 pMOS의 채널층, 1907, 1908은 각각 다결정 실리콘 pMOS의 소스 영역, 드레인 영역이다. 1910은 다결정 실리콘 nMOS의 게이트 전극, 1911은 다결정 실리콘 pMOS의 게이트 전극, 1912는 SiO2, BSG, BPSG 등의 절연막, 1913, 1914는 다결정 실리콘 nM0S의 소스 전극(동시에 다결정 실리콘 p-M0S의 드레인 전극), 1915는 다결정 실리콘 p-MOS의 소스 전극이다.
절연막 상에 형성되는 다결정 실리콘은 절연막에 대하여 수직 방향으로 (111)면 방위를 향할 때가 안정하며, 또한 치밀하여 결정성이 좋고 고품질인 것이 된다. 본 실시예에서는, 1909는 도 19의 장치를 사용하여 실시예 1과 동일한 순서로 형성한 두께 0.2 ㎛의 본 발명의 실리콘 산화막층으로서, (111)면을 향한 다결정 실리콘상에 400℃에서 두께 3 nm으로 형성하고 있다.
본 실시예에 따르면, 트랜지스터간의 소자 분리 영역의 날카로운 코너부에 있어서도 산화막은 얇아지지 않고, 평탄부, 에지부 모두 균일한 막 두께의 실리콘 산화막이 다결정 실리콘상에 형성되는 것이 확인되었다. 소스, 드레인 영역을 형성하기 위한 이온 주입은 게이트 산화막을 통하지 않고 행하고, 400℃에서 전기적 활성화하여 형성하였다. 이 결과, 전공정을 400℃ 이하의 온도에서 실행할 수 있고, 유리 기판 상에 트랜지스터를 형성할 수 있었다. 이 트랜지스터의 이동도는 전자로 약 300 cm2/Vsec 이상, 정공으로 약 150 cm2/Vsec 이상, 소스, 드레인 내압 및 게이트 내압은 12 V 이상이었다. 채널 길이 1.5-2.0 nm 정도의 트랜지스터에서는, 100 MHz를 넘는 고속 동작이 가능해졌다. 실리콘 산화막의 누설 특성, 다결정 실리콘/산화막의 계면 준위 특성도 양호하였다.
본 실시예의 트랜지스터를 사용함으로써 액정 표시 소자, 유기 EL 발광 소자는 대화면, 저가격, 고속 동작, 고신뢰성을 지닐 수 있다.
본 실시예는 본 발명의 게이트 산화막 또는 게이트 질화막을 다결정 실리콘에 적응한 실시예이지만, 액정 표시 소자 등에 사용되는 비결정질 실리콘 박막 트 랜지스터(TFT), 특히 스태거형 박막 트랜지스터(TFT)의 게이트 산화막 또는 게이트 질화막에도 마찬가지로 적용할 수 있다.
(제9 실시예)
다음에, 금속층을 갖는 SOI 소자, 다결정 실리콘 소자, 비결정질 실리콘 소자를 적층한 3차원 적층 LSI의 실시예를 설명한다.
도 21은 본 발명의 3차원 LSI의 단면 구조의 개념도이다.
도 21에 있어서, 2001은 제1 SOI 및 배선층, 2002는 제2 SOI 및 배선층, 2003은 제1 다결정 실리콘 소자 및 배선층, 2004는 제2 다결정 실리콘 소자 및 배선층, 2005는 비결정질 반도체 소자, 기능 재료 소자 및 배선층이다.
상기 제1 SOI 및 배선층(2001), 및 상기 제2 SOI 및 배선층(2002)에는 실시예 7에서 설명한 SOI 트랜지스터를 이용하여 디지털 연산 처리부, 고정밀도 고속 아날로그부, 싱크로너스 DRAM부, 전원부, 인터페이스 회로부 등이 형성된다.
상기 제1 다결정 실리콘 소자 및 배선층(2003)에는 앞의 실시예 6, 8에서 설명한 다결정 실리콘 트랜지스터, 플래시 메모리 등을 이용하여 병렬 디지털 연산부, 기능 블록간 리피터부, 기억 소자부 등이 형성된다.
한편, 상기 제2 다결정 실리콘 소자 및 배선층(2004)에는 상기 실시예 8에서 설명한 다결정 실리콘 트랜지스터를 이용하여 증폭기, AD 변환기 등의 병렬 아날로그 연산부가 형성된다. 비결정질 반도체 소자 및 기능 재료 소자 및 배선층(2005)에는 광 센서, 소리 센서, 촉각 센서, 전파 송신 수신부 등이 형성된다.
상기 비결정질 반도체 소자 및 기능 재료 소자 및 배선층(2005) 내에 설치된 광 센서, 소리 센서, 촉각 센서, 전파 송신 수신부의 신호는 상기 제2 다결정 실리콘 소자 및 배선층(2004)에 설치된 다결정 실리콘 트랜지스터를 이용한 증폭기, AD 변환 등의 병렬 아날로그 연산부에서 처리되고, 또한 상기 제1 다결정 실리콘 소자 및 배선층(2003) 또는 상기 제2 다결정 실리콘 소자 및 배선층(2004)에 설치된 다결정 실리콘 트랜지스터, 플래시 메모리를 이용한 병렬 디지털 연산부, 기억 소자부에 그 처리가 이어지고, 또한 상기 제1 SOI 및 배선층(2001) 또는 상기 제2 SOI 및 배선층(2002)에 설치된 SOI 트랜지스터를 이용한 디지털 연산 처리부, 고정밀도 고속 아날로그부, 싱크로너스 DRAM으로 처리된다.
또한, 상기 제1 다결정 실리콘 소자 및 배선층(2003)에 설치된 기능 블록간 리피터부는 복수개 설치하여도 큰 칩 면적을 점유하지 않고 LSI 전체의 신호 동기를 조정할 수 있다.
이러한 3차원 LSI가 형성 가능하게 된 것은 상기 실시예에 상세히 설명한 본 발명의 기술에 의한 것은 분명하다.
이상, 본 발명을 바람직한 실시예에 대해서 설명하였지만, 본 발명은 이러한 특정한 실시예에 한정되지 않고, 본 발명의 요지 내에서 여러가지 변형·변경이 가능하다.
본 발명에 따르면, 실리콘 표면의 평탄성을 악화시키지 않고, 진공을 깨뜨리지 않는 연속적인 공정으로, 400℃ 정도 이하의 저온에서도 완전히 표면 종단 수소를 제거하는 것이 가능하게 되고, 종래의 열산화 공정이나 마이크로파 플라즈마 공 정으로 성막한 실리콘 산화막보다 우수한 특성, 신뢰성을 갖는 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막을 약 500℃ 정도 이하의 저온에서 모든 면 방위의 실리콘에 형성할 수 있고, 신뢰성이 높은 고성능의 미세 트랜지스터 집적 회로를 실현할 수 있게 되었다.
또한, 본 발명에 따르면, 쉘로우 트렌치 아이솔레이션 등의 소자 분리 측벽부의 코너 부분이나 요철이 있는 표면 형상을 지닌 실리콘 표면에도 누설 전류나 내압 등의 특성이 양호한 얇은 고품질의 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막을 형성하는 것이 가능해지고, 소자 분리폭을 좁게 한 고밀도의 소자 집적화, 입체적 구조를 갖는 고밀도의 소자 집적화가 가능해졌다.
또한, 본 발명의 게이트 절연막을 사용함으로써, 재기록 횟수를 압도적으로 증가시킬 수 있는 플래시 메모리 소자 등을 실현할 수 있었다.
또한, 본 발명에 따르면, 절연막 상에 형성되는 주로 (111)면에 배향하는 다결정 실리콘에도 고품질의 실리콘 게이트 산화막, 실리콘 게이트 질화막을 형성하는 것이 가능해지고, 높은 구동 능력을 갖는 다결정 실리콘 트랜지스터를 사용한 표시 장치, 나아가서는 트랜지스터, 기능 소자를 복수개 적층한 3차원 집적 회로 소자를 실현할 수 있게 되어, 그 기술적 파급 효과는 크다.

Claims (13)

  1. 반도체 영역과 그 위에 직접 형성된 절연막을 포함하고, 상기 반도체 영역과 상기 절연막과의 계면에는 표면 종단 수소가 제거되고, 그 결과 상기 절연막에 함유된 수소가 면밀도환산으로 1011/cm2 이하인, 반도체 장치.
  2. 기판 상에 형성된 다결정 실리콘층 또는 아모퍼스 (amorphous) 실리콘층을 활성층으로 하여 상기 실리콘층 위에 직접 형성된 절연막을 갖는 반도체 장치로서,
    상기 실리콘층과 상기 절연막과의 계면에는 표면 종단 수소가 제거되고, 그 결과 상기 절연막에 함유된 수소가 면밀도환산으로 1011/cm2 이하인, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 절연막은 산화 실리콘, 질화 실리콘 및 산질화 실리콘 중 하나 이상을 포함하는, 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 절연막은 아르곤 (Ar), 크립톤 (Kr) 및 크세논 (Xe) 중 하나 이상을 포함하는, 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 절연막은 질화 실리콘 및 산질화 실리콘 중 하나 이상을 포함하고 표면부가 중앙부보다 질소 농도가 큰, 반도체 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 절연막은 게이트 절연막이며, 상기 게이트 절연막 위에 게이트 전극을 가지는 것을 특징으로 하는, 반도체 장치.
  7. 제 2 항에 있어서,
    상기 기판 상에 형성된 표시 소자를 구동하는 것을 특징으로 하는, 반도체 장치.
  8. 반도체 기판 또는 기판 상의 반도체 영역의 표면을 불활성 가스 플라스마에 노출시켜 표면 종단 수소를 제거하는 공정, 및
    표면 종단 수소가 제거된 반도체 표면에 플라스마 처리에 의해 막을 형성하는 공정을 포함하는, 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 막은 게이트 절연막인, 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 게이트 절연막은 산화 실리콘, 질화 실리콘 및 산질화 실리콘 중 하나 이상을 포함하는, 반도체 장치의 제조 방법.
  11. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 반도체 표면은 단결정 실리콘 표면인, 반도체 장치의 제조 방법.
  12. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 반도체 표면은 다결정 실리콘 표면인, 반도체 장치의 제조 방법.
  13. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 반도체 표면은 아모퍼스 실리콘 표면인, 반도체 장치의 제조 방법.
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