KR100711036B1 - 유전체막 및 그 형성 방법, 반도체 장치, 불휘발성 반도체메모리 장치, 및 반도체 장치의 제조 방법 - Google Patents

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Abstract

실리콘을 기판으로 하는 트랜지스터 내지는 용량을 복수개 포함하는 반도체 장치의 성막 방법에 있어서, 상기 실리콘의 표면에는 미리 적어도 일부에 수소가 존재하고, 상기 실리콘 표면을 상기 불활성 가스에 의한 플라즈마에 노출하여 상기 수소를 제거하고 나서, 제 2 불활성 가스와 한 종류 내지는 복수 종류의 기체 분자의 혼합 가스에 의한 플라즈마를 발생시켜, 상기 실리콘 기체의 표면에 상기 기체 분자를 구성하는 원소의 적어도 일부를 포함하는 실리콘 화합물층을 형성한다.

Description

유전체막 및 그 형성 방법, 반도체 장치, 불휘발성 반도체 메모리 장치, 및 반도체 장치의 제조 방법{DIELECTRIC FILM AND METHOD OF FORMING IT, SEMICONDUCTOR DEVICE, NONVOLATILE SEMICONDUCTOR MEMORY DEVICE, AND PRODUCTION METHOD FOR SEMICONDUCTOR DEVICE}
본 발명은 실리콘 반도체 상에 산화막, 질화막, 산질화막 등이 형성된 반도체 장치 및 그 형성 방법에 관한 것이다.
MIS(금속/절연막/실리콘) 트랜지스터의 게이트 절연막에는, 저 누설 전류 특성, 저 계면 전위 밀도, 고 내압성, 고 핫 캐리어 내성, 균일한 임계값 전압 특성 등, 다양한 고성능 전기 특성 및 고 신뢰성 특성이 요구된다.
이들의 요구를 충족하는 게이트 절연막 형성 기술로서, 종래에는, 산소 분자나 물 분자를 사용한 약 800℃ 정도 이상의 열산화 기술이 이용되고 있었다.
열산화 공정은, 종래, 그 전(前) 공정으로서 유기물, 금속, 파티클 등의 표면 부착 오염물을 세정 공정에 의해서 제거하고 나서 행하여진다. 이러한 종래의 세정 공정에서는, 그 최후에 희 불산이나 수소 첨가수 등을 이용한 세정을 행하여, 실리콘 표면의 실리콘 미결합수를 수소로 종단하여, 실리콘 표면으로의 자연 산화막 형성을 억제하고, 청정한 표면을 갖는 실리콘 기판을 다음에 계속되는 열산화 공정으로 도입하고 있다. 열산화 공정에서는, 이 표면 종단 수소는 아르곤(Ar) 등의 불 활성 가스 분위기에서 실리콘 기체를 승온해 가는 과정에서 약 600℃ 정도 이상의 온도로 탈리한다. 실리콘 표면의 산화는, 그 후 약 800℃ 이상에서 산소 분자 내지는 물 분자를 도입한 분위기에서 행하여지고 있었다.
종래, 이와 같은 열산화 기술을 사용하여 실리콘 표면에 실리콘 산화막을 형성한 경우, 양호한 산화막/실리콘 계면 특성, 산화막의 내압 특성, 누설 전류 특성 등이 얻어지는 것은, 표면이 (100)면 방위로 배향된 실리콘을 이용했을 때로 한정되고 있다. 또한, 종래의 열산화 기술에서 작성된 실리콘 산화막에서는 그 막 두께를 약 2㎚ 정도 이하로 하면 현저히 누설 전류의 악화가 일어나, 게이트 절연막의 박막화를 요구하는 고성능 미세 트랜지스터의 실현이 저해되고 있었다.
또, (100)면 이외의 다른 면 방위로 배향한 결정 실리콘이나, 절연막 상에서 주로 하여 (111)면으로 배향하는 다결정 실리콘 등에서는, 열산화 기술을 사용하여 실리콘 산화막을 형성해도, (100)면 방위로 배향한 실리콘의 실리콘 산화막에 비해 산화막/실리콘 계면의 계면 준위 밀도가 현저히 높아, 이 때문에 막 두께가 얇은 실리콘 산화막에서는 내압 특성, 누설 전류 특성 등의 전기적 특성이 나빠져, 사용할 경우에 실리콘 산화막의 막 두께를 증대시킬 필요가 있었다.
한편, 근래에는 반도체 장치의 생산성의 효율을 향상시키기 위해서 대구경의 실리콘 웨이퍼 기판의 사용, 또는 대면적의 글래스 기판의 사용이 진행되고 있다. 이와 같은 대형 기판의 전면에서 균일한 특성의 트랜지스터를 높은 양품율로 생산하기 위해서는, 승온강온(昇溫降溫)의 온도 변화폭이 적은 저온에서의, 그러면서도 온도 의존성이 적은 절연막 형성 공정이 요구된다. 종래의 열산화 공정에서는 산화 반응 속도의 온도 변동에 대한 변화가 크고, 대면적 기판을 사용하여 높은 양품율로 반도체 장치의 생산성을 행하기 곤란하였다.
이와 같은, 종래의 열산화 공정에서의 과제를 해결하고자, 다수의 저온 성장막 프로세스가 시험되고 있다. 그 중에서도 일본 특허 공개 평성 제 11-279773 호 공보에 기재된 기술이나, 테크니컬 다이제스트 오브 인터내셔널 일렉트론 디바이스 미팅(1999)(Technical Digest of International Electron Devices Meeting, 1999)의 249-252 페이지에 기재된 기술, 또는 2000 심포지움 온 브이엘에스아이 테크놀러지 다이제스트 오브 테크니컬 페이퍼스(2000 Symposium on VLSI Technology Digest of Technical Papers)의 76-177 페이지에 기재된 기술에서는, 플라즈마 중에 불활성 가스와 산소 기체 분자를 도입하여, 큰 준안정 준위를 갖는 불활성 가스에 산소 분자의 원자상화(原子狀化)를 효율적으로 행함으로써, 원자상 산소 O*에 의한 실리콘 표면의 산화를 행하여 비교적 양호한 전기적 특성을 얻고 있다.
이들 기술에서는, 불활성 가스의 크립톤(Kr)과 산소(O2) 혼합 가스에 마이크로파를 조사하여, Kr과 O2 혼합 플라즈마를 발생시켜 원자상 산소 O*를 대량으로 생성하여 400℃ 정도의 온도에서 실리콘의 산화를 행하여, 종래의 열산화에 필적하는 저 누설 전류 특성, 저 계면 준위 밀도, 고 내압성을 실현하고 있다. 또한, 이 산 화 기술에 따르면 (100)면 이외의 다른 면 방위를 갖는 실리콘 표면에도 고품질의 산화막이 얻어진다.
그러나, 이러한 종래의 마이크로파 여기 플라즈마에 의한 실리콘 산화막 형성 기술에서는, 원자상 산소 0*를 사용한 산화를 행하고 있음에도 불구하고, 종래의 산소 분자 또는 물 분자를 사용한 열산화 공정과 동등한 정도의 전기적 특성을 갖는 실리콘 산화막 밖에 얻어지고 있지 않다. 특히 실리콘 기판 표면에서 약 2㎚ 정도 이하의 산화막 두께를 갖는 실리콘 산화막에서는 양호한 저 누설 전류 특성을 얻을 수 없고, 게이트 절연막의 박막화를 더 요구하는 고성능 미세 트랜지스터의 실현은, 종래의 열산화막 기술과 마찬가지로 곤란하였다.
또한, 트랜지스터의 산화막으로의 핫 캐리어 주입의 영향에 의한 컨덕턱스의 열화나, 플래시 메모리 등, 실리콘 산화막 중에 전자를 터널 전도시키는 소자에 있어서, 누설 전류의 증가 등 전기 특성의 경시적(經時的) 열화가 실리콘 산화막을 종래의 열 공정에 의해 형성한 경우보다도 현저하게 생기게 된다는 과제를 갖고 있었다.
도 1은 종래의 플래시 메모리 소자(10)의 개략적 구조를 나타낸다.
도 1을 참조하면, 플래시 메모리 소자(10)는 p형 또는 n형으로 도핑된 실리콘 기판(11) 상에 형성되어 있으며, 상기 실리콘 기판(11) 상에는 터널 산화막(12)을 거쳐서 플로팅 게이트 전극(13)이 형성되어 있다. 상기 플로팅 게이트 전극(13)은 전극간 절연막(14)에 의해 덮여 있고, 또한 상기 플로팅 게이트 전극(13) 상에는 상기 전극간 절연막(14)을 거쳐서 제어 게이트 전극(15)이 형성되 어 있다. 또한 상기 실리콘 기판(11) 중에는 상기 플로팅 게이트 전극(13) 바로 아래의 채널 영역(11A) 양측에, n형 또는 p형의 소스 영역(11B) 및 드레인 영역(11C)가 형성되어 있다.
도 1의 플래시 메모리 소자(10)에서는, 상기 제어 게이트 전극(15)은 상기 전극간 절연막(14)을 거쳐서 상기 플로팅 게이트 전극과 용량성 결합을 이루고, 그 결과, 상기 제어 게이트 전극(15)에 인가되는 제어 전압에 의해, 상기 플로팅 게이트 전극의 전위를 제어할 수 있다.
그리고, 도 1의 플래시 메모리 소자(10)에 있어서 상기 플로팅 게이트 전극에 정보를 기입할 경우에는, 상기 드레인 영역(11C)와 소스 영역(11B) 사이에 소정의 구동 전압을 인가하고, 또한 상기 제어 게이트 전극(15)에 소정의 정(正)의 기입 전압을 인가함으로써, 상기 드레인 영역(11C) 근방에서의 가속의 결과 형성된 핫 일렉트론을, 상기 터널 산화막(12)을 거쳐서 상기 플로팅 게이트 전극(13) 중으로 주입한다.
또한, 기입된 정보를 소거할 경우에는, 상기 실리콘 기판(11) 또는 소스 영역(11B)에 소정의 소거 전압을 인가하여, 상기 플로팅 게이트 전극(13) 중의 전자를 인출한다. 또한, 상기 기입된 정보를 판독할 경우에는, 상기 제어 게이트 전극(15)에 소정의 판독 전압을 인가하여, 상기 채널 영역(11A) 중을 상기 소스 영역(11B)으로부터 드레인 영역(11C)으로의 전자 흐름을 검출한다.
도 2의 (a)는, 도 1의 플래시 메모리 소자(10)에 있어서, 상기 플로팅 게이트 전극(13), 상기 터널 산화막(12) 및 실리콘 기판(11)을 포함하는 단면의 밴드 구조도를, 상기 제어 게이트 전극(15)에 제어 전압을 인가하지 않은 상태에 대해서 나타내는 도면이다.
도 2의 (a)를 참조하면, 상기 터널 절연막(12)은 포텐셜 베리어를 형성하고, 상기 실리콘 기판(11) 중에 전도대 Ec 상의 전자가 상기 플로팅 게이트 전극(13)에 주입되는 것을 효과적으로 방지하는 것을 알았다.
이것에 대해, 도 2의 (b)는 상기 제어 게이트 전극(15)에 기입 전압을 인가한 상태의 밴드 구조도를 나타낸다.
도 2의 (b)를 참조하면, 상기 기입 전압의 인가에 의해 상기 터널 절연막(12)의 밴드 구조는 변형되고, 전도대 Ec는 삼각 포텐셜을 형성한다. 그래서, 상기 채널 영역(A)에서 형성된 핫 일렉트론이 이러한 삼각 포텐셜 베리어를, 파울러·노르드하임형 전류를 형성하여 통과하고, 상기 플로팅 게이트 전극(13)에 주입된다.
그런데, 이러한 플래시 메모리 소자(10)에서 기입 속도를 향상시키기 위해서는, 도 2의 (b)의 상태에서 상기 삼각 포텐셜을 통과하는 터널 전류의 터널 확률을 증대시킬 필요가 있다. 이를 위해서는 상기 터널 산화막(12)의 막 두께를 감소시키면 좋지만, 상기 터널 산화막(12)의 막 두께를 감소시킬 경우에는, 도 2의 (a)에 도시된 비 기입 상태에서도 상기 터널 중의 전자가 상기 터널 산화막(12)을 터널링에 의해서 통과하여 누설 전류를 형성할 우려가 있다.
도 3은 상기 터널 산화막(12)에 인가되는 전계와, 상기 터널 산화막(12)을 통과하는 터널 전류의 전류 밀도와의 관계를 나타낸다.
도 3을 참조하면, 상기 플래시 메모리 소자(10)에서 1∼10㎲의 기입 시간을 실현하도록 하면, 도 2의 (b)의 기입 상태에서 상기 터널 산화막(12)에 약 10㎹/㎝의 전계를 인가한 경우에, 약 1A/㎠의 터널 전류가 상기 터널 산화막(12) 중을 흐르는 것이 요구된다. 한편, 도 2의 (a)의 비 기입 상태에서는, 상기 터널 산화막(12)을 흐르는 누설 전류의 크기가, 인가 전계가 1㎹/㎝2인 경우에 10-15A/㎠ 이하인 것이 요구된다. 이 때문에, 종래의 플래시 메모리 소자(10)에서는, 상기 터널 산화막(12)으로서 막 두께가 수 ㎚의 열산화막을 사용하고, 도 3에 직선으로 나타낸 전계-전류 특성을 실현하고 있다.
이것에 대해, 기입 시간을 단축하도록 하여 상기 터널 산화막(12)의 막 두께를 감소시킬 경우, 터널 산화막(12)의 전계-전류 특성은 도 3 중의 곡선으로 나타낸 바와 같이 변화되어, 10㎹/㎝의 전계를 인가한 경우의 터널 전류의 크기는 대폭 증대하고, 또한 보다 낮은 인가 전계에서 종래의 1A/㎠의 터널 전류 밀도를 실현할 수 있게 되지만, 비 기입 상태에서의 누설 전류가 크게 증가되게 되어, 상기 플로팅 게이트 전극(13) 중에 전하의 형태로 기입된 정보를 유지할 수 없게 된다.
발명의 개시
그래서 본 발명은, 상술한 과제를 해결한 신규하고 유용한 반도체 장치 및 그 제조 방법을 제공하는 것을 개괄적 과제로 한다.
본 발명의 다른 과제는, 누설 전류가 작고, 또한 전계 인가 시에 큰 전류 밀 도의 터널 전류가 얻어지는 유전체막 및 그 형성 방법을 제공하는 데 있다.
본 발명의 또 다른 과제는, 상기 유전체막을 사용한 반도체 장치 및 불휘발성 반도체 장치, 및 이러한 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명의 기타 과제는,
실리콘 표면 상에 형성된 유전체막으로서,
상기 유전체막은 막중에 희 가스 원소를 포함하며, 또한 질소를, 질소 농도가 유전체막 표면에서, 유전체막 중앙부에서보다도 증대하는 농도 분포로 함유하는 것을 특징으로 하는 유전체막을 제공하는 것이다.
본 발명의 기타 과제는,
실리콘 기판과, 상기 실리콘 기판 상에 형성된 절연막과, 상기 절연막 상에 형성된 전극을 구비한 반도체 장치에 있어서,
상기 절연막은 막중에 희 가스 원소를 포함하며, 또한 질소 농도가 막 중앙부보다도 상기 전극과 접하는 막 표면에서 증대하는 질소 농도 분포를 갖는 것을 특징으로 하는 반도체 장치를 제공하는 것이다.
본 발명의 기타 과제는,
실리콘 기판과, 상기 실리콘 기판 상에 형성된 터널 절연막과, 상기 터널 절연막 상에 형성된 플로팅 게이트 전극과, 상기 플로팅 게이트 전극 상에, 전극간 절연막을 거쳐서 마련된 제어 게이트 전극으로 이루어지는 불휘발성 반도체 메모리 장치에 있어서,
상기 절연막 중 어느 한쪽은 막중에 희 가스 원소를 포함하며, 또한 질소 농도가 막 중앙부보다도 상기 전극과 접하는 막 표면에서 증대하는 질소 농도 분포를 갖는 것을 특징으로 하는 불휘발성 반도체 장치를 제공하는 것이다.
본 발명의 기타 과제는,
표면 상에 실리콘 산화막을 형성하는 공정과,
상기 실리콘 산화막의 표면을, 질화수소 래디컬 NH*에 노출하여 개질하는 공정을 포함하는 것을 특징으로 하는 유전체막의 형성 방법을 제공하는 것이다.
또한 부가적으로, 전술한 유전체막의 형성 방법에서 마이크로파 플라즈마는, 상기 표면 상에서 1012㎝-3 이상의 전자 밀도를 갖는 것이 바람직하다. 또한, 마이크로 플라즈마는 상기 표면 상에서 10V 이하의 플라즈마 전위를 갖는 것이 바람직하다.
본 발명의 기타 과제는,
표면 상에 실리콘 산화막을 형성하는 공정과,
상기 실리콘 산화막의 표면을, Ar 또는 Kr로부터 선택되는 불활성 가스와 질소 및 수소를 구성 성분 원소로서 포함하는 가스의 혼합 가스 중에 형성된 마이크로파 플라즈마에 노출하여, 상기 실리콘 산화막의 표면을 개질하는 공정으로 이루어지는 것을 특징으로 하는 유전체막의 형성 방법을 제공하는 것이다.
본 발명의 기타 과제는,
실리콘 표면을, Kr을 주로 하는 불활성 가스와 질소를 구성 원소로서 포함하는 가스와 산소를 구성 성분 원소로서 포함하는 가스의 혼합 가스 중에 형성된 마이크로파 플라즈마에 노출하여, 상기 실리콘 표면에 산질화막을 형성하는 공정을 특징으로 하는 유전체막의 형성 방법을 제공하는 것이다.
본 발명의 기타 과제는,
실리콘 기판 상에, 질화 처리에 의해 실리콘 산화막을 형성하는 공정과,
상기 실리콘 산화막의 표면을, 질화수소 래디컬 NH*에 노출하여 개질하는 공 정과,
상기 개질된 실리콘 산화막 상에 게이트 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기타 과제는,
실리콘 기판 상에, 산화 처리에 의해 실리콘 산화막을 형성하는 공정과,
상기 실리콘 산화막의 표면을, Ar 또는 Kr로부터 선택되는 불활성 가스와 질소 및 수소를 구성 성분 원소로서 포함하는 가스의 혼합 가스 중에 형성된 마이크로파 플라즈마에 노촐하여, 상기 실리콘 산화막의 표면을 개질하는 공정과,
상기 개질된 실리콘 산화막 상에 게이트 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기타 과제는,
실리콘 기판 표면을, Kr을 주로 하는 불활성 가스와 질소를 구성 원소로서 포함하는 가스와 산소를 구성 성분 원소로서 포함하는 가스의 혼합 가스 중에 형성된 마이크로파 플라즈마에 노출하여, 상기 실리콘 표면에 산질화막을 형성하는 공정과,
상기 산질화막 상에 게이트 전극을 형성하는 공정을 특징으로 하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명에 의하면, 실리콘 기판 등의 표면상에 형성된 산화막의 표면을 Ar나 Kr를 주로 하는 불활성 가스와 질소와 수소를 포함하는 가스의 혼합 가스 중에 형성한 마이크로파 플라즈마에 노출하는 것에 의해, 상기 산화막의 표면이 개질되고, 상기 산화막의 표면적 나노미터의 범위에 질소가 농도 집중한다. 이러한 산화막 표면에 농도 집중한 질소는 상기 산화막 표면에서 실질적으로 층 형상 질화 영역을 형성하고, 그 결과 상기 질화막은 구조가 변화하여, 근사적으로는 실리콘 산화막의 표면에 질화막을 적층한 것과 마찬가지의 유전체막 구조가 얻어진다.
이러한 유전체막 구조에서는, 실리콘 산화막 영역에 대응하는 큰 밴드 갭 영역에 인접하여 상기 질화 영역에 대응하여 보다 작은 밴드 갭 영역이 형성되어 있기 때문에, 또한 상기 질화 영역은 실리콘 산화막보다도 큰 비유전율을 갖기 때문에, 도 l의 플래시 메모리(1O)에서 상기 제어 게이트 전극(l5)에 제어 전압이 인가되어 있지 않은 상태에서는, 상기 유전체막 구조는 채널 영역(11A) 중의 전자에 대하여 실효적으로 큰 막 두께를 나타내고, 상기 전자의 터널링이 효과적으로 저시된다.
이것에 대하여, 상기 제어 게이트 전극(15)에 기입 전압을 인가한 경우에는 상기 유전체막 구조를 구성하는 산화막 영역 및 질화 영역의 밴드 구조가 변형하지만, 그 때, 상기 질화 영역의 형성에 따라 상기 산화막 영역의 실효적인 두께가 감소하고 있고, 그 결과, 채널 영역(11A) 중의 핫 일렉트론은, 상기 유전체막 구조중을 효율적으로 터널링할 수 있게 된다. 상기 산화막 영역 표면에 형성된 질화 영역은 밴드 갭이 작기 때문에, 주입되는 핫 일렉트론에 대해서는 포텐셜 장벽으로서 작용하지 않는다.
그 결과, 이러한 유전막 구조를 플래시 메모리를 비롯하여 불휘발성 반도체 메모리 장치의 터널 절연막으로서 사용하는 것에 의해, 누설 전류를 저감하면서, 동시에 기입 속도를 향상시키거나, 혹은 동작 전압을 저감시키는 것이 가능하게 된다.
또한, 이러한 표면에 질소가 농도 집중한 구성의 산화막은, 실리콘 표면을 Kr를 주로 하는 불활성 가스와, 질소를 구성 원소로서 포함하는 가스와 산소를 구성 원소로서 포함하는 가스의 혼합 가스 중에 형성한 마이크로파 플라즈마에 노출하는 것에 의해서도 형성할 수 있다. 이와 같이 하여 형성된 산화막은 전체로서는 산질화막의 조성을 갖지만, 일부의 질소가 상기 산질화막과 실리콘 표면과의 계면에 농도 집중하여 응력을 완화시키고, 나머지 질소가 막 표면에 농도 집중하여 소망하는 산화물층 영역을 형성한다. 이러한 구성의 산질화막에서는 실리콘 표면과의 계면에 농도 집중한 질소에 의해 응력이 완화되고, 터널링 이외의 기구에 의한 리크 전류의 경로가 효과적으로 차단된다. 즉, 이러한 방법으로 형성된 산질화막은, 매우 우수한 막질을 갖는다. 또한, 이러한 산질화막은, 막 중에 포함되는 수소의 농도가, 표면 밀도 환산으로 하여 1O12 ㎝-2 이하, 바람직하게는 1O11 ㎝-2 이하인 것이 바람직하다.
본 발명의 유전체막의 형성 방법은, 550℃ 이하의 저온으로 할 수 있기 때문에, 산화막 중의 댕글링 본드를 종단하고 있는 수소를 탈리시키는 일없이, 막중의 산소 결손을 회복시킬 수 있다. 이것은, 이후에서 설명하는 질화막 혹은 산질화막의 형성에 있어서도 동일하다.
도 1은 종래의 플래시 메모리 소자의 구성을 나타내는 도면,
도 2의 (a), 도 2의 (b)는 플래시 메모리 소자의 동작을 설명하는 도면,
도 3은 종래의 플래시 메모리 소자의 과제를 설명하는 도면,
도 4의 (a)∼도 4의 (c)는 본 발명의 실시예 1에 따른 산화막의 형성 방법 및 반도체 장치의 제조 방법을 나타내는 도면,
도 5는 본 발명에서 사용되는 래디얼 라인 슬롯 안테나를 이용한 플라즈마 장치의 개략적 구성을 나타내는 도면,
도 6은 적외 분광기에서 측정된 실리콘 표면 종단 수소와 실리콘 결합의 Kr 플라즈마 노출 의존성을 나타내는 특성도,
도 7은 실리콘 산화막 두께의 처리실 가스 압력 의존성을 나타내는 특성도,
도 8은 실리콘 산화막 중의 Kr 밀도의 깊이 방향 분포를 나타내는 특성도,
도 9는 실리콘 산화막의 전류 전압 특성을 나타내는 특성도,
도 10은 실리콘 산화막 및 실리콘 산질화막의 누설 전류 특성과 막 두께의 관계를 나타내는 도면,
도 11의 (a)∼도 11의 (c)는 본 발명의 실시예 2에 따른 질화막의 형성 방법 및 반도체 장치의 제조 방법을 나타내는 도면,
도 12는 실리콘 질화막 두께의 처리실 내 가스 압력 의존성을 나타내는 특성도,
도 13의 (a)∼도 13의 (d)는 본 발명의 실시예 3에 따른 산화막/질화막 적층 유전체막의 형성 공정 및 반도체 장치의 제조 방법을 나타내는 도면,
도 14는 산화막/질화막 적층 유전체막 중에서의 질소의 분포를 나타내는 도면,
도 15는 산화막/질화막 적층 유전체막의 밴드 구조도,
도 16의 (a)∼도 16의 (c)는 본 발명의 실시예 4에 따른 산질화막의 형성 방법 및 반도체 장치의 제조 방법을 나타내는 도면,
도 17은 실리콘 산질화막 형성 시의 원자상 산소와 원자상 수소의 발광 강도를 나타내는 도면,
도 18은 실리콘 산질화막 중의 원소 분포를 나타내는 도면,
도 19는 실리콘 산질화막의 전류 전압 특성을 나타내는 특성도,
도 20은 실리콘 질화막 중에서의 질소 분포의 시간 변화를 나타내는 개략도,
도 21의 (A)∼도 21의 (c)는 본 발명의 실시예 5에 따른 셸로우 트랜치 아이솔레이션의 개념적 단면도,
도 22는 본 발명의 실시예 5에 따른 요철이 있는 실리콘 표면에 형성된 입체적 트랜지스터의 단면 구조도,
도 23은 본 발명의 실시예 6에 따른 플래시 메모리 소자의 구성을 나타내는 도면,
도 24는 도 23의 플래시 메모리 소자의 기입 동작을 나타내는 밴드 구조도,
도 25는 도 23의 플래시 메모리 소자에서의 터널 절연막의 누설 전류 특성을 나타내는 도면,
도 26은 본 발명의 실시예 7에 따른 플래시 메모리 소자의 단면 구조의 개략도,
도 27∼30은 도 26의 플래시 메모리 소자의 형성 방법을 단계적으로 설명하는 개략적 단면 구조도,
도 31은 금속 기판 SOI 상에 제작된 본 발명의 실시예 8에 따른 MOS 트랜지스터의 단면 구조의 개략도,
도 32는 글래스 기판이나 플라스틱 기판 등에 적응되는 본 발명의 실시예 9에 따른 플라즈마 처리 장치의 개념도,
도 33은 도 32의 플라즈마 처리 장치에 의해 형성된 절연막 형상의 다결정 실리콘 트랜지스터의 단면 구조의 개략도,
도 34는 본 발명의 실시예 10에 따른 3차원 LSI의 단면 구조의 개념도.
발명을 실시하기 위한 최선의 형태
이하, 본 발명을 적용한 바람직한 실시예에 대해, 도면을 참조하면서 상세히 설명한다.
(실시예 1)
도 4의 (a)∼도 4의 (c)는 본 발명의 실시예 1에 따른 플라즈마를 이용한 저온에서의 산화막 형성 공정 및 이러한 산화막을 사용한 반도체 장치의 제조 공정을 나타낸다. 또한 도 5는 본 발명에서 사용되는 래디얼 라인 슬롯 안테나를 이용한 플라즈마 처리 장치의 일예를 나타내는 단면도이다.
본 실시예에 있어서는, 최초에 도 4의 (a)의 공정에서 실리콘 표면의 미결합수를 종단하고 있는 수소를 제거한다. 보다 구체적으로 설명하면, 본 실시예에서는, 다음 산화막 형성 공정에서 플라즈마 여기 가스로서 사용되는 Kr을 사용하여, 동일한 처리실 내에서 연속하여 표면 종단 수소 제거 처리와 산화 처리를 행한다.
우선, 도 5의 플라즈마 처리 장치에서 진공 용기(처리실)(101) 내를 진공으로 하고, 다음에 샤워 플래이트(102)로부터 최초로 Ar 가스를 도입하여, 그것을 Kr 가스로 대체한다. 또한, 상기 처리실(101) 내의 압력을 133Pa(1Torr) 정도로 설정한다.
다음에 실리콘 기판(103)을, 가열 기구를 갖는 시료대(104)에 배치하고, 시료의 온도를 400℃ 정도로 설정한다. 상기 실리콘 기판(103)의 온도가 200-550℃의 범위 내이면, 후술하는 결과는 거의 동일해진다. 상기 실리콘 기판(103)은, 직전의 전(前)처리 공정에서 희 불산 세정이 실시되고, 그 결과 표면의 실리콘 미결합수가 수소에서 종단되어 있다.
다음에 동축(同軸) 도파관(105)으로부터 라디얼 라인 슬롯 안테나(106)에 주파수가 2.45㎓의 마이크로파를 공급하고, 상기 마이크로파를 상기 라디얼 라인 슬롯 안테나(106)로부터 처리실(101)의 벽면의 일부에 마련된 유전체판(107)을 통하여, 상기 처리실(101) 내에 도입한다. 도입된 마이크로파는 상기 샤워 플레이트(102)로부터 상기 처리실(101) 내에 도입된 Kr 가스를 여기하고, 그 결과 상기 샤워 플레이트(102)의 바로 아래에 고밀도의 Kr 플라즈마가 형성된다. 공급하는 마이크로파의 주파수가 900㎒ 정도 이상 약 10㎓ 정도 이하의 범위이면, 후술하는 결과는 거의 동일해진다.
도 5의 구성에서 샤워 플레이트(102)와 기판(103)의 간격은, 본 실시예에서는 6㎝로 설정한다. 이 간격은 좁을수록 보다 고속의 성막이 가능해진다. 본 실시예에서는, 라디얼 라인 슬롯 안테나를 이용한 플라즈마 장치를 이용하여 성막한 예를 나타내고 있지만, 다른 방법을 이용하여 마이크로파를 처리실 내에 도입하여 플라즈마를 여기해도 좋다.
상기 실리콘 기판(103)을 Kr 가스로 여기된 플라즈마에 노출함으로써, 상기 실리콘 기판(103)의 표면은 저 에너지의 Kr 이온 조사를 받아, 그 표면 종단 수소가 제거된다.
도 6은 상기 실리콘 기판(103) 표면에서의 실리콘 수소 결합을 적외 분광기에 의해 분석한 결과이며, 상기 처리실(101) 중에 마이크로파를 133Pa(1Torr)의 압력 하에서, 1.2W/㎠의 파워로 도입함으로써 여기한 Kr 플라즈마에 의한 실리콘 표면 종단 수소의 제거 효과를 나타낸다.
도 6을 참조하면, 약 1초 정도의 Kr 플라즈마 조사로 실리콘 수소 결합에 특징적인 파수 2100㎝-1 부근의 광흡수가 거의 소멸되고, 약 30초의 조사에서는 거의 완전히 소멸되는 것을 알 수 있다. 즉, 약 30초의 Kr 플라즈마 조사에 의해, 실리콘 표면을 종단하고 있는 수소가 제거될 수 있음을 알 수 있다. 본 실시예에서는, 1분간의 kr 플라즈마 조사를 실시하여, 표면 종단 수소를 완전히 제거한다.
다음에, 도 4의 (b)의 공정에서, 상기 샤워 플레이트(102)로부터 97/3의 분압비의 Kr/O2 혼합 가스를 도입한다. 이 때, 처리실 내의 압력은 133Pa(1Torr) 정도로 유지하고 있다. Kr 가스와 O2 가스가 혼합된 고밀도 여기 플라즈마 중에서는, 중간 여기 상태에 있는 Kr*과 O2 분자가 충돌하여, 원자상 산소 O*를 효율적으로 대량 발생할 수 있다.
본 실시예에서는, 이 원자상 산소 O*에 의해 상기 실리콘 기판(103)의 표면을 산화하여, 산화막(103A)을 형성한다. 종래의 실리콘 표면의 열산화법에서는, O2 분자나 H2O 분자에 의해 산화가 행해져, 800℃ 이상의 극히 높은 처리 온도가 필요하였지만, 본 발명의 원자상 산소 O*에 의한 산소 처리에서는, 400℃ 정도의 매우 낮은 온도에서 산화가 가능하다. Kr*과 O2의 충돌 기회를 크게 하면, 처리실 압력은 높은 쪽이 바람직하지만, 너무 높게 하면, 발생한 O*끼리가 충돌하여, O2 분자로 되돌아가 버린다. 당연히, 최적 가스 압력이 존재한다.
도 7에, 처리실 내의 Kr/O2의 압력비를 97/3으로 유지하면서, 상기 처리실 (101) 내의 가스 압력을 변화시키는 경우의, 형성되는 산화막(103A)의 두께와 처리실 내 압력의 관계를 나타낸다. 단 도 7에서는, 실리콘 기판(103)의 온도를 400℃로 설정하고, 10분간의 산화 처리를 행하고 있다.
도 7을 참조하면, 상기 처리실(101) 내의 압력이 약 133Pa(1Torr)시에 가장 산화 속도는 빠르게 되고, 이 압력 내지는 그 근방의 압력 조건이 최적인 것을 알 수 있다. 이 최적 압력은, 상기 실리콘 기판(103)의 면 방위가 (100)면인 경우로 한정되지 않고, 어느 면 방위의 실리콘 표면이라도 마찬가지이다.
소망하는 막 두께의 실리콘 산화막(103A)이 형성된다고 해도 마이크로파 파워의 도입을 정지하여 플라즈마 여기를 종료하고, 또한 Kr/O2 혼합 가스를 Ar 가스로 치환하여 산화 공정을 종료한다. 본 공정의 전후에 Ar 가스를 사용하는 것은 Kr보다 저렴한 가스를 퍼지 가스로 사용하기 위해서이다. 본 공정에 사용된 Kr 가스는 회수 재이용한다.
상기 산화막 형성 공정에 이어서 도 4의 (c)의 공정에서 상기 산화막(103A) 상에 게이트 전극(103B)을 형성하고, 패터닝 공정, 이온 주입 공정, 보호막 형성 공정, 수소 신터 처리 공정 등을 실시함으로써, 트랜지스터나 패캐시터를 포함하는 반도체 집적 회로 장치를 형성할 수 있다.
상기 순서로 형성된 실리콘 산화막 중의 수소 함유량을 승온 방출에 의해 측정해도, 3㎚의 막 두께의 실리콘 산화막에서 면 밀도 환산으로 1012/㎝2 정도 이하였다. 특히 누설 전류가 적은 산화막에서는 실리콘 산화막 내의 수소 함유량은, 면 밀도 환산으로 1011/㎝2 정도 이하인 것이 확인되었다. 한편, 산화막 형성 전에 Kr 플라즈마 노출을 행하지 않은 산화막은 면 밀도 환산으로 1012/㎝2를 초과하는 수소를 포함하고 있다.
또한, 상기 순서로 형성된 실리콘 산화막을 박리한 후의 실리콘 표면과 산화막 형성 전의 실리콘 표면의 조합을 원자간력 현미경으로 측정한 바, 실리콘 표면의 거칠기가 변화하고 있지 않은 것이 확인되었다. 즉, 종단 수소를 제거하여 산화한 후에도 실리콘 표면이 거칠게 되지는 않는다.
도 8은 상기의 순서로 형성된 실리콘 산화막 중의 Kr 밀도의 깊이 방향 분포를, 전반사 형광 X선 분광 장치를 이용하여 조사하는 것이다. 단 도 7의 결과는 실리콘의 (100) 면에 대한 것이지만, (l00) 면에 한하지 않고 다른 방위에서도 마찬가지의 결과가 얻어진다.
도 8의 실험에서는, Kr 중의 산소의 분압을 3%로, 또한 처리실 내의 압력을 133Pa(1Torr)로 설정하고, 플라즈마 산화 처리를 기판 온도 400℃에서 행하고 있다.
도 8을 참조하면, 실리콘 산화막 중의 Kr 밀도는 하지의 실리콘 표면으로부터 멀어짐에 따라 증대하고, 실리콘 산화막 표면에서는 2×1011/cm2 정도의 밀도에 도달한다. 이것으로부터, 상기 순서로 얻어지는 실리콘 산화막은, 하지의 실리콘 표면으로부터의 거리가 4㎚ 이상의 영역에서 막 중의 Kr 농도가 일정하고, 한편 실리콘 표면으로부터의 거리가 4㎚ 이하의 영역에서는 실리콘/실리콘 산화막의 계면을 향하여 감소하고 있는 막인 것을 알 수 있다.
도 9는 상기의 순서로 얻어진 실리콘 산화막에 대해, 누설 전류의 인가 전계 의존성을 나타낸다. 단 도 9의 결과는, 실리콘 산화막의 막 두께가 4.4㎚의 경우에 대한 것이다. 비교를 위해, 도 9 중에는 산화막 형성 전에 Kr 플라즈마 노출을 행하지 않았던 경우에 대해, 동일한 막 두께의 산화막 누설 전류 특성을 나타내고 있다.
도 9를 참조하면, Kr 플라즈마로의 노출을 행하지 않았던 경우의 실리콘 산화막의 누설 전류 특성은, 종래의 열산화막의 누설 전류 특성과 등가이며, Kr/O2 마이크로파 플라즈마에 의한 산화 처리를 행해도, 얻어지는 산화막의 누설 전류 특성을 더 개선하는 것은 불가능하다는 것을 알 수 있다. 이에 대해, Kr 플라즈마 조사에 의해 종단 수소 제거를 실시하고 나서 Kr/O2 가스를 도입하여 산화를 행하는 본 실시예의 방법에 의해 형성된 실리콘 산화막은, 종래의 마이크로파 플라즈마 산화에 의해 형성된 실리콘 산화막보다도 동일 전계에 있어서의 누설 전류가 2∼3 자리수나 감소하고, 매우 양호한 저 누설 특성을 나타내고 있음을 알 수 있다. 마찬가지의 누설 전류 특성의 개선은, 더 얇은 1.7㎚ 정도까지의 막 두께의 실리콘 산화막으로도 실현할 수 있음이 확인되고 있다.
도 10은 본 실시예에 따른 실리콘 산화막의 누설 전류 특성을, 상기 실리콘 산화막의 막 두께를 변화시켜 측정한 결과를 나타낸다. 단, 도 10 중, △은 종래의 열산화막의 누설 전류 특성을, 또한 ○은 Kr 플라즈마로의 노출을 생략하여 Kr/O2 플라즈마에 의한 산화를 행한 경우의 실리콘 산화막의 누설 전류 특성을, 또한 ●은 상기 Kr 플라즈마로의 노출 후, 상기 Kr/O2 플라즈마에 의한 산화를 행한 본 실시예에 따른 실리콘 산화막의 누설 전류 특성을 나타낸다. 또한 도 9 중, ■로 나타내는 데이터는 이후에 설명하는 산질화막에 대한 누설 전류 특성을 나타낸 다.
도 10을 참조하면, ○로 나타내는 Kr 플라즈마 노출 공정을 생략하여 플라즈마 산화 공정으로 형성한 실리콘 산화막의 누설 전류 특성은, △로 나타내는 열산화막의 누설 전류 특성과 일치하는 것에 대해, ●로 나타내는 본 실시예에 따른 실리콘 산화막의 누설 전류 특성은, ○로 나타내는 누설 전류 특성에 대해 2∼3 자리수나 감소하고 있음을 알 수 있다. 또한, 본 실시예에 따른 실리콘 산화막에서는, 막 두께가 약 1.5㎚이었어도, 두께가 2㎚의 열산화막의 누설 전류에 필적하는 1×10-2A/cm2의 누설 전류를 실현할 수 있음을 알 수 있다.
또한, 본 실시예에 의해 얻어진 실리콘 산화막에 대하여, 실리콘/실리콘 산화막 계면 준위 밀도의 면 방위 의존성을 측정하여 보면, 어느 면 방위의 실리콘 표면에서도, 약 l×1010cm-2eV-1의 대단히 낮은 계면 준위 밀도가 얻어지는 것을 발견하였다.
이 외에, 내압 특성, 핫 캐리어 내성, 스트레스 전류를 흐르게 하였을 때의 실리콘 산화막이 파괴에 도달할 때까지의 전하량 QBD(Charge-to-BIeakdown) 등의 전기적 특성, 신뢰성적 특성에 관해, 본 실시예에 의해 형성한 산화막은, 종래의 열산화막과 등가 내지는 그 이상의 양호한 특성을 나타낸다.
상술한 바와 같이, 표면 종단 수소를 제거하고 나서 Kr/O2 고 밀도 플라즈마에 의해 실리콘 산화 공정을 행함으로써, 400℃라고 하는 저온에서도, 모든 면 방위의 실리콘에 우수한 실리콘 산화막을 형성할 수 있다. 이렇게 한 효과가 얻어지 는 것은, 종단 수소 제거에 의해 산화막 중의 수소 함유량이 적어지고, 또한 산화막 중에 Kr이 함유되는 것에 기인하고 있는 것으로 생각된다. 산화막 중의 수소가 적은 것에 의해 실리콘 산화막내의 원소의 약한 결합이 적게 되고, 또한 Kr이 함유되는 것에 의해, 막 중이나 Si/SiO2 계면에서의 스트레스가 완화되고, 막중 전하나 계면 준위 밀도가 저감되어, 실리콘 산화막의 전기적 특성이 대폭으로 개선되고 있기 때문이라고 생각된다.
특히, 표면 밀도 환산에 있어서 수소 농도를 1012/cm2 이하, 바람직하게는 1011/cm2 정도 이하로 하면, 5×1011/cm2 이하 정도의 Kr을 포함하는 것이, 실리콘 산화막의 전기적 특성, 신뢰성적 특성의 개선에 기여하고 있는 것으로 생각된다.
본 발명의 산화막을 실현하기 위해서는, 도 5의 장치 이외에, 플라즈마를 이용한 저온의 산화막 형성을 가능하게 하는 다른 플라즈마 프로세서용 장치를 사용해도 상관없는, 예를 들면 마이크로파에 의해 플라즈마를 여기하기 위해 Kr 가스를 방출하는 제 1 가스 방출 구조와, 산화 가스를 방출하는, 상기 제 1 가스 방출 구조와는 상이한 제 2 가스 방출 구조를 구비한 2단 샤워 플레이트형 플라즈마 프로세스 장치를 사용하는 것도 가능하다.
또한, 본 실시예에서는, 소망하는 막 두께의 실리콘 산화막이 형성되는 곳에서 마이크로파 파워 도입을 정지하여 플라즈마 여기를 종료하고, 또한, Kr/O2 혼합 가스를 Ar 가스로 치환하여 산화 공정을 종료하고 있지만, 상기 마이크로파 파워를 정지할 때에, 압력을 133Pa(lTorr) 정도로 유지한 채로 샤워 플레이트(102)로부터 분압비 98/2의 Kr/NH3 혼합 가스를 도입하고, 실리콘 산화막의 표면에 약 O.7㎚의 실리콘 질화막을 형성하여 처리를 종료하더라도 좋다. 이 방법에 의하면 표면에 실리콘 질화막이 형성된 실리콘 산질화막이 얻어져, 보다 높은 비유전율을 갖는 절연막을 형성하는 것이 가능하게 된다.
(실시예 2)
도 11의 (a)∼도 11의 (c)는, 본 발명의 실시예 2에 따른 플라즈마를 이용한 저온에서의 질화막의 형성 방법, 및 이러한 질화막을 사용한 반도체 장치의 제조 방법을 나타낸다.
본 실시예에서도, 산화막 형성시에는 도 5와 마찬가지의 장치를 이용한다. 또한 본 실시예에 있어서는, 종단 수소 제거 및 질화막 형성시를 위해 Ar 또는 Kr을 플라즈마 여기 가스로서 사용하는 것이 양호한 질화막을 형성한 후에 바람직하다.
이하 Ar를 사용했을 때의 일례를 나타낸다.
우선, 도 11의 (a)의 공정에 있어서 도 5의 진공 용기(처리실)(101)내를 진공으로 배기하고, 다음에 샤워 플레이트(102)로부터 Ar 가스를 도입하여 처리실내의 압력을 13.3Pa(100mTorr) 정도로 설정한다.
다음에 직전의 전처리 공정에 있어서 수소 첨가수 세정에 의해 표면의 실리 콘 미결합수가 수소에 의해 종단된 실리콘 기판(103)을 처리실(101) 내에 도입하고, 가열 기구를 갖는 시료대(104)에 탑재한다. 또한 시료의 온도를 500℃로 설정한다. 이 온도가 300∼500℃의 범위내이면, 이하에 서술하는 결과는 거의 변하지 않는다.
다음에, 동축 도파관(105)으로부터, 라디얼 라인 슬롯 안테나(106) 및 유전체판(107)을 거쳐서, 처리실 내에, 2.45 ㎓의 마이크로파를 공급하고, 처리실 내에 고밀도의 Ar 플라즈마를 생성한다. 공급하는 마이크로파의 주파수가 900 MHz 정도 이상 10 GHz 정도 이하의 범위에 있으면, 이하에 서술하는 결과는 거의 변하지 않는다. 샤워 플레이트(102)와 기판(103)의 간격은, 본 실시예에서는 6㎝로 설정하고 있다. 이 간격은 좁은 쪽이 보다 고속의 성막이 가능해진다. 또 본 실시예에서는, 라디얼 라인 슬롯 안테나를 이용한 플라즈마 장치를 이용하여 성막한 예를 나타내고 있지만, 다른 방법을 이용하여 마이크로파를 처리실 내에 도입하더라도 좋다.
이와 같이 Ar 가스로 여기된 플라즈마에 노출된 실리콘 표면은 저 에너지의 Ar 이온 조사를 받아, 그 표면 종단 수소가 제거된다. 본 실시예에서는 1분간의 Ar 플라즈마 노출을 실시한다.
다음에 도 1l의 (b)의 공정에서, 샤워 플레이트(102)로부터 Ar 가스에 분압비로 2%의 NH3 가스를 혼합하여 도입한다. 이 때, 처리실 내의 압력은 13.3Pa(10OmTorr) 정도로 유지한다. Ar 가스와 NH3 가스가 혼합된 고밀도 여기 플 라즈마 중에서는, 중간 여기 상태에 있는 Ar*와 NH3 분자가 충돌하여, NH* 래디컬이 효율적으로 발생한다. 이 NH* 래디컬이 실리콘 기판 표면을 질화하여, 상기 실리콘 기판(103)의 표면에 실리콘 질화막(103C)이 형성된다.
다음에, 소망하는 막 두께의 실리콘 질화막(103C)이 형성된 곳에서 마이크로파파워의 도입을 정지하여 플라즈마 여기를 종료하고, 또한 Ar/NH3 혼합 가스를 Ar 가스로 치환하여 질화 공정을 종료한다.
또한 도 11의 (c)의 공정에 있어서, 상기 질화막 형성 공정에 의해 형성된 실리콘 질화막(103C)을 게이트 절연막으로서 사용하고, 이러한 게이트 절연막(103C) 상에 게이트 전극(103D)을 형성한다. 또한 패터닝 공정, 이온 주입 공정, 보호막 형성 공정, 수소 싱크 처리 등을 행하는 것에 의해, 트랜지스터나 캐패시터 등을 포함하는 반도체 집적 장치가 형성된다.
본 실시예에서는, 라디얼 라인 슬롯 안테나를 이용한 플라즈마 장치를 이용하여 질화막을 성막한 예를 도시하였으나, 다른 방법을 이용하여 마이크로파를 처리실 내에 도입해도 좋다. 또한 본 실시예에서는, 플라즈마 여기 가스에 Ar 가스를 사용하고 있으나, Kr을 이용해도 마찬가지의 효과를 얻을 수 있다. 또한, 본 실시예에서는, 플라즈마 프로세스 가스에 NH3을 이용하고 있으나, N2와 H2 등의 혼합 가스를 이용해도 좋다.
본 발명의 실리콘 질화막 형성에 있어서는, 표면 종단 수소를 제거한 후에 있어서도, 플라즈마 중에 수소가 존재하는 것이 하나의 중요한 요건이다. 플라즈마 중에 수소가 존재하는 것에 의해, 실리콘 질화막중 및 계면의 댕글링 본드가 Si-H, N-H 결합을 형성하여 종단되고, 그 결과 실리콘 질화막 및 계면의 전자 트랩이 없어진다고 생각된다.
Si-H 결합, N-H 결합이 본 발명의 질화막에 존재하는 것은, 각각 적외 흡수 스펙트럼, X선 광전자 분광 스펙트럼을 측정함으로써 확인되고 있다. 수소가 존재함으로써, CV 특성의 히스테리시스도 없어지고, 실리콘/실리콘 질화막 계면 준위 밀도도 2×1010cm-2로 낮게 억제된다. 희 가스(Ar 또는 Kr)와 N2/H2의 혼합 가스를 사용하여 실리콘 질화막을 형성하는 경우에는 수소 가스의 분압을 0.5% 이상으로 함으로써, 막중의 전자나 정공의 트랩을 현저하게 감소시킬 수 있다.
도 12는 상술한 순서로 작성한 실리콘/질화막 두께의 압력 의존성을 나타낸다. 단 도 12의 실험에 있어서 Ar/NH3의 분압비는 98/2로 설정되어 있고, 성막 시간은 30분이다.
도 12를 참조하면, 질화막의 성막 장치는, 처리실내의 압력을 낮추어 희 가스(Ar 또는 Kr)가 NH3(또는 N2/H2)에 인가하는 에너지를 증대시킨 쪽이 빠르게 됨을 알 수 있다. 질화막 형성 효율의 관점에서는, 가스 분압은 6.65∼13.3Pa(50∼100mTorr)의 범위가 바람직하지만, 다른 실시예에서 서술한 바와 같이, 산화와 질화를 연속하는 공정에서는 산화에 적합한 압력, 예를 들면, 133Pa(1Torr) 정도로 통일하여 질화를 행하는 것도, 생산성의 관점에서는 바람직한 조건이다. 또한, 희 가스 중의 NH3(또는 N2/H2)의 분압은 1∼10%의 범위가 좋고, 더 바람직하게는 2∼6%가 좋다.
본 실시예에 의해 얻어진 실리콘 질화막(103C)의 비유전율은 7.9이었지만, 이 값은 실리콘 산화막의 비유전율의 약 2배이다.
본 실시예에 의해 얻어진 실리콘 질화막(103C)의 전류 전압 특성을 측정한 바, 막 두께가 3.0㎚(유전율 환산 산화막 1.5㎚에 상당)인 때에, 1V의 전압 안기시에 있어서, 막 두께가 1.5㎚의 열산화막보다도 5∼6자리수 이상이나 낮은 누설 전류 특성이 얻어지는 것이 발견되었다. 이것은, 본 실시예에 따른 실리콘 질화막을 사용하는 것에 의해, 게이트 절연막에 실리콘 산화막을 사용한 종래의 트랜지스터에 있어서 문제로 되어 있는 미세화 한계를 돌파할 수 있는 것이 가능함을 의미한다.
상술한 산화막의 성막 조건, 및 물성적, 전기적 특성은, (100) 면 방위의 실리콘 표면 상에 한정되는 것이 아니라, (111) 면을 포함하는 모든 면 방위의 실리콘에 있어서, 마찬가지로 성립한다.
본 실시예에 의해 얻어진 바람직한 결과는, 종단 수소가 제거된 것에 의한 것만이 원인이 아니라, 질화막 중에 Ar 가스 또는 Kr 가스가 함유되는 것에도 관계하는 것으로 생각된다. 즉, 본 실시에에 따른 질화막에서는 질화막 중이나 실리콘/질화막 계면에서의 스트레스가, 질화막 중에 함유되는 Ar 또는 Kr에 의해 완화되고, 그 결과 실리콘 질화막 중의 고정 전하나 계면 준위 밀도가 저감되며, 전기적 특성, 신뢰성적 특성이 대폭으로 개선된 것으로 생각된다.
특히, 실리콘 산화막의 경우와 마찬가지로, 표면 밀도에 있어서 5×1O11/cm2 이하의 Ar 또는 Kr을 포함하는 것이 실리콘 질화막의 전기적 특성, 신뢰성적 특성의 개선에 기여하고 있다고 생각된다.
본 발명의 질화막(l03C)을 실현하기 위해서는, 도 5의 장치 이외에, 플라즈마를 이용한 저온의 산화막 형성을 가능하게 하는 별도의 플라즈마 프로세스용 장치를 사용해도 상관없다. 예를 들면, 마이크로파에 의해 플라즈마를 여기하기 위한 Ar 또는 Kr 가스를 방출하는 제 1 가스 방출 구조와, NH3(또는 N2/H2 가스) 가스를 방출하는, 상기 제 1 가스 방출 구조와는 상이한 제 2 가스 방출 구조를 갖는 2단 샤워 플레이트형 플라즈마 프로세스 장치로 형성하는 것도 가능하다.
(실시예 3)
도 13의 (a)∼도 13의 (d)는, 본 발명의 실시예 3에 따른 플라즈마를 이용한 저온에서의 산화막과 질화막을 적층한 2층 적층 유전체 구조의 형성 방법, 및 이러한 2층 적층 유전체 구조를 사용한 반도체 장치의 제조 방법을 나타낸다.
본 실시예에서 사용되는 산화막 및 질화막의 형성 장치는 도 5와 동일하다. 본 실시예에 있어서는, 산화막 및 질화막 형상을 위한 Kr을 플라즈마 여기 가스로서 사용한다.
우선, 도 13의 (a)의 공정에 있어서, 도 5의 진공 용기(처리실)(101)내를 진 공으로 배기하고, 샤워 플레이트(102)로부터 Ar 가스를 상기 처리실(101)중에 도입한다. 다음에 도입되는 가스를 당초의 Ar로부터 Kr 가스로 전환하고, 상기 처리실(101)내의 압력을 133Pa(1Torr) 정도로 설정한다.
다음에, 직전의 전처리 공정에서 희 불산 세정이 실시되어 표면의 실리콘 미결합수가 수소에 의해 종단되어 있는 실리콘 기판(103)을 상기 처리실(101) 내에 도입하고, 가열 기구를 구비한 시료대(104)에 탑재한다. 또한 시료의 온도를 400℃로 설정한다.
다음에 상기 동축 도파관(105)으로부터 라디얼 라인 슬롯 안테나(106)에 주파수가 2.45 GHz의 마이크로파를 1분간 공급하고, 상기 마이크로파를 상기 유전체판(107)을 거쳐서 상기 처리실(l01) 내에 도입한다. 이렇게 하여 상기 처리실(101) 내에 생성한 고 밀도의 Kr 플라즈마에, 상기 실리콘 기판(103)의 표면을 노출하는 것에 의해, 표면 종단 수소를 제거한다.
다음에 도 13의 (b)의 공정에 있어서, 상기 처리실(10) 내의 압력을 133P(1torr) 정도로 유지한 채로, 샤워 플레이트(102)로부터 97/3 분압비의 Kr/O2 혼합 가스를 도입하고, 상기 실리콘 기판(103)의 표면에 두께가 1.5㎚의 실리콘 산화막(103A)을 형성한다.
다음에 도 13의 (c)의 공정에서, 마이크로파의 공급을 일시 정지하고, O2 가스의 도입을 정지한다. 또한 진공 용기(처리부)(1O1) 내를 Kr로 퍼지한 후, 샤워 플레이트(102)로부터 분압비 98/2의 Kr/NH3 혼합 가스를 도입하고, 처리실내의 압력 을 133Pa(1Torr) 정도로 설정한 채로, 재차 주파수가 2.56 GHz의 마이크로파를 공급하고, 상기 처리실(101) 내에 고밀도의 플라즈마를 생성하여, 상기 실리콘 산화막(103A)의 표면에 1㎚의 실리콘/질화막(l03N)을 형성한다.
다음에, 소망하는 막 두께의 실리콘 질화막(103A)이 형성된 곳에서 마이크로파 파워의 도입을 정지하여 플라즈마 여기를 종료하고, 또한 Kr/NH3 혼합 가스를 Ar 가스로 치환하여 산화 질화 공정을 종료한다.
다음에 도 13의 (d)의 공정에서, 이상의 공정에서 얻어진 산화질화막을 게이트 절연막으로 하여 그 위에 게이트 전극(103B)을 형성하고, 또한 패터닝 공정, 이온 주입 공정, 보호막 형성, 수소 신터 처리 등을 실시하는 것에 의해, 트랜지스터나 캐패시터를 갖는 반도체 집적 회로 장치가 형성된다.
이와 같이 하여 형성한 적층 게이트 절연막의 실효적인 유전율을 측정한 바, 약 6의 값이 얻어졌다. 그 이외에, 누설 전류 특성, 내압 특성, 핫 캐리어 내성 등의 전기적 특성, 신뢰성적 특성도 이전의 실시예 1의 경우와 마찬가지로, 우수한 것이었다. 얻어진 게이트 절연막에는 실리콘 기판(103)의 면 방위에 대한 위존성도 보이지 않고, (100) 면 이외의 어느 면 방위의 실리콘에도 우수한 특성의 게이트 절연막을 형성할 수 있었다. 이와 같이 하여, 산화막의 저 계면 준위 특성과 질화막의 고 유전율 특성을 겸하여 구비한 게이트 절연막을 실현할 수 있었다.
본 실시예에서는, 실리콘 측에 산화막을 형성하는 산화막, 질화막의 2층 구성을 나타내었으나, 목적에 따라 산화막, 질화막의 순서를 교체하는 것, 또는 산화 막/질화막/산화막, 질화막/산화막/질화막 등의 복수의 적층막을 더 형성하는 것도 가능하다.
도 l4는 본 발명에 의해 얻어진 2층 적층 구조의 유전체막중에 있어서의 질소 농도 분포를 개략적으로 나타낸다.
도 l4를 참조하면, 질소는, 상기 질화막(103N)에 대응하여 유전체막 표면의 깊이가 2∼3㎚의 영역에 농도 집중하고 있고, 그 이상의 깊이에는 침입하지 않는다. 즉, 본 실시예에 따른 방법에 의하면, 산화막 표면에 두께가 2∼3㎚의 질화 영역을, 안정하게 형성하는 것이 가능하다.
도 15는 도 13의 (d)의 반도체 장치의 단면 A-A'에 따른 밴드 구조도를, 열 평형 상태에 대해 도시한다.
도 15를 참조하면, 밴드 갭이 큰 실리콘 산화막층(103A)에 인접하여 밴드 갭이 보다 작은 질화물층(103N)이 형성되어 있고, 상기 질화물층(103N)에 인접하여 게이트 전극(103B)이, 또한 상기 실리콘 산화막층(103A)에 인접하여 실리콘 기판(103)이 형성되어 있음을 알 수 있다.
이러한 밴드 구조에서는, 상기 실리콘 기판(103) 중의 전도 전자는, 상기 반도체 장치가 게이트 전극(103B)에 전압이 인가되지 않는 비구동 상태에 있는 경우, 상기 실리콘 산화물층(103A) 및 질화물층(103N)으로 이루어지는 두꺼운 유전체막에 의해 터널링을 저지하고, 게이트 전극(103B)에 누설하는 것은 없다. 이후에 플래시 메모리 소자에 대해 설명하는 바와 같이, 도 15의 밴드 구조는, 누설 전류를 제어하고, 또한 터널 전류의 전류 밀도를 증대시키는 것에 매우 유효하다.
(실시예 4)
도 l6의 (a)∼도 16의 (c)는, 본 발명의 실시예 4에 따른 플라즈마를 이용하여 저온에서 실행하는 산질화막의 형성 방법, 및 이러한 산질화막을 사용한 반도체 장치의 제조 방법을 나타낸다. 단, 본 실시예에서 사용하는 산질화막 형성 장치는, 도 5와 동일하다. 본 실시예에서는, Kr을 플라즈마 여기 가스로서 사용한다.
우선, 도 l6의 (a)의 공정에서 도 5의 진공 용기(처리실)(101) 내를 진공으로 배기하고, 샤워 플레이트(102)로부터 상기 처리실(101) 중에 Ar 가스를 도입한다. 다음에 상기 처리실(l01) 중에 도입되는 가스를 Ar로부터 Kr 가스로 전환하여, 처리실 내의 압력을 l33Pa(1Torr) 정도로 설정한다.
또한 직전의 전처리 공정에서 희 불산 세정이 실시되고 표면의 실리콘 미결합수가 수소에 의해 종단되어 있는 실리콘 기판(103)을 상기 처리실(101) 내에 도입하고, 가열 기구를 구비한 시료대(104)에 탑재한다. 또한 시료의 온도를 400℃로 설정한다.
다음에, 동축 도파관(105)으로부터 라디얼 라인 슬롯 안테나(106)에 주파수가 2.45 GHz의 마이크로파를 1분간 공급하고, 상기 라디얼 라인 슬롯 안테나(106)로부터 유전체막(107)을 통해서 처리실(101) 내에 상기 마이크로파를 도입하고, 상기 처리실(101) 내에 고밀도의 Kr 플라즈마를 생성한다. 이와 같이 하여, Kr 가스에 의해 여기된 플라즈마에 상기 실리콘 기판(103)의 표면을 노출하는 것에 의해, 그 표면 종단 수소를 제거한다.
다음에, 도 16의 (b)의 공정에 있어서, 상기 처리실(101) 내의 압력을 l33Pa(lTorr) 정도로 유지하고, 상기 샤워 플레이트(102)로부터 분압비 96.5/3/0.5의 Kr/O2/NH3 혼합 가스를 도입하며, 실리콘 표면에 3.5㎚의 실리콘 산질화막(103E)을 형성한다. 소망하는 막 두께의 실리콘 산질화막(103E)이 형성된 곳에서 마이크로파 파워의 도입을 정지하여 플라즈마 처리를 종료하고, 또한 Kr/O2/NH3 혼합 가스를 Ar 가스로 치환하여 산질화 공정을 종료한다.
다음에 도 16의 (c)의 공정에서 형성된 산질화막(103E)을 게이트 절연막으로 하여, 상기 게이트 절연막(103E) 위에 게이트 전극(103F)을 형성한다. 또한 패터닝 공정, 이온 주입 공정, 보호막 형성 공정, 수소 신터 처리 공정 등을 실시하고, 트랜지스터나 캐패시터를 포함하는 반도체 집적 회로 장치를 형성한다.
도 17은 발광 분석에 의해 측정한 도 5의 처리 장치 중에 있어서의 원자상 산소 O*의 발생 밀도와 Kr/O2/NH3 가스 중의 NH3 가스의 혼합비 관게를 도시한다.
도 17을 참조하면, 발광 분석에 의해 측정한 원자상 산소 O*의 발생 밀도는 Kr/O2/NH3 가스의 혼합비가 97/3/0∼95/3/2의 범위에서는 실질적으로 변화하지 않지만, 그 이상 NH3의 비율을 증대시키면 원자상 산소 O*의 발생량이 줄고, 대신에 원자상 수소의 양이 증가하는 것을 알 수 있다. 특히 Kr/O2/NH3 가스의 혼합비가 96.5/3/0.5 정도인 경우에 얻어지는 산질화막에 있어서 누설 전류가 가장 감소하고, 절연 내압, 전하 주입 내압도 향상한다.
도 18은 2차 이온 질량 분석기로 측정한 본 실시예에 따른 산질화막 내의 실 리콘, 산소, 질소의 농도 분포를 나타낸다. 단 도 18 중, 횡축은 산질화막의 표면으로부터의 깊이를 나타낸다. 도 18 중, 실리콘, 산소, 질소의 분포가 완만하게 변화하고 있는 것과 같이 보이지만, 이것은 산질화막의 막 두께가 불균일하기 때문이 아니라, 에칭 균일성이 나쁜 것에 기인한다.
도 18을 참조하면, 상기 산질화막 중에 있어서의 질소 농도는, 실리콘/실리콘 산질화막 계면과 실리콘 산질화막 표면에서 높고, 산질화막 중앙부에서는 감소하는 것을 알 수 있다. 이 산질화막 중에 취입되어 있는 질소의 양은 실리콘이나 산소에 비해 수 비율 이하이다. 이후에서 설명하는 바와 같이, 도 18의 실리콘 산질화막에 있어서 실리콘/실리콘 산질화막 계면에 농도 집중하고 있는 질소는, 이러한 계면에 있어서의 응력을 완화하고 있는 것으로 생각되고, 그 결과, 도 18의 실리콘 산질화막에 있어서는, 응력에 기인하는 막중 전하의 트랩이나 계면 준위의 밀도가 저감되고, 누설 전류가 감소한다.
도 19는 본 실시예에 따른 산질화막의 누설 전류의 인가 전계 의존성을 나타낸다. 단 도 19 중, 비교를 위해 마이크로파 플라즈마에 의한 산화막 형성 이전에 Kr 플라즈마로의 노출 처리를 행하지 않았던 동일한 막 두께의 산화막의 누설 전류 특성과, 열산화에 의해 형성된 산화막의 누설 전류 특성도 나타내고 있다.
도 19를 참조하면, Kr 플라즈마 조사에 의해 종단 수소 제거를 실시하고 나서 Kr/O2/NH3 가스를 도입하여 산질화를 행한 본 실시예에 따른 산질화막에서는, 종래의 방법으로 형성된 산화막보다, 동일 전계에서 비교한 누설 전류의 값이 2∼4 자리수만큼이나 감소하여, 양호한 저 누설 특성이 얻어지는 것을 알 수 있다.
또한, 앞에서 설명한 도 10 중에는, 이와 같이 하여 형성된 산질화막의 누설 전류 특성과 막 두께의 관계가 ■에 의해 도시되어 있다.
도 l0을 다시 참조하면, 본 실시예에 의해 Kr 조사를 행한 후에 형성된 산질화막은, 마찬가지의 공정으로 형성된 산화막과 마찬가지의 누설 전류 특성을 갖고, 특히, 막 두께가 약 1.6㎚인 경우에 있어서도 누설 전류의 값이 1×10-2A/cm2에 지나지 않음을 알 수 있다.
본 실시예에 따른 산질화막에서는, 그 이외에, 내압 특성, 핫 캐리어 내성 등의 전기적 특성, 신뢰성적 특성도, 이전의 실시예 1의 산화막 이상으로 우수한 것이었다. 또한 실리콘 기판의 면 방위에 대한 의존도 없어 보이며, 실리콘의 (100) 면 뿐만 아니라, 어느 면 방위의 실리콘 표면 위에도, 우수한 특성의 게이트 절연막을 형성할 수 있다.
상술한 바와 같이, 표면 종단 수소를 제거하고 나서 Kr/O2/NH3 고밀도 플라즈마에 의해 실리콘 산질화 공정을 행함으로써, 400℃라고 하는 저온에 있어서도, 모든 면 방위의 실리콘 표면 상에, 우수한 특성 및 막질의 실리콘 산질화막을 형성할 수 있다.
본 실시예에 있어서 이러한 바람직한 효과가 얻어지는 것은, 종단 수소 제거에 의해 산질화막 중의 수소 함유량이 감소하고 있는 것만이 아니라, 산질화막 중에 수 비율 이하의 질소가 함휴되는 것에도 기인하고 있는 것으로 생각된다. 본 실시예의 산질화막에서는 Kr의 함유량은 실시예 1의 산화막에 비해 약 1/10 이하이며, Kr 대신에 질소가 많이 함유되어 있다. 즉, 실시예에서는, 산질화막 중의 수소가 적기 때문에, 실리콘 산질화막 중에서 약한 결합의 비율이 감소하고, 또한 질소가 함유되는 것에 의해, 막중이나 Si/SiO2 계면에서의 스트레스가 완화되고, 그 결과 막중 전하나 계면 준위의 밀도가 저감하며, 따라서 상기 산질화막의 전기적 특성이 대폭으로 개선되고 있는 것으로 생각된다. 특히 상기 산질화막 중의 수소 밀도가, 표면 밀도 환산에 있어서, 1012cm-2 이하, 바람직하게는 1011cm -2 정도 이하로 감소하는 있는 것, 및 막 중에 실리콘 혹은 산소의 수 비율 이하 농도의 질소를 포함하는 것이, 실리콘 산질화막의 전기적 특성, 신뢰성적 특성의 개선에 기여하고 있는 것으로 생각된다.
또한, 본 실시예에서는, 소망하는 막 두께의 실리콘 산질화막이 형성된 시점에서 마이크로파 파워의 도입을 정지하여 플라즈마 여기를 종료하고, 또한 Kr/O2/NH3 혼합 가스를 Ar 가스로 치환하여 산질화 공정을 종료하고 있지만, 이 마이크로파 파워를 정지하기 전에, 압력을 133Pa(1Torr) 정도로 유지한 채, 상기 샤워 플레이트(102)로부터 분압비 98/2의 Kr/NH3 혼합 가스를 도입하여, 실리콘 산질화막의 표면에 약 0.7㎚의 실리콘 질화막을 형성하고 나서, 산질화 공정을 종료해도 좋다. 이 방법에 의하면 실리콘 산질화막의 표면에 실리콘 질화막이 형성되어, 보다 고유전율의 절연막을 형성할 수 있다.
본 실시예에 따른 산질화막에서는, 앞에서 도 18에서 설명한 막 중에 있어서 의 실리콘/산질화막 계면 및 산질화막 표면으로의 질소 농도는, 상기 산질화막의 성장 사이에서도 유지된다.
도 20은 상기 산질화막의 성장에 따른 질소 분포 프로파일의 변화를 개략적으로 도시한다.
도 20을 참조하면, 질소는 상기 산질화막의 표면과, 상기 산질화막과 하지의 실리콘 기판과의 계면에 농도 집중하고, 이 경향은 상기 산질화막이 성장해도 유지된다. 그 결과, 상기 산질화막은 전체로서는 산질화막의 조성을 갖고 있어도, 막 두계 방향상의 중심부는 산화막에 가까운 조성을 갖고, 한편 표면 및, 상기 산질화막과 실리콘 기판과의 계면은 질화막에 가까운 조성을 갖는 것으로 된다. 또한, 산질화막 표면의 질소가 침입하는 깊이는 대략 2∼3㎚로 한정되어 있고, 따라서 상기 산질화막의 표면에 형성되는 질화막의 두께도 2∼3㎚로 한정된다.
(실시예 5)
다음에, 셸로우 트렌치 아이솔레이션을 구성하는 소자 분리 측정부의 각 부분이나, 요철을 갖는 표면 상태를 갖는 실리콘 표면에 고품질의 실리콘 산화막을 형성한 본 발명의 실시예 5에 따른 반도체 장치의 형성 방법을 나타낸다.
도 21의 (a)는, 셸로우 트렌치 아이솔레이션의 개념도를 나타낸다.
도 21의 (a)를 참조하면, 도시하는 셸로우 트렌치 아이솔레이션은 실리콘 기판(1003) 표면에 플라즈마 에칭에 의해 아이솔레이션 트랜치를 형성하고, 형성된 트렌치를 CVD법에 의해 형성된 실리콘 산화막(1002)에 의해 충전하고, 또한, 상기 실리콘 산화막(1002)을, 예를 들면 CMP법 등에 의해 평균화하는 것에 의해 형성된다.
본 실시예에서는, CMP법에 의한 상기 실리콘 산화막(1002)의 연마 공정 후, 실리콘 기판을 800-900℃의 산화성 분위기에 노출하는 것에 의해 희생 산화를 실행하여, 희생 산화에 의해 형성된 실리콘 산화막을 불산을 포함하는 약액 중에서 에칭하고, 수소 종단된 실리콘 표면을 얻는다. 본 실시예에서는, 실시예 1과 마찬가지의 순서로, Kr 플라즈마에 의해 표면 종단 수소를 제거하고, 그 후 Kr/O2 가스를 도입하여 실리콘 산화막을 약 2.5㎚ 형성한다.
본 실시예에 의하면, 도 21의 (c)에 도시하는 바와 같이, 셸로우 트렌치 아이솔레이션의 각 부에 있어서도, 실리콘 산화막은 균일한 두께로 형성되고, 실리콘 산화막의 막 두께의 감소가 생기는 것은 아니다. 이 Kr 플라즈마를 이용한 플라즈마 산화법에 의해 형성된 셸로우 트렌치 아이솔레이션 부분을 포함한 전체의 실리콘 산화막의 QBD(Charge to Breakdown) 특성은, 매우 양호하고, 주입 전하량 1O2C/cm2이라도 누설 전류 상승이 발생하지 않고, 디바이스의 신뢰성이 대폭으로 개선된다.
상기 실리콘 산화막을 종래의 열산화법에 의해 형성한 경우에는, 도 21의 (b)에 도시하는 바와 같이, 셸로우 트렌치 아이솔레이션의 테이퍼 각이 커지는 것에 따라서, 셸로우 트렌치 아이솔레이션 각 부에서의 박막화가 급격하게 되지만, 본 발명의 플라즈마 산화에 의하면, 테이퍼 각이 크게 되어도, 셸로우 트렌치 아이 솔레이션 각 부에서의 실리콘 산화막의 박막화는 생기지 않는다. 그래서 본 실시예에서는 셸로우 트렌치 아이솔레이션 구조에 있어서, 트렌치의 테이퍼 각을 직각으로 가깝게 붙임으로써 소자 분리 영역의 면적을 감소시킬 수 있어, 반도체 소자의 집적도 향상이 더 가능해진다. 종래의 열산화 등의 기술에서는, 도 21의 (b)에 도시한 트렌치 각 부에서의 열산화막의 박막화에 기인하는 제약에 의해, 소바 분리부에 약 70도 정도의 테이퍼 각이 이용되고 있었지만, 본 발명에 의하면, 90도의 각도를 사용하는 것이 가능하다.
도 22는, 실리콘 기판을 약 90도로 에칭한 요철 표면 형상을 갖는 실리콘 기판에 실시예 1의 순서에 따라 3㎚의 두께로 형성한 실리콘 산화막의 표면을 도시한다.
도 23을 참조하면, 어느 면 위에도 균일한 막 두께의 실리콘 산화막을 형성할 수 있게 되어 있음을 확인할 수 있다.
이와 같이 하여 형성된 산화막에서는 누설 전류나 내압 등의 전기적 특성은 양호하고, 따라서, 본 발명에 의해 종형 구조 등의 복수의 면 방위를 갖는 실리콘 입체적 구조를 갖는 고 밀도의 반도체 집적화 장치를 실현하는 것이 가능해진다.
(실시예 6)
도 23은 본 발명의 실시예 6에 따른 플래시 메모리 소자(20)의 구성을 나타낸다. 단 도 23 중, 앞에서 도 1에서 설명한 부분에는 동일한 참조 부호를 부여하며, 설명을 생략한다.
도 23을 참조하면, 본 실시예의 플래시 메모리 소자(20)는, 터널 절연막(12)으로서, 앞에서의 실시예 3 또는 실시예 4에 따른 유전체층(l2A)을 사용한다.
도 24는 도 23의 플래시 메모리 소자(20)에 있어서 상기 제어 게이트 전극(15)에 기입 전압이 인가된 상태를 나타낸다.
도 24를 참조하면, 상기 유전체막(12A)을 구성하는 실리콘 산화막 및 질화막의 밴드 구조는 상기 제어 게이트 전극(15)으로의 기입 전압의 인가에 따른 플로팅 게이트 전극(13)의 전위 변화에 의해 크게 변형하고, 상기 채널 영역(11A) 중에 형성된 핫 일렉트론은, 상기 실리콘 산화막의 전도대 Ec가 형성되는 삼각 포텐셜 중을 파울러-노르드하임형 터널 전류로서 통과하고, 플로팅 게이트 전극(13)중에 인가된다.
한편, 먼저 도 15에서 설명한 바와 같이, 이러한 유전체막은, 상기 플래시 메모리 소자(20)의 비기입 상태에 있어서는, 채널 영역(11A) 중의 전도 전자에 대해 두꺼운 포텐셜 베리어를 형성하기 때문에, 터널 전류는 효과적으로 저지된다.
도 25는 도 23의 플래시 메모리 소자(20)에 있어서의 상기 터널 절연막(l2A)의 인가 전계 전류 밀도 특성을, 도 3의 그래프에 중첩하여 도시한다.
도 25를 참조하면, 상기 터널 절연막(12A)은 인가 전계가 작은 경우에는 대단히 낮은 누설 전류를 인가하는 데 대해, 인가 전계가 증대하여, 소정의 기입 전계가 인가된 경우에는 터널 전류가 급증하고, 단시간에 효율적으로 정보 기입을 행할 수 있게 된다. 또한 종래의 주입 전류 레벨에서 기입을 행하는 경우에는, 기욉에 요하는 시간이 단축되는 것을 알 수 있다.
도 23의 플래시 메모리 소자(20)에 있어서, 도 16의 (a)∼도 16의 (c)의 공정에서 형성되는 산질화막(103E)을 상기 터널 절연막(l2A)으로서 사용한 경우에는, 상기 Si 기판(11)과 터널 절연막(12A)과의 계면에 있어서의 응력이 완화되고, 상기 터널 절연막(12A)의 막질이 향상하기 때문에, 누설 전류값을 더 저감시킬 수 있다. 이것은, 상기 터널 절연막(12A)의 막 두께를 감소시킬 수 있는 것을 의미하고 있고, 저 전압 동작하는 플래시 메모리 소자를 실현할 수 있게 된다.
(실시예 7)
다음에, 상술한 플라즈마를 이용한 저온에서의 산화막 및 질화막, 혹은 산질화막의 형성 기술을 사용한 본 발명의 실시예 7에 따른 플래시 메모리 소자에 대하여 설명한다. 또 이하의 설명에서는, 플래시 메모리 소자를 일례로서 개시하지만, 본 발명은 마찬가지의 적층 구조를 갖는 EPROM, EEPROM 등에도 적용 가능하다.
도 26은 본 실시예에 따른 플래시 메모리 소자의 개략 단면 구조도를 나타낸다.
도 26을 참조하면, 상기 플래시 메모리 소자는 실리콘 기판(l20l) 상에 형성되어 있고, 상기 실리콘 기판(1201) 상에 형성된 터널 산화막(1202)과, 상기 터널 산화막(1202) 상에 형성된 플로팅 게이트 전극으로 되는 제 1 다결정 실리콘 게이트 전극(l203)과, 상기 다결정 실리콘 게이트 전극(1203) 상에 순차적으로 형성된 실리콘 산화막(1204) 및 실리콘 질화막(l205)과, 상기 실리콘 산화막(1205) 상에 형성되어 제어 게이트 전극을 구성하는 제 2 다결정 실리콘 게이트 전극(1206)으로 구성되어 있다. 또한, 도 26 중, 소스 영역, 드레인 영역, 콘택트 홀, 배선 패턴 등의 도시는 생략하여 기재하고 있다. 상기 실리콘 산화막(1202)은 실시예 1에서 설명한 실리콘 산화막 형성 방법에 의해, 또한, 실리콘 산화막(1204) 및 질화막(1205)의 적층 구조는, 실시예 3에서 설명한 실리콘 질화막의 형성 방법에 의해 형성한다.
도 27∼도 30은 본 실시예의 플래시 메모리 소자의 제조 방법을 단계적으로 설명하기 위한 개략 단면도이다.
도 27을 참조하면, 실리콘 기판(1301) 상에는 필드 산화막(l302)에 의해 플래시 메모리 셀 영역 A, 고전압용 트랜지스터 영역 B 및 저전압용 트랜지스터 영역 C가 형성되어 있고, 절연막 A∼C의 각각에 있어서 상기 실리콘 기판(301)의 표면에 실리콘 산화막(1303)이 형성되어 있다. 상기 필드 산화막(1302)은 선택 산화법(LOCOS법)이나 셸로우 트렌치 아이솔레이션법 등에 의해 형성하면 좋다.
본 실시예에 있어서는, 표면 종단 수소 제거법, 산화막 및 질화막 형성을 위한 Kr을 플라즈마 여기 가스로서 사용한다. 산화막, 질화막 형성 장치는 도 5와 동일하다.
다음에 도 28의 공정에서, 메모리 셀 영역 A로부터 상기 실리콘 산화막(1303)을 제거하고, 희 불산 세정에 의해 실리콘 표면을 수소 종단한다. 또한 이전의 실시예 1과 마찬가지로 하여, 터널 산화막(1304)을 형성한다.
즉, 이전의 실시예 1과 마찬가지로, 상기 진공 용기(처리실)(101)내를 진공으로 배기하고, 상기 처리실(101) 중에 샤워 플레이트(102)로부터 Ar 가스를 도입 한다. 다음에 상기 Ar 가스를 Kr 가스로 전환하여, 처리실(l01)중의 압력을 1 Torr 정도로 설정한다.
다음에, 상기 실리콘 산화막(l303)을 제거하여 실리콘 표면을 희 불산 처리한 상기 실리콘 기판(l301)을, 도 5의 실리콘 기판(103)으로서 상기 처리실(101) 내에 도입하여, 가열 기구를 구비한 시료대(l04)에 탑재한다. 또한 시료의 온도를 400℃로 설정한다.
또한 상기 동축 도파관(l05)으로부터 라디얼 라인 슬롯 안테나(106)에 주파수가 2.45 GHz의 마이크로파를 1분간 공급하고, 상기 마이크로파를 상기 라디얼 라인 슬롯 안테나(106)로부터 상기 유전체판(l07)을 통해서 상기 처리실(101) 내에 도입한다. 상기 실리콘 기판(1301)의 표면을, 이렇게 하여 상기 처리실(101) 중에 형성되는 고밀도 Kr 플라즈마에 노출하는 것에 의해, 상기 기판(1301)의 실리콘 표면으로부터 종단 수소가 제거된다.
다음에, 상기 샤워 플레이트(l02)로부터 Kr 가스, 02 가스를 도입하여 상기 영역 A에 상기 터널 절연막으로 되는 실리콘 산화막(1304)을, 3.5㎚의 두께로 형성하고, 계속해서 제 1 다결정 실리콘층(1305)을, 상기 실리콘막(1304)을 덮도록 퇴적한다.
다음에, 고전압용 및 저전압용 트랜지스터 형성 영역 B, C에서 상기 제 1 다결정 실리콘층(1305)을 패터닝에 의해 제거하고, 메모리 셀 영역 A의 터널 산화막(1304)상에만, 제 1 다결정 실리콘 패턴(1305)을 남긴다.
이 에칭 후, 세정을 행하여, 다결정 실리콘 패턴(1305)의 표면은 수소 종단된다.
다음에 도 29의 공정에서, 이전의 실시예 3과 마찬가지로 하여, 하부 산화막(1306A) 및 상부 질화막(1306B)의 ON 구조를 갖는 절연막(1306)을, 상기 다결정 실리콘 패턴(l305)의 표면을 덮도록 형성한다.
이 ON막은, 다음과 같이 하여 형성한다.
진공 용기(처리실)(101)내를 진공으로 배기하여, 샤워 플레이트(102)로부터 도입되어 있던 Ar 가스를 Kr 가스로 대체하여 도입하고, 처리실내의 압력을 l33Pa (lTorr) 정도로 설정한다. 다음에, 상기 수소 종단된 다결정 실리콘 패턴(l305)을 갖는 실리콘 기판(l301)을 상기 처리실(101) 내에 도입하고, 가열 기구를 갖는 시료대(104)에 탑재한다. 또한 시료의 온도를 400℃로 설정한다.
다음에, 동축 도파관(105)으로부터 주파수가 2.45 GHz의 마이크로파를 상기 라디얼 라인 슬롯 안테나(106)에 1분간 정도 공급하고, 상기 마이크로파를 상기 라디얼 라인 슬롯 안테나(106)로부터 상기 유전체판(107)을 거쳐서 상기 처리실(101) 내에 도입하여, 고밀도의 Kr 플라즈마를 생성한다. 그 결과, 상기 다결정 실리콘 패턴(1305)의 표면은 Kr 가스에 노출되어, 표면 종단 수소가 제거된다.
다음에 상기 처리실(10l) 내의 압력을 133Pa(lTorr) 정도로 유지한 채로, 상기 샤워 플레이트(102)로부터 상기 처리실(101) 내에 Kr/O2 혼합 가스를 도입하여, 다결정 실리콘 표면에 3㎚의 실리콘 산화막을 형성한다.
다음에, 마이크로파의 공급을 일시 정지한 후, Kr 가스, O2 가스의 도입을 정지하고, 진공 용기(처리실)(101) 내를 배기하고 나서, 샤워 플레이트(102)로부터 Kr 가스 및 NH3 가스를 도입한다. 상기 처리실(101)내의 압력을 13.3Pa(100mTorr) 정도로 설정하고, 다시 2.45 GHz의 마이크로파를 상기 처리실(101) 내에 상기 라디얼 라인 슬롯 안테나(106)로부터 공급하고, 처리실 내에 고밀도의 플라즈마를 성실하여, 실리콘 산화막 표면에 6㎚의 실리콘 질화막을 형성한다.
이렇게 하여 ON 막을 형성한 바, 얻어진 ON 막의 막 두께는 균일하며, 다결정 실리콘의 면 방위에 대한 의존성도 보이지 않고, 매우 균일한 막이 얻어지는 것을 알 수 있다.
이렇게 하여 상기 ON 막을 형성한 후, 도 30의 공정에서 고전압용 및 저전압용 트랜지스터 영역 B, C로부터 절연막(1306)을 패터닝에 의해 제거하고, 다음에 고전압용 및 저전압용 트랜지스터 영역 B, C 상에 임계값 전압 제어용의 이온 주입을 행한다. 또한, 상기 영역 B, C 상에 형성된 산화막(1303)을 제거하고, 상기 영역 B에는 게이트 산화막(1307)을 5㎚의 두께로 형성하고, 그 후, 상기 영역 C에 게이트 산화막(1308)을 3㎚의 두께로 형성한다.
그 후, 필드 산화막(1302)을 포함하는 전체 구조 상에 제 2 다결정 실리콘층(1309) 및 실리사이드층(1310)을 순차적으로 형성하고, 또한 상기 제 2 다결정 실리콘층(l309) 및 실리사이드층(1310)을 패터닝하여 상기 고전압용 트랜지스터 영역 B 및 저전압용 트랜지스터 영역 C에 게이트 전극(1311B 및 131lC)을 각각 형성한다. 또한 상기 메모리 셀 영역 A에 대응하여 게이트 전극(131lA)을 형성한다.
도 30의 공정 후, 표준적인 반도체 공정에 준거하여, 소스 영역 및 드레인 영역을 형성하고, 층간 절연막 장치 및 콘택트 홀의 형성이나 배선 패턴의 형성 등을 행한 소자를 완성시킨다,
본 발명에서는, 이들 절연막(1306A, 1306B)에는, 막 두께를 종래의 산화막이나 질화막의 약 절반으로 감소시켜도 양호한 전기적 특성을 유지한다. 즉, 이들 실리콘 산화막(1306A) 및 실리콘 질화막(1306B)은 박막화하여도 양호한 전기적 특성을 갖고 치밀하며 고 품질이다. 또한, 본 발명에서는 상기 실리콘 산화막(1306A) 및 실리콘 질화막(1306B)은 저온으로 형성되므로 게이트 다결정 실리콘과 산화막과의 계면에서 서멀 버제트(thermal budget) 등이 발생하지 않고, 양호한 계면이 얻어지고 있다.
본 발명의 플래시 메모리 소자는, 정보의 기입 및 소거 동작이 저전압으로 행할 수 있고, 기판 전류의 발생을 제어할 수 있어, 터널 절연막의 열화가 억제된다. 이 때문에, 본 발명의 플래시 메모리 소자를 이차원 배열하여 형성된 불휘발성 반도체 메모리 장치는, 높은 양품율로 제조할 수 있어, 안정한 특성을 나타낸다.
본 발명에 따른 플래시 메모리 소자는 상기 절연막(1306A, 1306B)이 우수한 막질을 갖는 것에 대응하여 누설 전류가 적고, 또한 누설 전류를 증대하지 않고 막 두께를 감소시킬 수 있기 때문에, 기입 혹은 소거 동작이 5V 정도의 동작 전압으로 가능하게 된다. 그 결과, 플래시 메모리 소자의 메모리 유지 시간이 종래보다도 2자리수 이상 증대하고, 기입 가능 회수도 약 2자리수 이상 증대한다.
또한, 절연막(1306)의 막 구성은 상기 ON 구성에 한정한 것이 아니라, 실시예 1과 마찬가지의 산화막으로 이루어지는 O 구조, 실시예 2와 마찬가지의 질화막으로 이루어지는 N 구조, 혹은 실시예 4와 마찬가지의 산질화막이어도 무방하다. 또한, 상기 절연막(1306)은, 질화막 및 산화막으로 이루어지는 NO 구조, 산화막, 질화막, 및 산화막을 순차 적층한 ONO 구조, 질화막, 산화막, 질화막, 산화막을 순차 적층한 NONO 구조 등이어도 무방하다. 상기 절연막(1306) 중 어느 하나의 구조를 선택할지는, 주변 회로의 고전압 트랜지스터 및 저전압 트랜지스터의 게이트 산화막과의 정합성이나 공용 가능성 등을 고려하여, 목적에 따라 선택할 수 있다.
(실시예 8)
도 1의 장치를 이용한 Kr/O2 마이크로파 여기 고밀도 플라즈마에 의한 게이트 산화막의 형성, 혹은 Ar(또는 Kr)/NH3(또는 N2/H2) 마이크로파 여기 고밀도 플라즈마에 의한 게이트 산화막의 형성은, 종래와 같은 고온 공정을 이용하는 것이 불가능한 금속층이 하지 실리콘 내에 존재하는 실리콘·온·인슐레이터(금속 기판 SOI) 웨이퍼상의 반도체 집적 회로 장치의 형성에 적용 가능하다. 특히, 실리콘의 막 두께가 얇은 완전 공핍화 동작을 행하는 SOI 구조에 있어서, 본 발명에 의한 종단 수소 제거의 효과가 현저하다.
도 3l은 금속 기판 SOI 구조를 갖는 MOS 트랜지스터의 단면도를 나타낸다.
도 31을 참조하면, (1701)는, n+형 혹은 p+형의 저 저항 반도체층, (l702)은, NiSi 등의 실리사이드층, (l703)은, TaN, TiN 등의 도전성 질화물층, (1704)는 Cu 등의 금속층, (l705)은 TaN, TiN 등의 도전성 질화물층, (1706)은 n+형 혹은 p+형의 저 저항 반도체층, (1707)은, AlN, Si3N4 등의 질화물 절연막, (1708)은 Si02막, (1709)은, SiO2층, BPSG층, 혹은 이들을 조합한 절연막층, (1710)은 n+형 드레인 영역, (1711)은, n+형 소스 영역, (1712)은 p+형 드레인 영역, (1713)은, p+형 소스 영역, (1714, 1715)은 <111> 방향으로 배향한 실리콘 반도체층, (1716)은 본 발명의 실시예 1의 순서에 따라 Kr 플라즈마 조사에 의해 표면 종단 수소가 제거된 후 Kr/O2 마이크로파 여기 고밀도 플라즈마에 의해 형성된 SiO2막, (l717 및 1718)은, 각각 Ta, Ti, TaN/Ta, TiN/Ti 등으로 형성되는 nMOS 트랜지스터 및 pMOS 트랜지스터의 게이트 전극, (1719)는 nMOS 트랜지스터의 소스 영역, (1720)는 nMdS 트랜지스터 및 pMOS 트랜지스터의 드레인 전극이다. (1721)는 pMbS 트랜지스터의 소스 전극이다. (1723)는 기판 표면 전극이다.
이러한 TaN이나 TiN으로 보호된 Cu 층을 포함하는 기판에서는, Cu의 확산을 억압하기 위해서, 열 처리 온도는, 약 700℃ 이하가 아니면 안 된다. n+형 혹은 p+형의 소스 혹은 드레인 영역은, As+, AsF2+ 혹은 BF2+의 이온 주입 후, 550℃의 열 처리로 형성한다.
도 31의 디바이스 구조를 갖는 반도체 장치에 있어서, 게이트 절연막에 산질 화막을 이용한 경우와, Kr 플라즈마 조사에 의해 표면 종단 수소가 제거된 후에 Kr/O2 마이크로파 여기 고밀도 플라즈마 처리에 의해 형성된 게이트 절연막을 이용한 경우에 트랜지스터의 부임계치 특성의 비교를 행하면, 게이트 절연막을 열산화에 의해 형성한 경우에는 부임계치 특성에는 킹크나 누설이 관찰되지만, 본 발명에 의해 게이트 절연막을 형성한 경우에는 부임계치 특성은 매우 양호하다.
또한, 메사형 소자 분리 구조를 이용하면, 메사 소자 분리 구조의 측벽부에는 실리콘 평면부와는 별도의 면 방위의 실리콘 표면이 나타나지만, Kr을 이용한 플라즈마 산화에 의해 게이트 절연막을 형성함으로써, 메사 소자 분리 측벽부의 산화도 평면부와 마찬가지로 거의 균일하게 실행할 수 있어, 양호한 전기적 특성, 높은 신뢰성을 얻을 수 있다.
또한, 실시예 2의 순서에 의해, Ar/NH3을 이용하여 형성한 실리콘 질화막을 게이트 절연막에 사용한 경우에도, 대단히 양호한 전기적 특성, 높은 신뢰성을 가진 금속 기판 SOI 집적 회로 장치를 작성할 수 있다.
본 실시예에 있어서도, 실리콘 질화막의 두께를 3㎚(실리콘 산화막 두께 유전율 환산 1.5㎚)으로 해도 양호한 전기적 특성을 얻을 수 있어, 3㎚의 실리콘 산화막을 사용하였을 때보다도 트랜지스터의 구동 능력을 약 2배 높일 수 있다.
(실시예 9)
도 32는 액정 표시 소자나 유기 일렉트로루미네슨스 소자 등이 형성되는 유 리 기판이나 플라스틱 기판 등의 대형 직사각형 기판 상에 형성된 다결정 실리콘이나 비정질 실리콘층에 대하여 산화 처리, 질화 처리, 혹은 산질화 처리를 실행하기 위한 본 발명의 실시예 8에 따른 제조 장치의 일례를 나타내는 개념도를 도시한다.
도 32를 참조하면, 진공 용기(처리실)(1807) 내를 감압 상태로 하고, 다음에 상기 처리실(1807) 내에 마련된 샤워 플레이트(1801)로부터 Kr/O2 혼합 가스를 도입하며, 또한 상기 처리실(1807) 내를 나사 홈 펌프(1802)에 의해서 배기하는 것에 의해, 상기 처리실(1807)내의 압력을 133Pa(lTorr)로 설정한다. 또한 유리 기판(1803)을, 가열 기구를 가지는 시료대(1804)에 놓고, 유리 기판의 온도를 300℃로 설정한다.
상기 처리실(l807)에는 다수의 방형 도파관(1805)이 마련되어 있고, 다음에 상기 다수의 방향 도파관(1805) 각각의 슬릿부로부터, 유전체판(1806)을 통해서 상기 처리실내(1807)내에 마이크로파를 도입하고, 상기 처리실(l807) 내에 고밀도의 플라즈마를 생성한다. 그 때, 상기 처리실(1807) 중에 마련된 샤워 플레이트(180l)는 도파관으로부터 방사된 마이크로파를, 좌우로 표면파로서 전파시키는 도파로의 역할도 한다.
도 33은 도 32의 장치를 사용하여 본 발명의 게이트 산화막 또는 게이트 질화막을 작성하여, 액정 표시 소자, 유기 EL 발광 소자 등의 구동, 혹은 처리 회로용의 다결정 실리콘 박막 트랜지스터(TFT)를 형성한 예를 나타낸다.
우선, 실리콘 산화막을 형성하여 사용한 예를 서술한다.
도 33을 참조하면, (1901)는 유리 기판, (1902)은 Si3N4막, (1903)은 (111)면을 주로 배향한 다결정 실리콘 nMOS의 채널층, (1905, 1906)은 각각 다결정 실리콘의 nMOS의 소스 영역, 드레인 영역, (1904)은 (1l1)면을 주로 배향한 다결정 실리콘 pMOS의 채널층, (l907, 1908)은 각각 다결정 실리콘 pMOS의 소스 영역, 드레인 영역이다. (1910)는 다결정 실리콘 nMOS의 게이트 전극, (1911)는 다결정 실리콘 pMOS의 게이트 전극, (1912)은 SiO2, BSG, BPSG 등의 절연막, (1913, 1914)은 다결정 실리콘 nM0S의 소스 전극(동시에 다결정 실리콘 p-M0S의 드레인 전극, (1915)은 다결정 실리콘 p-MOS의 소스 전극이다.
절연막 상에 형성되는 다결정 실리콘은 절연막에 대해 수직 방향으로 {111} 면 방위를 향할 때가 안정하고, 또한 치밀하며 결정성이 좋고 고품질의 것으로 된다. 본 실시예에서는, (l909)은 도 32의 장치를 사용하여 실시예1과 마찬가지의 순서로 작성한 두께 0.2㎛의 본 발명의 실리콘 산화막층이며, (111)면을 향한 다결정 실리콘 상에 400℃에서 두께 3㎚로 형성하고 있다.
본 실시예에 의하면, 트랜지스터간의 소자 분리 영역의 예리한 각 부에 있어서도 산화막은 얇아지지 않고, 평탄부, 에지부와 함께 균일한 막 두께의 실리콘 산화막이 다결정 실리콘 상에 형성되는 것이 확인되었다. 소스, 드레인 영역을 형성하기 위한 이온 주입은 게이트 산화막을 거치지 않고 행해지고, 400℃에서 전기적 활성화하여 형성하였다. 이 결과, 전체 공정을 400℃ 이하의 온도에서 실행할 수 있어, 글래스 기판 상에 트랜지스터를 형성 가능하였다. 이 트랜지스터의 이동도 는, 전자로 약 3OOcm2/Vsec 이상, 정공으로 약 15Ocm2/Vsec 이상, 소스, 드레인 내압 및 게이트 내압은 12V 이상이었다. 채널 길이 1.5-2.0㎚ 정도의 트랜지스터에서는, 100 MHz를 초과하는 고속 동작이 가능하게 되었다. 실리콘 산화막의 누설 특성, 다결정 실리콘/산화막의 계면 준위 특성도 양호하였다.
본 실시예의 트랜지스터를 사용함으로써, 액정 표시 소자, 유기 EL 발광 소자는 대면적, 저가격, 고속 동작, 고 신뢰성을 가질 수 있다.
본 실시예는 본 발명의 게이트 산화막 또는 게이트 질화막을 다결정 실리콘에 적응한 실시예이지만, 액정 표시 소자 등에 사용되는 비정질 실리콘 박막 트랜지스터(TFT), 특히 스태거형의 박막 트랜지스터(TFT)의 게이트 산화막 또는 게이트 질화막에도 마찬가지로 적용할 수 있다.
(실시예 10)
다음에, 금속층을 갖는 SOI 소자, 다결정 실리콘 소자, 비정질 실리콘 소자를 적층한 3 차원 적층 LSI의 실시예를 설명한다.
도 34는 본 발명의 3차원 LSI의 단면 구조의 개념도이다.
도 34에 있어서, (2001)은 제 1 SOI 및 배선층, (2002)는 제 2 SOI 및 배선층, (2003)은 제 1 다결정 실리콘 소자 및 배선층, (2004)은 제 2 다결정 실리콘 소자 및 배선층, (2005)은 비정질 반도체 소자 및 기능 재료 소자 및 배선층이다.
상기 제 1 SOI 및 배선층(2001), 및 상기 제 2 SOI 및 배선층(2002)에는, 실 시예 7에서 설명한 SOI 트랜지스터를 이용하여 디지털 연산 처리부, 고 정밀도 아날로그부, 동기형 DRAM부, 전원부, 인터페이스 회로부 등이 작성된다.
상기 제 1 다결정 실리콘 소자 및 배선층(2003)에는, 이전의 실시예 6, 8에서 설명한 다결정 실리콘 트랜지스터, 플래시 메모리 등을 이용하여 병렬 디지털 연산부, 기능 블럭간 리피터부, 기억 소자부 등이 작성된다.
한편 상기 제 2 다결정 실리콘 소자 및 배선층(2004)에는 상기 실시예 8에서 설명한 다결정 실리콘 트랜지스터를 이용하여 증폭기, AD 변환기 등의 병렬 아날로그 연산부가 작성된다. 비정질 반도체 소자 및 기능 재료 소자 및 배선층(2005)에는 광 센서, 소리 센서, 촉각 센서, 전파 송신 수신부 등이 작성된다.
상기 비정질 반도체 소자 및 기능 재료 소자 및 배선층(2005)내에 마련된 광 센서, 소리 센서, 촉각 센서, 전파 송신 수신부의 신호는, 상기 제 2 다결정 실리콘 소자 및 배선층(2004)에 마련된 다결정 실리콘 트랜지스터를 이용한 증폭기, AD 변환 등의 병렬 아날로그 연산부에서 처리되고, 또한 상기 제 1 다결정 실리콘 소자 및 배선층(2003) 혹은 상기 제 2 다결정 실리콘 소자 및 배선층(2004)에 마련된 다결정 실리콘 트랜지스터, 플래시 메모리를 이용한 병렬 디지탈 연산부, 상기 소자부에 그 처리가 계속되고, 또한 상기 제 1 SOI 및 배선층(2001) 혹은 상기 제 2 SOI 및 배선층(2002)에 마련된 SOI 트랜지스터를 이용한 디지탈 연산 처리부, 고 정밀도 고속 아날로그부, 동기형 DRAM으로 처리된다.
또한, 상기 제 1 다결정 실리콘 소자 및 배선층(2003)에 마련된 기능 블록간 리피터부는, 복수 마련해도 큰 칩 면적을 점유하는 일 없이 LSI 전체의 신호 동기 를 조정할 수 있다.
이러한 3차원 LSI가 작성 가능하게 된 것은, 상기 실시예에 상세하게 설명한 본 발명의 기술에 의한 것은 명백하다.
본 발명에 의하면, 실리콘 기판 등의 실리콘 표면 상에, 산화막과 질화막을 적층한, 혹은 질화막과 산화막과 질화막을 순차 적층한, 전체로서는 산질화막의 조성을 갖는 터널 절연막을 형성하는 것이 가능해지고, 누설 전류를 크게 저감함과 동시에 막 두께를 감소시키는 것이 가능해진다. 이에 따라, 플래시 메모리 소자 등에 있어서 기입시의 터널 전류 밀도를 크게 증대시키는 것이 가능해져, 동작 속도가 향상한다. 또한 동작 전압을 저감하는 것이 가능하게 된다.

Claims (59)

  1. 실리콘 표면 상에 형성된 유전체막으로서,
    상기 유전체막은 막중에 희 가스 원소를 포함하며, 또한 질소를, 질소 농도가 유전체막 표면에서, 유전체막 중앙부에서보다도 증대하는 농도 분포로 함유하는 것을 특징으로 하는 유전체막.
  2. 제 1 항에 있어서,
    상기 유전체막중에서, 질소 농도는 상기 실리콘 표면과의 계면 근방에서도, 상기 막 중앙부보다 증대하는 것을 특징으로 하는 유전체막.
  3. 제 1 항에 있어서,
    상기 유전체막은 실리콘 산질화막으로 이루어지고, 상기 막 중앙부에서 질소 농도가 최소로 되는 것을 특징으로 하는 유전체막.
  4. 제 1 항에 있어서,
    상기 유전체막은, 상기 전극과 접하는 막 표면에서 실질적으로 질화 규소막의 조성을 갖는 것을 특징으로 하는 유전체막.
  5. 제 1 항에 있어서,
    상기 유전체막은, 상기 막 중앙부에서 실질적으로 산화 규소막의 조성을 갖는 것을 특징으로 하는 유전체막.
  6. 실리콘 기판과, 상기 실리콘 기판 상에 형성된 절연막과, 상기 절연막 상에 형성된 전극을 구비한 반도체 장치에 있어서,
    상기 절연막은 막중에 희 가스 원소를 포함하며, 또한 질소 농도가 막 중앙부보다도 상기 전극과 접하는 막 표면에서 증대하는 질소 농도 분포를 갖는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 절연막 중에서, 질소 농도는 상기 실리콘 기판과의 계면 근방에서도, 상기 막 중앙부보다도 증대하는 것을 특징으로 하는 반도체 장치.
  8. 제 6 항에 있어서,
    상기 절연막은 실리콘 산질화막으로 이루어지며, 상기 막 중앙부에서 질소 농도가 최소로 되는 것을 특징으로 하는 반도체 장치.
  9. 제 6 항에 있어서,
    상기 절연막은, 상기 전극과 접하는 막 표면에서 실질적으로 질화 규소막의 조성을 갖는 것을 특징으로 하는 반도체 장치.
  10. 제 6 항에 있어서,
    상기 절연막은, 상기 막 중앙부에서 실질적으로 산화 규소막의 조성을 갖는 것을 특징으로 하는 반도체 장치.
  11. 제 6 항에 있어서,
    상기 제 1 전극 상에는, 전극간 절연막을 거쳐서 제 2 전극이 형성된 것을 특징으로 하는 반도체 장치.
  12. 실리콘 기판과, 상기 실리콘 기판 상에 형성된 터널 절연막과, 상기 터널 절연막 상에 형성된 플로팅 게이트 전극과, 상기 플로팅 게이트 전극 상에, 전극간 절연막을 거쳐서 마련된 제어 게이트 전극으로 이루어지는 불휘발성 반도체 메모리 장치에 있어서,
    상기 절연막 중 어느 한쪽은 막중에 희 가스 원소를 포함하며, 또한 질소 농도가 막 중앙부보다도 상기 전극과 접하는 막 표면에서 증대하는 질소 농도 분포를 갖는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 터널 절연막 중에서, 질소 농도는 상기 실리콘 기판과의 계면 근방에서도, 상기 막 중앙부보다도 증대하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 터널 절연막은 실리콘 산질화막으로 이루어지며, 상기 막 중앙부에서 질소 농도가 최소로 되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  15. 제 12 항에 있어서,
    상기 터널 절연막은, 상기 전극과 접하는 막 표면에서 실질적으로 질화 규소막의 조성을 갖는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  16. 제 12 항에 있어서,
    상기 터널 절연막은, 상기 막 중앙부에서 실질적으로 산화 규소막의 조성을 갖는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  17. 표면 상에 실리콘 산화막을 형성하는 공정과,
    상기 실리콘 산화막의 표면을, 질화수소 래디컬 NH*에 노출하여, 개질하는 공정
    을 포함하는 것을 특징으로 하는 유전체막의 형성 방법.
  18. 제 17 항에 있어서,
    상기 질화수소 래디컬 NH*는, Ar 또는 Kr로부터 선택되는 불휘발성 가스와, 질소 및 수소를 구성 성분 원소로서 포함하는 가스의 혼합 가스 중에 형성된 마이크로파 플라즈마에 의해 형성되는 것을 특징으로 하는 유전체막의 형성 방법.
  19. 제 18 항에 있어서,
    상기 마이크로파 플라즈마는, 상기 표면 상에서 1012㎝-3 이상의 전자 밀도를 갖는 것을 특징으로 하는 유전체막의 형성 방법.
  20. 제 18 항에 있어서,
    상기 마이크로파 플라즈마는, 상기 표면 상에서 10V 이하의 플라즈마 전위를 갖는 것을 특징으로 하는 유전체 막의 형성 방법.
  21. 제 18 항에 있어서,
    상기 질소 및 수소를 구성 성분 원소로서 포함하는 가스는, NH3 가스인 것을 특징으로 하는 유전체막의 형성 방법.
  22. 제 18 항에 있어서,
    상기 질소 및 수소를 구성 성분 원소로서 포함하는 가스는, N2 가스와 H2 가스의 혼합 가스로 이루어지는 것을 특징으로 하는 유전체막의 형성 방법.
  23. 제 17 항에 있어서,
    상기 표면은 실리콘 표면으로 이루어지며, 상기 산화막은 상기 실리콘 표면의 산화에 의해 형성되는 것을 특징으로 하는 유전체막의 형성 방법.
  24. 제 23 항에 있어서,
    상기 실리콘 표면의 산화는, 상기 실리콘 표면을, Kr을 주로 하는 불휘발성 가스와 산소를 구성 원소로서 포함하는 가스의 혼합 가스 중에 형성된 마이크로파 플라즈마에 노출하는 공정에 의해 실행되는 것을 특징으로 하는 유전체막의 형성 방법.
  25. 제 23 항에 있어서,
    상기 실리콘 산화막은, 상기 표면의 열산화에 의해 형성되는 것을 특징으로 하는 유전체막의 형성 방법.
  26. 표면 상에 실리콘 산화막을 형성하는 공정과,
    상기 실리콘 산화막의 표면을, Ar 또는 Kr로부터 선택되는 불활성 가스와 질 소 및 수소를 구성 성분 원소로서 포함하는 가스의 혼합 가스 중에 형성된 마이크로파 플라즈마에 노출하고, 상기 실리콘 산화막의 표면을 개질하는 공정
    으로 이루어지는 것을 특징으로 하는 유전체막의 형성 방법.
  27. 제 26 항에 있어서,
    상기 마이크로파 플라즈마는, 상기 표면 상에서 1012㎝-3 이상의 전자 밀도를 갖는 것을 특징으로 하는 유전체막의 형성 방법.
  28. 제 26 항에 있어서,
    상기 마이크로파 플라즈마는, 상기 표면 상에서 10V 이하의 플라즈마 전위를 갖는 것을 특징으로 하는 유전체 막의 형성 방법.
  29. 제 26 항에 있어서,
    상기 질소 및 수소를 구성 성분 원소로서 포함하는 가스는, NH3 가스인 것을 특징으로 하는 유전체막의 형성 방법.
  30. 제 26 항에 있어서,
    상기 질소 및 수소를 구성 성분 원소로서 포함하는 가스는, N2 가스와 H2 가스의 혼합 가스로 이루어지는 것을 특징으로 하는 유전체막의 형성 방법.
  31. 제 26 항에 있어서,
    상기 표면은 실리콘 표면으로 이루어지며, 상기 산화막은 상기 실리콘 표면의 산화에 의해 형성되는 것을 특징으로 하는 유전체막의 형성 방법.
  32. 제 31 항에 있어서,
    상기 실리콘 표면의 산화는, 상기 실리콘 표면을, Kr을 주로 하는 불휘발성 가스와 산소를 구성 원소로서 포함하는 가스의 혼합 가스 중에 형성된 마이크로파 플라즈마에 노출하는 공정에 의해 실행되는 것을 특징으로 하는 유전체막의 형성 방법.
  33. 제 31 항에 있어서,
    상기 실리콘 산화막은, 상기 실리콘 표면의 열산화에 의해 형성되는 것을 특징으로 하는 유전체막의 형성 방법.
  34. 실리콘 표면을, Kr을 주로 하는 불활성 가스와 질소를 구성 원소로서 포함하는 가스와 산소를 구성 성분 원소로서 포함하는 가스의 혼합 가스 중에 형성된 마이크로파 플라즈마에 노출하여, 상기 실리콘 표면에 산질화막을 형성하는 공정을 특징으로 하는 유전체막의 형성 방법.
  35. 제 34 항에 있어서,
    상기 마이크로파 플라즈마는, 상기 실리콘 표면 상에서 1012㎝-3 이상의 전자 밀도를 갖는 것을 특징으로 하는 유전체막의 형성 방법.
  36. 제 34 항에 있어서,
    상기 마이크로파 플라즈마는, 상기 실리콘 표면 상에서 10V 이하의 플라즈마 전위를 갖는 것을 특징으로 하는 유전체막의 형성 방법.
  37. 제 34 항에 있어서,
    상기 질소 및 수소를 구성 성분 원소로서 포함하는 가스는, NH3 가스이며, 상기 산소를 구성 성분 원소로서 포함하는 가스는 O2 가스인 것을 특징으로 하는 유전체막의 형성 방법.
  38. 제 37 항에 있어서,
    상기 불활성 가스와 상기 O2 가스와 NH3 가스는 96.5:3:0.5의 분압비로 공급되는 것을 특징으로 하는 유전체막의 형성 방법.
  39. 제 34 항에 있어서,
    상기 실리콘 표면을 마이크로파 플라즈마에 노출하는 공정에서는, 상기 실리콘 표면이 원자상 산소 O* 및 질화수소 래디컬 NH*에 노출되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  40. 실리콘 기판 상에, 산화 처리에 의해 실리콘 산화막을 형성하는 공정과,
    상기 실리콘 산화막의 표면을, 질화수소 래디컬 NH*에 노출하여 개질하는 공정과,
    상기 개질된 실리콘 산화막 상에 게이트 전극을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  41. 제 34 항에 있어서,
    상기 질화수소 래디컬 NH*는, Ar 또는 Kr로부터 선택되는 불활성 가스와, 질소 및 수소를 구성 성분 원소로서 포함하는 가스의 혼합 가스 중에 형성된 마이크로파 플라즈마에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  42. 제 41 항에 있어서,
    상기 마이크로파 플라즈마는, 상기 표면 상에서 1012㎝-3 이상의 전자 밀도를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  43. 제 41 항에 있어서,
    상기 마이크로파 플라즈마는, 상기 표면 상에서 10V 이하의 플라즈마 전위를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  44. 제 41 항에 있어서,
    상기 질소 및 수소를 구성 성분 원소로서 포함하는 가스는, NH3 가스인 것을 특징으로 하는 반도체 장치의 제조 방법.
  45. 제 41 항에 있어서,
    상기 질소 및 수소를 구성 성분 원소로서 포함하는 가스는, N2 가스와 H2 가스의 혼합 가스로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  46. 제 41 항에 있어서,
    상기 실리콘 산화막은, 상기 실리콘 표면을, Kr을 주로 하는 불활성 가스와 산소를 구성 원소로서 포함하는 가스의 혼합 가스 중에 형성된 마이크로파 플라즈마에 노출하는 공정에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  47. 실리콘 기판 상에, 산화 처리에 의해 실리콘 산화막을 형성하는 공정과,
    상기 실리콘 산화막의 표면을, Ar 또는 Kr로부터 선택되는 불활성 가스와 질소 및 수소를 구성 성분 원소로서 포함하는 가스의 혼합 가스 중에 형성된 마이크로파 플라즈마에 노출하여, 상기 실리콘 산화막 표면을 개질하는 공정과,
    상기 개질된 실리콘 산화막 상에 게이트 전극을 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  48. 제 47 항에 있어서,
    상기 마이크로파 플라즈마는, 상기 표면 상에서 1012㎝-3 이상의 전자 밀도를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  49. 제 47 항에 있어서,
    상기 마이크로파 플라즈마는, 상기 표면 상에서 10V 이하의 플라즈마 전위를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  50. 제 47 항에 있어서,
    상기 질소 및 수소를 구성 성분 원소로서 포함하는 가스는, NH3 가스인 것을 특징으로 하는 반도체 장치의 제조 방법.
  51. 제 47 항에 있어서,
    상기 질소 및 수소를 구성 성분 원소로서 포함하는 가스는, N2 가스와 H2 가스의 혼합 가스로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  52. 제 47 항에 있어서,
    상기 실리콘 표면의 산화는, 상기 실리콘 표면을, Kr을 주로 하는 불휘발성 가스와 산소를 구성 원소로서 포함하는 가스의 혼합 가스 중에 형성된 마이크로파 플라즈마에 노출하는 공정에 의해 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  53. 제 47 항에 있어서,
    상기 실리콘 산화막은, 상기 열산화에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  54. 실리콘 기판 표면을, Kr을 주로 하는 불휘발성 가스와 질소를 구성 원소로서 포함하는 가스와 산소를 구성 성분 원소로서 포함하는 가스의 혼합 가스 중에 형성된 마이크로파 플라즈마에 노출하여, 상기 실리콘 표면에 산질화막을 형성하는 공정과,
    상기 산질화막 상에 게이트 전극을 형성하는 공정
    을 특징으로 하는 반도체 장치의 제조 방법.
  55. 제 54 항에 있어서,
    상기 마이크로파 플라즈마는, 상기 실리콘 기판 상에서 1012㎝-3 이상의 전자 밀도를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  56. 제 54 항에 있어서,
    상기 마이크로파 플라즈마는, 상기 표면 상에서 10V 이하의 플라즈마 전위를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  57. 제 54 항에 있어서,
    상기 질소를 구성 성분 원소로서 포함하는 가스는, NH3 가스이며, 상기 산소를 구성 성분 원소로서 포함하는 가스는 O2 가스인 것을 특징으로 하는 반도체 장치의 제조 방법.
  58. 제 57 항에 있어서,
    상기 불활성 가스와 상기 O2 가스와 NH3 가스는 96.5:3:0.5의 분압비로 공급되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  59. 제 54 항에 있어서,
    상기 실리콘 표면을 마이크로파 플라즈마에 노출하는 공정에서는, 상기 실리콘 표면이 원자상 산소 O* 및 질화수소 래디컬 NH*에 노출되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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