KR101467389B1 - 불휘발성 반도체 기억장치 - Google Patents

불휘발성 반도체 기억장치 Download PDF

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Abstract

실리사이드 영역을 형성하고, 또한, 채널 형성 영역의 금속 원소 농도 증대를 방지하여, 기억소자의 신뢰성을 향상시키는 것을 과제로 한다. 소스 영역 및 드레인 영역과, 상기 소스 영역과 드레인 영역의 사이에 설치된 채널 형성 영역을 가지는 반도체층과, 상기 반도체층 위에, 제1 절연층, 제1 게이트 전극, 제2 절연층, 제2 게이트 전극이 순차 중첩하여 설치되고, 상기 소스 영역 및 드레인 영역은, 그 일부 또는 모두가 니켈 실리사이드층으로 형성되고, 상기 제1 게이트 전극은, 절연막으로 주위가 덮어져 있는 동시에, 희가스 원소를 포함하는 불휘발성 반도체 기억장치에 관한 것이다.
반도체 기억장치, 실리사이드, 희가스

Description

불휘발성 반도체 기억장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 기억소자를 가지는 반도체장치와 그 제조방법에 관한 것이다.
이때, 본 발명에 있어서, 반도체장치란 반도체소자(트랜지스터나 다이오드 등)를 포함하는 회로를 가지는 장치를 말한다.
현대와 같이, 많은 전자기기를 사용하는 사회에서는, 여러가지의 데이터가 생성, 사용되고 있고, 이것들의 데이터를 보존하기 위해서는, 기억소자(이하, 메모리라고 한다)가 필요하다. 생산 및 사용되고 있는 여러가지의 메모리는, 각각에 장점, 단점이 존재하여, 보존, 사용하는 데이터의 종류에 따라 가려쓰고 있다.
메모리의 종류는 크게 2개로 나뉜다. 즉, 휘발성 메모리와 불휘발성 메모리다. 휘발성 메모리란, 전원을 끄면 기억 내용이 잃어버리는 메모리이고, 불휘발성메모리란, 전원을 꺼도 기억 내용이 유지되고 있는 메모리이다. 예를 들면 휘발성 메모리에는, ＤＲＡＭ(Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ)나 ＳＲＡＭ(Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ)이 있다. 휘발성 메모리는, 전원을 끄면 기억 내용이 잃어버리기 때문에, 그것의 용도가 크게 한정되어 버리지만, 액세스에 필요한 시간이 짧으므로, 컴퓨터의 캐시 메모리 등에 사용되고 있다. ＤＲＡＭ은, 메모리 셀의 사이즈가 작으므로, 대용량화가 용이하지만, 제어 방법이 복잡하고, 소비 전력이 크다. ＳＲＡＭ의 메모리 셀은 ＣＭＯＳ로 구성되어 있고, 제조방법 공정이나 제어 방법이 간단하지만, 1개의 메모리 셀에 6개의 트랜지스터를 필요로 하기 때문에, 대용량화에는 맞지 않다.
전원을 꺼도 기억 내용이 유지되는 불휘발성 메모리의 종류는 크게 3개로 나뉜다. 즉, 리라이터블형, 라이트 원스형, 마스크 ROM(Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ)이다. 리라이터블형은 유한 회수 내에서 몇번이나 기억 내용을 바꾸어 쓸 수 있다. 라이트 원스형은 메모리의 사용자가 한번만 데이터를 기록할 수 있다. 마스크 ROM은 메모리의 제조시에 데이터의 내용이 결정되고, 그 데이터 내용을 바꾸어 쓸 수 없다.
리라이터블형 불휘발성메모리로서는, ＥＰＲＯＭ, 플래시 메모리, 강유전체 메모리 등을 들 수 있다. ＥＰＲＯＭ은 기록 조작이 용이해서, 비트당의 단가도 비교적 작지만, 기록이나 소거에 전용의 프로그램 장치와 소거 장치가 필요하다. 플래시 메모리나 강유전체 메모리는, 사용하고 있는 기판 상에서 고쳐쓰기가 가능하고, 액세스에 필요로 하는 시간도 짧으며, 저소비 전력이다.
플래시 메모리의 구조의 1개로서, 활성층 위에, 터널 절연막, 플로팅 게이트, 게이트 절연막, 콘트롤 게이트를 형성한 구조를 들 수 있다.
더구나 이러한 플래시 메모리에 있어서, 응답 속도를 높이기 위해서, 디자인 룰을 축소하거나, 혹은 활성층의 소스 영역 및 드레인 영역에 실리사이드를 형성하고, 소스 영역 및 드레인 영역 자체의 전기 저항 및, 배선과의 접촉저항을 하강시키는 수단을 생각할 수 있다. 상기한 실리사이드를 형성하기 위해서는, 니켈(Ｎｉ), 텅스텐(W), 티타늄(Ｔｉ), 코발트(Ｃｏ) 등의 금속막을 사용할 수 있다(특허문헌 1 및 특허문헌 2 참조).
[특허문헌 1] 일본국 특개 2006-13481호 공보
[특허문헌 2] 일본국 특개 2006-32917호 공보
상기한 플래시 메모리에 있어서, 실리사이드 영역을 형성후, 플래시 메모리 완성될 때까지의 제조공정에 있어서, 가열공정을 거친다. 또한 플래시 메모리를 사용하는 환경에 따라서는, 플래시 메모리가 발열하는 일도 있다.
이러한 제조방법 도중에 가열공정을 거치거나, 플래시 메모리 완성후에 발열하면, 실리사이드 영역의 금속 원소가 채널 형성 영역으로 확산해 버려, 오프 전류의 상승 등에 의한 특성열화가 생겨 버린다.
따라서, 본 발명은, 금속 원소에 의한 메모리 트랜지스터의 특성열화를 억제하는 것을 목적으로 한다.
본 발명에서는 채널 형성 영역으로 확산한 실리사이드 영역을 형성하기 위한 금속 원소를, 채널 형성 영역으로부터 플로팅 게이트로 이동 및 흡수시킴으로써, 채널 형성 영역에 있어서의 해당 금속의 농도를 하강시킬 수 있다.
구체적으로는, 플로팅 게이트를 희가스 원소를 첨가한 반도체막으로 형성함으로써, 금속 원소를 채널 형성 영역으로부터 플로팅 게이트에 이동시킨다. 그 결과 채널 형성 영역의 금속 원소 농도가 작아진다.
본 발명은, 이하의 불휘발성 반도체 기억장치, 기억소자 및 그 제조방법에 관한 것이다.
소스 영역 및 드레인 영역과, 상기 소스 영역과 드레인 영역 사이에 설치된 채널 형성 영역을 가지는 반도체층과, 상기 반도체층 위에, 제1 절연층, 제1 게이트 전극, 제2 절연층, 제2 게이트 전극이 순차 중첩하여 설치되고, 상기 소스 영역 및 드레인 영역은, 그 일부 또는 모두가 실리사이드층으로 형성되고, 상기 제1 게이트 전극은, 절연막으로 주위가 덮어져 있는 동시에, 희가스 원소를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치에 관한 것이다.
상기 제1 게이트 전극은, 일 도전형을 부여하는 불순물원소를 포함하는 반도체층으로 형성되는 것으로서, 상기 반도체층에 상기 희가스 원소가 포함되어 있다.
상기 제1 게이트 전극은, 일 도전형을 부여하는 불순물원소를 포함하는 제1 반도체층과, 희가스 원소를 포함하는 제2 반도체층이 적층되어 있다.
상기 희가스 원소의 농도는 5.0×1019atoms/㎤ 이상이다.
상기 희가스는 아르곤, 크립톤, 크세논으로부터 선택된 1개이다.
또한 절연 표면 상에, 소스 영역 또는 드레인 영역과, 채널 형성 영역과, 상기 소스 영역 또는 드레인 영역의 각각의 영역중에 형성된 실리사이드 영역을 가지는 섬 형상 반도체막과, 상기 섬 형상 반도체막 위에 형성된 터널 절연막과, 상기 터널 절연막 위에, 희가스 원소를 포함하는 반도체막으로 형성된 플로팅 게이트와, 상기 플로팅 게이트 위에 형성된, 게이트 절연막과, 상기 게이트 절연막 위에 형성된, 콘트롤 게이트와, 상기 터널 절연막, 상기 플로팅 게이트, 상기 게이트 절연막, 및, 상기 콘트롤 게이트의 측면에 형성된, 사이드월과, 상기 섬 형상 반도체막, 상기 사이드월, 상기 콘트롤 게이트 위에 형성된, 층간 절연막과, 상기 층간 절연막 위에 형성되고, 상기 실리사이드 영역과 전기적으로 접속되는 전극을 가지는 것을 특징으로 하는 기억소자에 관한 것이다.
본 발명에 있어서, 상기 소스 영역 또는 드레인 영역 각각의 영역의 단부는, 상기 콘트롤 게이트의 단부와 일치한다.
본 발명에 있어서, 상기 소스 영역 또는 드레인 영역 각각의 영역의 단부는, 상기 사이드월의 단부와 일치한다.
기판 위에, 섬 형상 반도체막을 형성하고, 상기 섬 형상 반도체막 위에, 터널 절연막을 형성하고, 상기 터널 절연막 위에, 희가스 원소를 포함하는 반도체막을 사용해서 플로팅 게이트를 형성하고, 상기 플로팅 게이트 위에, 게이트 절연막을 형성하고, 상기 게이트 절연막 위에, 콘트롤 게이트를 형성하고, 상기 터널 절연막, 상기 플로팅 게이트, 상기 게이트 절연막, 및, 상기 콘트롤 게이트를 마스크 로 하여, 상기 섬 형상 반도체막 중에 일 도전성을 부여하는 불순물원소를 첨가하여, 소스 영역 또는 드레인 영역을 형성하고, 상기 터널 절연막, 상기 플로팅 게이트, 상기 게이트 절연막, 및, 상기 콘트롤 게이트의 측면에, 사이드월을 형성하고, 상기 섬 형상 반도체막, 상기 사이드월, 및, 상기 콘트롤 게이트를 덮어서 금속막을 형성하고, 가열하여, 상기 섬 형상 반도체막 중에 실리사이드 영역을 형성하고, 상기 금속막의 미반응 영역을 제거하여, 상기 섬 형상 반도체막, 상기 사이드월, 및, 상기 콘트롤 게이트를 덮어서 층간 절연막을 형성하고, 상기 층간 절연막 위에, 상기 실리사이드 영역에 전기적으로 접속하는 배선을 형성하는 것을 특징으로 하는 기억소자의 제조방법에 관한 것이다.
기판 위에, 섬 형상 반도체막을 형성하고, 상기 섬 형상 반도체막 위에, 터널 절연막을 형성하고, 상기 터널 절연막 위에, 희가스 원소를 포함하는 반도체막을 사용해서 플로팅 게이트를 형성하고, 상기 플로팅 게이트 위에, 게이트 절연막을 형성하고, 상기 게이트 절연막 위에, 콘트롤 게이트를 형성하여, 상기 터널 절연막, 상기 플로팅 게이트, 상기 게이트 절연막, 및, 상기 콘트롤 게이트의 측면에, 사이드월을 형성하고, 상기 섬 형상 반도체막, 상기 사이드월, 및, 상기 콘트롤 게이트를 덮어서 금속막을 형성하고, 가열하여, 상기 섬 형상 반도체막 중에 실리사이드 영역을 형성하고, 상기 금속막의 미반응 영역을 제거하여, 상기 사이드월, 상기 터널 절연막, 상기 플로팅 게이트, 상기 게이트 절연막, 및, 상기 콘트롤 게이트를 마스크로 하여, 상기 섬 형상 반도체막 중에 일 도전성을 부여하는 불순물원소를 첨가하여, 소스 영역 또는 드레인 영역을 형성하고, 상기 섬 형상 반도체 막, 상기 사이드월, 및, 상기 콘트롤 게이트를 덮어서 층간 절연막을 형성하고, 상기 층간 절연막 위에, 상기 실리사이드 영역에 전기적으로 접속하는 배선을 형성하는 것을 특징으로 하는 기억소자의 제조방법에 관한 것이다.
본 발명에 있어서, 상기 희가스 원소를 포함하는 반도체막은, 아르곤을 포함하는 규소막이며, 상기 규소막 중의 아르곤의 농도는, 5.0×1019atoms/㎤ 이상이다.
본 발명에 의해, 실리사이드 영역을 형성할 수 있으므로 응답 속도를 빨리 할 수 있고, 또한 채널 형성 영역의 금속 원소 농도를 작게 할 수 있으므로, 신뢰성이 높은 기억소자를 작성할 수 있다.
이하, 본 발명의 실시예에 대해서 도면을 참조하면서 설명한다. 단, 본 발명은 많은 다른 태양으로 실시하는 것이 가능하며, 본 발명의 취지 및 그 범위에서 일탈하는 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 본 실시예의 기재 내용에 한정해서 해석되는 것은 아니다.
또한 이하에 나타낸 실시형태 1∼실시형태 4는 실시가능한 범위에서 적당하게 조합하는 것이 가능하다.
[실시형태1]
본 실시형태를, 도 1, 도2a∼도 2c, 도3a∼도 3b, 도4a∼도 4c, 도 5를 사용하여 설명한다.
도 1은, 본 실시형태의 기억소자의 단면구조를 보이고 있다. 절연 표면(101) 위에, 활성층인 섬 형상 반도체막(102)이 형성되고 있어, 섬 형상 반도체막(102) 중에는, 채널 형성 영역(103), 소스 영역 또는 드레인 영역인 고농도 불순물 영역(104), 고농도 불순물 영역(104)의 상부에는, 실리사이드 영역(105)이 형성된다. 실리사이드 영역(105)은, 예를 들면 니켈 실리사이드로 형성할 수 있고, 기타 코발트 실리사이드, 티타늄 실리사이드, 텅스텐 실리사이드 등을 적용할 수도 있다.
채널 형성 영역(103) 위에는, 터널 절연막(106), 플로팅 게이트(107), 게이트 절연막(108), 콘트롤 게이트(109)가 형성되고 있어, 터널 절연막(106), 플로팅 게이트(107), 게이트 절연막(108), 콘트롤 게이트(109)의 측면에는, 사이드월(110)이 형성되어 있다.
절연 표면(101)은, 기판이라도 되고, 기판 위에 절연막을 형성한 것이라도 된다. 기판으로서는, 유리 기판, 플라스틱 기판, ＳＯＩ(Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ) 기판 등을 들 수 있다. 기판 위에 절연막을 형성할 경우, 절연막은, 산화 규소막, 질화규소막, 산소를 포함하는 질화규소막, 질소를 포함하는 산화 규소막을 사용해도 된다.
활성층인 섬 형상 반도체막(102)으로서는, 규소(Si)를 사용하면 된다. 또한, 터널 절연막은, 산화 규소를 사용하면 되고, 그것의 막두께를 5nm 이하로 한다.
본 발명에서는, 플로팅 게이트(107)를, 희가스 원소를 포함하는 반도체막으로서, 예를 들면 아르곤(Ａｒ)을 포함하는 규소(Si)막을 성막한 것을 사용해서 형성한다. 반도체막에 포함되는 희가스 원소의 농도는, 지나치게 작으면 후술하는 금속 원소의 이동 및 흡수(본 명세서에서는 「게터링」이라고 부른다)의 효과가 얻어지지 않으므로, 게터링 가능한 정도의 농도를 선택하면 된다. 예를 들면 아르곤 농도가 5.0×1019 atoms/㎤ 이상의 규소막을 스퍼터링법으로 형성하면 된다. 본 실시형태에서는, 3.0×1020atoms/㎤ 정도의 규소막을 스퍼터링법으로 성막하고, 이것을 사용해서 플로팅 게이트(107)를 형성한다. 이에 따라, 실리사이드 영역(105)으로부터 채널 형성 영역(103)으로 확산한 니켈(Ｎｉ)을, 터널 절연막(106)을 통과시켜 플로팅 게이트(107)에 흡수시킬 수 있다. 이때, 희가스 원소는 아르곤이 아니어도 되고, 크립톤이나 크세논이어도 된다.
플로팅 게이트(107)를 형성후, 예를 들면 550℃에서 4시간의 가열처리를 행하면, 채널 형성 영역(103) 중에 포함되어 있는 니켈이, 플로팅 게이트(107)로 이동한다. 그러면, 예를 들면 가열처리전의 채널 형성 영역(103)의 니켈 농도가 1×1013atoms/㎠이었던 것이, 가열처리후는, 전반사 형광 X선 분석(Ｔｏｔａｌ R ｅｆｌｅｃｔｉｏｎ X-ｒａｙ Ｆｌｕｏｒｅｓｃｅｎｃｅ ｓｐｅｃｔｒｏｓｃｏｐ y(ＴＸＲＦ))에 의해, 표면농도를 측정하여, 3.0×1010atoms/㎠ 정도까지 하강시킬 수 있다.
플로팅 게이트(107) 위에는, 게이트 절연막(108), 콘트롤 게이트(109)가 형성된다.
게이트 절연막(108)은, 산화 규소막, 질화규소막, 산소를 포함하는 질화규소막, 질소를 포함하는 산화 규소막 등을 사용해서 형성하면 된다. 또한, 콘트롤 게이트(109)는, 텅스텐(W), 탄탈(Ｔａ), 티타늄(Ｔｉ), 알루미늄(Ａｌ) 등을 사용해서 형성하면 된다.
이하에서 본 실시형태의 기억소자의 상세한 제조방법에 대해서 서술한다.
기판(111) 위에, 하지막(112)을 형성하고, 다시 비정질 반도체막(113)을 형성한다(도2a 참조). 기판(111)은, 예를 들면 유리 기판, 석영기판 등을 사용하면 된다. 또한, 하지막(112)을, 산화 규소막, 질화규소막, 산소를 포함하는 질화규소막, 질소를 포함하는 산화 규소막, 또는 그것들의 적층막, 예를 들면 막두께 100nm의 산화 규소막을 사용하면 된다. 비정질 반도체막(113)은, 막두께 20∼150nm의 범위에서 성막하지만, 본 실시형태에서는 막두께 60nm의 비정질 규소막을 성막한다.
다음에 비정질 반도체막(113)을 결정화해서 결정성 반도체막(114)을 형성한다. 결정화를 촉진하는 원소를 도입후 가열처리를 행해서 결정화해도 되고, 레이저빛을 조사해서 결정화해도 된다. 본실시형태에서는, 비정질규소막에 레이저빛(115)을 조사해서 비정질규소막을 결정화하여, 결정성 규소막을 형성한다(도 2b 참조).
다음에 얻어진 결정성 반도체막(114)을 사용해서 섬 형상 반도체막(102)을 형성한다(도 2c 참조).
섬 형상 반도체막(102)을 형성후, 터널 절연막(터널 산화막이라고도 한다)(106)을 5nm 이하의 막두께로 형성한다(도3a 참조). 여기에서는 터널 절연막(106)을 2∼3nm의 막두께로 형성한다.
다음에 희가스 원소를 포함하는 반도체막을 플로팅 게이트(107)로서, 터널 절연막(106) 위에 형성한다. 본실시형태에서는, 아르곤이 1atoms% 정도의 농도로 포함된 규소막을, ＣＶＤ법, 혹은 스퍼터링법에서 성막한다. 이때, 플로팅 게이트(107)가 되는 반도체막을 형성할 때에, 혹은 형성후에, 일 도전성을 부여하는 불순물원소를 반도체막에 첨가해도 된다.
다음에 플로팅 게이트(107) 위에, 게이트 절연막(108)을 10∼100nm의 막두께로 형성하고, 다시 게이트 절연막(108) 위에, Ta이나 W 등으로 이루어진 도전막을 사용해서 콘트롤 게이트(109)를 형성한다.
이어서, 섬 형상 반도체막(102)에, 터널 절연막(106), 플로팅 게이트(107), 게이트 절연막(108), 콘트롤 게이트(109)를 마스크로 하여, 일 도전성을 부여하는 불순물원소를 첨가하여, 소스 영역 또는 드레인 영역인 고농도 불순물 영역(104), 및, 채널 형성 영역(103)을 형성한다(도 3b 참조). 본실시형태에서는, 도핑법에 의해, 20ｋｅＶ의 가속 전압에서, 1.0×1015atoms/㎠의 도즈량으로 인(P)을 첨가한다. 소스 영역 또는 드레인 영역인 고농도 불순물 영역(104)의 인 농도량은, 3×1021atoms/㎤ 이하가 된다. 이때, 이 일 도전성을 부여하는 불순물원소의 첨가는, 터널 절연막(106), 플로팅 게이트(107), 게이트 절연막(108), 콘트롤 게이트(109) 를 마스크로 하여 행해지므로, 소스 영역 또는 드레인 영역인 고농도 불순물 영역(104) 각각의 영역의 단부는, 터널 절연막(106), 플로팅 게이트(107), 게이트 절연막(108), 콘트롤 게이트(109)의 단부와 일치한다.
그 후에 섬 형상 반도체막(102), 터널 절연막(106), 플로팅 게이트(107), 게이트 절연막(108), 및, 콘트롤 게이트(109) 위에, 절연막, 예를 들면 ＣＶＤ법으로 질소를 포함하는 산화 규소막을 형성하고, 이방성 에칭에 의해, 터널 절연막(106), 플로팅 게이트(107), 게이트 절연막(108), 및, 콘트롤 게이트(109)의 측면에, 사이드월(110)을 형성한다(도4a 참조).
이어서, 실리사이드 영역을 형성하기 위해서, 섬 형상 반도체막(102), 사이드월(110), 콘트롤 게이트(109)를 덮어, 금속막(117)을 형성한다(도 4b 참조). 본실시형태에서는, 섬 형상 반도체막(102) 위에, 니켈막을 스퍼터링법으로 막두께 20nm가 되도록 성막한다.
그 후 350℃ 이상의 열처리를 행하여, 소스 영역 또는 드레인 영역인 고농도 불순물 영역(104)의 각각의 영역 중에는 실리사이드 영역(105)이 형성된다(도 4c 참조). 이어서 황산, 질산 등에 의해, 금속막(117)의 미반응 영역을 에칭에 의해 제거한다(도 1 참조). 본 실시형태에서는, 금속막(117)으로서 니켈막을 사용했으므로, 소스 영역 또는 드레인 영역인 고농도 불순물 영역(104) 중에는 니켈 실리사이드 영역이 형성된다.
이때, 미반응의 금속막(117)을 에칭에 의해 제거할 때에, 얼마 안되는 잔류물이 남았다고 하더라도, 사이드월(110)이 존재하고 있으므로, 콘트롤 게이트(109) 와 섬 형상 반도체막(102)의 쇼트를 막을 수 있다.
이어서, 섬 형상 반도체막(102), 사이드월(110), 콘트롤 게이트(109)를 덮어, 층간 절연막(118)을 형성한다. 더구나 층간 절연막(118) 중에, 소스 영역 또는 드레인 영역인 고농도 불순물 영역(104) 중의 실리사이드 영역(105)에 이르는 콘택홀을 형성한다.
더구나, 층간 절연막(118) 위에, 도전막을 형성하고, 이 도전막을 사용하여, 층간 절연막(118) 중의 콘택홀을 거쳐, 소스 영역 또는 드레인 영역인 고농도 불순물 영역(104) 중의 실리사이드 영역(105)에 전기적으로 접속되는 배선(119)을 형성하여, 기억소자를 형성한다(도 5 참조). 층간 절연막(118)을 형성할 때의 열로, 실리사이드 영역(105) 중의 금속 원소가, 실리사이드 영역(105)으로부터 채널 형성 영역(103)으로 확산해도, 금속 원소는 플로팅 게이트(107)에 흡수되므로, 기억소자의 특성에의 악영향을 억제할 수 있다.
[실시형태2]
본 실시형태에서는, 실시형태 1과는 다른 방법으로, 기억소자를 형성하는 방법에 대해서, 도6a∼도 6c, 도7a∼도 7c를 사용하여 설명한다.
실시형태 1에서는, 섬 형상 반도체막(102)에 일 도전형을 부여하는 불순물원소를 첨가해서 소스 영역 또는 드레인 영역인 고농도 불순물 영역(104)을 형성후, 실리사이드 영역(105)을 형성하였다.
이것은 실리사이드 영역 형성후에, 섬 형상 반도체막에 불순물원소를 첨가해 서 소스 영역 또는 드레인 영역을 형성하려고 하면, 저항이 내려가기 어려워져 버리기 때문이다.
그러나 설계상의 저항을 충분 달성할 수 있으면, 실리사이드 영역 형성후, 소스 영역 또는 드레인 영역을 형성하기 위한 불순물을 첨가하는 것도 가능하다. 이하에서 그 방법에 대해서 서술한다. 이때, 특별히 기재되지 않은 것에 대해서는, 실시형태 1과 같은 것을 가리킨다.
우선 실시형태 1에 의거하여 도 3b에 표시되는 콘트롤 게이트(109) 형성까지의 공정을 행한다. 이어서, 절연막, 예를 들면 ＣＶＤ법으로 질소를 포함하는 산화 규소막을 형성하고, 이방성 에칭에 의해 사이드월(110)을 형성한다(도6a 참조).
이어서, 섬 형상 반도체막(102), 사이드월(110), 콘트롤 게이트(109)를 덮어서 금속막(117)을 형성한다(도 6b 참조).
그후 350℃ 이상의 열처리를 행하여, 섬 형상 반도체막(102) 중의, 사이드월(110) 및 터널 절연막(106)으로 덮어져 있지 않은 영역에는, 실리사이드 영역(105)이 형성된다(도 6c 참조). 이어서 황산, 질산 등에 의해, 금속막(117)의 미반응 영역을 에칭에 의해 제거한다(도7a 참조). 본 실시형태에서는, 금속막(117)으로서 니켈막을 사용했으므로, 섬 형상 반도체막(102) 중에는 니켈 실리사이드 영역이 형성된다.
이어서, 섬 형상 반도체막(102)에, 터널 절연막(106), 플로팅 게이트(107), 게이트 절연막(108), 콘트롤 게이트(109), 및 사이드월(110)을 마스크로 하여, 일 도전형을 부여하는 불순물원소를 첨가하여, 소스 영역 또는 드레인 영역(122), 및, 채널 형성 영역(121)을 형성한다(도 7b 참조). 본 실시형태에서는, 일 도전형을 부여하는 불순물원소로서 인(P)을 섬 형상 반도체막(102)에 첨가한다. 이때, 본 실시형태에서는, 사이드월(110)이 일 도전성을 부여하는 불순물원소 첨가의 마스크에 포함되고, 또한 실리사이드 영역(105)의 마스크로서 사용되므로, 소스 영역 또는 드레인 영역(122)의 각각의 영역의 단부와, 실리사이드 영역(105)의 단부가 일치한다.
이어서, 층간 절연막(118)을 형성하고, 다시 층간 절연막(118) 위에 소스 영역 또는 드레인 영역(122)의 각각의 영역 중의 실리사이드 영역(105)에 전기적으로 접속되는 배선(119)을 형성하여, 기억소자를 형성한다(도 7 c참조). 층간 절연막(118)을 형성할 때의 열로, 실리사이드 영역(105) 중의 금속 원소가, 실리사이드 영역(105)으로부터 채널 형성 영역(121)으로 확산해도, 금속 원소는 플로팅 게이트(107)에 흡수되므로, 기억소자의 특성에의 악영향을 억제할 수 있다.
[실시형태3]
본 실시형태에서는, 무선교신가능한 반도체장치에 있어서, 본 발명의 기억소자를 사용했을 경우에 대해서, 도 8, 도9a∼도 9b를 사용하여 설명한다.
도 8에 도시된 것과 같이 본 실시형태의 무선교신가능한 반도체장치(200)는, 연산 처리 회로(201), 기억 회로(202), 안테나(203), 전원회로(204), 복조 회로(205), 변조 회로(206)를 가진다. 무선교신가능한 반도체장치(200)는, 안테나(203)와 전원회로(204)를 필수적인 구성요소로 하고 있고, 다른 요소는, 무선교 신가능한 반도체장치(200)의 용도에 따라, 적당하게 설치된다.
연산 처리 회로(201)는, 복조 회로(205)로부터 입력되는 신호에 근거하여, 명령의 해석, 기억 회로(202)의 제어, 외부에 송신하는 데이터의 변조 회로(206)에의 출력 등을 행한다.
기억 회로(202)는, 기억소자를 포함하는 회로와, 데이터의 기록이나 데이터의 판독을 행하는 제어회로를 가진다. 기억 회로(202)에는, 적어도, 반도체장치 자체의 개체 식별 번호가 기억되어 있다. 개체 식별 번호는, 다른 반도체장치와 구별하기 위해서 사용된다. 또한, 기억 회로(202)는, 실시형태 1 또는 실시형태 2에서 서술한 기억소자를 사용해서 형성하면 된다.
안테나(203)는, 리더/라이터(207)로부터 공급된 반송파를, 교류의 전기신호로 변환한다. 또한 변조 회로(206)에 의해, 부하 변조가 가해진다. 전원회로(204)는, 안테나(203)가 변환한 교류의 전기신호를 사용해서 전원전압을 생성하고, 각 회로에 전원전압을 공급한다.
복조 회로(205)는, 안테나(203)가 변환한 교류의 전기신호를 복조하고, 복조한 신호를, 연산 처리 회로(201)에 공급한다. 변조 회로(206)는, 연산 처리 회로(201)로부터 공급되는 신호에 근거하여, 안테나(203)에 부하 변조를 가한다.
리더/라이터(207)는, 안테나(203)에 가해진 부하 변조를, 반송파로서 수신한다. 또한 리더/라이터(207)는, 반송파를 무선교신가능한 반도체장치(200)에 송신한다. 이때, 반송파란, 리더/라이터(207)가 송수신하는 전자파이며, 리더/라이터(207)는 변조 회로(206)에 의해 변조된 반송파를 수신한다.
기억 회로(202)에 본 발명을 적용한 기억소자를 탑재하여, 매트릭스 모양으로 배치한 구성에 대해서 도9a에 나타낸다. 이때, 도9a에서는 기억소자의 모두에 본 발명의 기억소자를 사용하고 있지만, 이것에 한정되는 것이 아니고, 반도체장치의 개체 식별 정보를 기억하는, 본 발명의 기억소자를 사용한 메모리부와, 그 밖의 메모리부를 기억 회로(202) 안에 탑재해도 된다.
도9a에 도시된 것은 본 발명의 기억소자를 매트릭스 모양으로 배치한 기억 회로(202)의 구성의 일례이다. 기억 회로(202)는 메모리 셀(1021)이 매트릭스 모양으로 설치된 메모리 셀 어레이(1023), 칼럼 디코더(1025)와 판독 회로(1026)와 셀렉터(1027)를 가지는 비트선 구동회로(1024), 로우 디코더(1030)와 레벨 시프터(1031)를 가지는 워드선 구동회로(1029), 기록 회로 등을 갖고 외부와의 주고받기를 행하는 인터페이스(1028)를 가지고 있다. 이때, 여기에서 나타낸 기억 회로(202)의 구성은 어디까지나 일례로서, 센스앰프, 출력 회로, 버퍼 등의 다른 회로를 갖고 있어도 되고, 기록 회로를 비트선 구동회로에 설치해도 된다.
메모리 셀(1021)은, 워드선 Wy(1≤y≤n)을 구성하는 제1 배선과, 비트선 Bx(1≤x≤m)을 구성하는 제2 배선과, ＴＦＴ(1032)와, 기억소자(1033)를 가진다.
다음에 본 발명의 메모리 셀에의 기록 및 판독 동작에 대해서, 도 9b를 참조하면서 설명한다. 이때, 여기에서는 메모리 셀에 「0」이 기록된 상태를 제2 상태, 「1」이 기록된 상태를 제1 상태로 한다.
우선, 메모리 셀(1021)에 「0」을 기록하기 위한 회로 동작의 일례를 서술한 다. 기록 처리는, 메모리 셀(1021)의 워드선 W0을 선택하고, 비트선 Bo에 전류를 흘려보내는 것으로 행해진다. 즉, 기록을 행하고 싶은 메모리 셀을 워드선 W0에 의해 선택하고, 기억소자(1033)가 제1 상태로부터 제2 상태로 이행하여, 절연시키는 것이 가능한 전압을 걸면 된다. 예를 들면 이 전압을 10V로 한다. 이때, 다른 메모리 셀 내의 기억소자 506, 기억소자 507 및 기억소자 508에 기록이 행해지는 것을 방지하기 위해서 ＴＦＴ 502, ＴＦＴ 503 및 ＴＦＴ 504를 오프로 한다. 예를 들면 워드선 W1 및 비트선 B1은 0V로서 두면 된다. 워드선 W0만 선택된 상태에서, 비트선 B0에, 기억소자(1033)를 제1 상태로부터 제2 상태로 이행하는데 충분한 전압을 거는 것으로, 기억소자(1033)에 「0」이 기록된 상태로 할 수 있다.
다음에 메모리 셀(1021)의 판독 조작의 예를 나타낸다. 판독 조작은, 메모리 셀(1021)의 기억소자(1033)에 「1」이 기록된 제1 상태인지, 「0」이 기록된 제2 상태인지를 판별하면 된다. 예를 들면 메모리 셀(1021)에 「0」이 기록되어 있는 상태인지, 「1」이 기록되어 있는 상태인지를 판독하는 경우에 관하여 설명한다. 기억소자(1033)는 「0」이 기록된 상태, 즉, 절연 상태이다. 워드선 W0을 선택해서 ＴＦＴ 1032를 온으로 한다. 여기에서, ＴＦＴ 1032가 온의 상태에서 비트선 B0에 소정의 전압 이상의 전압을 가한다. 여기에서는, 소정의 전압을 5V로 한다. 이때, 기억소자(1033)기 제1 상태, 즉, 절연되지 않고 있는 상태이면, 전류는 메모리 셀(1021) 내부의 접지되어 있는 배선에 흘러버려, 비트선 B0의 전압은 0V가 된다. 반대로, 기억소자(1033)가 제2 상태, 즉, 절연 상태이면, 전류는 메모리 셀(1021) 내부의 접지되어 있는 배선에 흘러버리지 않아, 비트선 B0의 전압은 5V로 유지된다. 이렇게, 비트선의 전압에 의해 「0」이 기록되어 있는지, 「1」이 기록되어 있는지를 판별할 수 있다.
이과 같이 해서, 본 발명의 기억소자는 무선교신가능한 반도체장치에 적용하는 것이 가능하다.
[실시형태4]
실시형태 3에 기초하여 제조된, 무선교신가능한 반도체장치(200)는, 전자파의 송신과 수신이 가능하다고 하는 기능을 활용하여, 여러가지 물품이나 시스템에 사용할 수 있다. 물품이란, 예를 들면 열쇠(도 10a 참조), 지폐, 동전, 유가 증권류, 무기명 채권류, 증서류(운전면허증이나 주민등록증 등, 도 10b 참조), 서적류, 용기류(샤알레 등, 도 10c 참조), 포장용 용기류(포장지나 보틀 등, 도 10e, 도 10f참조), 기록 매체(디스크나 비디오테잎 등), 탈것류 (자전거등), 장신구(가방이나 안경 등, 도 10d 참조), 식품류, 의류, 생활용품류, 전자기기(액정표시장치, ＥＬ 표시장치, 텔레비젼 장치, 휴대 단말 등) 등이다.
본 발명을 적용해서 제조된, 무선교신가능한 반도체장치(200)는, 상기와 같은 여러가지 형상의 물품의 표면에 붙이거나, 매립하거나 해서, 고정된다. 이때, 시스템이란, 물품관리 시스템, 인증 기능 시스템, 유통 시스템 등이며, 본 발명의 반도체장치를 사용함으로써, 시스템의 고기능화, 다기능화, 고부가가치화를 꾀할 수 있다.
[실시형태5]
본 실시형태는, 소위 플로팅 게이트형의 메모리 트랜지스터를 가지는 불휘발성 반도체 기억장치에 관한 것이다. 도 13에 본 실시형태에 관련되는 불휘발성 메모리 트랜지스터의 단면 구조를 나타낸다.
도 13에 나타낸 불휘발성메모리 트랜지스터는, 예를 들면 ｐ형 반도체기판에 제조된다. 그 밖에 단결정 반도체층으로 불휘발성메모리 트랜지스터를 형성할 수 있다. 기판으로서, ＳＯＩ 기판 혹은 ＳＩＭＯＸ 기판을 사용할 수도 있다. 반도체기판(601)에는 필요에 따라, ＳＴＩ(Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ) 또는 ＬＯＣＯＳ(Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Sｉｌｉｃｏｎ) 등의 구조를 가지는 소자분리 절연층(602)이 형성되어 있다. 소자분리 절연층(602)의 사이에 불휘발성메모리 트랜지스터(600)가 형성된다.
다음에 불휘발성메모리 트랜지스터(600)의 제조 공정의 일례를 도 14a∼도 14c, 도 15a∼도 15b, 도 16a∼도16b, 도 17a∼도17b, 도 18a∼도18b, 도 23a∼도23c를 참조해서 설명한다.
우선 도 23a에 도시된 것과 같이 반도체기판(601) 위에, 제1절연층(621), 제1게이트 전극의 재료가 되는 도전층(622), 보호층(623)을 연속으로 성막한다. 제1절연층(621)과 도전층(622)을 연속으로 성막함으로써, 나중에 형성되는 활성층, 게 이트 절연막, 게이트 전극의 계면을 양호하게 유지하는 것이 가능해 진다. 반도체기판(601)은, 상기한 것과 같이 ｐ형 반도체기판을 사용하고, 제1절연층(621)은, 예를 들면 산화 규소층을 형성하면 된다. 제1절연층(621)으로서 산화 규소층을 사용할 경우, 반도체기판(601)의 표면을 산화해서 형성해도 되고, ＣＶＤ법 등으로 산화 규소층을 새롭게 성막해도 된다.
더구나, 제1 게이트 전극의 재료가 되는 도전층(622)은, 스퍼터링법에 의해 형성된, 희가스 원소를 포함하는 다결정반도체층, 예를 들면 아르곤(Ａｒ)을 포함하는 다결정 규소층을 사용해도 된다. 또는, 도전층(6220으로서, 스퍼터링법에 의해 형성된 다결정 규소층이나, ＣＶＤ법에 의해 형성된 다결정 규소층을 사용해도 된다. 이때, 도전층(622)이 되는 다결정 반도체층을 형성할 때에, 혹은 형성후에, 일 도전성을 부여하는 불순물원소를 다결정 반도체층에 첨가해도 된다.
또한, 보호층(623)은, 예를 들면 질화규소를 사용해서 형성하면 된다.
다음에 도23b에 도시된 것과 같이 반도체기판(601), 제1절연층(621), 도전층(622), 보호층(623)이 적층된 적층구조의 단부를 에칭하여, 소자분리용의 트렌치 개구를 형성한다.
이어서, 트렌치 개구 및 보호층(623) 위에, 절연막(624)을 성막한다. 이 절연막(624)은, 예를 들면 산화 규소막, 질소를 포함하는 산화 규소막 등을 사용하면 되고, 본 실시형태에서는, ＣＶＤ법으로 성막한 산화 규소막을 절연막(624)으로서 사용한다(도23c 참조).
이어서, 절연막(624)의 표면에서 ＣＭＰ(Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃ ａｌ P ｏｌｉｓｈ)에 의해 연마해서 평탄화한다. 더구나, 보호층(623)을 에칭해서 제거한다(도 14a 참조). 보호층(623)을 제거함으로써, 도전층(622)이 노출한다.
도전층(622) 위에, 도전층 622와 같은 재료의 도전층 626을 형성하고, 다시, 제2절연층(627), 제2 게이트 전극의 재료가 되는 도전층(628), 절연막(629)을 형성한다.
제2절연층(627)은, 산화 규소층, 질화규소층, 산소를 포함하는 질화규소층, 질소를 포함하는 산화 규소층 등을 사용해서 형성하면 된다. 본실시형태에서는, 산화 규소층을 제2절연층(627)으로서 사용한다.
도전층(628)의 재료는, 다결정반도체층을 사용하면 된다. 또한 도전층(622)과 마찬가지로, 희가스 원소를 함유하고 있어도 된다. 본실시형태에서는, 도전층(628)으로서 스퍼터링법에 의해 형성된, 아르곤(Ａｒ)을 포함하는 다결정 규소층을 사용한다.
절연막(629)은, 나중의 공에서 하드 마스크로서 기능한다. 절연막(629)은, 산화 규소막, 질화규소막, 산소를 포함하는 질화규소막, 질소를 포함하는 산화 규소막 등을 사용하면 되고, 본 실시형태에서는, 산화 규소막을 사용한다.
도 14b까지 제조하면, 절연막(629) 위에 레지스트를 형성하고, 이것을 사용해서 절연막(629)을 에칭하여, 하드 마스크(635)를 형성하고, 레지스트를 제거한다(도 14c 참조).
하드 마스크(635)를 마스크로 하여, 도전층(628), 제2절연층(627), 도전층(626), 도전층(622), 제1절연층(621), 반도체기판(601)을 에칭하여, 제1 게이트 절연층(606), 제1 게이트 전극(632)의 하층전극(632a), 제1 게이트 전극(632)의 상층전극(632b), 제2 게이트 절연층(612), 제2 게이트 전극(634)을 형성한다(도 15a 참조). 제1게이트 전극(632)은, 플로팅 게이트로서 기능한다.
다음에 전체를, 예를 들면 700℃ 내지 1100℃에서 가열하여, 노출된 표면을 열산화한다. 이에 따라 제1 게이트 전극(632)의 단부, 제2 게이트 전극(634)의 단부가 열산화되어, 산화 반도체막이 되는 절연막(615)이 형성된다(도 15b 참조). 제1 게이트 전극(632)의 하층전극(632a) 및 상층전극(632b)은, 단부가 산화되어서 절연막(615)이 형성된 만큼 폭이 짧아져, 각각 제1 게이트 전극(611)의 하층전극(611a) 및 상층전극(61lb)이 된다. 또한 제2게이트 전극(634)도, 단부가 산화되어서 절연막(615)이 형성된 만큼 폭이 짧아져, 제2게이트 전극(613)이 된다. 제2게이트 전극(613)은 콘트롤 게이트로서 기능한다.
단, 본 실시형태에서는, 열산화함에 의해 절연막(615)을 형성했지만, 반드시 열산화공정을 사용하지 않아도 된다. 열산화 대신에, 새로운 절연막을 ＣＶＤ법 등으로, 게이트 절연층이나 게이트 전극을 덮어서 형성해도 된다. 그 경우에는, 게이트 전극의 폭은 감소하지 않아도 된다.
이어서, 일 도전성을 부여하는 불순물원소(641)를, 게이트 절연층이나 게이트 전극을 마스크로 하여 반도체기판(601)에 첨가하여, 익스텐션 영역(643)을 형성한다(도 16a 참조). 본실시형태에서는, p-ＦＥＴ를 형성하는 경우에는, 붕소(B)를, n-ＦＥＴ를 형성하는 경우에는, 비소(Ａｓ) 혹은 인(P)을, 이온주입법으로 첨가한다. 익스텐션 영역(643) 중의 불순물원소의 농도는, 소위 ＬＤＤ(Ｌｉｇｈｔｌｙ D ｏｐｅｄ Ｄｒａｉｎ) 영역보다도 높은 농도가 되도록 불순물원소를 첨가한다. 또한 익스텐션 영역(643)의 깊이는, 나중의 공정에서 형성하는 소스 영역 및 드레인 영역보다도 얕아지도록 형성된다. 예를 들면 p-ＦＥＴ를 형성하기 위해서는, BF2을 인가전압 15ｋｅＶ, 도즈량 3.0×1013/㎠로 주입함에 의해, 붕소를 도입한다. 또한 n-ＦＥＴ를 형성하기 위해서는, As를 인가전압 15ｋｅＶ, 도즈량을 2.0×1014/㎠으로 주입함에 의해, 비소를 도입한다.
이어서, 절연막(615)을 덮어, 절연막(645)을 성막한다(도16b 참조). 절연막(645)은, 산화 규소막, 질화규소막, 질소를 포함하는 산화 규소막, 산소를 포함하는 질화규소막 등을 사용할 수 있다. 본실시형태에서는, 절연막(645)으로서 질화규소막을 사용한다.
도16b에서 형성한 절연막(645)에, 이방성 에칭을 행해서 사이드월(616)을 형성한다(도 17a 참조). 이 이방성 에칭을 행할 때에, 절연막(615)은, 에칭 스톱퍼로서 기능한다.
이어서, 게이트 전극 및 사이드월(616)을 마스크로 하여, 다시 일 도전성을 부여하는 불순물원소(651)를 반도체기판(601)에 첨가한다(도17b 참조). 이 첨가에 의해 소스 영역 또는 드레인 영역인 영역(652)이 형성되고, 익스텐션 영역(643)은, 영역 604만을 남기게 된다.
본 실시형태에서는, p-ＦＥＴ를 형성하는 경우에는, BF2을, 인가전압 30ｋｅ Ｖ, 도즈량 3.0×1015/㎠로 이온주입하여, 붕소를 도입한다. 또한 n-ＦＥＴ를 형성하는 경우에는, As를 인가전압 50ｋｅＶ, 도즈량 5.0×1015/㎠로 이온주입하여, 비소를 도입한다.
소스 영역 또는 드레인 영역인 영역(652)을 형성하기 위한 불순물첨가는, 익스텐션 영역(643)을 형성할 때보다도 인가전압을 높게 해서, 막두께 방향으로 깊게 불순물이 첨가되도록 행한다. 또한 도즈량을 익스텐션 영역(643)을 형성할 때보다도 크게 하여, 소스 영역 또는 드레인 영역인 영역(652) 중의 불순물 농도를 높게 한다.
이어서, 하드 마스크(635)를 제거한다. 더구나 사이드월(616), 제2게이트 전극(613), 반도체기판(601)을 덮어, 금속막(654)을 성막한다(도 18a 참조). 금속막(654)으로서는, 니켈(Ｎｉ), 텅스텐(W), 티타늄(Ｔｉ), 코발트(Ｃｏ) 등을 사용하면 된다. 본 실시형태에서는, 금속막(654)으로서 코발트 막을 성막한다.
금속막(654)을 성막하면, 가열공정을 행하여, 반도체기판(601)과 금속막(654)이 접하고 있는 영역, 및, 제2게이트 전극(613)과 금속막(654)이 접하고 있는 영역에 금속 실리사이드 영역을 형성한다. 본실시형태에서는, 소스 영역 또는 드레인 영역인 영역(652)의 상층에, 실리사이드 영역(605)이 형성된다. 또한, 제2게이트 전극(613)의 상층에, 실리사이드 영역(614)이 형성된다.
소스 영역 또는 드레인 영역인 영역(652)의 하층의 영역(603)은, 실리사이드는 형성되지 않은 상태이다.
더구나 전체를 덮어서 패시베이션막(617)을 형성한다. 패시베이션막(617)은, 질화규소막을 사용해도 되고, 질화규소막과 산화 규소막의 적층으로 하여도 된다.
이상과 같이 하여, 도 13에 나타낸 불휘발성메모리 트랜지스터(600)가 형성된다.
이어서, 본 실시형태에 관련되는 불휘발성메모리 트랜지스터를 사용한 불휘발성 반도체 기억장치의 태양에 관하여 설명한다.
도 19는 NOR형 불휘발성 반도체 기억장치의 등가회로를 나타낸다. NOR형 불휘발성 반도체 기억장치는, 불휘발성메모리 트랜지스터(600), 비트선 ＢＬ, 소스선 ＳＬ, 워드선 ＷＬ을 가지고 있다. 불휘발성메모리 트랜지스터(600)는, 소스선 ＳＬ과 소스 콘택 661로 전기적으로 접속되고, 비트선 ＢＬ과 드레인 콘택 662로 전기적으로 접속되어 있다.
도20은, NOR형 불휘발성 반도체 기억장치의 레이아웃을 나타내고, 도 19의 등가회로에 대응하는 것이다.
도21은, NOR형 불휘발성 반도체 기억장치의 단면구조를 나타내고, 도20의 A-B 절단선에 대응하는 도면이다. 불휘발성메모리 트랜지스터(7010)는 인접해서 형성되고, 불휘발성메모리 트랜지스터(600)와 동일한 구성을 하고 있다. 인접하는 불휘발성메모리 트랜지스터(701)의 사이에는, 텅스텐(W)을 사용해서 ＣＶＤ법으로 형성된 텅스텐 플러그(702)(702a, 702b, 702c 등)가 설치되어 있다.
텅스텐 플러그 702a는, 도20에 나타낸 소스 콘택(661)이며, 텅스텐 플러그 702b는, 도20에 나타낸 드레인 콘택(662)이다.
불휘발성메모리 트랜지스터(701) 위에는, 절연막(711)이 형성되어 있고, 절연막(711) 위에는, 절연막(712), 소스선(713)(도20의 소스선 ＳＬ과 같음), 소스선(713)의 배리어메탈로서 도전막(714)이 형성된다. 본 실시형태에서는, 소스선(713)으로서 구리(Ｃｕ)를 사용하고, 도전막(714)으로서 질화 탄탈을 사용한다. 이때, 도전막(714)은 필요없으면 형성하지 않아도 된다.
소스선(713) 및 도전막(714)은, 텅스텐 플러그(702)에 전기적으로 접속되어 있다.
절연막(712), 소스선(713), 도전막(714) 위에는, 절연막(721)이 형성되어 있고, 다시 절연막(721) 위에는, 비트선(731)(도20의 비트선 ＢＬ과 같음) 및 그 배리어메탈인 도전막(723)이 형성되어 있다.
비트선(731) 및 도전막(723)은, 절연막(721) 중의 콘택홀을 거쳐서, 텅스텐 플러그(702b)에 전기적으로 접속되는 소스선(713) 및 도전막(714)에, 전기적으로 접속되어 있다.
본 실시형태에서는, 비트선(731)은, 구리(Ｃｕ)를 사용해서 형성되고, 도전막(723)은, 질화 탄탈을 사용해서 형성되어 있다.
더구나 비트선(731)을 덮어서 패시베이션막(732)이 형성되어 있다. 본실시형태에서는, 패시베이션막(732)은, 질화규소를 사용해서 형성된다.
패시베이션막(732) 위에는, 절연막(733)이 형성된다. 절연막 733, 절연막 721, 절연막 712, 절연막 711은, 같은 재료를 사용해서 형성해도 되고, 무기 절연재료나 유기 절연재료를 사용할 수 있다. 예를 들면 절연막 733, 절연막 721, 절연 막 712, 절연막 711을, 질소를 포함하는 산화 규소막으로 형성해도 된다. 더구나, 각각의 절연막을 같은 재료가 아니라, 다른 절연재료를 사용해서 형성해도 된다.
본 실시형태에 관한 불휘발성메모리 트랜지스터를 사용하면, 도22에 도시된 것과 같은 NAND형 불휘발성 반도체 기억장치를 구성할 수도 있다.
도22의 NAND형 불휘발성 반도체 기억장치는, 비트선 BL0, BL1, BL2 등이나, 선택 트랜지스터 S1, S2 등이나, 소스선 ＳＬ이나, 선택 게이트 선 ＳＧ1, ＳＧ2 등이나, 워드선 ＷＬ00, ＷＬ01, ＷＬ02, ＷＬ31 등이나, 메모리 셀 M00, M01, M02, M31 등을 가지고 있다.
[실시예1]
본 실시예를, 도 11a∼도 11b, 도 12를 사용하여 설명한다.
도 12에는, 본 실시예에 사용된 적층구조를 나타낸다. 기판(301) 위에 하지절연막(302)을 형성하고, 다시 반도체막(303)을 형성한다. 반도체막(303)으로서는, 비정질규소막을 성막후, 결정화를 조장하는 금속 원소, 본실시예에서는 니켈(Ｎｉ)을 첨가하고, 가열해서 결정화시킨다. 더구나, 결정화한 규소막에 레이저조사를 행하여, 얻어진 결정 규소막을 반도체막(303)으로 한다.
도 11a에서는, 다시 반도체막(303) 위에, 스퍼터링법에 의해 비정질규소막을 형성한다. 스퍼터링법으로 비정질규소막을 성막하면, 성막시에 규소에 아르곤이 혼입하므로, 아르곤을 포함하는 비정질규소막이 형성된다. 반도체막(303)의 니켈 원소를 비정질규소막에 게터링시킨후, 반도체막(303) 위의 비정질규소막을 제거하고, 반도체막(303)의 표면을, 전반사 형광 X선 분석(Ｔｏｔａｌ Ｒｅｆｌｅｃｔｉｏｎ X-ｒａｙ Ｆｌ ｕｏｒｅｓｃｅｎｃｅ ｓｐｅｃｔｒｏｓｃｏｐｙ(ＴＸＲＦ))에 의해 측정한 결과이다. 한편 도 11b는, 반도체막(303) 위에 비정질규소막을 성막하지 않았을 경우의 반도체막(303)의 표면을, ＴＸＲＦ로 측정한 결과이다. 반도체막(303) 위에 비정질규소막을 성막하지 않은 경우에는, 게터링은 행해지지 않으므로, 니켈은 반도체막(303)으로부터 제거되지 않는다. 이때, 기본적으로 1개의 기판에 대해서 5회 측정하고 있으므로, 1개의 원소에 대해서 5회의 측정 결과(5개의 막대 그래프)기 얻어지지만, 그 중에는 검출할 수 없는 측정 회수가 있거나, 에러가 발생한 측정 회수도 있으므로, 막대의 수는 반드시 5개는 아닌 것도 있다.
도 11a 및 11b를 비교하면, 도 11a에서는, 니켈 농도가 감소하고 있는 것은 명확하다. 따라서 반도체막(303) 중의 니켈은, 반도체막(303) 위에 형성된 비정질규소에 게터링된 것으로 생각된다. 한편 도 11b에서는, 니켈 농도는 도 11a에 비교해서 많아, 게터링되지 않고 있는 것을 알 수 있다.
따라서, 실시형태 1∼실시형태 3에 서술된 것 같이, 플래시 메모리에 있어서, 희가스 원소를 포함하는 반도체막을 사용해서 플로팅 게이트를 형성하면, 활성층 중에 금속 원소(예를 들면 니켈)가 존재하고 있었다고 하더라도, 플로팅 게이트에 흡수되는 것을 알 수 있다.
도 1은 본 발명의 기억소자의 단면도.
도 2는 본 발명의 기억소자의 제조공정을 나타낸 단면도.
도 3은 본 발명의 기억소자의 제조공정을 나타낸 단면도.
도 4는 본 발명의 기억소자의 제조공정을 나타낸 단면도.
도 5는 본 발명의 기억소자의 단면도.
도 6은 본 발명의 기억소자의 제조공정을 나타낸 단면도.
도 7은 본 발명의 기억소자의 제조공정을 나타낸 단면도.
도 8은 본 발명의 반도체장치를 이용한 한가지 예를 도시한 도면.
도 9는 본 발명의 기억소자를 탑재한 반도체장치를 나타낸 회로도.
도 10은 본 발명의 반도체장치의 탑재예를 도시한 도면.
도 11은 실시예 1의 실험 결과를 도시한 도면.
도 12는 실시예 1의 실험에 사용한 적층구조를 도시한 도면.
도 13은 본 발명의 불휘발성메모리 트랜지스터의 단면도.
도 14는 본 발명의 불휘발성메모리 트랜지스터의 제조공정을 나타낸 단면도.
도 15는 본 발명의 불휘발성메모리 트랜지스터의 제조공정을 나타낸 단면도.
도16은 본 발명의 불휘발성메모리 트랜지스터의 제조공정을 나타낸 단면도.
도 17은 본 발명의 불휘발성메모리 트랜지스터의 제조공정을 나타낸 단면도.
도 18은 본 발명의 불휘발성메모리 트랜지스터의 제조공정을 나타낸 단면도.
도 19는 NOR형 불휘발성 반도체 기억장치의 등가회로도.
도 20은 NOR형 불휘발성 반도체 기억장치의 레이아웃을 도시한 도면.
도21은 NOR형 불휘발성 반도체 기억장치의 단면구조를 도시한 도면.
도 22는 NAND형 불휘발성 반도체 기억장치의 등가회로도.
도 23은 본 발명의 불휘발성메모리 트랜지스터의 제조공정을 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
101: 절연 표면
102: 섬 형상 반도체막
103: 채널 형성 영역
104: 고농도 불순물 영역
105: 실리사이드 영역
106: 터널 절연막
107: 플로팅 게이트
108: 게이트 절연막
109: 콘트롤 게이트
110: 사이드월

Claims (39)

  1. 기억소자를 포함한 반도체 장치로서, 상기 기억소자는,
    실리콘을 포함하고, 소스 영역과, 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이에 설치된 채널 형성 영역을 포함하는 제 1 반도체와,
    상기 제 1 반도체 위의 제 1 절연층과,
    상기 제 1 절연층 위의 제 1 게이트 전극과,
    상기 제 1 게이트 전극 위의 제 2 절연층과,
    상기 제 2 절연층 위의 제 2 게이트 전극을 구비하고,
    상기 소스 영역 및 상기 드레인 영역 각각은 금속 실리사이드를 포함하고,
    상기 제 1 게이트 전극은 희가스 원소를 포함하는 제 2 반도체를 포함한 반도체 장치.
  2. 기억소자를 포함한 반도체 장치로서, 상기 기억소자는,
    실리콘을 포함하고, 소스 영역과, 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이에 설치된 채널 형성 영역을 포함하는 제 1 반도체와,
    상기 제 1 반도체 위의 제 1 절연층과,
    상기 제 1 절연층 위의 제 1 게이트 전극과,
    상기 제 1 게이트 전극 위의 제 2 절연층과,
    상기 제 2 절연층 위의 제 2 게이트 전극을 포함하고,
    상기 소스 영역 및 상기 드레인 영역 각각은 금속 실리사이드를 포함하고,
    상기 제 1 게이트 전극은 일 도전형을 부여하는 불순물 원소를 포함하는 제 2 반도체를 포함하고,
    상기 제 2 반도체는 희가스 원소를 포함하는 반도체 장치.
  3. 기억소자를 포함한 반도체 장치로서, 상기 기억소자는,
    실리콘을 포함하고, 소스 영역과, 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이에 설치된 채널 형성 영역을 포함하는 제 1 반도체와,
    상기 제 1 반도체 위의 제 1 절연층과,
    상기 제 1 절연층 위의 제 1 게이트 전극과,
    상기 제 1 게이트 전극 위의 제 2 절연층과,
    상기 제 2 절연층 위의 제 2 게이트 전극을 포함하고,
    상기 소스 영역 및 상기 드레인 영역 각각은 금속 실리사이드를 포함하고,
    상기 제 1 게이트 전극은, 일 도전형을 부여하는 불순물 원소를 포함하는 제 2 반도체와, 희가스 원소를 포함하는 제 3 반도체를 포함하는 반도체 장치.
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  22. 기억소자를 포함한 반도체 장치로서, 상기 기억소자는,
    실리콘을 포함하고, 소스 영역과, 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이에 설치된 채널 형성 영역을 포함하는 제 1 반도체와,
    상기 제 1 반도체 위의 제 1 절연층과,
    상기 제 1 절연층 위의 제 1 게이트 전극과,
    상기 제 1 게이트 전극 위의 제 2 절연층과,
    상기 제 2 절연층 위의 제 2 게이트 전극을 포함하고,
    상기 소스 영역 및 상기 드레인 영역 각각은 금속 실리사이드를 포함하고,
    상기 제 1 게이트 전극은 희가스 원소와 금속원소를 포함하는 제 2 반도체를 포함하는 반도체 장치.
  23. 삭제
  24. 삭제
  25. 삭제
  26. 기억소자를 포함한 반도체 장치로서, 상기 기억소자는,
    실리콘을 포함하고, 소스 영역과, 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이에 설치된 채널 형성 영역을 포함하는 제 1 반도체와,
    상기 제 1 반도체 위의 절연층과,
    상기 절연층 위의 게이트 전극을 포함하고,
    상기 소스 영역 및 상기 드레인 영역 각각은 금속 실리사이드를 포함하고,
    상기 게이트 전극은 희가스 원소를 포함하는 제 2 반도체를 포함하는 반도체 장치.
  27. 제1항, 제2항, 제3항, 제22항 또는 제26항 중 어느 한 항에 있어서,
    상기 금속 실리사이드는, 니켈 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 및 텅스텐 실리사이드로 이루어진 군으로부터 선택된 적어도 하나인 반도체 장치.
  28. 기억소자를 포함한 반도체 장치로서, 상기 기억소자는,
    소스 영역과, 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이에 설치된 채널 형성 영역을 포함하는 제 1 반도체와,
    상기 제 1 반도체 위의 제 1 절연층과,
    상기 제 1 절연층 위의 제 1 게이트 전극과,
    상기 제 1 게이트 전극 위의 제 2 절연층과,
    상기 제 2 절연층 위의 제 2 게이트 전극을 포함하고,
    상기 소스 영역과 상기 드레인 영역의 적어도 하나는 금속원소를 포함하고,
    상기 제 1 게이트 전극은, 희가스 원소를 포함하는 제 2 반도체를 포함하는 반도체 장치.
  29. 기억소자를 포함한 반도체 장치로서, 상기 기억소자는,
    소스 영역과, 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이에 설치된 채널 형성 영역을 포함하는 제 1 반도체와,
    상기 제 1 반도체 위의 제 1 절연층과,
    상기 제 1 절연층 위의 제 1 게이트 전극과,
    상기 제 1 게이트 전극 위의 제 2 절연층과,
    상기 제 2 절연층 위의 제 2 게이트 전극을 포함하고,
    상기 소스 영역과 상기 드레인 영역의 적어도 하나는 금속원소를 포함하고,
    상기 제 1 게이트 전극은, 일 도전형을 부여하는 불순물 원소를 포함하는 제 2 반도체를 포함하고,
    상기 제 2 반도체는 희가스 원소를 포함하는 반도체 장치.
  30. 기억소자를 포함한 반도체 장치로서, 상기 기억소자는,
    소스 영역과, 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이에 설치된 채널 형성 영역을 포함하는 제 1 반도체와,
    상기 제 1 반도체 위의 제 1 절연층과,
    상기 제 1 절연층 위의 제 1 게이트 전극과,
    상기 제 1 게이트 전극 위의 제 2 절연층과,
    상기 제 2 절연층 위의 제 2 게이트 전극을 포함하고,
    상기 소스 영역과 상기 드레인 영역의 적어도 하나는 금속원소를 포함하고,
    상기 제 1 게이트 전극은, 일 도전형을 부여하는 불순물 원소를 포함하는 제 2 반도체와, 희가스 원소를 포함하는 제 3 반도체를 포함하는 반도체 장치.
  31. 기억소자를 포함한 반도체 장치로서, 상기 기억소자는,
    소스 영역과, 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이에 설치된 채널 형성 영역을 포함하는 제 1 반도체와,
    상기 제 1 반도체 위의 제 1 절연층과,
    상기 제 1 절연층 위의 제 1 게이트 전극과,
    상기 제 1 게이트 전극 위의 제 2 절연층과,
    상기 제 2 절연층 위의 제 2 게이트 전극을 포함하고,
    상기 소스 영역과 상기 드레인 영역의 적어도 하나는 금속원소를 포함하고,
    상기 제 1 게이트 전극은 희가스 원소와 상기 금속원소를 포함하는 제 2 반도체를 포함하는 반도체 장치.
  32. 기억소자를 포함한 반도체 장치로서, 상기 기억소자는,
    소스 영역과, 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이에 설치된 채널 형성 영역을 포함하는 제 1 반도체와,
    상기 제 1 반도체 위의 절연층과,
    상기 절연층 위의 게이트 전극을 포함하고,
    상기 소스 영역과 상기 드레인 영역의 적어도 하나는 금속원소를 포함하고,
    상기 게이트 전극은 희가스 원소를 포함하는 제 2 반도체를 포함하는 반도체 장치.
  33. 삭제
  34. 삭제
  35. 제1항, 제2항, 제3항, 제22항, 제26항, 제28항, 제29항, 제30항, 제31항 또는 제32항 중 어느 한 항에 있어서,
    상기 희가스 원소는, 아르곤, 크립톤 및 크세논으로 이루어진 군으로부터 선택된 적어도 하나인 반도체 장치.
  36. 제22항, 제28항, 제29항, 제30항, 제31항 또는 제32항 중 어느 한 항에 있어서,
    상기 금속원소는, 니켈, 코발트, 티타늄 및 텅스텐으로 이루어진 군으로부터 선택된 적어도 하나인 반도체 장치.
  37. 제1항, 제2항, 제3항, 제22항, 제28항, 제29항, 제30항 또는 제31항 중 어느 한 항에 있어서,
    상기 제 2 게이트 전극은, 텅스텐, 탄탈, 티타늄 및 알루미늄으로 이루어진 군으로부터 선택된 적어도 하나인 반도체 장치.
  38. 제1항, 제2항, 제3항, 제22항, 제26항, 제28항, 제29항, 제30항, 제31항 또는 제32항 중 어느 한 항에 있어서,
    상기 제 1 반도체는 단결정 반도체인 반도체 장치.
  39. 제1항, 제2항, 제3항, 제22항, 제26항, 제28항, 제29항, 제30항, 제31항 또는 제32항 중 어느 한 항에 있어서,
    상기 제 1 반도체는 다결정 반도체인 반도체 장치.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101453829B1 (ko) * 2007-03-23 2014-10-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그 제조 방법
WO2009001733A1 (en) * 2007-06-25 2008-12-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2010060262A (ja) * 2008-08-04 2010-03-18 Sanden Corp 冷凍回路用樹脂材料
JP5835771B2 (ja) * 2011-10-21 2015-12-24 国立大学法人北海道大学 論理回路
SG10201803464XA (en) 2017-06-12 2019-01-30 Samsung Electronics Co Ltd Semiconductor memory device and method of manufacturing the same
JP6563988B2 (ja) * 2017-08-24 2019-08-21 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置
JP6623247B2 (ja) * 2018-04-09 2019-12-18 ウィンボンド エレクトロニクス コーポレーション フラッシュメモリおよびその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970005695B1 (en) * 1991-10-08 1997-04-18 Semiconductor Energy Lab Kk Semiconductor device
KR100609587B1 (ko) * 2004-12-30 2006-08-08 매그나칩 반도체 유한회사 비휘발성 메모리 장치의 제조방법
KR100642898B1 (ko) * 2004-07-21 2006-11-03 에스티마이크로일렉트로닉스 엔.브이. 반도체 장치의 트랜지스터 및 그 제조방법
KR100711036B1 (ko) * 2000-12-28 2007-04-24 다다히로 오미 유전체막 및 그 형성 방법, 반도체 장치, 불휘발성 반도체메모리 장치, 및 반도체 장치의 제조 방법

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1997132A (en) 1930-11-14 1935-04-09 Collorio Felix Packing core for earth dams
US3878549A (en) 1970-10-27 1975-04-15 Shumpei Yamazaki Semiconductor memories
JPH07114184B2 (ja) 1987-07-27 1995-12-06 日本電信電話株式会社 薄膜形シリコン半導体装置およびその製造方法
US5248630A (en) 1987-07-27 1993-09-28 Nippon Telegraph And Telephone Corporation Thin film silicon semiconductor device and process for producing thereof
JP3186708B2 (ja) * 1997-09-11 2001-07-11 日本電気株式会社 半導体装置の製造方法
KR100316707B1 (ko) * 1999-02-05 2001-12-28 윤종용 모스 트랜지스터 및 그 제조방법
JP4666783B2 (ja) * 2000-02-01 2011-04-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6858480B2 (en) 2001-01-18 2005-02-22 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US7115453B2 (en) 2001-01-29 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP4071005B2 (ja) * 2001-01-29 2008-04-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4993810B2 (ja) 2001-02-16 2012-08-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW541584B (en) 2001-06-01 2003-07-11 Semiconductor Energy Lab Semiconductor film, semiconductor device and method for manufacturing same
AU2003221212A1 (en) * 2002-03-26 2003-10-08 Matsushita Electric Industrial Co., Ltd. Semiconductor device and production method therefor
JP4360798B2 (ja) * 2002-11-28 2009-11-11 シャープ株式会社 半導体膜およびその製造方法、ならびに半導体装置、その製造方法および半導体製造装置
US7504663B2 (en) 2004-05-28 2009-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with a floating gate electrode that includes a plurality of particles
JP4942950B2 (ja) 2004-05-28 2012-05-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7335556B2 (en) 2004-06-14 2008-02-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP4657016B2 (ja) 2004-06-14 2011-03-23 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20060118869A1 (en) * 2004-12-03 2006-06-08 Je-Hsiung Lan Thin-film transistors and processes for forming the same
KR100699830B1 (ko) * 2004-12-16 2007-03-27 삼성전자주식회사 이레이즈 효율을 개선하는 비휘발성 메모리 소자 및 제조방법
US7968932B2 (en) 2005-12-26 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970005695B1 (en) * 1991-10-08 1997-04-18 Semiconductor Energy Lab Kk Semiconductor device
KR100711036B1 (ko) * 2000-12-28 2007-04-24 다다히로 오미 유전체막 및 그 형성 방법, 반도체 장치, 불휘발성 반도체메모리 장치, 및 반도체 장치의 제조 방법
KR100642898B1 (ko) * 2004-07-21 2006-11-03 에스티마이크로일렉트로닉스 엔.브이. 반도체 장치의 트랜지스터 및 그 제조방법
KR100609587B1 (ko) * 2004-12-30 2006-08-08 매그나칩 반도체 유한회사 비휘발성 메모리 장치의 제조방법

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