JPH11220110A - ゲート電荷蓄積形メモリセル及びその作製方法 - Google Patents

ゲート電荷蓄積形メモリセル及びその作製方法

Info

Publication number
JPH11220110A
JPH11220110A JP9349060A JP34906097A JPH11220110A JP H11220110 A JPH11220110 A JP H11220110A JP 9349060 A JP9349060 A JP 9349060A JP 34906097 A JP34906097 A JP 34906097A JP H11220110 A JPH11220110 A JP H11220110A
Authority
JP
Japan
Prior art keywords
resistance element
gate
memory cell
gate portion
word line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP9349060A
Other languages
English (en)
Other versions
JP4075115B2 (ja
Inventor
Yutaka Hayashi
豊 林
Mikio Mukai
幹雄 向井
Yasutoshi Komatsu
康俊 小松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to TW086119193A priority Critical patent/TW353809B/zh
Priority to JP34906097A priority patent/JP4075115B2/ja
Priority to KR1019970073374A priority patent/KR19980064604A/ko
Priority to US08/998,281 priority patent/US6104639A/en
Publication of JPH11220110A publication Critical patent/JPH11220110A/ja
Application granted granted Critical
Publication of JP4075115B2 publication Critical patent/JP4075115B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Dram (AREA)
  • Read Only Memory (AREA)

Abstract

(57)【要約】 【課題】製造プロセスが左程複雑になることがなく、外
部配線数や端子部の面積の増加を抑制することができ、
従来のフラッシュメモリの製造プロセスの若干の延長で
製造することができ、しかも、従来のＤＲＡＭのような
複雑な構造のキャパシタが不要であり、セル面積の大幅
な増加を改善することができるゲート電荷蓄積形メモリ
セルを提供する。 【解決手段】ゲート電荷蓄積形メモリセルは、（Ａ）チ
ャネル形成領域１５と、（Ｂ）絶縁膜１２を介して該チ
ャネル形成領域１５と対向して設けられた第１のゲート
部１３と、（Ｃ）該第１のゲート部１３と容量結合した
第２のゲート部１９と、（Ｄ）該チャネル形成領域１５
と接して設けられ、互いに離間して設けられたソース／
ドレイン領域１６，１７と、（Ｅ）少なくとも二端を有
し、その内の一端が第１のゲート部１３に接続された非
線形抵抗素子３０から成る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、所謂ＤＲＡＭゲイ
ンセルの一種であるゲート電荷蓄積形メモリセル及びそ
の作製方法に関する。
【０００２】
【従来の技術】ＤＲＡＭセルは、通常、従来のＲＡＭセ
ルの中で最小面積を実現できる１トランジスタ＋１キャ
パシタから構成されている。しかしながら、設計ルール
が微細化されるに従い、小面積でしかもキャパシタに必
要とされる容量値を実現するために、複雑なキャパシタ
構造及び新キャパシタ材料の開発が要求されている。そ
して、誘電体材料及び電極の成膜、加工、パッシベーシ
ョン技術の研究開発費や新規に導入すべき製造装置等に
より、ＤＲＡＭ製造コストは増加の一途を辿っており、
もはや、トランジスタの製造コストよりもキャパシタの
製造コストの方が高くなっている。また、構造及び材料
を変更しない限り、半導体装置の微細化と共に読み出し
信号は小さくなり、ついにはメモリセルに記憶された情
報を検出することが困難となる。
【０００３】このような問題を解決するためのＤＲＡＭ
ゲインセルの一種が、例えば、文献"Super-Low-Voltage
Operation of a Semi-Static Complementary Gain DRA
M Memory Cell", S. Shukuri, et al., 1993 Symposium
on VLSI Technology, Digest of Tech. Papers, 3A-4,
pp23-24, 1993 から知られている。フローティングゲ
ートを有するメモリトランジスタＲＭと、相補型のワー
ドトランジスタＷＭとから構成された、かかるＤＲＡＭ
ゲインセルの等価回路を図４０に示す。このＤＲＡＭゲ
インセルにおいては、ワードトランジスタＷＭのゲート
部とメモリトランジスタＲＭのゲート部とを共通のワー
ド線ＷＬに接続し、且つワードトランジスタＷＭのソー
ス／ドレイン領域の一方とメモリトランジスタＲＭのソ
ース／ドレイン領域の一方を共通のビット線ＢＬに接続
することで、外部配線の数を減少させている。このＤＲ
ＡＭゲインセルに情報を書き込む場合、ビット線ＢＬに
例えば１．５ボルトの電圧を印加し、ワード線ＷＬにマ
イナスの電圧を印加する。その結果、メモリトランジス
タＲＭのフローティングゲートには正電荷が充電され、
メモリトランジスタＲＭの閾値電圧はマイナス方向にシ
フトする。ＤＲＡＭゲインセルが待機時の状態にあって
は、メモリトランジスタＲＭ及びワードトランジスタＷ
Ｍがオン状態にならないような電位にワード線ＷＬを保
つ。情報の読み出し時には、ワード線ＷＬの電位を、フ
ローティングゲートに正電荷が蓄積されたときのメモリ
トランジスタＲＭの閾値電圧と、蓄積されていないとき
の閾値電圧の間の電位とする。これによって、正電荷が
フローティングゲートに蓄積されている場合には、ＤＲ
ＡＭゲインセルに電流が流れる。
【０００４】
【発明が解決しようとする課題】このように、図４０に
示したＤＲＡＭゲインセルは、補助的に必要な場合があ
るが、原理的にはキャパシタが不要である。しかしなが
ら、ＤＲＡＭゲインセルの面積の縮小化を図る場合、ワ
ードトランジスタＷＭを薄膜トランジスタ（ＴＦＴ）か
ら構成する必要があり、製造プロセスが複雑になるし、
従来の製造プロセスの延長では製造することができない
という問題がある。また、ＴＦＴの制御、再現性が現在
の量産技術では困難であるといった問題もある。更に
は、このＤＲＡＭゲインセルは動作マージンが小さく、
動作マージンを確保するためには２つのトランジスタの
ゲート又はドレインを別々のワード線又はビット線に接
続する必要があり、セルの面積を縮小化できないという
問題もある。
【０００５】従って、本発明の目的は、製造プロセスが
左程複雑になることがなく、外部配線数や端子部の面積
の増加を抑制することができ、従来のフラッシュメモリ
の製造プロセスの若干の延長で製造することができ、し
かも、従来のＤＲＡＭのような複雑な構造のキャパシタ
が不要であり、セル面積の大幅な増加を抑制することが
できるゲート電荷蓄積形メモリセル及びその作製方法を
提供することにある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めの本発明のゲート電荷蓄積形メモリセルは、（Ａ）チ
ャネル形成領域と、（Ｂ）絶縁膜を介して該チャネル形
成領域と対向して設けられた第１のゲート部と、（Ｃ）
該第１のゲート部と容量結合した第２のゲート部と、
（Ｄ）該チャネル形成領域と接して設けられ、互いに離
間して設けられたソース／ドレイン領域と、（Ｅ）少な
くとも二端を有し、その内の一端が第１のゲート部に接
続された非線形抵抗素子、から成ることを特徴とする。
尚、非線形抵抗素子の一端が第１のゲート部に接続され
ているとは、非線形抵抗素子の一端が第１のゲート部を
兼ねている場合を含む。
【０００７】本発明のゲート電荷蓄積形メモリセルにお
いては、非線形抵抗素子は二端子動作特性を有すること
が好ましい。ここで、二端子動作特性とは、ダイオード
のように、２つの領域の間に流れる電流量がこれらの２
つの領域の間の電圧によって一義的に決まる動作特性を
指し、あるいは又、電界効果型トランジスタのように、
４つの主領域（ソース領域、ドレイン領域、チャネル形
成領域及びゲート部）があるものでは、例えば、ゲート
部とドレイン領域とを接続し、ソース領域とドレイン領
域との間を流れる電流が、ソース領域とドレイン領域と
の間の電圧によって一義的に決まる動作特性を意味す
る。尚、以下においても、二端子動作特性の意味は同様
である。
【０００８】本発明のゲート電荷蓄積形メモリセルにお
ける非線形抵抗素子は、順方向導通電圧と同極性であっ
て、絶対値が順方向導通電圧の絶対値以上である第１の
電圧が二端間に印加されると低抵抗状態となり、順方向
導通電圧と同極性であって絶対値が該順方向導通電圧の
絶対値未満である第２の電圧、あるいは順方向導通電圧
と逆極性の電圧が二端間に印加されると高抵抗状態とな
る特性を有することが望ましい。尚、このような本発明
のゲート電荷蓄積形メモリセルを、本発明のゲート電荷
蓄積形メモリセルの第１の構成と呼ぶ。例えば、非線形
抵抗素子がダイオードから成る場合、順方向導通電圧以
上の第１の電圧が印加されると低抵抗状態になる特性を
有するダイオードを用いることが好ましい。
【０００９】本発明の第１の構成に係るゲート電荷蓄積
形メモリセルにおいては、非線形抵抗素子は、更に、前
記順方向導通電圧とは逆極性であって、しかも、絶対値
が逆方向導通電圧の絶対値未満である第３の電圧が二端
間に印加されると高抵抗状態となり、前記順方向導通電
圧とは逆極性であって、しかも、絶対値がこの逆方向導
通電圧の絶対値以上である第４の電圧が二端間に印加さ
れると低抵抗状態となる特性を有することが望ましい。
【００１０】このような特性を有する非線形抵抗素子と
して、ｐｎ接合ダイオードを挙げることができ、この場
合、ｐｎ接合ダイオードは、ソース／ドレイン領域の導
電型と同じ導電型の半導体領域、及び、ソース／ドレイ
ン領域の導電型とは逆の導電型の半導体領域を有し、ソ
ース／ドレイン領域の導電型とは逆の導電型の該半導体
領域は非線形抵抗素子の一端に相当し、ソース／ドレイ
ン領域の導電型と同じ導電型の該半導体領域は非線形抵
抗素子の他端に相当する構成とすることが好ましい。非
線形抵抗素子の高抵抗状態における抵抗値を一層大きく
することができるといった観点、あるいは又、非線形抵
抗素子の逆方向導通電圧のバラツキを小さくし更には再
現性を高めるといった観点から、ｐｎ接合ダイオードの
ｐｎ接合領域は単結晶半導体から形成されていることが
好ましい。ｐｎ接合ダイオードから形成された非線形抵
抗素子の逆方向導通電圧は、パンチスルー、雪崩崩壊、
あるいは、ツェナー降服にて規定することができる。あ
るいは又、ｐｎ接合ダイオードはラテラルｐｎ接合を有
することが、非線形抵抗素子の高抵抗状態における抵抗
値を更に一層大きくすることができるといった観点、あ
るいは又、逆方向導通電圧のバラツキを更に小さくし更
には再現性を一層高めるといった観点から望ましい。
【００１１】あるいは又、このような特性を有する非線
形抵抗素子として、電界効果型トランジスタを挙げるこ
ともでき、この場合、非線形抵抗素子の逆方向導通電圧
は電界効果型トランジスタの閾値電圧によって制御する
ことができる。
【００１２】本発明の第１の構成に係るゲート電荷蓄積
形メモリセルにおいては、非線形抵抗素子は、順方向導
通電圧を小さくするといった観点から、ヘテロ接合ダイ
オードを挙げることもできる。
【００１３】本発明のゲート電荷蓄積形メモリセルにお
いては、前記容量結合は、第１のゲート部と第２のゲー
ト部との間に誘電体膜を介在させることによって形成さ
れていることが望ましい。誘電体膜としては、例えばＳ
ｉＯ2、ＳｉＯ2／ＳｉxＮy、ＳｉＯ2／ＳｉxＮy／Ｓｉ
Ｏ2あるいはＴａ2Ｏ5／ＳｉxＮyを挙げることができ
る。
【００１４】本発明の第１の構成に係るゲート電荷蓄積
形メモリセルにおいては、少なくとも二端を有し、その
内の一端が前記第１のゲート部に接続された第２の非線
形抵抗素子を更に備えている構成とすることもできる。
尚、このような本発明のゲート電荷蓄積形メモリセル
を、本発明のゲート電荷蓄積形メモリセルの第２の構成
と呼ぶ。この場合、第２の非線形抵抗素子は二端子動作
特性を有することが好ましい。あるいは又、第２の非線
形抵抗素子は、第２の順方向導通電圧と同極性であっ
て、絶対値が第２の順方向導通電圧の絶対値以上である
第５の電圧が二端間に印加されると低抵抗状態となり、
第２の順方向導通電圧と同極性であって絶対値が該第２
の順方向導通電圧の絶対値未満である第６の電圧、ある
いは第２の順方向導通電圧とは逆極性の第７の電圧が二
端間に印加されると高抵抗状態となる特性を有すること
が望ましい。
【００１５】このような特性を有する第２の非線形抵抗
素子として、第２の非線形抵抗素子は、ソース／ドレイ
ン領域の導電型と同じ導電型の半導体領域、及び、ソー
ス／ドレイン領域の導電型とは逆の導電型の半導体領域
を有するｐｎ接合ダイオードから成り、ソース／ドレイ
ン領域の導電型と同じ導電型の該半導体領域は第２の非
線形抵抗素子の一端に相当し、ソース／ドレイン領域の
導電型とは逆の導電型の該半導体領域は第２の非線形抵
抗素子の他端に相当する構成とすることが好ましい。
尚、第２の非線形抵抗素子の高抵抗状態における抵抗値
を一層大きくすることができるといった観点から、ｐｎ
接合ダイオードのｐｎ接合領域は単結晶半導体から形成
されていることが好ましい。あるいは又、ｐｎ接合ダイ
オードはラテラルｐｎ接合を有することが、第２の非線
形抵抗素子の高抵抗状態における抵抗値を更に一層大き
くすることができるといった観点から望ましい。
【００１６】更には、このような特性を有する第２の非
線形抵抗素子として、順方向導通電圧を小さくするとい
った観点から、ヘテロ接合ダイオードを挙げることもで
きる。
【００１７】本発明の第１の構成に係るゲート電荷蓄積
形メモリセルにおいては、第２のゲート部はワード線に
接続され、非線形抵抗素子の他端はビット線に接続さ
れ、一方のソース／ドレイン領域は読み出し線に接続さ
れている構成とすることができる。尚、このような本発
明のゲート電荷蓄積形メモリセルを、本発明のゲート電
荷蓄積形メモリセルの第１Ａの構成と呼ぶ。尚、読み出
し線は、ワード線と平行に設けてもよいし、ビット線と
平行に設けてもよい。即ち、１本のワード線と１本の読
み出し線に複数のゲート電荷蓄積形メモリセルを接続す
る構成としてもよいし、１本のビット線と１本の読み出
し線に複数のゲート電荷蓄積形メモリセルを接続する構
成としてもよい。更には、任意の位置に配置された任意
の数のゲート電荷蓄積形メモリセルを、１本の読み出し
線で接続してもよい。
【００１８】本発明の第１Ａの構成に係るゲート電荷蓄
積形メモリセルにおいては、ビット線を第１のビット線
電位とし、且つ、読み出し線を第１の読み出し線電位と
し、次いで、ワード線を第１のワード線電位から第２の
ワード線電位とすることによって、第１のゲート部と第
２のゲート部との容量結合に基づき第１のゲート部と非
線形抵抗素子の他端との間を前記第１の電圧とすること
で、非線形抵抗素子を低抵抗状態とし、以て、ビット線
から非線形抵抗素子を介して第１の極性の電荷を第１の
ゲート部に移動させ、かかる第１の極性の電荷を第１の
ゲート部に蓄積することが好ましい。これによって、ゲ
ート電荷蓄積形メモリセルに情報を書き込むことができ
る。
【００１９】あるいは又、本発明の第１Ａの構成に係る
ゲート電荷蓄積形メモリセルにおいては、ビット線を第
２のビット線電位とし、且つ、読み出し線を第１の読み
出し線電位とし、次いで、ワード線を第１のワード線電
位から第２のワード線電位とすることによって、第１の
ゲート部と第２のゲート部との容量結合に基づき第１の
ゲート部と非線形抵抗素子の他端との間を、前記第２の
電圧若しくは順方向導通電圧と逆極性の電圧（但し、そ
の絶対値が逆方向導通電圧未満の電圧）とすることで、
非線形抵抗素子を高抵抗状態のままとし、以て、第１の
ゲート部に蓄積された電荷の状態の変化を阻止すること
が好ましい。これによって、ゲート電荷蓄積形メモリセ
ルへの情報の書き込みを阻止することができる。
【００２０】本発明の第１Ａの構成に係るゲート電荷蓄
積形メモリセルにおいては、非線形抵抗素子は、更に、
前記順方向導通電圧とは逆極性であって、しかも、絶対
値が逆方向導通電圧の絶対値未満である第３の電圧が二
端間に印加されると高抵抗状態となり、前記順方向導通
電圧とは逆極性であって、しかも、絶対値が該逆方向導
通電圧の絶対値以上である第４の電圧が二端間に印加さ
れると低抵抗状態となる特性を有することが望ましい。
尚、ワード線を第３のワード線電位とし、ビット線を第
３のビット線電位とすることによって、第１のゲート部
と第２のゲート部との容量結合に基づき第１のゲート部
と非線形抵抗素子の他端との間を前記第４の電圧とする
ことで、非線形抵抗素子を低抵抗状態とし、以て、ビッ
ト線から非線形抵抗素子を介して第１の極性とは逆の極
性である第２の極性の電荷を第１のゲート部に移動さ
せ、あるいは又、第１の極性の電荷を第１のゲート部か
ら非線形抵抗素子を介してビット線に放電させ、以て、
第１のゲート部の電荷蓄積状態を第２の電荷蓄積状態と
することが好ましい。これによって、ゲート電荷蓄積形
メモリセルに記憶された情報の消去を行うことができ
る。
【００２１】本発明の第１Ａの構成に係るゲート電荷蓄
積形メモリセルにおいては、非線形抵抗素子はｐｎ接合
ダイオードから成り、該非線形抵抗素子は、第１のゲー
ト部又は第１のゲート部の延在部に形成されていること
が、構成の簡素化の観点から望ましい。ここで、ｐｎ接
合ダイオードは、ソース／ドレイン領域の導電型と同じ
導電型の半導体領域、及び、ソース／ドレイン領域の導
電型とは逆の導電型の半導体領域を有し、ソース／ドレ
イン領域の導電型とは逆の導電型の該半導体領域は非線
形抵抗素子の一端に相当し、ソース／ドレイン領域の導
電型と同じ導電型の該半導体領域は非線形抵抗素子の他
端に相当する構成とすることができる。
【００２２】尚、このｐｎ接合ダイオードは、第１のゲ
ート部あるいはその延在部がポリシリコン薄膜から形成
されている場合には、このポリシリコン薄膜中に形成さ
れたラテラルｐｎ接合を有する構成とすることもでき
る。更には、ポリシリコンを単結晶化して、少なくとも
ｐｎ接合領域を単結晶化された部分に形成することが、
即ち、ｐｎ接合ダイオードのｐｎ接合領域は単結晶半導
体から形成されていることが、非線形抵抗素子の高抵抗
状態における抵抗値を一層大きくすることができるとい
った観点、あるいは又、逆方向導通電圧のバラツキを小
さくし更には再現性を高めるといった観点から望まし
い。
【００２３】あるいは又、本発明の第１Ａの構成に係る
ゲート電荷蓄積形メモリセルにおいては、非線形抵抗素
子はヘテロ接合ダイオードから成り、該非線形抵抗素子
は、第１のゲート部又は第１のゲート部の延在部に形成
されている構成とすることが、順方向導通電圧を小さく
するといった観点から、好ましい。
【００２４】本発明の第２の構成に係るゲート電荷蓄積
形メモリセルにおいては、更に、第２のゲート部はワー
ド線に接続され、非線形抵抗素子の他端はビット線に接
続され、一方のソース／ドレイン領域は読み出し線に接
続され、第２の非線形抵抗素子の他端は消去線に接続さ
れている構成とすることができる。尚、このような本発
明のゲート電荷蓄積形メモリセルを、本発明のゲート電
荷蓄積形メモリセルの第２Ａの構成と呼ぶ。尚、本発明
の第２Ａの構成に係るゲート電荷蓄積形メモリセル、あ
るいは又、後述する本発明の第２Ｂ、第２Ｃの構成に係
るゲート電荷蓄積形メモリセルにおいては、例えばビッ
ト線に他端が接続された非線形抵抗素子を、第２の非線
形抵抗素子と明確に区別するために、便宜上、第１の非
線形抵抗素子と呼ぶ場合がある。また、これらの構成に
係るゲート電荷蓄積形メモリセルにおいて、単に非線形
抵抗素子という場合には、第１の非線形抵抗素子を意味
する。
【００２５】本発明の第２Ａの構成に係るゲート電荷蓄
積形メモリセルにおいては、ビット線を第１のビット線
電位とし、読み出し線を第１の読み出し線電位とし、且
つ、消去線を第１の消去線電位とし、次いで、ワード線
を第１のワード線電位から第２のワード線電位とするこ
とによって、第１のゲート部と第２のゲート部との容量
結合に基づき第１のゲート部と第１の非線形抵抗素子の
他端との間を前記第１の電圧とすることで第１の非線形
抵抗素子を低抵抗状態とし、且つ、第１のゲート部と第
２のゲート部との容量結合に基づき第１のゲート部と第
２の非線形抵抗素子の他端との間を前記第６の電圧若し
くは第７の電圧とすることで第２の非線形抵抗素子を高
抵抗状態とし、以て、ビット線から第１の非線形抵抗素
子を介して第１の極性の電荷を第１のゲート部に移動さ
せ、かかる第１の極性の電荷を第１のゲート部に蓄積す
ることが好ましい。これによって、ゲート電荷蓄積形メ
モリセルに情報を書き込むことができる。
【００２６】あるいは又、本発明の第２Ａの構成に係る
ゲート電荷蓄積形メモリセルにおいては、ビット線を第
２のビット線電位とし、読み出し線を第１の読み出し線
電位とし、且つ、消去線を第１の消去線電位とし、次い
で、ワード線を第１のワード線電位から第２のワード線
電位とすることによって、第１のゲート部と第２のゲー
ト部との容量結合に基づき第１のゲート部と第１の非線
形抵抗素子の他端との間を、前記第２の電圧若しくは順
方向導通電圧と逆極性の電圧（但し、その絶対値が第１
の非線形抵抗素子における逆方向導通電圧未満の電圧）
とすることで、第１の非線形抵抗素子を高抵抗状態のま
まとし、且つ、第１のゲート部と第２のゲート部との容
量結合に基づき第１のゲート部と第２の非線形抵抗素子
の他端との間を前記第６の電圧若しくは第７の電圧とす
ることで第２の非線形抵抗素子を高抵抗状態とし、以
て、第１のゲート部に蓄積された電荷の状態の変化を阻
止することが好ましい。これによって、ゲート電荷蓄積
形メモリセルへの情報の書き込みを阻止することができ
る。
【００２７】更には、本発明の第２Ａの構成に係るゲー
ト電荷蓄積形メモリセルにおいては、消去線に第２の消
去線電位を印加することによって、第１のゲート部と第
２の非線形抵抗素子の他端との間を前記第５の電圧とす
ることで、第２の非線形抵抗素子を低抵抗状態とし、第
２の非線形抵抗素子を介して消去線から第１の極性とは
逆極性である第２の極性の電荷を第１のゲート部に移動
させ、あるいは又、第１の極性の電荷を第１のゲート部
から第２の非線形抵抗素子を介して消去線に放電させ、
以て、第１のゲート部の電荷蓄積状態を第２の電荷蓄積
状態とすることが好ましい。これによって、ゲート電荷
蓄積形メモリセルに記憶された情報の消去を行うことが
できる。
【００２８】各ゲート電荷蓄積形メモリセルにおいて第
１の非線形抵抗素子の逆方向導通電圧にバラツキが存在
すると、第１のゲート部に蓄積された電荷を消去した後
の第１のゲート部における電荷にバラツキが生じる。こ
のようなバラツキが生じると、読み出しマージンが減少
すると共に、第１のゲート部への情報の書き込み時、短
時間（高速）での書き込みにおいて、第１のゲート部に
蓄積される電荷にもバラツキが生じる。然るに、第２の
非線形抵抗素子の一端を第１のゲート部に接続し、他端
を消去線に接続することによって、第１のゲート部に蓄
積された電荷を消去したときに第１のゲート部に蓄積さ
れる電荷に生じるバラツキを小さく抑えることができ
る。その理由は、非線形抵抗素子の順方向導通電圧は一
般に小さく、このため、逆方向導通電圧よりもばらつき
を小さく制御できるからである。尚、消去線は、ワード
線と平行に設けてもよいし、ビット線と平行に設けても
よい。即ち、１本のワード線と１本の消去線に複数のゲ
ート電荷蓄積形メモリセルを接続する構成としてもよい
し、１本のビット線と１本の消去線に複数のゲート電荷
蓄積形メモリセルを接続する構成としてもよい。尚、後
述する本発明の第２Ｂ及び第２Ｃの構成に係るゲート電
荷蓄積形メモリセルにおいても消去線の配線構成を同様
とすることができる。
【００２９】本発明の第２Ａの構成に係るゲート電荷蓄
積形メモリセルにおいては、第１の非線形抵抗素子及び
／又は第２の非線形抵抗素子はｐｎ接合ダイオードから
成り、第１の非線形抵抗素子及び／又は第２の非線形抵
抗素子は、第１のゲート部又は第１のゲート部の延在部
に形成されていることが、構成の簡素化の面から好まし
い。
【００３０】この場合、第１の非線形抵抗素子は、ソー
ス／ドレイン領域の導電型と同じ導電型の第１の半導体
領域、及び、ソース／ドレイン領域の導電型とは逆の導
電型の第２の半導体領域を有するｐｎ接合ダイオードか
ら成り、該第２の半導体領域は第１の非線形抵抗素子の
一端に相当し、該第２の半導体領域は第１の非線形抵抗
素子の他端に相当する構成とすることが望ましい。一
方、第２の非線形抵抗素子は、ソース／ドレイン領域の
導電型と同じ導電型の第３の半導体領域、及び、ソース
／ドレイン領域の導電型とは逆の導電型の第４の半導体
領域を有するｐｎ接合ダイオードから成り、該第３の半
導体領域は第２の非線形抵抗素子の一端に相当し、該第
４の半導体領域は第２の非線形抵抗素子の他端に相当す
る構成とすることが好ましい。
【００３１】尚、これらのｐｎ接合ダイオードのいずれ
か一方あるいは両方は、第１のゲート部あるいはその延
在部がポリシリコン薄膜から形成されている場合には、
このポリシリコン薄膜中に形成されたラテラルｐｎ接合
を有する構成とすることもできる。更には、ポリシリコ
ンを単結晶化して、少なくともｐｎ接合領域を単結晶化
された部分に形成することが、即ち、第１の非線形抵抗
素子及び／又は第２の非線形抵抗素子を構成するｐｎ接
合ダイオードのｐｎ接合領域は単結晶半導体から形成さ
れていることが、第１の非線形抵抗素子及び／又は第２
の非線形抵抗素子の高抵抗状態における抵抗値を一層大
きくすることができるといった観点、あるいは又、第１
の非線形抵抗素子の逆方向導通電圧のバラツキを小さく
し更には再現性を高めるといった観点から望ましい。
【００３２】あるいは又、本発明の第２Ａの構成に係る
ゲート電荷蓄積形メモリセルにおいては、第１の非線形
抵抗素子及び／又は第２の非線形抵抗素子はヘテロ接合
ダイオードから成り、第１の非線形抵抗素子及び／又は
第２の非線形抵抗素子は、第１のゲート部又は第１のゲ
ート部の延在部に形成されている構成とすることが、順
方向導通電圧を小さくするといった観点から、好まし
い。
【００３３】本発明の第１の構成に係るゲート電荷蓄積
形メモリセルにおいては、第２のゲート部はワード線に
接続され、非線形抵抗素子の他端及び一方のソース／ド
レイン領域はビット線に接続されている構成とすること
もできる。尚、このような本発明のゲート電荷蓄積形メ
モリセルを、本発明のゲート電荷蓄積形メモリセルの第
１Ｂの構成と呼ぶ。
【００３４】本発明の第１Ｂの構成に係るゲート電荷蓄
積形メモリセルにおいては、ビット線を第１のビット線
電位とし、次いで、ワード線を第１のワード線電位から
第２のワード線電位とすることによって、第１のゲート
部と第２のゲート部との容量結合に基づき第１のゲート
部と非線形抵抗素子の他端との間を前記第１の電圧とす
ることで、非線形抵抗素子を低抵抗状態とし、以て、ビ
ット線から非線形抵抗素子を介して第１の極性の電荷を
第１のゲート部に移動させ、かかる第１の極性の電荷を
第１のゲート部に蓄積することが好ましい。これによっ
て、ゲート電荷蓄積形メモリセルに情報を書き込むこと
ができる。
【００３５】あるいは又、本発明の第１Ｂの構成に係る
ゲート電荷蓄積形メモリセルにおいては、ビット線を第
２のビット線電位とし、次いで、ワード線を第１のワー
ド線電位から第２のワード線電位とすることによって、
第１のゲート部と第２のゲート部との容量結合に基づき
第１のゲート部と非線形抵抗素子の他端との間を、前記
第２の電圧若しくは順方向導通電圧と逆極性の電圧（但
し、その絶対値が逆方向導通電圧未満の電圧）とするこ
とで、非線形抵抗素子を高抵抗状態のままとし、以て、
第１のゲート部に蓄積された電荷の状態の変化を阻止す
ることが好ましい。これによって、ゲート電荷蓄積形メ
モリセルへの情報の書き込みを阻止することができる。
【００３６】本発明の第１Ｂの構成に係るゲート電荷蓄
積形メモリセルにおいては、非線形抵抗素子は、前記順
方向導通電圧とは逆極性であって、しかも、絶対値が逆
方向導通電圧の絶対値未満である第３の電圧が二端間に
印加されると高抵抗状態となり、前記順方向導通電圧と
は逆極性であって、しかも、絶対値が該逆方向導通電圧
の絶対値以上である第４の電圧が二端間に印加されると
低抵抗状態となる特性を有することが好ましい。この場
合、ワード線を第３のワード線電位とし、ビット線を第
３のビット線電位とすることによって、第１のゲート部
と第２のゲート部との容量結合に基づき第１のゲート部
と非線形抵抗素子の他端との間を前記第４の電圧とする
ことで、非線形抵抗素子を低抵抗状態とし、ビット線か
ら非線形抵抗素子を介して第１の極性とは逆の極性であ
る第２の極性の電荷を第１のゲート部に移動させ、ある
いは又、第１の極性の電荷を第１のゲート部から非線形
抵抗素子を介してビット線に放電させ、以て、第１のゲ
ート部の電荷蓄積状態を第２の電荷蓄積状態とする構成
とすることが望ましい。これによって、ゲート電荷蓄積
形メモリセルに記憶された情報の消去を行うことができ
る。
【００３７】本発明の第１Ｂの構成に係るゲート電荷蓄
積形メモリセルにおいては、非線形抵抗素子はｐｎ接合
ダイオードから成り、該非線形抵抗素子は、第１のゲー
ト部又は第１のゲート部の延在部に形成されていること
が、構成の簡素化の観点から望ましい。ここで、ｐｎ接
合ダイオードは、ソース／ドレイン領域の導電型と同じ
導電型の半導体領域、及び、ソース／ドレイン領域の導
電型とは逆の導電型の半導体領域を有し、ソース／ドレ
イン領域の導電型とは逆の導電型の該半導体領域は非線
形抵抗素子の一端に相当し、ソース／ドレイン領域の導
電型と同じ導電型の該半導体領域は非線形抵抗素子の他
端に相当する構成とすることができる。
【００３８】尚、このｐｎ接合ダイオードは、第１のゲ
ート部あるいはその延在部がポリシリコン薄膜から形成
されている場合には、このポリシリコン薄膜中に形成さ
れたラテラルｐｎ接合を有する構成とすることもでき
る。更には、ポリシリコンを単結晶化して、少なくとも
ｐｎ接合領域を単結晶化された部分に形成することが、
即ち、ｐｎ接合ダイオードのｐｎ接合領域は単結晶半導
体から形成されていることが、非線形抵抗素子の高抵抗
状態における抵抗値を一層大きくすることができるとい
った観点、あるいは又、逆方向導通電圧のバラツキを小
さくし更には再現性を高めるといった観点から望まし
い。
【００３９】あるいは又、本発明の第１Ｂの構成に係る
ゲート電荷蓄積形メモリセルにおいては、非線形抵抗素
子はヘテロ接合ダイオードから成り、該非線形抵抗素子
は、第１のゲート部又は第１のゲート部の延在部に形成
されている構成とすることが、順方向導通電圧を小さく
するといった観点から、好ましい。
【００４０】本発明の第２の構成に係るゲート電荷蓄積
形メモリセルにおいては、更に、第２のゲート部はワー
ド線に接続され、第１の非線形抵抗素子の他端及び一方
のソース／ドレイン領域はビット線に接続され、第２の
非線形抵抗素子の他端は消去線に接続されている構成と
することもできる。尚、このような本発明のゲート電荷
蓄積形メモリセルを、本発明のゲート電荷蓄積形メモリ
セルの第２Ｂの構成と呼ぶ。
【００４１】本発明の第２Ｂの構成に係るゲート電荷蓄
積形メモリセルにおいては、ビット線を第１のビット線
電位とし、且つ、消去線を第１の消去線電位とし、次い
で、ワード線を第１のワード線電位から第２のワード線
電位とすることによって、第１のゲート部と第２のゲー
ト部との容量結合に基づき第１のゲート部と第１の非線
形抵抗素子の他端との間を前記第１の電圧とすることで
第１の非線形抵抗素子を低抵抗状態とし、且つ、第１の
ゲート部と第２のゲート部との容量結合に基づき第１の
ゲート部と第２の非線形抵抗素子の他端との間を前記第
６の電圧若しくは第７の電圧とすることで第２の非線形
抵抗素子を高抵抗状態とし、以て、ビット線から第１の
非線形抵抗素子を介して第１の極性の電荷を第１のゲー
ト部に移動させ、かかる第１の極性の電荷を第１のゲー
ト部に蓄積することが好ましい。これによって、ゲート
電荷蓄積形メモリセルに情報を書き込むことができる。
【００４２】あるいは又、本発明の第２Ｂの構成に係る
ゲート電荷蓄積形メモリセルにおいては、ビット線を第
２のビット線電位とし、且つ、消去線を第１の消去線電
位とし、次いで、ワード線を第１のワード線電位から第
２のワード線電位とすることによって、第１のゲート部
と第２のゲート部との容量結合に基づき第１のゲート部
と第１の非線形抵抗素子の他端との間を、前記第２の電
圧若しくは順方向導通電圧と逆極性の電圧（但し、その
絶対値が第１の非線形抵抗素子における逆方向導通電圧
未満の電圧）とすることで、第１の非線形抵抗素子を高
抵抗状態のままとし、且つ、第１のゲート部と第２のゲ
ート部との容量結合に基づき第１のゲート部と第２の非
線形抵抗素子の他端との間を前記第６の電圧若しくは第
７の電圧とすることで第２の非線形抵抗素子を高抵抗状
態とし、以て、第１のゲート部に蓄積された電荷の状態
の変化を阻止することが好ましい。これによって、ゲー
ト電荷蓄積形メモリセルへの情報の書き込みを阻止する
ことができる。
【００４３】更には、本発明の第２Ｂの構成に係るゲー
ト電荷蓄積形メモリセルにおいては、消去線に第２の消
去線電位を印加することによって、第１のゲート部と第
２の非線形抵抗素子の他端との間を前記第５の電圧とす
ることで、第２の非線形抵抗素子を低抵抗状態とし、第
２の非線形抵抗素子を介して消去線から第１の極性とは
逆極性である第２の極性の電荷を第１のゲート部に移動
させ、あるいは又、第１の極性の電荷を第１のゲート部
から第２の非線形抵抗素子を介して消去線に放電させ、
以て、第１のゲート部の電荷蓄積状態を第２の電荷蓄積
状態とする構成とすることが望ましい。これによって、
ゲート電荷蓄積形メモリセルに記憶された情報の消去を
行うことができる。
【００４４】本発明の第２Ｂの構成に係るゲート電荷蓄
積形メモリセルにおいては、第１の非線形抵抗素子及び
／又は第２の非線形抵抗素子はｐｎ接合ダイオードから
成り、第１の非線形抵抗素子及び／又は第２の非線形抵
抗素子は、第１のゲート部又は第１のゲート部の延在部
に形成されていることが、構成の簡素化のために好まし
い。
【００４５】この場合、第１の非線形抵抗素子は、ソー
ス／ドレイン領域の導電型と同じ導電型の第１の半導体
領域、及び、ソース／ドレイン領域の導電型とは逆の導
電型の第２の半導体領域を有するｐｎ接合ダイオードか
ら成り、該第２の半導体領域は第１の非線形抵抗素子の
一端に相当し、該第１の半導体領域は第１の非線形抵抗
素子の他端に相当する構成とすることが好ましい。一
方、第２の非線形抵抗素子は、ソース／ドレイン領域の
導電型と同じ導電型の第３の半導体領域、及び、ソース
／ドレイン領域の導電型とは逆の導電型の第４の半導体
領域を有するｐｎ接合ダイオードから成り、該第３の半
導体領域は第２の非線形抵抗素子の一端に相当し、該第
４の半導体領域は第２の非線形抵抗素子の他端に相当す
る構成とすることが好ましい。
【００４６】尚、これらのｐｎ接合ダイオードは、第１
のゲート部あるいはその延在部がポリシリコン薄膜から
形成されている場合には、このポリシリコン薄膜中に形
成されたラテラルｐｎ接合を有する構成とすることもで
きる。更には、ポリシリコンを単結晶化して、少なくと
もｐｎ接合領域を単結晶化された部分に形成すること
が、即ち、第１の非線形抵抗素子及び／又は第２の非線
形抵抗素子を構成するｐｎ接合ダイオードのｐｎ接合領
域は単結晶半導体から形成されていることが、第１の非
線形抵抗素子及び／又は第２の非線形抵抗素子の高抵抗
状態における抵抗値を一層大きくすることができるとい
った観点、あるいは又、第１の非線形抵抗素子の逆方向
導通電圧のバラツキを小さくし更には再現性を高めると
いった観点から望ましい。
【００４７】あるいは又、本発明の第２Ｂの構成に係る
ゲート電荷蓄積形メモリセルにおいては、第１の非線形
抵抗素子及び／又は第２の非線形抵抗素子はヘテロ接合
ダイオードから成り、非線形抵抗素子及び／又は第２の
非線形抵抗素子は、第１のゲート部又は第１のゲート部
の延在部に形成されている構成とすることが、順方向導
通電圧を小さくするといった観点から、好ましい。
【００４８】本発明の第１の構成に係るゲート電荷蓄積
形メモリセルにおいては、第２のゲート部はワード線に
接続され、非線形抵抗素子の他端は一方のソース／ドレ
イン領域に接続され、該一方のソース／ドレイン領域は
ビット線に接続されている構成とすることができる。
尚、このような本発明のゲート電荷蓄積形メモリセル
を、本発明のゲート電荷蓄積形メモリセルの第１Ｃの構
成と呼ぶ。ここで、非線形抵抗素子の他端が一方のソー
ス／ドレイン領域に接続されているとは、非線形抵抗素
子の他端が一方のソース／ドレイン領域を兼ねている場
合を含む。
【００４９】本発明の第１Ｃの構成に係るゲート電荷蓄
積形メモリセルにおいては、ビット線を第１のビット線
電位とし、次いで、ワード線を第１のワード線電位から
第２のワード線電位とすることによって、第１のゲート
部と第２のゲート部との容量結合に基づき第１のゲート
部と一方のソース／ドレイン領域との間を前記第１の電
圧とすることで、非線形抵抗素子を低抵抗状態とし、以
て、ビット線から一方のソース／ドレイン領域及び非線
形抵抗素子を介して第１の極性の電荷を第１のゲート部
に移動させ、かかる第１の極性の電荷を第１のゲート部
に蓄積することが好ましい。これによって、ゲート電荷
蓄積形メモリセルに情報を書き込むことができる。
【００５０】あるいは又、本発明の第１Ｃの構成に係る
ゲート電荷蓄積形メモリセルにおいては、ビット線を第
２のビット線電位とし、次いで、ワード線を第１のワー
ド線電位から第２のワード線電位とすることによって、
第１のゲート部と第２のゲート部との容量結合に基づき
第１のゲート部と一方のソース／ドレイン領域との間
を、前記第２の電圧若しくは順方向導通電圧と逆極性の
電圧（但し、その絶対値が逆方向導通電圧未満の電圧）
とすることで、非線形抵抗素子を高抵抗状態のままと
し、以て、第１のゲート部に蓄積された電荷の状態の変
化を阻止することが好ましい。これによって、ゲート電
荷蓄積形メモリセルへの情報の書き込みを阻止すること
ができる。
【００５１】本発明の第１Ｃの構成に係るゲート電荷蓄
積形メモリセルにおいては、非線形抵抗素子は、前記順
方向導通電圧とは逆極性であって、しかも、絶対値が逆
方向導通電圧の絶対値未満である第３の電圧が二端間に
印加されると高抵抗状態となり、前記順方向導通電圧と
は逆極性であって、しかも、絶対値が該逆方向導通電圧
の絶対値以上である第４の電圧が二端間に印加されると
低抵抗状態となる特性を有することが好ましい。この場
合、ワード線を第３のワード線電位とし、ビット線を第
３のビット線電位とすることによって、第１のゲート部
と第２のゲート部との容量結合に基づき第１のゲート部
と一方のソース／ドレイン領域との間を前記第４の電圧
とすることで、非線形抵抗素子を低抵抗状態とし、ビッ
ト線から一方のソース／ドレイン領域及び非線形抵抗素
子を介して第１の極性とは逆の極性である第２の極性の
電荷を第１のゲート部に移動させ、あるいは又、第１の
極性の電荷を第１のゲート部から一方のソース／ドレイ
ン領域及び非線形抵抗素子を介してビット線に放電さ
せ、以て、第１のゲート部の電荷蓄積状態を第２の電荷
蓄積状態とする構成とすることが望ましい。これによっ
て、ゲート電荷蓄積形メモリセルに記憶された情報の消
去を行うことができる。
【００５２】本発明の第１Ｃの構成に係るゲート電荷蓄
積形メモリセルにおいては、非線形抵抗素子はｐｎ接合
ダイオードから成り、非線形抵抗素子の一端に相当する
該ｐｎ接合ダイオードの領域（ソース／ドレイン領域の
導電型とは逆の導電型を有するこのｐｎ接合ダイオード
の領域）は一方のソース／ドレイン領域に形成されてお
り、非線形抵抗素子の他端に相当する該ｐｎ接合ダイオ
ードの領域（ソース／ドレイン領域の導電型と同じ導電
型を有するこのｐｎ接合ダイオードの領域）は、一方の
ソース／ドレイン領域を兼ねている構成とすることがで
きる。あるいは又、非線形抵抗素子はｐｎ接合ダイオー
ドから成り、非線形抵抗素子の一端に相当する該ｐｎ接
合ダイオードの領域（ソース／ドレイン領域の導電型と
は逆の導電型を有するこのｐｎ接合ダイオードの領域）
は、第１のゲート部を兼ねており、非線形抵抗素子の他
端に相当する該ｐｎ接合ダイオードの領域（ソース／ド
レイン領域の導電型と同じ導電型を有するこのｐｎ接合
ダイオードの領域）は、一方のソース／ドレイン領域に
延在する第１のゲート部の延在部に形成されている構成
とすることができる。尚、このｐｎ接合ダイオードは、
第１のゲート部あるいはその延在部がポリシリコン薄膜
から形成されている場合には、このポリシリコン薄膜中
に形成されたラテラルｐｎ接合を有する構成とすること
もできるが、ポリシリコンを単結晶化して、少なくとも
ｐｎ接合領域を単結晶化された部分に形成することが、
即ち、非線形抵抗素子はｐｎ接合ダイオードから成り、
そして、このｐｎ接合ダイオードのｐｎ接合領域は単結
晶半導体から形成されていることが、非線形抵抗素子の
高抵抗状態における抵抗値を一層大きくすることができ
るといった観点、あるいは又、逆方向導通電圧のバラツ
キを小さくし更には再現性を高めるといった観点から望
ましい。あるいは又、非線形抵抗素子を形成するｐｎ接
合ダイオードはラテラルｐｎ接合を有することが、非線
形抵抗素子の高抵抗状態における抵抗値を更に一層大き
くすることができるといった観点、あるいは又、非線形
抵抗素子の逆方向導通電圧のバラツキを更に小さくし更
には再現性を一層高めるといった観点から望ましい。
【００５３】あるいは又、本発明の第１Ｃの構成に係る
ゲート電荷蓄積形メモリセルにおいては、非線形抵抗素
子はヘテロ接合ダイオードから成ることが、順方向導通
電圧を小さくするといった観点から、好ましい。
【００５４】更には、本発明の第１Ｃの構成に係るゲー
ト電荷蓄積形メモリセルにおいては、逆方向導通電圧を
所望の値に設定するために、非線形抵抗素子は電界効果
型トランジスタから成る構成とすることができる。尚、
非線形抵抗素子である電界効果型トランジスタは、一方
のソース／ドレイン領域の表面領域に形成されている構
成とすることが望ましい。あるいは又、非線形抵抗素子
の一端に相当する電界効果型トランジスタの一方のソー
ス／ドレイン部は、第１のゲート部に接続され、且つ、
該電界効果型トランジスタのゲート部に接続されている
構成とすることができる。
【００５５】本発明の第２の構成に係るゲート電荷蓄積
形メモリセルにおいては、第２のゲート部はワード線に
接続され、第１の非線形抵抗素子の他端は一方のソース
／ドレイン領域に接続され、該一方のソース／ドレイン
領域はビット線に接続され、第２の非線形抵抗素子の他
端は消去線に接続されている構成とすることもできる。
尚、このような本発明のゲート電荷蓄積形メモリセル
を、本発明のゲート電荷蓄積形メモリセルの第２Ｃの構
成と呼ぶ。
【００５６】本発明の第２Ｃの構成に係るゲート電荷蓄
積形メモリセルにおいては、ビット線を第１のビット線
電位とし、且つ、消去線を第１の消去線電位とし、次い
で、ワード線を第１のワード線電位から第２のワード線
電位とすることによって、第１のゲート部と第２のゲー
ト部との容量結合に基づき第１のゲート部と一方のソー
ス／ドレイン領域との間を前記第１の電圧とすること
で、第１の非線形抵抗素子を低抵抗状態とし、且つ、第
１のゲート部と第２のゲート部との容量結合に基づき第
１のゲート部と第２の非線形抵抗素子の他端との間を前
記第６の電圧若しくは第７の電圧とすることで第２の非
線形抵抗素子を高抵抗状態とし、以て、ビット線から一
方のソース／ドレイン領域及び第１の非線形抵抗素子を
介して第１の極性の電荷を第１のゲート部に移動させ、
かかる第１の極性の電荷を第１のゲート部に蓄積するこ
とが好ましい。これによって、ゲート電荷蓄積形メモリ
セルに情報を書き込むことができる。
【００５７】あるいは又、本発明の第２Ｃの構成に係る
ゲート電荷蓄積形メモリセルにおいては、ビット線を第
２のビット線電位とし、且つ、消去線を第１の消去線電
位とし、次いで、ワード線を第１のワード線電位から第
２のワード線電位とすることによって、第１のゲート部
と第２のゲート部との容量結合に基づき第１のゲート部
と一方のソース／ドレイン領域との間を、前記第２の電
圧若しくは順方向導通電圧と逆極性の電圧（但し、その
絶対値が第１の非線形抵抗素子における逆方向導通電圧
未満の電圧）とすることで、第１の非線形抵抗素子を高
抵抗状態のままとし、且つ、第１のゲート部と第２のゲ
ート部との容量結合に基づき第１のゲート部と第２の非
線形抵抗素子の他端との間を前記第６の電圧若しくは第
７の電圧とすることで第２の非線形抵抗素子を高抵抗状
態とし、以て、第１のゲート部に蓄積された電荷の状態
の変化を阻止することが好ましい。これによって、ゲー
ト電荷蓄積形メモリセルへの情報の書き込みを阻止する
ことができる。
【００５８】更には、本発明の第２Ｃの構成に係るゲー
ト電荷蓄積形メモリセルにおいては、消去線に第２の消
去線電位を印加することによって、第１のゲート部と第
２の非線形抵抗素子の他端との間を前記第５の電圧とす
ることで、第２の非線形抵抗素子を低抵抗状態とし、第
２の非線形抵抗素子を介して消去線から第１の極性とは
逆極性である第２の極性の電荷を第１のゲート部に移動
させ、あるいは又、第１の極性の電荷を第１のゲート部
から第２の非線形抵抗素子を介して消去線に放電させ、
以て、第１のゲート部の電荷蓄積状態を第２の電荷蓄積
状態とする構成とすることが好ましい。これによって、
ゲート電荷蓄積形メモリセルに記憶された情報の消去を
行うことができる。
【００５９】本発明の第２Ｃの構成に係るゲート電荷蓄
積形メモリセルにおいては、第１の非線形抵抗素子はｐ
ｎ接合ダイオードから成り、第１の非線形抵抗素子の一
端に相当する該ｐｎ接合ダイオードの領域は一方のソー
ス／ドレイン領域に形成されており、第１の非線形抵抗
素子の他端に相当する該ｐｎ接合ダイオードの領域は、
一方のソース／ドレイン領域を兼ねている構成とするこ
とができる。あるいは又、第１の非線形抵抗素子はｐｎ
接合ダイオードから成り、第１の非線形抵抗素子の一端
に相当する該ｐｎ接合ダイオードの領域は、第１のゲー
ト部を兼ねており、第１の非線形抵抗素子の他端に相当
する該ｐｎ接合ダイオードの領域は、一方のソース／ド
レイン領域に延在する第１のゲート部の延在部に形成さ
れている構成とすることができる。
【００６０】また、第２の非線形抵抗素子はｐｎ接合ダ
イオードから成り、ソース／ドレイン領域の導電型と同
じ導電型を有する該ｐｎ接合ダイオードの領域は第２の
非線形抵抗素子の一端に相当し、ソース／ドレイン領域
の導電型とは逆の導電型を有する該ｐｎ接合ダイオード
の領域は第２の非線形抵抗素子の他端に相当する構成と
することもできる。更には、第２の非線形抵抗素子はｐ
ｎ接合ダイオードから成り、第２の非線形抵抗素子は、
第１のゲート部又は第１のゲート部の延在部に形成され
ている構成とすることもできる。
【００６１】尚、本発明の第２Ｃの構成に係るゲート電
荷蓄積形メモリセルにおいて、第１の非線形抵抗素子及
び／又は第２の非線形抵抗素子をｐｎ接合ダイオードか
ら構成する場合、第１のゲート部あるいはその延在部が
ポリシリコン薄膜から形成されている場合には、このポ
リシリコン薄膜中に形成されたラテラルｐｎ接合を有す
る構成とすることもできる。更には、ポリシリコンを単
結晶化して、少なくともｐｎ接合領域を単結晶化された
部分に形成することが、即ち、第１の非線形抵抗素子及
び／又は第２の非線形抵抗素子を形成するｐｎ接合ダイ
オードのｐｎ接合領域は単結晶半導体から形成されてい
ることが、第１の非線形抵抗素子及び／又は第２の非線
形抵抗素子の高抵抗状態における抵抗値を一層大きくす
ることができるといった観点、あるいは又、第１の非線
形抵抗素子の逆方向導通電圧のバラツキを小さくし更に
は再現性を高めるといった観点から望ましい。尚、かか
る単結晶化された部分に形成されたｐｎ接合領域はラテ
ラルｐｎ接合を有することが、第１の非線形抵抗素子及
び／又は第２の非線形抵抗素子の高抵抗状態における抵
抗値を更に一層大きくすることができるといった観点、
あるいは又、第１の非線形抵抗素子の逆方向導通電圧の
バラツキを更に小さくし更には再現性を一層高めるとい
った観点から望ましい。
【００６２】あるいは又、本発明の第２Ｃの構成に係る
ゲート電荷蓄積形メモリセルにおいては、第１の非線形
抵抗素子及び／又は第２の非線形抵抗素子はヘテロ接合
ダイオードから成る構成とすることが、順方向導通電圧
を小さくするといった観点から、好ましい。
【００６３】更には、逆方向導通電圧を所望の値に設定
するために、第１の非線形抵抗素子は電界効果型トラン
ジスタから成る構成とすることもできる。この場合、第
１の非線形抵抗素子である電界効果型トランジスタは、
一方のソース／ドレイン領域の表面領域に形成されてい
ることが好ましく、更には、第１の非線形抵抗素子の一
端に相当する電界効果型トランジスタの一方のソース／
ドレイン部は、第１のゲート部に接続され、且つ、該電
界効果型トランジスタのゲート部に接続されていること
が好ましい。
【００６４】本発明の第１Ａ、第１Ｂ、第１Ｃ、第２
Ａ、第２Ｂあるいは第２Ｃの構成に係るゲート電荷蓄積
形メモリセルにおいては、ワード線に第２のワード線電
位を印加するとき、他方のソース／ドレイン領域をチャ
ネル形成領域に対して逆バイアスすることが好ましい。
具体的には、第１のゲート部の電位から、第１のゲート
部から見た閾値電圧の値を減じた値よりも、ゲート電荷
蓄積形メモリセルがｎ型の場合には大きな電位を、ま
た、ゲート電荷蓄積形メモリセルがｐ型の場合には小さ
な電位を、他方のソース／ドレイン領域に印加すればよ
い。あるいは又、ワード線に第２のワード線電位を印加
するとき、他方のソース／ドレイン領域をチャネル形成
領域に対して浮遊状態とすることが好ましい。具体的に
は、他方のソース／ドレイン領域に接続された例えば選
択用トランジスタをオフにすればよい。以上によって、
情報の書き込み時、即ち、第１のゲート部に電荷を蓄積
する際、ゲート電荷蓄積形メモリセルのソース／ドレイ
ン領域間を電流が流れることを確実に阻止することがで
き、ゲート電荷蓄積形メモリセルの消費電力の減少を図
ることができる。
【００６５】本発明の第１Ａ、第１Ｂ、第１Ｃ、第２
Ａ、第２Ｂあるいは第２Ｃの構成に係るゲート電荷蓄積
形メモリセルにおいては、第１のゲート部に蓄積すべき
電荷が記憶された情報に相当し、記憶された情報は、第
１のビット線電位の水準数に対応した情報である態様と
することができる。そして、この場合、ビット線に印加
される第１のビット線電位の水準数は１であり、記憶さ
れた情報は２値情報である態様とすることもできるし、
ビット線に印加される第１のビット線電位の水準数は２
以上であり、記憶された情報は多値情報である態様とす
ることもできる。あるいは又、第１のゲート部に蓄積す
べき電荷が記憶された情報に相当し、記憶された情報
は、第２のワード線電位の水準数に対応した情報である
態様とすることもできる。そして、この場合、ワード線
に印加される第２のワード線電位の水準数は１であり、
記憶された情報は２値情報である態様とすることもでき
るし、ワード線に印加される第２のワード線電位の水準
数は２以上であり、記憶された情報は多値情報である態
様とすることもできる。更には、第１のゲート部に蓄積
すべき電荷が記憶された情報に相当し、記憶された情報
は、第２のワード線電位と第１のビット線電位との間の
電圧の水準数に対応した情報である態様とすることもで
きる。そして、この場合、第２のワード線電位と第１の
ビット線電位との間の電圧の水準数は１であり、記憶さ
れた情報は２値情報である態様とすることもできるし、
第２のワード線電位と第１のビット線電位との間の電圧
の水準数は２以上であり、記憶された情報は多値情報で
ある態様とすることもできる。即ち、例えば、ビット線
に印加される第１のビット線電位の水準数が２の場合、
あるいは、ワード線に印加される第２のワード線電位の
水準数が２の場合、更には、第２のワード線電位と第１
のビット線電位との間の電圧の水準数が２の場合には、
記憶される情報は３値情報となる。また、例えば、ビッ
ト線に印加される第１のビット線電位の水準数が３の場
合、あるいは、ワード線に印加される第２のワード線電
位の水準数が３の場合、更には、第２のワード線電位と
第１のビット線電位との間の電圧の水準数が３の場合に
は、記憶される情報は４値情報となる。一般には、ビッ
ト線に印加される第１のビット線電位の水準数がＭの場
合、あるいは、ワード線に印加される第２のワード線電
位の水準数がＭの場合、更には、第２のワード線電位と
第１のビット線電位との間の電圧の水準数がＭの場合に
は、記憶される情報は（Ｍ＋１）値情報となる。
【００６６】上記の目的を達成するための本発明の第１
の態様に係るゲート電荷蓄積形メモリセルの作製方法
は、（Ａ）チャネル形成領域と、（Ｂ）絶縁膜を介して
該チャネル形成領域と対向して設けられた第１のゲート
部と、（Ｃ）該第１のゲート部と容量結合した第２のゲ
ート部と、（Ｄ）該チャネル形成領域と接して設けら
れ、互いに離間して設けられたソース／ドレイン領域
と、（Ｅ）少なくとも二端を有し、その内の一端が第１
のゲート部に接続された非線形抵抗素子と、（Ｆ）該チ
ャネル形成領域及び該ソース／ドレイン領域を取り囲む
絶縁領域、から成るゲート電荷蓄積形メモリセルの作製
方法であって、（ａ）半導体層に絶縁領域を形成する工
程と、（ｂ）半導体層の表面に絶縁膜を形成した後、該
絶縁膜上に第１のゲート部を形成し、併せて、該第１の
ゲート部から絶縁領域上に延びる第１のゲート部の延在
部を形成する工程と、（ｃ）半導体層にチャネル形成領
域及びソース／ドレイン領域を形成し、併せて、少なく
とも非線形抵抗素子の一部分を該第１のゲート部若しく
は該第１のゲート部の延在部に形成する工程と、（ｄ）
該第１のゲート部の上方に第２のゲート部を形成する工
程、から成ることを特徴とする。この場合、非線形抵抗
素子はダイオードであることが望ましい。尚、本発明の
第１の態様に係るゲート電荷蓄積形メモリセルの作製方
法に基づき、本発明の第１Ａ、第１Ｂ、第２Ａあるいは
第２Ｂの構成に係るゲート電荷蓄積形メモリセルを作製
することができる。
【００６７】上記の目的を達成するための本発明の第２
の態様に係るゲート電荷蓄積形メモリセルの作製方法
は、（Ａ）チャネル形成領域と、（Ｂ）絶縁膜を介して
該チャネル形成領域と対向して設けられた第１のゲート
部と、（Ｃ）該第１のゲート部と容量結合した第２のゲ
ート部と、（Ｄ）該チャネル形成領域と接して設けら
れ、互いに離間して設けられたソース／ドレイン領域
と、（Ｅ）少なくとも二端を有し、その内の一端が第１
のゲート部に接続され、他端が一方のソース／ドレイン
領域に接続された非線形抵抗素子と、から成るゲート電
荷蓄積形メモリセルの作製方法であって、（ａ）半導体
層の表面に絶縁膜を形成した後、該絶縁膜上に第１のゲ
ート部を形成し、併せて、該第１のゲート部から半導体
層のソース／ドレイン領域の一方の形成予定領域に延び
る第１のゲート部の延在部を該絶縁膜上に形成する工程
と、（ｂ）半導体層にチャネル形成領域を形成し、イオ
ン注入法にてソース／ドレイン領域を形成し、併せて、
少なくとも非線形抵抗素子の一部分を該半導体層、該第
１のゲート部若しくは該第１のゲート部の延在部に形成
する工程と、（ｃ）該第１のゲート部の上方に第２のゲ
ート部を形成する工程、から成ることを特徴とする。
尚、本発明の第２の態様に係るゲート電荷蓄積形メモリ
セルの作製方法に基づき、本発明の第１Ｃあるいは第２
Ｃの構成に係るゲート電荷蓄積形メモリセルを作製する
ことができる。
【００６８】本発明の第２の態様に係るゲート電荷蓄積
形メモリセルの作製方法においては、非線形抵抗素子は
ダイオードであることが好ましい。この場合、ダイオー
ドはｐｎ接合ダイオードから成り、非線形抵抗素子の他
端に相当する該ｐｎ接合ダイオードの領域は、一方のソ
ース／ドレイン領域を兼ねており、イオン注入法による
ソース／ドレイン領域の形成の前あるいは後に、非線形
抵抗素子の一端に相当する該ｐｎ接合ダイオードの領域
を、一方のソース／ドレイン領域に形成する態様を挙げ
ることができる。あるいは又、ダイオードはｐｎ接合ダ
イオードから成り、非線形抵抗素子の一端に相当する該
ｐｎ接合ダイオードの領域は、第１のゲート部を兼ねて
おり、イオン注入法によるソース／ドレイン領域の形成
の前あるいは後に、非線形抵抗素子の他端に相当する該
ｐｎ接合ダイオードの領域を、第１のゲート部の延在部
にイオン注入法にて形成する態様とすることもできる。
更には、ダイオードをヘテロ接合ダイオードから構成す
る態様とすることもできる。尚、ヘテロ接合ダイオード
を、例えば、一方のソース／ドレイン領域の表面領域に
形成された導体領域と、一方のソース／ドレイン領域か
ら構成することができる。
【００６９】あるいは又、本発明の第２の態様に係るゲ
ート電荷蓄積形メモリセルの作製方法においては、非線
形抵抗素子を電界効果型トランジスタから構成すること
もできる。この場合、非線形抵抗素子である電界効果型
トランジスタを、ゲート電荷蓄積形メモリセルとは別の
半導体層の領域に形成してもよいが、一方のソース／ド
レイン領域の表面領域に形成することが好ましい。更に
は、非線形抵抗素子を構成する電界効果型トランジスタ
の一方のソース／ドレイン部を、第１のゲート部に接続
し、且つ、電界効果型トランジスタのゲート部に接続す
ることが望ましい。
【００７０】本発明の第１若しくは第２の態様に係るゲ
ート電荷蓄積形メモリセルの作製方法においては、容量
結合は、第１のゲート部と第２のゲート部との間に、例
えばＳｉＯ2、ＳｉＯ2／ＳｉxＮy、ＳｉＯ2／ＳｉxＮy
／ＳｉＯ2あるいはＴａ2Ｏ5／ＳｉxＮyから成る誘電体
膜を介在させることによって形成されていることが好ま
しい。
【００７１】［本発明の第１Ａの構成に係るゲート電荷
蓄積形メモリセルの動作原理の説明（その１）］先ず、
本発明の第１Ａの構成に係るゲート電荷蓄積形メモリセ
ルの動作原理を説明する。この本発明の第１Ａの構成に
係るゲート電荷蓄積形メモリセルの原理図を図１の
（Ａ）に示し、等価回路を図１の（Ｂ）及び（Ｃ）に示
す。尚、以下の説明においては、ｎ型のゲート電荷蓄積
形メモリセルを例にとり説明するが、ｐ型のゲート電荷
蓄積形メモリセルに関しては、電位等の変化が逆の変化
となる点を除き、同様の動作をする。
【００７２】本発明の第１Ａの構成に係るゲート電荷蓄
積形メモリセルは、チャネル形成領域１５と、絶縁膜１
２を介してこのチャネル形成領域１５と対向して設けら
れた第１のゲート部１３と、この第１のゲート部１３と
容量結合した第２のゲート部１９と、チャネル形成領域
１５と接して設けられ、互いに離間して設けられたソー
ス／ドレイン領域１６，１７（ドレイン領域１６及びソ
ース領域１７）と、二端を有する非線形抵抗素子３０か
ら構成されている。ここで、非線形抵抗素子３０の一端
は第１のゲート部１３に接続され、他端はビット線ＢＬ
に接続されている。また、第２のゲート部１９はワード
線ＷＬに接続されており、一方のソース／ドレイン領域
（ドレイン領域１６）は読み出し線ＲＬに接続されてい
る。容量結合は、第１のゲート部１３と第２のゲート部
１９との間に誘電体膜１８を介在させることによって形
成されている。第１のゲート部１３は、一種のフローテ
ィングゲートである。
【００７３】図１の（Ａ）及び（Ｂ）中、符号Ｃ1は、
非線形抵抗素子３０の寄生容量ＣＤ1の容量値を表す。
また、符号Ｃ0は、第１のゲート部１３と、誘電体膜１
８と、第２のゲート部１９とによって構成されたコンデ
ンサＣＤ0の容量値を示す。更には、符号ＣＤDは、一方
のソース／ドレイン領域１６と、絶縁膜１２と、第１の
ゲート部１３とによって構成されたコンデンサを示す。
更には、符号ＣＤCは、第１のゲート部１３と絶縁膜１
２とチャネル形成領域１５とによって構成されたコンデ
ンサを示し、符号ＣＤSは、第１のゲート部１３と絶縁
膜１２と他方のソース／ドレイン領域１７とによって構
成されたコンデンサを示す。コンデンサＣＤDの容量値
ＣD、コンデンサＣＤCの容量値ＣC、コンデンサＣＤSの
容量値ＣS、コンデンサＣＤ0の容量値Ｃ0、並びに非線
形抵抗素子３０の寄生容量ＣＤ1の容量値Ｃ1は、ゲート
電荷蓄積形メモリセルの構造や大きさ等によって多岐に
変化する。以下においては、コンデンサＣＤD、ＣＤC及
びＣＤSの容量値ＣD、ＣC及びＣSは無視できる程度に小
さいと仮定し、コンデンサＣＤ0の容量Ｃ0及び非線形抵
抗素子３０の寄生容量ＣＤ1の容量値Ｃ1のみを考慮し
て、ゲート電荷蓄積形メモリセルの動作原理を説明す
る。
【００７４】非線形抵抗素子３０のＶ−Ｉ特性を、模式
的に図２の（Ａ）に例示する。この非線形抵抗素子３０
は、ＩF1の電流値に対してＶF1の電圧（順方向導通電
圧）を示す順方向特性を有する。即ち、非線形抵抗素子
３０は、二端子動作特性を有し、あるいは又、順方向導
通電圧と同極性であって、絶対値が順方向導通電圧（Ｖ
F1）の絶対値以上である第１の電圧が二端間に印加され
ると低抵抗状態となり、非線形抵抗素子３０を流れる電
流は急増し、順方向導通電圧と同極性であって絶対値が
順方向導通電圧（ＶF1）の絶対値未満である第２の電
圧、あるいは順方向導通電圧と逆極性の電圧が二端間に
印加されると高抵抗状態となる特性を有する。例えば、
非線形抵抗素子をｐｎ接合ダイオードから構成する場
合、ｋＴ／ｑの電圧増加に対して、電流はｅ倍増加す
る。更に、非線形抵抗素子３０は、順方向導通電圧とは
逆極性であって、しかも、絶対値が逆方向導通電圧（Ｖ
R1）の絶対値未満である第３の電圧が二端間に印加され
ると高抵抗状態となり、前記順方向導通電圧とは逆極性
であって、しかも、絶対値が逆方向導通電圧（ＶR1）の
絶対値以上である第４の電圧が二端間に印加されると低
抵抗状態となる特性を有する。即ち、逆方向導通電圧Ｖ
R1迄の電圧に対しては小さな逆方向電流ＩR1が非線形抵
抗素子３０に流れ、逆方向導通電圧ＶR1以下の逆方向電
圧に対してはＩR2以下の逆方向電流が増加し、非線形抵
抗素子３０を流れる電流は急増する。
【００７５】本発明の第１Ａの構成に係るゲート電荷蓄
積形メモリセルにおいては、第１のゲート部１３に蓄積
すべき電荷が記憶された情報に相当する。ゲート電荷蓄
積形メモリセルの初期条件を、例えば、以下の表１のと
おりとする。尚、表中、γは容量比で決まる比例定数で
ある。
【００７６】
【表１】 第２のゲート部の電位（第１のワード線電位）：ＶWL1 第１のゲート部の電位 ：γＶWL1 ビット線の電位 ：ＶBL0 読み出し線の電位（第１の読み出し線電位） ：ＶRL1 ソース領域の電位 ：ＶS
【００７７】尚、具体的には、ＶWL1、γＶWL1、
ＶBL0、ＶRL1、ＶSの値は０ボルトに近い値とすればよ
い。
【００７８】（情報の書き込み）ゲート電荷蓄積形メモ
リセルに情報を書き込む場合、即ち、第１のゲート部１
３に第１の極性である負の電荷ＱFを蓄積する場合、最
初にビット線ＢＬの電位を第１のビット線電位ＶBL1と
し、読み出し線の電位を第１の読み出し線電位ＶRL1の
ままとしておき、次いで、ワード線ＷＬの電位を第１の
ワード線電位ＶWL1から第２のワード線電位ＶWL2（≫Ｖ
F1）とする。尚、第１のビット線電位ＶBL1はＶBL0と等
しくしてもよい。即ち、ビット線ＢＬに印加される電位
を変更しなくともよい。ここで、図１の（Ｂ）の点Ａ，
Ｂ，Ｃにおける電位をＶA，ＶB，ＶCとすると、ＶA，Ｖ
B，ＶCは、以下のとおりとなる。尚、書き込みの手順
は、先ず、ビット線電位をＶBL0（例えば０）から第１
のビット線電位ＶBL1若しくは後述する第２のビット線
電位ＶBL2とし、次いで、ワード線電位を第１のワード
線電位ＶWL1から第２のワード線電位ＶWL2とし、その
後、ワード線電位を第２のワード線電位ＶWL2から第１
のワード線電位ＶWL1に戻し、次いで、ビット線電位を
第１のビット線電位ＶBL1若しくは第２のビット線電位
ＶBL2からＶBL0に戻す。
【００７９】
【数１】 ＶA＝ＶWL2 （１−１） ＶB＝｛Ｃ0／（Ｃ1＋Ｃ0）｝（ＶWL2−ＶBL1）＋ＶBL1 （１−２） ＶC＝ＶBL1 （１−３）
【００８０】さて、式（１−２）は非線形抵抗素子３０
が高抵抗状態であると仮定して計算されたものである
が、（ＶB−ＶBL1）の値がＶF1より大きくなれば、非線
形抵抗素子３０は低抵抗状態になる。言い換えれば、以
下の式（２）を満足するようにＶWL2，ＶBL1を選択すれ
ば、即ち、第１のゲート部１３と非線形抵抗素子３０の
他端との間を第１の電圧にすることによって、非線形抵
抗素子３０は低抵抗状態になる。その結果、第１のゲー
ト部１３は、初期の高抵抗でビット線ＢＬに接続された
フローティングに近い状態からビット線ＢＬと低抵抗で
電気的に接続された状態となる。
【００８１】
【数２】 ｜｛Ｃ0／（Ｃ1＋Ｃ0）｝（ＶWL2−ＶBL1）｜＞｜ＶF1｜ （２）
【００８２】以上の結果から、点Ｂから見た（即ち、第
１のゲート部１３から見た）点Ａと点Ｂとの間の電位差
ＶABは、以下の式（３）のとおりとなる。
【００８３】
【数３】ＶAB≒ＶWL2−ＶF1−ＶBL1 （３）
【００８４】次に、先ず、第２のゲート部１９の電位を
第２のワード線電位ＶWL2から第１のワード線電位ＶWL1
とし、その後、ビット線ＢＬの電位をＶBL0にする。そ
の結果、非線形抵抗素子３０は高抵抗状態になる。そし
て、第１のゲート部１３は再び概ねフローティング状態
となり、第１のゲート部１３には第１の極性である負の
電荷ＱFが新たに蓄積される。尚、この負の電荷ＱFを第
１のゲート部１３の電位に換算した値をＶINF（＜０）
とすると、｜ＶINF｜が｜ＶR1｜−｜ＶBL1｜を越えると
きには第１のゲート部１３とビット線ＢＬとの電位差は
ＶR1にクランプされる。第１のゲート部１３に蓄積され
たかかる負の電荷（ＱF）が、ゲート電荷蓄積形メモリ
セルに記憶された情報に相当する。
【００８５】上述の式（３）に示すように、点Ａと点Ｂ
との間の電位差ＶABは、第２のワード線電位ＶWL2と第
１のビット線電位ＶBL1との間の電圧に依存する。ま
た、点Ａと点Ｂとの間の電位差ＶABは、コンデンサＣＤ
S，ＣＤC，ＣＤDの容量値が無視できないときは、ソー
ス領域、チャネル形成領域及びドレイン領域の電位のそ
れぞれにも依存するが、ここでは、説明を簡単にするた
めに、これ以上は言及しない。例えば、（１−１）第２
のワード線電位ＶWL2と第１のビット線電位ＶBL1との間
の電圧の水準数が１の場合、あるいは又、（２−１）第
２のワード線電位ＶWL2を一定としたときに第１のビッ
ト線電位ＶBL1の水準数が１の場合、あるいは又、（３
−１）第１のビット線電位ＶBL1を一定としたときに第
２のワード線電位ＶWL2の水準数が１の場合、第１のゲ
ート部１３に記憶された情報に相当する電荷は２値情報
（”０”又は”１”）となる。あるいは又、第１のゲー
ト部１３に蓄積される電荷量は、第２のワード線電位Ｖ
WL2と第１のビット線電位ＶBL1との間の電圧に依存する
ので、（１−２）第２のワード線電位ＶWL2と第１のビ
ット線電位ＶBL1との間の電圧の水準数を２以上とする
ことによって、あるいは又、（２−２）第２のワード線
電位ＶWL2を一定としたときに第１のビット線電位ＶBL1
の水準数を２以上とすることによって（例えば、
ＶBL1，ＶBL1_1，ＶBL1_2，・・・，ＶBL2。ここで最低
値をＶBL1、最高値をＶBL2とする）、あるいは又、（３
−２）第１のビット線電位ＶBL1を一定としたときに第
２のワード線電位ＶWL2の水準数を２以上とすることに
よって、第１のゲート部１３に蓄積される電荷を負の電
荷ＱF，ＱF_1，ＱF_2，・・・とすることができる。即
ち、第１のゲート部１３に記憶された情報を、（１−
３）第２のワード線電位ＶWL2と第１のビット線電位Ｖ
BL1との間の電圧の水準数に対応した多値情報、あるい
は又、（２−３）ビット線に印加される第１のビット線
電位の水準数に対応した多値情報、あるいは又、（３−
３）ワード線に印加される第２のワード線電位の水準数
に対応した多値情報とすることができる。尚、この結
果、これらの負の電荷ＱF，ＱF_1，ＱF_2，・・・を第
１のゲート部１３の電位に換算した値は、ＶINF，Ｖ
INF_1，ＶINF_2，・・・となる。
【００８６】一方、ゲート電荷蓄積形メモリセルへの情
報の書き込みの際、或るゲート電荷蓄積形メモリセルに
は情報を書き込む必要がない場合、最初にビット線ＢＬ
の電位を第２のビット線電位ＶBL2とし、次いで、ワー
ド線ＷＬの電位を第１のワード線電位ＶWL1から第２の
ワード線電位ＶWL2（≫ＶF1）とする。ここで、図１の
（Ｂ）の点Ａ，Ｂ，Ｃにおける電位をＶA，ＶB，ＶCと
すると、ＶA，ＶB，ＶCは、以下のとおりとなる。
【００８７】
【数４】 ＶA＝ＶWL2 （４−１） ＶB＝｛Ｃ0／（Ｃ1＋Ｃ0）｝（ＶWL2−ＶBL2）＋ＶBL2 （４−２） ＶC＝ＶBL2 （４−３）
【００８８】さて、式（４−２）において（ＶB−ＶC）
［＝｛Ｃ0／（Ｃ1＋Ｃ0）｝（ＶWL2−ＶBL2）］の値が
ＶF1未満であれば、非線形抵抗素子３０は高抵抗状態の
ままである。言い換えれば、第１のゲート部１３と非線
形抵抗素子３０の他端との間を、順方向導通電圧
（ＶF1）と同極性であって順方向導通電圧（ＶF1）の絶
対値よりも小さな絶対値の電圧（第２の電圧）、若しく
は、順方向導通電圧（ＶF1）と逆極性の電圧（但し、そ
の絶対値が逆方向導通電圧ＶR1未満の電圧）とすること
で、即ち、以下の式（５）を満足するようにＶBL2を選
択すれば、非線形抵抗素子３０は高抵抗状態のままとな
る。
【００８９】
【数５】 ｛Ｃ0／（Ｃ1＋Ｃ0）｝（ＶWL2−ＶBL2）＜ＶF1 （５）
【００９０】その結果、第１のゲート部１３は、概ねフ
ローティング状態のままであり、非線形抵抗素子３０の
寄生容量ＣＤ1及びコンデンサＣＤ0の両端の電位差をＶ
1，Ｖ2としたとき、Ｖ1，Ｖ2は以下のとおりとなる。
【００９１】
【数６】 Ｖ1＝｛Ｃ0／（Ｃ1＋Ｃ0）｝（ＶWL2−ＶBL2） （６−１） Ｖ2＝｛Ｃ1／（Ｃ1＋Ｃ0）｝（ＶWL2−ＶBL2） （６−２）
【００９２】その後、先ず、第２のゲート部１９の電位
を第２のワード線電位ＶWL2から第１のワード線電位Ｖ
WL1とし、次に、ビット線ＢＬの電位をＶBL0にする。そ
の結果、コンデンサＣＤ0及び非線形抵抗素子３０に一
時的に誘起された電荷は放電され、第１のゲート部１３
には何ら電荷が蓄積されない。言い換えれば、非線形抵
抗素子３０を経由した電荷の充放電は無視できる程度に
小さいので、第１のゲート部１３は初期の状態に戻る。
即ち、ゲート電荷蓄積形メモリセルには情報は実質的に
書き込まれない。
【００９３】尚、情報の書き込み時、ゲート電荷蓄積形
メモリセルのソース／ドレイン領域１６，１７間を電流
が流れることを確実に阻止するために、他方のソース／
ドレイン領域（ソース領域１７）をチャネル形成領域１
５に対して逆バイアスすることが好ましい。具体的に
は、第１のゲート部１３の電位から、第１のゲート部１
３から見た閾値電圧の値を減じた値よりも大きな電位
を、他方のソース／ドレイン領域（ソース領域１７）に
印加すればよい。あるいは又、他方のソース／ドレイン
領域（ソース領域１７）をチャネル形成領域１５に対し
て浮遊状態とすることが好ましい。具体的には、他方の
ソース／ドレイン領域（ソース領域１７）に接続された
例えば選択用トランジスタをオフにすればよい。
【００９４】尚、スタンバイ状態においては、ワード線
ＷＬの電位を、ゲート電荷蓄積形メモリセルがオン状態
（ソース／ドレイン領域１６，１７間に電流が流れる状
態）にはならない電位に保持する。具体的には、後述す
るＶth_L以下の電位とする。一方、同一ビット線ＢＬに
接続された他のゲート電荷蓄積形メモリセルが動作して
いる状態もあり得るので、ビット線ＢＬの電位がＶBL2
であり、ゲート電荷蓄積形メモリセルの第１のゲート部
１３に蓄積された電荷と等価の電位がＶINFである場
合、当該ゲート電荷蓄積形メモリセルの非線形抵抗素子
３０を流れる電流はＩR1であることが保証されていなけ
ればならない。従って、スタンバイ状態におけるワード
線ＷＬの電位は、ＶBL2＋｛（Ｃ1＋Ｃ0）／Ｃ0｝×（｜
ＶINF｜−｜ＶR 1｜）以下であってはならない。尚、Ｖ
INFは、ワード線ＷＬの電位が０ボルトのときの電位で
ある。
【００９５】（情報の読み出し）ＱF／ＩR1よりも短い
時間内においては、第１のゲート部１３に蓄積された情
報を読み出すことができる。例えば、Ｃ0＝１×１０-15
Ｆ、ＩR1＝１×１０-15Ａの場合、約１秒近くの間、情
報を読み出すことができる。
【００９６】第１のゲート部１３における電荷の蓄積の
有無によって、ゲート電荷蓄積形メモリセルにおける閾
値電圧が変化する。即ち、ゲート電荷蓄積形メモリセル
に情報が蓄積されている場合、言い換えれば、第１のゲ
ート部１３に負の電荷ＱFが蓄積されている場合、ゲー
ト電荷蓄積形メモリセルの閾値電圧はプラス側にシフト
する。かかる閾値電圧をＶth_Hとする。一方、ゲート電
荷蓄積形メモリセルに情報が蓄積されていない場合、言
い換えれば、第１のゲート部１３に電荷が蓄積されてい
ない場合（正の電荷が蓄積されている場合もあり得
る）、ゲート電荷蓄積形メモリセルの閾値電圧に変化は
ない（あるいは、マイナス側にシフトする場合もあり得
る）。かかる閾値電圧をＶth_Lとする。ゲート電荷蓄積
形メモリセルに蓄積された情報を読み出す場合には、ワ
ード線、ビット線、読み出し線の電位を、例えば、表２
のとおりとする。
【００９７】
【表２】 第２のゲート部の電位（ワード線電位） ：ＶWL-R ビット線の電位 ：ＶBL-R 読み出し線の電位（第２の読み出し線電位）：ＶRL-R ソース領域の電位 ：ＶS
【００９８】但し、第２のゲート部の電位（ワード線電
位）ＶWL-Rは、Ｖth_L＜ＶWL-R＜Ｖth_Hを満足する電位
とする。一方、読み出し線ＲＬの電位である第２の読み
出し線電位ＶRL-Rは０．５ボルト乃至電源電位Ｖddまで
の値とする。また、ビット線の電位ＶBL-Rは、ＶBL0＜
ＶBL-R＜ＶBL2を満足する値とすればよい。
【００９９】その結果、非線形抵抗素子３０は高抵抗状
態のままである。また、ゲート電荷蓄積形メモリセルに
情報が蓄積されている場合、ゲート電荷蓄積形メモリセ
ルはオフ状態のままである。一方、ゲート電荷蓄積形メ
モリセルに情報が蓄積されていない場合には、ゲート電
荷蓄積形メモリセルはオン状態になる。従って、ゲート
電荷蓄積形メモリセルのソース／ドレイン領域１６，１
７を流れる電流の有無を検出することによって、ゲート
電荷蓄積形メモリセルに情報が蓄積されているか否かを
判断することができる。
【０１００】尚、第１のゲート部１３に記憶された情報
が多値情報の場合、即ち、第１のゲート部１３に負の電
荷ＱF，ＱF_1，ＱF_2，・・・が蓄積されている場合、
ゲート電荷蓄積形メモリセルの閾値電圧はプラス側にシ
フトする。尚、説明上、｜ＱF｜＞｜ＱF_1｜＞｜ＱF_2
｜・・・とする。そして、かかる閾値電圧をＶth_H，Ｖ
th _1，Ｖth_2，・・・とする。ゲート電荷蓄積形メモリ
セルに蓄積された情報を読み出す場合には、先ず、ワー
ド線ＷＬの電位をＶth_(N-1)とＶth_Nの間の電位にす
る。ここで、Ｎ＝１の場合には、Ｖth_HとＶth_Lの間の
電位にする。尚、「Ｎ」は多値情報のＮ番目の水準であ
って最も高い水準を表す。その結果、ゲート電荷蓄積形
メモリセルにＮ番目の水準の情報が蓄積されている場
合、ゲート電荷蓄積形メモリセルはオフ状態のままであ
る。一方、ゲート電荷蓄積形メモリセルに情報が蓄積さ
れていない場合、あるいは、ゲート電荷蓄積形メモリセ
ルに（Ｎ−１）番目の水準以下の情報が蓄積されている
場合には、ゲート電荷蓄積形メモリセルはオン状態にな
る。従って、ゲート電荷蓄積形メモリセルのソース／ド
レイン領域１６，１７を流れる電流の有無を検出するこ
とによって、ゲート電荷蓄積形メモリセルにＮ番目の水
準の情報が蓄積されているか否かを判断することができ
る。
【０１０１】（情報の消去）情報が書き込まれた、即ち
負の電荷ＱFが第１のゲート部１３に蓄積されたゲート
電荷蓄積形メモリセルに対して情報を消去する場合に
は、ワード線ＷＬに（ｎ型のゲート電荷蓄積形メモリセ
ルにおいては）第３のワード線電位である負の電位Ｖ
WL3を印加する一方、ビット線ＢＬに第３のビット線電
位ＶBL3の電位を印加する。このとき、非線形抵抗素子
３０の逆方向導通電圧ＶR1が式（７−１）を満足すれ
ば、即ち、ワード線ＷＬを第３のワード線電位ＶWL3と
し、ビット線ＢＬを第３のビット線電位ＶBL3とするこ
とによって、第１のゲート部１３と第２のゲート部１９
との容量結合に基づき第１のゲート部１３と非線形抵抗
素子３０の他端との間を前記第４の電圧とすることで、
非線形抵抗素子３０は低抵抗状態となり、第１のゲート
部１３にビット線ＢＬから非線形抵抗素子３０を介して
第１の極性とは逆の極性である第２の極性の電荷、即ち
正の電荷が供給され、あるいは又、第１の極性の電荷を
第１のゲート部１３から非線形抵抗素子３０を介してビ
ット線ＢＬに放電させる。これによって、第１のゲート
部１３は０乃至正に帯電した状態（第２の電荷蓄積状
態）となり、第１のゲート部の電荷蓄積状態は変化し、
情報は消去される。尚、ゲート電荷蓄積形メモリセルに
対して情報を消去しない場合には、ビット線ＢＬにＶ
BL1の電位を印加する。このとき、非線形抵抗素子３０
の逆方向導通電圧ＶR1が式（７−２）を満足すれば、即
ち、ワード線ＷＬを第３のワード線電位ＶWL3とし、ビ
ット線ＢＬを第１のビット線電位ＶBL1とすることによ
って、第１のゲート部１３と第２のゲート部１９との容
量結合に基づき第１のゲート部１３と非線形抵抗素子３
０の他端との間を前記第３の電圧とすることで、非線形
抵抗素子３０は高抵抗状態のままとなり、非線形抵抗素
子３０には一方のソース／ドレイン領域１６からは何ら
電荷は供給されず、第１のゲート部１３は負の電荷ＱF
を保持する。
【０１０２】
【数７】 ｜ＶR1｜＜｜｛（Ｃ0）／（Ｃ1＋Ｃ0）｝（ＶWL3−ＶBL3）｜ （７−１） ｜ＶR1｜＞｜｛（Ｃ0）／（Ｃ1＋Ｃ0）｝（ＶWL3−ＶBL1）｜ （７−２）
【０１０３】［本発明の第１Ｂ若しくは第１Ｃの構成に
係るゲート電荷蓄積形メモリセルの動作原理の説明（そ
の１）］次に、本発明の第１Ｂ若しくは第１Ｃの構成に
係るゲート電荷蓄積形メモリセルの動作原理を説明す
る。本発明の第１Ｂの構成に係るゲート電荷蓄積形メモ
リセルの原理図を図３の（Ａ）に示し、等価回路を図３
の（Ｂ）及び（Ｃ）に示す。また、本発明の第１Ｃの構
成に係るゲート電荷蓄積形メモリセルの原理図を図４の
（Ａ）に示し、等価回路を図４の（Ｂ）に示す。尚、以
下の説明においては、ｎ型のゲート電荷蓄積形メモリセ
ルを例にとり説明するが、ｐ型のゲート電荷蓄積形メモ
リセルに関しては、電位等の変化が逆の変化となる点を
除き、同様の動作をする。
【０１０４】本発明の第１Ｂ及び第１Ｃの構成に係るゲ
ート電荷蓄積形メモリセルは、非線形抵抗素子３０の他
端の接続あるいは一方のソース／ドレイン領域１６の接
続が、本発明の第１Ａの構成に係るゲート電荷蓄積形メ
モリセルと相違している。その他の構成は本発明の第１
Ａの構成に係るゲート電荷蓄積形メモリセルと同じであ
る。即ち、本発明の第１Ｂの構成に係るゲート電荷蓄積
形メモリセルにおいては、非線形抵抗素子３０の他端及
び一方のソース／ドレイン領域１６はビット線ＢＬに接
続されている。また、本発明の第１Ｃの構成に係るゲー
ト電荷蓄積形メモリセルにおいては、非線形抵抗素子の
他端３０は一方のソース／ドレイン領域１６に接続さ
れ、この一方のソース／ドレイン領域１６はビット線Ｂ
Ｌに接続されている。
【０１０５】図１の（Ｂ）に示した本発明の第１Ａの構
成に係るゲート電荷蓄積形メモリセルにおける等価回路
と異なり、図３の（Ｂ）に示した本発明の第１Ｂあるい
は第１Ｃの構成に係るゲート電荷蓄積形メモリセルにお
ける等価回路においては、符号Ｃ1は、一方のソース／
ドレイン領域１６と、絶縁膜１２と、第１のゲート部１
３とによって構成されたコンデンサＣＤDと非線形抵抗
素子３０の寄生容量との並列合成容量値を示す。尚、合
成容量値Ｃ1は、通常、コンデンサＣＤC及びＣＤSの容
量値よりも大きいことが多いので、以降の議論では、コ
ンデンサＣＤCの容量値ＣC及びコンデンサＣＤSの容量
値ＣSは省略する。尚、非線形抵抗素子３０のＶ−Ｉ特
性は、図２の（Ａ）に例示したと同様とすることができ
る。
【０１０６】本発明の第１Ｂ若しくは第１Ｃの構成に係
るゲート電荷蓄積形メモリセルにおいても、第１のゲー
ト部１３に蓄積された電荷が記憶された情報に相当す
る。ゲート電荷蓄積形メモリセルの初期条件を、例え
ば、以下の表３のとおりとする。尚、具体的には、Ｖ
WL1、γＶWL1、ＶBL0、ＶSの値は０ボルトに近い値とす
ればよい。
【０１０７】
【表３】 第２のゲート部の電位（第１のワード線電位）：ＶWL1 第１のゲート部の電位 ：γＶWL1 ビット線の電位 ：ＶBL0 ソース領域の電位 ：ＶS
【０１０８】（情報の書き込み）ゲート電荷蓄積形メモ
リセルに情報を書き込む場合の動作原理は、本発明の第
１Ａの構成に係るゲート電荷蓄積形メモリセルの動作原
理にて説明したと同じであるが故に、詳細な説明は省略
する。
【０１０９】（情報の読み出し）第１のゲート部１３に
おける電荷の蓄積の有無によって、ゲート電荷蓄積形メ
モリセルにおける閾値電圧が変化する。ゲート電荷蓄積
形メモリセルに情報が蓄積されている場合の閾値電圧を
Ｖth_Hとする。一方、ゲート電荷蓄積形メモリセルに情
報が蓄積されていない場合の閾値電圧をＶth_Lとする。
ゲート電荷蓄積形メモリセルに蓄積された情報を読み出
す場合には、ワード線及びビット線の電位を、例えば、
表４のとおりとする。
【０１１０】
【表４】 第２のゲート部の電位（ワード線電位） ：ＶWL-R ビット線の電位 ：ＶBL-R ソース領域の電位 ：ＶS
【０１１１】但し、第２のゲート部の電位（ワード線電
位）ＶWL-Rは、Ｖth_L＜ＶWL-R＜Ｖth_Hを満足する電位
とする。また、ビット線の電位ＶBL-Rは、ＶBL0＜Ｖ
BL-R＜ＶBL2を満足する値とすればよい。
【０１１２】その結果、非線形抵抗素子３０は高抵抗状
態のままである。また、ゲート電荷蓄積形メモリセルに
情報が蓄積されている場合、ゲート電荷蓄積形メモリセ
ルはオフ状態のままである。一方、ゲート電荷蓄積形メ
モリセルに情報が蓄積されていない場合には、ゲート電
荷蓄積形メモリセルはオン状態になる。従って、ゲート
電荷蓄積形メモリセルのソース／ドレイン領域１６，１
７を流れる電流の有無を検出することによって、ゲート
電荷蓄積形メモリセルに情報が蓄積されているか否かを
判断することができる。
【０１１３】（情報の消去）ゲート電荷蓄積形メモリセ
ルに蓄積された情報を消去する場合の動作原理は、本発
明の第１Ａの構成に係るゲート電荷蓄積形メモリセルの
動作原理にて説明したと同じであるが故に、詳細な説明
は省略する。
【０１１４】また、第１のゲート部１３に記憶された情
報が多値情報の場合の動作原理も、基本的には、本発明
の第１Ａの構成に係るゲート電荷蓄積形メモリセルの動
作原理と同様とすることができるので、詳細な説明は省
略する。
【０１１５】［本発明の第１Ａ、第１Ｂ若しくは第１Ｃ
の構成に係るゲート電荷蓄積形メモリセルの動作原理の
説明（その２）］本発明の第１Ａの構成に係るゲート電
荷蓄積形メモリセルにおいては、ゲート電荷蓄積形メモ
リセルの構造や大きさ等に依存して、コンデンサＣＤD
の容量値ＣD、コンデンサＣＤCの容量値ＣC、コンデン
サＣＤSの容量値ＣS、並びに非線形抵抗素子３０の寄生
容量ＣＤ1の容量値Ｃ1は無視できる程度に小さい場合も
ある。以下、コンデンサＣＤ0の容量値Ｃ0のみを考慮し
た場合のゲート電荷蓄積形メモリセルの動作原理を説明
する。この場合、容量比で決まる比例定数γは１に近い
値となる。尚、非線形抵抗素子３０のＶ−Ｉ特性は、図
２の（Ａ）に例示したと同様とすることができる。ま
た、本発明の第１Ｂ及び第１Ｃに係るゲート電荷蓄積形
メモリセルの動作原理も、基本的には、以下に説明する
本発明の第１Ａの構成に係るゲート電荷蓄積形メモリセ
ルの動作原理と同様であるので、本発明の第１Ｂ及び第
１Ｃに係るゲート電荷蓄積形メモリセルの動作原理に関
しての説明は省略する。
【０１１６】ゲート電荷蓄積形メモリセルの初期条件
は、例えば、上述の表１のとおりとすることができる。
【０１１７】（情報の書き込み）ゲート電荷蓄積形メモ
リセルに情報を書き込む場合の手順は、［本発明の第１
Ａの構成に係るゲート電荷蓄積形メモリセルの動作原理
の説明（その１）］と同様とすればよい。尚、図１の
（Ｂ）の点Ａ，Ｂ，Ｃにおける電位をＶA，ＶB，Ｖ
Cは、以下のとおりとなる。
【０１１８】
【数８】ＶA＝ＶWL2 （８−１） ＶB＝γＶWL2 （８−２） ＶC＝ＶBL1 （８−３）
【０１１９】さて、（ＶB−ＶBL1）の値がＶF1より大き
くなれば、非線形抵抗素子３０は低抵抗状態になる。言
い換えれば、以下の式（９）を満足するようにＶWL2，
ＶBL1を選択すれば、即ち、第１のゲート部１３と非線
形抵抗素子３０の他端との間を第１の電圧にすることに
よって、非線形抵抗素子３０は低抵抗状態になる。その
結果、第１のゲート部１３は、初期の高抵抗でビット線
ＢＬに接続されたフローティングに近い状態からビット
線ＢＬと低抵抗で電気的に接続された状態となる。
【０１２０】
【数９】｜γＶWL2−ＶBL1｜＞｜ＶF1｜ （９）
【０１２１】以上の結果から、点Ｂから見た（即ち、第
１のゲート部１３から見た）点Ａと点Ｂとの間の電位差
ＶABは、以下の式（１０）のとおりとなる。
【０１２２】
【数１０】ＶAB≒ＶWL2−ＶF1−ＶBL1 （１０）
【０１２３】次に、先ず、第２のゲート部１９の電位を
第２のワード線電位ＶWL2から第１のワード線電位ＶWL1
とし、その後、ビット線ＢＬの電位をＶBL0にする。そ
の結果、非線形抵抗素子３０は高抵抗状態になる。そし
て、第１のゲート部１３は再び概ねフローティング状態
となり、第１のゲート部１３には第１の極性である負の
電荷ＱFが新たに蓄積される。尚、この負の電荷ＱFを第
１のゲート部１３の電位に換算した値をＶINF（＜０）
とすると、｜ＶINF｜が｜ＶR1｜−｜ＶBL1｜を越えると
きには第１のゲート部１３とビット線ＢＬとの電位差は
ＶR1にクランプされる。第１のゲート部１３に蓄積され
たかかる負の電荷（ＱF）が、ゲート電荷蓄積形メモリ
セルに記憶された情報に相当する。
【０１２４】一方、ゲート電荷蓄積形メモリセルへの情
報の書き込みの際、或るゲート電荷蓄積形メモリセルに
は情報を書き込む必要がない場合、最初にビット線ＢＬ
の電位を第２のビット線電位ＶBL2とし、次いで、ワー
ド線ＷＬの電位を第１のワード線電位ＶWL1から第２の
ワード線電位ＶWL2（≫ＶF1）とする。ここで、図１の
（Ｂ）の点Ａ，Ｂ，Ｃにおける電位をＶA，ＶB，ＶCと
すると、ＶA，ＶB，ＶCは、以下のとおりとなる。
【０１２５】
【数１１】ＶA＝ＶWL2 （１１−１） ＶB＝γＶWL2 （１１−２） ＶC＝ＶBL2 （１１−３）
【０１２６】さて、（ＶB−ＶC）［＝γＶWL2−ＶBL2］
の値がＶF1未満であれば、非線形抵抗素子３０は高抵抗
状態のままである。言い換えれば、第１のゲート部１３
と非線形抵抗素子３０の他端との間を、順方向導通電圧
（ＶF1）と同極性であって順方向導通電圧（ＶF1）の絶
対値よりも小さな絶対値の電圧（第２の電圧）、若しく
は、順方向導通電圧（ＶF1）と逆極性の電圧（但し、そ
の絶対値が逆方向導通電圧ＶR1未満の電圧）とすること
で、即ち、以下の式（１２）を満足するようにＶBL2を
選択すれば、非線形抵抗素子３０は高抵抗状態のままと
なる。その結果、第１のゲート部１３は、概ねフローテ
ィング状態のままとなる。
【０１２７】
【数１２】γＶWL2−ＶBL2＜ＶF1 （１２）
【０１２８】その後、先ず、第２のゲート部１９の電位
を第２のワード線電位ＶWL2から第１のワード線電位Ｖ
WL1とし、次に、ビット線の電位をＶBL0にする。その結
果、コンデンサＣＤ0に一時的に誘起された電荷は放電
され、第１のゲート部１３には何ら電荷が蓄積されな
い。言い換えれば、非線形抵抗素子３０を経由した電荷
の充放電は無視できる程度に小さいので、第１のゲート
部１３は初期の状態に戻る。即ち、ゲート電荷蓄積形メ
モリセルには情報は実質的に書き込まれない。
【０１２９】尚、情報の書き込み時、ゲート電荷蓄積形
メモリセルのソース／ドレイン領域１６，１７間を電流
が流れることを確実に阻止するために、他方のソース／
ドレイン領域（ソース領域１７）をチャネル形成領域１
５に対して逆バイアスすることが好ましい。あるいは
又、他方のソース／ドレイン領域（ソース領域１７）を
チャネル形成領域１５に対して浮遊状態とすることが好
ましい。具体的には、［本発明の第１Ａの構成に係るゲ
ート電荷蓄積形メモリセルの動作原理の説明（その
１）］と同様の操作を行えばよい。
【０１３０】尚、スタンバイ状態においては、ワード線
ＷＬの電位を、ゲート電荷蓄積形メモリセルがオン状態
（ソース／ドレイン領域１６，１７間に電流が流れる状
態）にはならない電位に保持する。具体的には、後述す
るＶth_L以下の電位とする。一方、同一ビット線ＢＬに
接続された他のゲート電荷蓄積形メモリセルが動作して
いる状態もあり得るので、ビット線ＢＬの電位がＶBL2
であり、ゲート電荷蓄積形メモリセルの第１のゲート部
１３の電位がＶINFであっても、当該ゲート電荷蓄積形
メモリセルの非線形抵抗素子３０を流れる電流はＩR1で
あることが保証されていなければならない。従って、ス
タンバイ状態におけるワード線ＷＬの電位は、ＶBL2＋
（｜ＶINF｜−｜ＶR1｜）以下であってはならない。
【０１３１】（情報の読み出し）情報の読み出しにおけ
る動作原理は、［本発明の第１Ａの構成に係るゲート電
荷蓄積形メモリセルの動作原理の説明（その１）］と同
様とすればよいので、詳細な説明は省略する。
【０１３２】（情報の消去）情報が書き込まれた、即ち
負の電荷ＱFが第１のゲート部１３に蓄積されたゲート
電荷蓄積形メモリセルに対して情報を消去する場合に
は、ワード線ＷＬに（ｎ型のゲート電荷蓄積形メモリセ
ルにおいては）第３のワード線電位である負の電位Ｖ
WL3を印加する一方、ビット線ＢＬに第３のビット線電
位ＶBL3の電位を印加する。このとき、非線形抵抗素子
３０の逆方向導通電圧ＶR1が式（１３−１）を満足すれ
ば、即ち、ワード線ＷＬを第３のワード線電位ＶWL3と
し、ビット線ＢＬを第３のビット線電位ＶBL3とするこ
とによって、第１のゲート部１３と第２のゲート部１９
との容量結合に基づき第１のゲート部１３と非線形抵抗
素子３０の他端との間を前記第４の電圧とすることで、
非線形抵抗素子３０は低抵抗状態となり、第１のゲート
部１３にビット線ＢＬから非線形抵抗素子３０を介して
第１の極性とは逆の極性である第２の極性の電荷、即ち
正の電荷が供給され、あるいは又、第１の極性の電荷を
第１のゲート部１３から非線形抵抗素子３０を介してビ
ット線ＢＬに放電させる。これによって、第１のゲート
部１３は０乃至正に帯電した状態（第２の電荷蓄積状
態）となり、第１のゲート部の電荷蓄積状態は変化し、
情報は消去される。尚、ゲート電荷蓄積形メモリセルに
対して情報を消去しない場合には、ビット線ＢＬにＶ
BL1の電位を印加する。このとき、非線形抵抗素子３０
の逆方向導通電圧ＶR1が式（１３−２）を満足すれば、
即ち、ワード線ＷＬを第３のワード線電位ＶWL3とし、
ビット線ＢＬを第１のビット線電位ＶBL1とすることに
よって、第１のゲート部１３と第２のゲート部１９との
容量結合に基づき第１のゲート部１３と非線形抵抗素子
３０の他端との間を前記第３の電圧とすることで、非線
形抵抗素子３０は高抵抗状態のままとなり、非線形抵抗
素子３０には一方のソース／ドレイン領域１６からは何
ら電荷は供給されず、第１のゲート部１３は負の電荷Ｑ
Fを保持する。
【０１３３】
【数１３】｜ＶR1｜＜｜ＶWL3−ＶBL3｜ （１３−１） ｜ＶR1｜＞｜ＶWL3−ＶBL1｜ （１３−２）
【０１３４】尚、第１のゲート部１３に記憶された情報
が多値情報の場合の情報の書き込み動作原理及び読み出
し原理も、先に説明したと同様であるので、詳細な説明
は省略する。
【０１３５】［本発明の第２Ａの構成に係るゲート電荷
蓄積形メモリセルの動作原理の説明（その１）］次に、
本発明の第２Ａの構成に係るゲート電荷蓄積形メモリセ
ルの動作原理を説明する。本発明の第２Ａの構成に係る
ゲート電荷蓄積形メモリセルの原理図を図５の（Ａ）に
示し、等価回路を図５の（Ｂ）に示す。尚、以下の説明
においては、ｎ型のゲート電荷蓄積形メモリセルを例に
とり説明するが、ｐ型のゲート電荷蓄積形メモリセルに
関しては、電位等の変化が逆の変化となる点を除き、同
様の動作をする。
【０１３６】本発明の第２Ａの構成に係るゲート電荷蓄
積形メモリセルは第２の非線形抵抗素子３３を備え、こ
の第２の非線形抵抗素子３３の一端が第１のゲート部１
３に接続され、他端が消去線ＥＬに接続されている点を
除き、本発明の第１Ａの構成に係るゲート電荷蓄積形メ
モリセルと同じ構成を有する。以下の説明においては、
一方のソース／ドレイン領域１６と、絶縁膜１２と、第
１のゲート部１３とによって構成されたコンデンサＣＤ
Dの容量値、第１のゲート部１３と絶縁膜１２とチャネ
ル形成領域１５とによって構成されたコンデンサＣＤC
の容量値、第１のゲート部１３と絶縁膜１２と他方のソ
ース／ドレイン領域１７とによって構成されたコンデン
サＣＤSの容量値、第２の非線形抵抗素子３３の寄生容
量の容量値は、無視できる程度に小さいと仮定し、コン
デンサＣＤ0の容量値Ｃ0及び非線形抵抗素子３０の寄生
容量ＣＤ1の容量値Ｃ1のみを考慮して、ゲート電荷蓄積
形メモリセルの動作原理を説明する。
【０１３７】第２の非線形抵抗素子３３のＶ−Ｉ特性
を、模式的に図２の（Ｂ）に例示する。この第２の非線
形抵抗素子３３は、ＩF2の電流値に対してＶF2の電圧
（第２の順方向導通電圧）を示す順方向特性を有する。
即ち、第２の非線形抵抗素子３３は、二端子動作特性を
有し、あるいは又、第２の順方向導通電圧（ＶF2）と同
極性であって、絶対値が第２の順方向導通電圧（ＶF2）
の絶対値以上である第５の電圧が二端間に印加されると
低抵抗状態となり、第２の順方向導通電圧（ＶF2）と同
極性であって絶対値が第２の順方向導通電圧（ＶF2）の
絶対値未満である第６の電圧、あるいは第２の順方向導
通電圧とは逆極性の第７の電圧が二端間に印加されると
高抵抗状態となる特性を有する。
【０１３８】本発明の第２Ａの構成に係るゲート電荷蓄
積形メモリセルにおいても、第１のゲート部１３に蓄積
された電荷が記憶された情報に相当する。ゲート電荷蓄
積形メモリセルの初期条件を、例えば、以下の表５のと
おりとする。尚、表中、γは容量比で決まる比例定数で
ある。
【０１３９】
【表５】 第２のゲート部の電位（第１のワード線電位）：ＶWL1 第１のゲート部の電位 ：γＶＷＬ１ ビット線の電位 ：ＶＢＬ０ 読み出し線の電位（第１の読み出し線電位） ：ＶRL1 消去線の電位 ：ＶEL0 ソース領域の電位 ：ＶS
【０１４０】尚、具体的には、ＶWL1、γＶWL1、
ＶBL0、ＶRL1、ＶEL0、ＶSの値は０ボルトに近い値とす
ればよい。
【０１４１】（情報の書き込み）ゲート電荷蓄積形メモ
リセルに情報を書き込む場合、即ち、第１のゲート部１
３に第１の極性である負の電荷ＱFを蓄積する場合の動
作原理は、［本発明の第１Ａの構成に係るゲート電荷蓄
積形メモリセルの動作原理の説明（その１）］と同様と
すればよいので、詳細な説明は省略する。尚、消去線Ｅ
Ｌの電位を第１の消去線電位ＶEL1とする。ゲート電荷
蓄積形メモリセルに情報を書き込む場合、第２の非線形
抵抗素子３３は高抵抗状態であることが保証されなけれ
ばならない。従って、図１の（Ｂ）の点Ｂと同様の点に
おける電位をＶB［式（１−２）参照］としたとき、
（ＶEL1−ＶB）の値はＶF2より小さくなければならず、
しかも、第１の非線形抵抗素子３０が低抵抗状態となっ
た後の図１の（Ｂ）の点Ｂと同様の点における電位を
（ＶF1＋ＶBL1）としたとき、｛ＶEL1−（ＶF1＋
ＶBL1）｝の値はＶF2より小さくなければならない。言
い換えれば、以下の式（１４−１）及び式（１４−２）
を満足するようにＶEL1を選択すれば、即ち、第１のゲ
ート部１３と第２の非線形抵抗素子３３の他端との間を
第６の電圧若しくは第７の電圧にすることによって、第
２の非線形抵抗素子３３は高抵抗状態になる。更には、
ゲート電荷蓄積形メモリセルへの情報の書き込みを阻止
する場合にも、第２の非線形抵抗素子３３は高抵抗状態
であることが保証されなければならない。従って、図１
の（Ｂ）の点Ｂと同様の点における電位をＶB［式（４
−２）参照］としたとき、（ＶEL1−ＶB）の値はＶF2よ
り小さくなければならない。言い換えれば、以下の式
（１４−３）を満足するようにＶEL1を選択すれば、即
ち、第１のゲート部１３と第２の非線形抵抗素子３３の
他端との間を第６の電圧若しくは第７の電圧にすること
によって、第２の非線形抵抗素子３３は高抵抗状態にな
る。尚、情報の書き込み後の待機状態にあっても第２の
非線形抵抗素子３３が高抵抗状態であるためには、以下
の式（１４−４）の条件も満足するようにＶEL1を設定
する。
【０１４２】
【数１４】 ＶEL1＜｛Ｃ0／（Ｃ1＋Ｃ0）｝（ＶWL2−ＶBL1）＋ＶBL1＋ＶF2 （１４−１） ＶEL1＜ＶF1＋ＶBL1＋ＶF2 （１４−２） ＶEL1＜｛Ｃ0／（Ｃ1＋Ｃ0）｝（ＶWL2−ＶBL2）＋ＶBL2＋ＶF2 （１４−３） ＶEL1＜｛Ｃ0／（Ｃ1＋Ｃ0）｝（ＶWL1−ＶBL0）＋ＶBL0＋ＶF2＋ＶINF （１４−４）
【０１４３】（情報の読み出し）情報の読み出しにおけ
る動作原理は、［本発明の第１Ａの構成に係るゲート電
荷蓄積形メモリセルの動作原理の説明（その１）］と同
様であるので詳細な説明は省略する。尚、第１のゲート
部１３の電位ＶINFと消去線ＥＬの電位との間の電圧
が、第６の電圧若しくは第７の電圧となるような電位を
消去線ＥＬに印加し、第２の非線形抵抗素子３３を高抵
抗状態のままとすればよい。
【０１４４】（情報の消去）情報が書き込まれた、即ち
負の電荷ＱFが第１のゲート部１３に蓄積されたゲート
電荷蓄積形メモリセルに対して情報を消去する場合に
は、消去線ＥＬに第２の消去線電位ＶEL2（＞ＶF2）の
電位を印加する。即ち、第１のゲート部１３と第２の非
線形抵抗素子３３の他端との間を前記第５の電圧とする
ことで、第２の非線形抵抗素子３３を低抵抗状態とし、
第２の非線形抵抗素子３３を介して消去線ＥＬから第１
の極性とは逆極性である第２の極性の電荷を第１のゲー
ト部１３に移動させ、あるいは又、第１の極性の電荷を
第１のゲート部１３から第２の非線形抵抗素子３３を介
して消去線ＥＬに放電させ、以て、第１のゲート部１３
の電荷蓄積状態を第２の電荷蓄積状態とすることがで
き、第１のゲート部１３の電荷蓄積状態は変化し、情報
は消去される。
【０１４５】尚、第１のゲート部１３に記憶された情報
が多値情報の場合の情報の書き込み動作原理及び読み出
し原理は、先に説明した［本発明の第１Ａの構成に係る
ゲート電荷蓄積形メモリセルの動作原理の説明（その
１）］と同様であるので、詳細な説明は省略する。
【０１４６】［本発明の第２Ｂ若しくは第２Ｃの構成に
係るゲート電荷蓄積形メモリセルの動作原理の説明（そ
の１）］次に、本発明の第２Ｂ若しくは第２Ｃの構成に
係るゲート電荷蓄積形メモリセルの動作原理を説明す
る。本発明の第２Ｂの構成に係るゲート電荷蓄積形メモ
リセルの原理図を図６の（Ａ）に示し、等価回路を図６
の（Ｂ）に示す。また、本発明の第２Ｃの構成に係るゲ
ート電荷蓄積形メモリセルの原理図を図７の（Ａ）に示
し、等価回路を図７の（Ｂ）に示す。尚、以下の説明に
おいては、ｎ型のゲート電荷蓄積形メモリセルを例にと
り説明するが、ｐ型のゲート電荷蓄積形メモリセルに関
しては、電位等の変化が逆の変化となる点を除き、同様
の動作をする。
【０１４７】本発明の第２Ｂ及び第２Ｃの構成に係るゲ
ート電荷蓄積形メモリセルは第２の非線形抵抗素子３３
を備え、この第２の非線形抵抗素子３３の一端が第１の
ゲート部１３に接続され、他端が消去線ＥＬに接続され
ている点を除き、本発明の第１Ｂ及び第１Ｃの構成に係
るゲート電荷蓄積形メモリセルの構成と同じである。
尚、第２の非線形抵抗素子３３のＶ−Ｉ特性は、図２の
（Ｂ）に例示したと同様とすることができる。以下の説
明においては、第２の非線形抵抗素子３３の寄生容量の
容量値を無視し、更には、［本発明の第１Ｂ若しくは１
Ｃの構成に係るゲート電荷蓄積形メモリセルの動作原理
の説明（その１）］にて説明したと同様に、一方のソー
ス／ドレイン領域１６と、絶縁膜１２と、第１のゲート
部１３とによって構成されたコンデンサＣＤDと非線形
抵抗素子３０の寄生容量との合成容量値Ｃ1、並びに、
第１のゲート部１３と、誘電体膜１８と、第２のゲート
部１９とによって構成されたコンデンサＣＤ0の容量値
Ｃ0のみを考慮して、ゲート電荷蓄積形メモリセルの動
作説明を行う。
【０１４８】本発明の第２Ｂ若しくは第２Ｃの構成に係
るゲート電荷蓄積形メモリセルにおいても、第１のゲー
ト部１３に蓄積された電荷が記憶された情報に相当す
る。ゲート電荷蓄積形メモリセルの初期条件は、例え
ば、以下の表６のとおりとする。尚、具体的には、Ｖ
WL1、γＶWL1、ＶBL0、ＶS、ＶEL0の値は０ボルトに近
い値とすればよい。
【０１４９】
【表６】 第２のゲート部の電位（第１のワード線電位）：ＶWL1 第１のゲート部の電位 ：γＶWL1 ビット線の電位 ：ＶBL0 ソース領域の電位 ：ＶS 消去線の電位 ：ＶEL0
【０１５０】（情報の書き込み）ゲート電荷蓄積形メモ
リセルに情報を書き込む場合、即ち、第１のゲート部１
３に第１の極性である負の電荷ＱFを蓄積する場合の動
作原理は、［本発明の第１Ｂ若しくは１Ｃの構成に係る
ゲート電荷蓄積形メモリセルの動作原理の説明（その
１）］と同様とすればよいので、詳細な説明は省略す
る。尚、消去線ＥＬの電位を第１の消去線電位ＶEL1と
する。また、ゲート電荷蓄積形メモリセルに情報を書き
込む場合の動作原理は、本発明の第２Ａの構成に係るゲ
ート電荷蓄積形メモリセルの動作原理にて説明したと同
様とすることができるが故に、詳細な説明は省略する。
【０１５１】（情報の読み出し）情報の読み出しにおけ
る動作原理は、［本発明の第１Ｂ若しくは１Ｃの構成に
係るゲート電荷蓄積形メモリセルの動作原理の説明（そ
の１）］と同様とすることができるので詳細な説明は省
略する。尚、第１のゲート部１３の電位ＶINFと消去線
ＥＬの電位との間の電圧が、第６の電圧若しくは第７の
電圧となるような電位を消去線ＥＬに印加し、第２の非
線形抵抗素子３３を高抵抗状態のままとすればよい。
【０１５２】（情報の消去）情報が書き込まれた、即ち
負の電荷ＱFが第１のゲート部１３に蓄積されたゲート
電荷蓄積形メモリセルに対して情報を消去する場合に
は、消去線ＥＬに第２の消去線電位ＶEL2（＞ＶF2）の
電位を印加する。即ち、第１のゲート部１３と第２の非
線形抵抗素子３３の他端との間を前記第５の電圧とする
ことで、第２の非線形抵抗素子３３を低抵抗状態とし、
第２の非線形抵抗素子３３を介して消去線ＥＬから第１
の極性とは逆極性である第２の極性の電荷を第１のゲー
ト部１３に移動させ、あるいは又、第１の極性の電荷を
第１のゲート部１３から第２の非線形抵抗素子３３を介
して消去線ＥＬに放電させ、以て、第１のゲート部１３
の電荷蓄積状態を第２の電荷蓄積状態とすることがで
き、第１のゲート部１３の電荷蓄積状態は変化し、情報
は消去される。
【０１５３】尚、第１のゲート部１３に記憶された情報
が多値情報の場合の情報の書き込み動作原理及び読み出
し原理は、先に説明した［本発明の第１Ａの構成に係る
ゲート電荷蓄積形メモリセルの動作原理の説明（その
１）］と同様であるので、詳細な説明は省略する。
【０１５４】［本発明の第２Ａ、第２Ｂ若しくは第２Ｃ
の構成に係るゲート電荷蓄積形メモリセルの動作原理の
説明（その２）］本発明の第２Ａの構成に係るゲート電
荷蓄積形メモリセルにおいては、ゲート電荷蓄積形メモ
リセルの構造や大きさ等に依存して、コンデンサＣＤD
の容量値、コンデンサＣＤCの容量値、コンデンサＣＤS
の容量値、非線形抵抗素子３０の寄生容量の容量値、第
２の非線形抵抗素子３３の寄生容量の容量値は無視でき
る程度に小さい場合もある。以下、コンデンサＣＤ0の
容量値Ｃ0のみを考慮した場合のゲート電荷蓄積形メモ
リセルの動作原理を説明する。尚、第２の非線形抵抗素
子３０のＶ−Ｉ特性は、図２の（Ｂ）に例示したと同様
とすることができる。また、本発明の第２Ｂ及び第２Ｃ
に係るゲート電荷蓄積形メモリセルの動作原理も、基本
的には、以下に説明する本発明の第２Ａの構成に係るゲ
ート電荷蓄積形メモリセルの動作原理と同様であるの
で、本発明の第２Ｂ及び第２Ｃに係るゲート電荷蓄積形
メモリセルの動作原理に関しての説明は省略する。
【０１５５】ゲート電荷蓄積形メモリセルの初期条件
は、例えば、上述の表５のとおりとすることができる。
【０１５６】（情報の書き込み）ゲート電荷蓄積形メモ
リセルに情報を書き込む場合、即ち、第１のゲート部１
３に第１の極性である負の電荷ＱFを蓄積する場合の動
作原理は、［本発明の第１Ａ、第１Ｂ若しくは第１Ｃの
構成に係るゲート電荷蓄積形メモリセルの動作原理の説
明（その２）］と同様とすればよいので、詳細な説明は
省略する。尚、消去線ＥＬの電位を第１の消去線電位Ｖ
EL1とする。ゲート電荷蓄積形メモリセルに情報を書き
込む場合、第２の非線形抵抗素子３３は高抵抗状態であ
ることが保証されなければならない。従って、図１の
（Ｂ）の点Ｂと同様の点における電位をＶB［式（８−
２）参照］としたとき、（ＶEL1−ＶB）はＶF2の値より
小さくなければならず、しかも、第１の非線形抵抗素子
３０が低抵抗状態となった後の図１の（Ｂ）の点Ｂと同
様の点における電位を（ＶF1＋ＶBL1）としたとき、
｛ＶEL1−（ＶF1＋ＶBL1）｝の値はＶF2の値よりも小さ
くなければならない。言い換えれば、以下の式（１５−
１）及び式（１５−２）を満足するようにＶEL1を選択
すれば、即ち、第１のゲート部１３と第２の非線形抵抗
素子３３の他端との間を第６の電圧若しくは第７の電圧
にすることによって、第２の非線形抵抗素子３３は高抵
抗状態になる。更には、ゲート電荷蓄積形メモリセルへ
の情報の書き込みを阻止する場合にも、第２の非線形抵
抗素子３３は高抵抗状態であることが保証されなければ
ならない。従って、図１の（Ｂ）の点Ｂと同様の点にお
ける電位をＶB［式（１１−２）参照］としたとき、
（ＶEL1−ＶB）の値はＶF2の値より小さくなければなら
ない。言い換えれば、やはり、以下の式（１５−１）を
満足するようにＶEL1を選択すれば、即ち、第１のゲー
ト部１３と第２の非線形抵抗素子３３の他端との間を第
６の電圧若しくは第７の電圧にすることによって、第２
の非線形抵抗素子３３は高抵抗状態になる。尚、情報の
書き込み後の待機状態にあっても第２の非線形抵抗素子
３３が高抵抗状態であるためには、以下の式（１５−
３）の条件も満足するようにＶEL1を設定する。
【０１５７】
【数１５】 ＶEL1＜γＶWL2＋ＶF2 （１５−１） ＶEL1＜ＶF1＋ＶBL1＋ＶF2 （１５−２） ＶEL1＜γＶWL1＋ＶF2＋ＶINF （１５−３）
【０１５８】尚、情報の書き込み時、ゲート電荷蓄積形
メモリセルのソース／ドレイン領域１６，１７間を電流
が流れることを確実に阻止するために、他方のソース／
ドレイン領域（ソース領域１７）をチャネル形成領域１
５に対して逆バイアスすることが好ましい。あるいは
又、他方のソース／ドレイン領域（ソース領域１７）を
チャネル形成領域１５に対して浮遊状態とすることが好
ましい。具体的には、［本発明の第１Ａの構成に係るゲ
ート電荷蓄積形メモリセルの動作原理の説明（その
１）］と同様の操作を行えばよい。
【０１５９】（情報の読み出し）情報の読み出しにおけ
る動作原理は、［本発明の第２Ａの構成に係るゲート電
荷蓄積形メモリセルの動作原理の説明（その１）］と同
様とすればよいので、詳細な説明は省略する。尚、第１
のゲート部１３の電位ＶINFと消去線ＥＬの電位との間
の電圧が、第６の電圧若しくは第７の電圧となるような
電位を消去線ＥＬに印加し、第２の非線形抵抗素子３３
を高抵抗状態のままとすればよい。
【０１６０】（情報の消去）情報が書き込まれた、即ち
負の電荷ＱFが第１のゲート部１３に蓄積されたゲート
電荷蓄積形メモリセルに対して情報を消去する場合に
は、消去線ＥＬに第２の消去線電位ＶEL2（＞ＶF2）の
電位を印加する。即ち、第１のゲート部１３と第２の非
線形抵抗素子３３の他端との間を前記第５の電圧とする
ことで、第２の非線形抵抗素子３３を低抵抗状態とし、
第２の非線形抵抗素子３３を介して消去線ＥＬから第１
の極性とは逆極性である第２の極性の電荷を第１のゲー
ト部１３に移動させ、あるいは又、第１の極性の電荷を
第１のゲート部１３から第２の非線形抵抗素子３３を介
して消去線ＥＬに放電させ、以て、第１のゲート部１３
の電荷蓄積状態を第２の電荷蓄積状態とすることがで
き、第１のゲート部１３の電荷蓄積状態は変化し、情報
は消去される。
【０１６１】尚、第１のゲート部１３に記憶された情報
が多値情報の場合の情報の書き込み動作原理及び読み出
し原理は、先に説明した［本発明の第１Ａの構成に係る
ゲート電荷蓄積形メモリセルの動作原理の説明（その
１）］と同様であるので、詳細な説明は省略する。
【０１６２】以上のように、本発明のゲート電荷蓄積形
メモリセルにおいては、第１のゲート部、第２のゲート
部及び非線形抵抗素子を組み合わせることによって、簡
素な構造のＤＲＡＭゲインセルを得ることができ、しか
も、その製造プロセスは左程複雑になることがなく、従
来のフラッシュメモリの製造プロセスの若干の延長で製
造することが可能である。また、本発明の第１Ｂあるい
は第１Ｃの構成に係るゲート電荷蓄積形メモリセルにお
いては、外部配線数や端子部の面積の増加を抑制するこ
とができる。しかも、従来のＤＲＡＭのような複雑な構
造のキャパシタが不要であり、補助的に必要な場合があ
るかもしれないが、従来のＤＲＡＭに必要とされるキャ
パシタが原理的には不要である。従って、本発明のゲー
ト電荷蓄積形メモリセルにおいては、セル面積が大幅に
増加することもない。
【０１６３】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。
【０１６４】（実施の形態１）実施の形態１は、本発明
の第１Ａの構成に係るゲート電荷蓄積形メモリセルに関
し、更には、本発明の第１の態様に係るゲート電荷蓄積
形メモリセルの作製方法に関する。実施の形態１のゲー
ト電荷蓄積形メモリセルの等価回路を図１の（Ｂ）及び
（Ｃ）に示し、模式的な一部断面図を図８の（Ａ）及び
（Ｂ）に示す。また、隣接する２つのゲート電荷蓄積形
メモリセルにおける第１のゲート部１３、第１のゲート
部の延在部１３Ａ、チャネル形成領域１５、ドレイン領
域１６、ソース領域１７、非線形抵抗素子３０の模式的
な配置図を図９の（Ａ）に示す。尚、図８の（Ａ）は、
図９の（Ａ）の矢印Ａ−Ａに沿った模式的な一部断面図
であり、図８の（Ｂ）は、図９の（Ａ）の矢印Ｂ−Ｂに
沿った模式的な一部断面図である。
【０１６５】実施の形態１のゲート電荷蓄積形メモリセ
ルは、チャネル形成領域１５と、所謂ゲート絶縁膜であ
る絶縁膜１２を介してチャネル形成領域１５と対向して
設けられた第１のゲート部１３と、第１のゲート部１３
と容量結合した第２のゲート部１９と、チャネル形成領
域１５と接して設けられ、互いに離間して設けられたソ
ース／ドレイン領域１６，１７（ドレイン領域１６及び
ソース領域１７）と、二端を有する非線形抵抗素子３０
から構成されている。容量結合は、第１のゲート部１３
と第２のゲート部１９との間に誘電体膜１８を介在させ
ることによって形成されている。尚、参照番号１０は半
導体基板であり、参照番号１０Ａは、必要に応じて半導
体基板１０の表面に設けられたウエルであり、ゲート電
荷蓄積形メモリセルがｎチャネル型の場合にはｐ型、ｐ
チャネル型の場合にはｎ型である。尚、図８以外の図面
においては、図面の簡素化のためにウエルを表示してい
ない。また、参照番号１１は素子分離領域であり、参照
番号１４はエッチングストップ層であり、参照番号２０
は層間絶縁層である。
【０１６６】実施の形態１においては、第２のゲート部
１９はワード線ＷＬに接続され、一方のソース／ドレイ
ン領域（ドレイン領域１６）は読み出し線（ＲＬ）２２
に接続されている。尚、各実施の形態においては、第２
のゲート部１９は、ワード線ＷＬと共通領域を有する。
【０１６７】非線形抵抗素子３０の一端は第１のゲート
部１３に接続され、他端はビット線（ＢＬ）２１に接続
されている。この非線形抵抗素子３０は、二端子動作特
性を有し、更に具体的には、図２の（Ａ）に示したよう
に、非線形抵抗素子３０は、順方向導通電圧（ＶF1）と
同極性であって、絶対値が順方向導通電圧（ＶF1）の絶
対値以上である第１の電圧が二端間に印加されると低抵
抗状態となり、順方向導通電圧（ＶF1）と同極性であっ
て絶対値が順方向導通電圧（ＶF1）の絶対値未満である
第２の電圧、あるいは順方向導通電圧（ＶF1）と逆極性
の電圧が二端間に印加されると高抵抗状態となる特性を
有する。更に、非線形抵抗素子３０は、順方向導通電圧
（ＶF1）とは逆極性であって、しかも、絶対値が逆方向
導通電圧（ＶR1）の絶対値未満である第３の電圧が二端
間に印加されると高抵抗状態となり、順方向導通電圧
（ＶF1）とは逆極性であって、しかも、絶対値が逆方向
導通電圧（ＶR1）の絶対値以上である第４の電圧が二端
間に印加されると低抵抗状態となる特性を有する。
【０１６８】即ち、非線形抵抗素子３０は、所定の電圧
が印加されると低抵抗状態になる特性を有する。具体的
には、非線形抵抗素子３０は、逆方向導通電圧ＶR1が規
定の値に制御されたダイオード、より具体的には、ｐｎ
接合ダイオードから構成されている。逆方向導通電圧Ｖ
R1の制御は、ツェナー降服現象や雪崩降服現象を応用し
て行うことができる。
【０１６９】このｐｎ接合ダイオードから構成された非
線形抵抗素子３０は、絶縁領域（実施の形態１において
は、ＬＯＣＯＳ構造あるいはトレンチ構造を有する素子
分離領域１１の絶縁膜）上に延在する第１のゲート部の
延在部１３Ａに形成されている。ｐｎ接合ダイオード
は、ソース／ドレイン領域１６，１７の導電型と同じ導
電型の半導体領域３１、及び、ソース／ドレイン領域１
６，１７の導電型とは逆の導電型の半導体領域（実施の
形態１においては第１のゲート部の延在部１３Ａ）を有
する。そして、ソース／ドレイン領域１６，１７の導電
型とは逆の導電型の半導体領域である第１のゲート部の
延在部１３Ａは、非線形抵抗素子３０の一端に相当す
る。一方、ソース／ドレイン領域１６，１７の導電型と
同じ導電型の半導体領域３１は、非線形抵抗素子３０の
他端に相当する。具体的には、例えばｎ型の不純物を含
む半導体領域３１が第１のゲート部の延在部１３Ａ（ｐ
+形の不純物を含む）に形成されており、第１のゲート
部の延在部１３Ａ内にラテラルｐｎ接合が形成されてい
る。非線形抵抗素子３０の他端に相当する半導体領域３
１はビット線（ＢＬ）２１に接続されている。尚、図９
の（Ａ）において、ｐｎ接合領域は第１のゲート部１３
の端部の延長線上に位置するが、第１のゲート部の延在
部１３Ａにおける不純物濃度及び半導体領域３１におけ
る不純物濃度、あるいは又、不純物導入時に用いられる
マスクの形状に依存してｐｎ接合領域の位置は変化し得
る。
【０１７０】以下、図８及び図９の（Ａ）に示した実施
の形態１のゲート電荷蓄積形メモリセルの作製方法を、
半導体基板１０等の模式的な一部断面図である図１０〜
図１２を参照して説明する。尚、図１０の（Ａ）、図１
１の（Ａ）及び図１２の（Ａ）は、図９の（Ａ）の矢印
Ａ−Ａに沿ったと同様の部分における模式的な一部断面
図であり、図１０の（Ｂ）、図１１の（Ｂ）及び図１２
の（Ｂ）は、図９の（Ａ）の矢印Ｂ−Ｂに沿ったと同様
の部分における模式的な一部断面図である。
【０１７１】［工程−１００］先ず、半導体基板１０
に、ＬＯＣＯＳ構造若しくはトレンチ構造を有する素子
分離領域１１を公知の方法に基づき形成する。次いで、
チャネル形成領域１５を設けるために、ｐ型不純物を半
導体基板１０にイオン注入する。その後、半導体基板１
０の表面を熱酸化法、あるいは熱酸化に続いて熱窒化を
行う方法にて処理し、ゲート絶縁膜に相当する絶縁膜１
２を半導体基板１０の表面に形成する。次に、例えばｐ
型不純物をドーピングしたシリコン薄膜１３Ｐ（ポリシ
リコン薄膜であってもよいし、アモルファスシリコン薄
膜であってもよい）を全面にＣＶＤ法にて成膜した後、
少なくとも第１のゲート部１３及び第１のゲート部の延
在部１３Ａの平面形状と同じ平面形状が残るように、シ
リコン層１３Ｐをパターニングする。その後、後述する
誘電体１８の膜厚よりも厚いＳｉＯ2等から成るエッチ
ングストップ層１４を堆積させる。次いで、後に形成す
べき第１のゲート部の延在部１３Ａの平面形状と同じ平
面形状が残るように、エッチングストップ層１４をパタ
ーニングする（図９の（Ｂ）、図１０の（Ａ）及び
（Ｂ）参照）。尚、パターニングされたシリコン薄膜１
３Ｐ及びエッチングストップ層１４の模式的且つ部分的
な配置図を、図９の（Ｂ）に示す。尚、図９の（Ｂ）に
おいて、第１のゲート部１３を形成すべきシリコン薄膜
１３Ｐの領域には斜線を付した。また、第１のゲート部
の延在部１３Ａを形成すべきシリコン薄膜１３Ｐの領域
を一点鎖線で囲んだ。更には、ドレイン領域を形成すべ
きシリコン薄膜１３Ｐの領域、チャネル形成領域を形成
すべきシリコン薄膜１３Ｐの領域、ソース領域を形成す
べきシリコン薄膜１３Ｐの領域を、点線で囲んだ。
【０１７２】［工程−１１０］その後、誘電体膜１８と
して機能する、例えばＳｉＯ2、ＳｉＯ2／ＳｉxＮy、Ｓ
ｉＯ2／ＳｉxＮy／ＳｉＯ2あるいはＴａ2Ｏ5／ＳｉxＮy
から成る層間絶縁層をＣＶＤ法、熱酸化法、熱窒化法あ
るいはプラズマ窒化法にて全面に成膜する。次に、例え
ばｎ型不純物をドーピングしたポリシリコン層をＣＶＤ
法にて全面に成膜した後、かかるポリシリコン層、誘電
体膜１８、シリコン薄膜１３Ｐを１つのエッチング用マ
スク（図示せず）を用いて漸次パターニングする。これ
によって、第２のゲート部１９及び第１のゲート部１３
を形成する。尚、第１のゲート部１３はシリコン薄膜か
ら形成され、第２のゲート部１９はポリシリコン層から
形成されている。また、第１のゲート部１３の下方には
チャネル形成領域１５が形成される。このとき、パター
ニングされたエッチングストップ層１４の下に、第１の
ゲート部の延在部１３Ａを構成するシリコン薄膜１３Ｐ
が残される。即ち、平面的に見て、第２のゲート部１９
の外側にも第１のゲート部の延在部１３Ａが形成される
（図１１の（Ａ）及び（Ｂ）参照）。更には、第２のゲ
ート部１９の下方には、第１のゲート部の延在部１３Ａ
の一部分が形成される。尚、第２のゲート部１９はワー
ド線ＷＬと共通領域を有する。
【０１７３】［工程−１２０］その後、例えばｎ型不純
物をイオン注入法にて半導体基板１０及び第１のゲート
部の延在部１３Ａの一部分にイオン注入する。これによ
って、ドレイン領域１６及びソース領域１７を形成し、
併せて、第１のゲート部１３の延在部１３Ａの一部分に
半導体領域３１を形成する（図１２の（Ａ）及び（Ｂ）
参照）。こうして、ｐｎ接合ダイオードから成り、ｐｎ
接合領域を有する非線形抵抗素子３０を形成することが
できる。
【０１７４】［工程−１３０］次に、例えばＳｉＯ2か
ら成る層間絶縁層２０をＣＶＤ法にて全面に成膜した
後、ドレイン領域１６及び半導体領域３１の上方の層間
絶縁層２０に開口部を形成する。そして、かかる開口部
内を含む層間絶縁層２０上に、例えばアルミニウム系合
金から成る配線層をスパッタ法にて成膜し、かかる配線
層をパターニングすることによって、非線形抵抗素子３
０の他端である半導体領域３１と電気的に接続されたビ
ット線（ＢＬ）２１、及び、ドレイン領域１６と電気的
に接続された読み出し線（ＲＬ）２２を形成する。こう
して、図８及び図９の（Ａ）に示した構成のゲート電荷
蓄積形メモリセルを得ることができる。
【０１７５】（実施の形態２）実施の形態２は実施の形
態１の変形である。実施の形態２が実施の形態１と相違
する点は、非線形抵抗素子３０であるｐｎ接合ダイオー
ドのｐｎ接合領域（ラテラルｐｎ接合の領域）が単結晶
半導体から形成されている点にある。実施の形態２のゲ
ート電荷蓄積形メモリセルのその他の構成は、実施の形
態１のゲート電荷蓄積形メモリセルの構成と同様とする
ことができる。以下、実施の形態２のゲート電荷蓄積形
メモリセルの作製方法を説明する。
【０１７６】［工程−２００］先ず、実施の形態１の
［工程−１００］と同様にして、半導体基板１０に、Ｌ
ＯＣＯＳ構造若しくはトレンチ構造を有する素子分離領
域１１、半導体基板１０へのｐ型不純物のイオン注入、
絶縁膜１２の形成を行う。次に、シリコン薄膜を半導体
基板１０に形成する。
【０１７７】［工程−２１０］そして、少なくとも第１
のゲート部１３及び非線形抵抗素子３０を形成すべき第
１のゲート部の延在部１３Ａに相当するシリコン薄膜
に、例えばＳｉをイオン注入して、アモルファス化す
る。その後、必要に応じて、ＳｉＯ2やＳｉxＮyから成
る保護膜を堆積させ、次いで、不活性ガス雰囲気中で半
導体基板１０を６００〜８００゜Ｃにて１〜３時間、加
熱する。これによって、第１のゲート部１３及び非線形
抵抗素子を形成すべき第１のゲート部の延在部１３Ａに
相当するシリコン薄膜の部分は単結晶化し、あるいは
又、大粒径化し、単結晶半導体領域となる。次に、この
単結晶半導体領域に、例えばｐ型不純物をイオン注入す
る。その後、実施の形態１の［工程−１００］と同様に
して単結晶化されたシリコン薄膜をパターニングし、更
に、後述する形成する誘電体１８の膜厚よりも厚いＳｉ
Ｏ2等から成るエッチングストップ層１４を堆積させ
る。次いで、後に形成すべき第１のゲート部の延在部１
３Ａの平面形状と同じ平面形状が残るように、エッチン
グストップ層１４をパターニングする。
【０１７８】［工程−２２０］次いで、誘電体膜１８と
して機能する、例えばＳｉＯ2、ＳｉＯ2／ＳｉxＮy、Ｓ
ｉＯ2／ＳｉxＮy／ＳｉＯ2あるいはＴａ2Ｏ5／ＳｉxＮy
から成る層間絶縁層をＣＶＤ法、熱酸化法、熱窒化法あ
るいはプラズマ窒化法にて全面に成膜する。次に、例え
ばｎ型不純物をドーピングしたポリシリコン層をＣＶＤ
法にて全面に成膜した後、かかるポリシリコン層、誘電
体膜１８、シリコン薄膜を１つのエッチング用マスクを
用いて漸次パターニングする。これによって、第２のゲ
ート部１９及び第１のゲート部１３を形成する。尚、第
１のゲート部１３は単結晶化されたシリコン薄膜から形
成され、第２のゲート部１９はポリシリコン層から形成
されている。また、第１のゲート部１３の下方にはチャ
ネル形成領域１５が形成される。このとき、パターニン
グされたエッチングストップ層１４の下に、第１のゲー
ト部の延在部１３Ａを構成する単結晶化されたシリコン
薄膜が残される。即ち、平面的に見て、第２のゲート部
１９の外側に、単結晶化半導体領域から構成された第１
のゲート部の延在部１３Ａが形成される。更には、第２
のゲート部１９の下方には、第１のゲート部の延在部１
３Ａの一部分が形成される。尚、第２のゲート部１９は
ワード線ＷＬと共通領域を有する。
【０１７９】［工程−２３０］その後、例えばｎ型不純
物をイオン注入法にて半導体基板１０及び第１のゲート
部の延在部１３Ａの一部分にイオン注入する。これによ
って、ドレイン領域１６及びソース領域１７を形成し、
併せて、第１のゲート部１３の延在部１３Ａに半導体領
域３１を形成する。こうして、非線形抵抗素子３０であ
るｐｎ接合ダイオードが形成され、しかも、ｐｎ接合領
域（ラテラルｐｎ接合の領域）が単結晶半導体から形成
される。
【０１８０】［工程−２４０］その後、実施の形態１の
［工程−１３０］を実行し、図８及び図９の（Ａ）に示
した構成のゲート電荷蓄積形メモリセルを得ることがで
きる。
【０１８１】（実施の形態３）実施の形態３も実施の形
態１の変形である。実施の形態３が実施の形態１と相違
する点は、非線形抵抗素子３０がヘテロ接合ダイオード
（例えば、ショットキーバリアダイオード）から成る点
にある。実施の形態３のゲート電荷蓄積形メモリセルの
模式的な一部断面図を、図１３に示す。尚、図１３は、
図９の（Ａ）の矢印Ｂ−Ｂに沿ったと同様の模式的な一
部断面図である。実施の形態３においては、第１のゲー
ト部の延在部１３Ａの一部分の表面にシリサイド層３２
が形成されている。実施の形態３のゲート電荷蓄積形メ
モリセルのその他の構成は、実施の形態１のゲート電荷
蓄積形メモリセルの構成と同様とすることができる。以
下、実施の形態３のゲート電荷蓄積形メモリセルの作製
方法を説明する。尚、実施の形態３においては、各種の
領域における導電型を実施の形態１とは逆とした。実施
の形態３においては、隣接する２つのゲート電荷蓄積形
メモリセルの第１のゲート部の延在部１３Ａを、互いに
分離する必要がある。
【０１８２】［工程−３００］先ず、実施の形態１の
［工程−１００］と同様にして、半導体基板１０に、Ｌ
ＯＣＯＳ構造若しくはトレンチ構造を有する素子分離領
域１１、ｎ型不純物の半導体基板１０へのイオン注入、
絶縁膜１２の形成を行う。次に、例えばｎ型不純物をド
ーピングしたシリコン薄膜を堆積させた後、実施の形態
１の［工程−１００］と同様にしてシリコン薄膜をパタ
ーニングする。尚、ヘテロ接合の逆耐圧が確保されるた
めには、ｎ型不純物の濃度は１０19原子／ｃｍ3以下で
あることが望ましい。
【０１８３】［工程−３１０］その後、実施の形態１の
［工程−１１０］と同様にして、第１のゲート部１３、
第１のゲート部の延在部１３Ａ、誘電体膜１８、第２の
ゲート部１９を形成する。尚、隣接する２つのゲート電
荷蓄積形メモリセルの第１のゲート部の延在部１３Ａが
互いに分離されるように、第１のゲート部の延在部１３
Ａのパターニングを行う。
【０１８４】［工程−３２０］その後、ｐ型不純物をイ
オン注入法にて半導体基板１０にイオン注入し、ドレイ
ン領域１６及びソース領域１７を形成する。実施の形態
３においては、第１のゲート部１３の延在部１３Ａには
ｐ型不純物をイオン注入せず、ｎ型不純物を含んだまま
とする。
【０１８５】［工程−３３０］次に、例えばＳｉＯ2か
ら成る層間絶縁層２０をＣＶＤ法にて全面に成膜した
後、ドレイン領域１６の上方及び第１のゲート部の延在
部１３Ａの一部分の上方の層間絶縁層２０に開口部を形
成する。そして、かかる開口部内を含む層間絶縁層２０
上に、例えばチタン層（図示せず）をスパッタ法にて成
膜した後、アニール処理を施す。これによって、開口部
の底部に堆積したチタン層中のＴｉ原子は、ポリシリコ
ンから成る第１のゲート部の延在部１３Ａ中のＳｉ原子
と反応し、開口部の底部に位置する第１のゲート部の延
在部１３Ａの表面にチタンシリサイド層３２が形成され
る。その後、未反応のチタン層を除去し、次いで、アル
ミニウム系合金から成る配線層をスパッタ法にて成膜
し、かかる配線層をパターニングすることによって、非
線形抵抗素子３０の他端であるチタンシリサイド層３２
と電気的に接続されたビット線（ＢＬ）２１、及び、ド
レイン領域１６と電気的に接続された読み出し線ＲＬ
（図１３には図示せず）を形成する。こうして、図１３
に示した構成のゲート電荷蓄積形メモリセルを得ること
ができる。
【０１８６】尚、ヘテロ接合ダイオードを形成するため
の材料はチタンシリサイドに限定されず、コバルトシリ
サイド、タングステンシリサイド等の材料を用いること
もでき、あるいは又、モリブデン等の金属材料を用いる
こともできる。ここで、ヘテロ接合ダイオードから非線
形抵抗素子を構成する場合、ＶF1の制御は、例えばアニ
ール温度あるいはシリサイド化する金属を適宜選択する
ことによって行うことができる。また、実施の形態３を
実施の形態２と組み合わせ、ヘテロ接合ダイオードから
成る非線形抵抗素子を単結晶半導体から形成することも
できる。
【０１８７】（実施の形態４）実施の形態４は、本発明
の第２Ａの構成に係るゲート電荷蓄積形メモリセルに関
する。実施の形態４のゲート電荷蓄積形メモリセルが実
施の形態１のゲート電荷蓄積形メモリセルと相違する点
は、二端を有する第２の非線形抵抗素子３３を更に備
え、第２の非線形抵抗素子３３の一端は第１のゲート部
１３に接続されている点にある。実施の形態４のゲート
電荷蓄積形メモリセルにおける第１のゲート部１３、第
１のゲート部の延在部１３Ａ、チャネル形成領域１５、
ドレイン領域１６、ソース領域１７、非線形抵抗素子３
０、第２の非線形抵抗素子３３の模式的な配置図を図１
４の（Ａ）に示す。また、図１４の（Ａ）の矢印Ｂ−Ｂ
に沿った模式的な一部断面図を、図１４の（Ｂ）に示
す。更には、実施の形態４のゲート電荷蓄積形メモリセ
ルの原理図を図５の（Ａ）に示し、等価回路を図５の
（Ｂ）に示す。
【０１８８】第２の非線形抵抗素子３３は、二端子動作
特性を有し、更に具体的には、図２の（Ｂ）に示したよ
うに、第２の順方向導通電圧（ＶF2）と同極性であっ
て、絶対値が第２の順方向導通電圧（ＶF2）の絶対値以
上である第５の電圧が二端間に印加されると低抵抗状態
となり、第２の順方向導通電圧（ＶF2）と同極性であっ
て絶対値が第２の順方向導通電圧（ＶF2）の絶対値未満
である第６の電圧、あるいは第２の順方向導通電圧（Ｖ
F2）とは逆極性の第７の電圧が二端間に印加されると高
抵抗状態となる特性を有する。即ち、所定の電圧が印加
されると低抵抗状態になる特性を有する。そして、第２
の非線形抵抗素子３３の一端は第１のゲート部１３に接
続され、その他端は消去線（ＥＬ）２３に接続されてい
る。
【０１８９】実施の形態４においては、第２の非線形抵
抗素子３３はｐｎ接合ダイオードから成り、絶縁領域１
１上の第１のゲート部の延在部１３Ａに形成されてい
る。そして、このｐｎ接合ダイオードは、ソース／ドレ
イン領域１６，１７の導電型（例えばｎ型）と同じ導電
型の半導体領域３４、及び、ソース／ドレイン領域１
６，１７の導電型とは逆の導電型（例えばｐ+形）の半
導体領域３５を有する。そして、ソース／ドレイン領域
の導電型と同じ導電型の半導体領域３４は、第２の非線
形抵抗素子３３の一端に相当する。一方、ソース／ドレ
イン領域１６，１７の導電型とは逆の導電型の半導体領
域３５は、第２の非線形抵抗素子３３の他端に相当す
る。第２の非線形抵抗素子３３の他端に相当する半導体
領域３５は消去線（ＥＬ）２３に接続されている。実施
の形態４における第２の非線形抵抗素子３３であるｐｎ
接合ダイオードは、ラテラルｐｎ接合を有する。尚、ｎ
型不純物を含む半導体領域３４と第１のゲート部の延在
部１３Ａ（導電型はｐ型）との間の接合を、上下面の接
合構造とすることにより、とりわけ、第１のゲート部の
延在部１３Ａと半導体領域３４とが多結晶の場合には、
ラテラルｐｎ接合と比較して、桁違いにリークの多い、
相対的にオーミックに近い接合とすることができる。以
下、第２の非線形抵抗素子３３を備えた実施の形態４の
ゲート電荷蓄積形メモリセルの作製方法を説明する。
【０１９０】尚、実施の形態４における非線形抵抗素子
（第１の非線形抵抗素子）３０は、実施の形態１にて説
明したゲート電荷蓄積形メモリセルにおける非線形抵抗
素子３０と同様の構成を有する。あるいは、非線形抵抗
素子（第１の非線形抵抗素子）３０は、実施の形態２あ
るいは実施の形態３にて説明した構成とすることもでき
る。更には、図２の（Ｂ）に示した特性を有する非線形
抵抗素子（第１の非線形抵抗素子）３０を用いることも
できる。即ち、第２の非線形抵抗素子３３を設ける場合
には、非線形抵抗素子（第１の非線形抵抗素子）３０
は、逆方向導通電圧ＶR1が規定の値に制御された非線形
抵抗素子である必要はない。
【０１９１】［工程−４００］先ず、実施の形態１の
［工程−１００］と同様の工程において、例えばｐ型不
純物をドーピングしたシリコン薄膜（ポリシリコン薄膜
であってもよいし、アモルファスシリコン薄膜であって
もよい）を全面にＣＶＤ法にて成膜した後、かかるシリ
コン薄膜を実施の形態１の［工程−１００］と同様にし
てパターニングして、第１のゲート部１３を形成すべき
領域及び第１のゲート部の延在部１３Ａを形成すべき領
域を少なくとも含む領域を形成する。尚、隣接する２つ
のゲート電荷蓄積形メモリセルの第１のゲート部の延在
部１３Ａの内、第２の非線形抵抗素子を形成すべき部分
が互いに分離されるように、シリコン薄膜をパターニン
グする（図１４の（Ａ）の平面図を参照）。
【０１９２】［工程−４１０］次に、ポリシリコン層を
成膜した後、第２の非線形抵抗素子を形成すべき部分が
残されるように、かかるポリシリコン層のパターニング
を行い、その後、例えばｎ型不純物をかかるパターニン
グされたポリシリコン層にイオン注入する。これによっ
て、ｎ型不純物を含む半導体領域３４（第２の非線形抵
抗素子３３の一端に相当する）を形成することができ
る。その後、ｎ型不純物を含む半導体領域３４の一部
（第１のゲート部の延在部１３Ａから離れた領域）に例
えばｐ型不純物をイオン注入法にてイオン注入すること
によって、ｐ+形不純物を含む半導体領域３５（第２の
非線形抵抗素子３３の他端に相当する）を形成する。こ
うして、第２の非線形抵抗素子３３を形成することがで
きる。尚、第１のゲート部の延在部１３Ａから離れた位
置に位置する素子分離領域１１（絶縁領域）上に、ｐｎ
接合ダイオードから成る第２の非線形抵抗素子を別途、
形成し、この第２の非線形抵抗素子の一端を第１のゲー
ト部１３あるいは第１のゲート部の延在部１３Ａに、例
えば配線層を介して接続してもよい。
【０１９３】［工程−４２０］その後、誘電体１８の膜
厚よりも厚いＳｉＯ2等から成るエッチングストップ層
１４を全面に堆積させ、次いで、第１のゲート部の延在
部１３Ａの平面形状と同じ平面形状が残るように、しか
も、第２の非線形抵抗素子３３を被覆するように、エッ
チングストップ層１４をパターニングする。そして、実
施の形態１の［工程−１１０］と同様の工程に基づき、
第１のゲート部１３、誘電体膜１８及び第２のゲート部
１９を形成する。
【０１９４】［工程−４３０］次いで、例えばｎ型不純
物をイオン注入法にて半導体基板１０及び第１のゲート
部の延在部１３Ａの一部分にイオン注入する。これによ
って、ドレイン領域１６及びソース領域１７を形成し、
併せて、第１のゲート部１３の延在部１３Ａの一部分に
半導体領域３１を形成する。その後、実施の形態１の
［工程−１３０］を実行し、図１４に示したゲート電荷
蓄積形メモリセルを得ることができる。
【０１９５】尚、第２の非線形抵抗素子３３を構成する
ｐｎ接合ダイオードのｐｎ接合領域を単結晶半導体から
形成することもできる。具体的には、［工程−４００］
において、シリコン薄膜を形成した後、このシリコン薄
膜をパターニングすることによって、第１のゲート部１
３を形成すべき領域及び第１のゲート部の延在部１３Ａ
を形成すべき領域を少なくとも含む領域をシリコン薄膜
に形成する。次いで、［工程−４１０］において、全面
にポリシリコン層を成膜する。そして、かかるポリシリ
コン層のパターニングを行い、その後、かかるポリシリ
コン層に例えばＳｉをイオン注入して、第２の非線形抵
抗素子を形成すべきポリシリコン層をアモルファス化す
る。次いで、不活性ガス雰囲気中で半導体基板１０を６
００〜８００゜Ｃにて１〜３時間、加熱する。これによ
って、第２の非線形抵抗素子を形成すべきポリシリコン
層は単結晶化し、あるいは又、大粒径化し、単結晶半導
体領域となる。尚、イオン注入されるＳｉの飛程をこの
ポリシリコン層内に設定すれば、次の工程で形成される
ｐｎ接合を形成する単結晶半導体領域の部分の結晶性を
改善することができ、しかも、第１のゲート部の延在部
１３Ａに重なる部分を、この延在部１３Ａからの結晶方
位を引き継いだ多結晶とすることができる。これによっ
て、第２の非線形抵抗素子３３の一端と第１のゲート部
の延在部１３Ａとのオーム性接続を改善することができ
る。その後、［工程−４１０］における例えばｎ型不純
物をかかるパターニングされたポリシリコン層にイオン
注入する工程以降の工程を実行し、更に、［工程−４２
０］、［工程−４３０］を実行すればよい。
【０１９６】更には、第２の非線形抵抗素子３３をヘテ
ロ接合ダイオード（例えば、ショットキーバリアダイオ
ード）から構成することもできる。図１４の（Ａ）の矢
印Ｂ−Ｂに沿ったと同様の模式的な一部断面図を、図１
５に示す。尚、図１５中、参照番号３７はシリサイド層
であり、参照番号３６はｎ型不純物を含む半導体領域で
あり、半導体領域３６とシリサイド層３７によってヘテ
ロ接合ダイオードが形成される。このヘテロ接合ダイオ
ードから成る第２の非線形抵抗素子３３の形成方法、特
に、シリサイド層の形成は、実質的には実施の形態３に
て説明した方法にて行うことができるので、詳細な説明
は省略する。尚、ヘテロ接合ダイオードを形成するため
の材料としては、チタンシリサイド、コバルトシリサイ
ド、タングステンシリサイド等の材料を用いることもで
き、あるいは又、モリブデン等の金属材料を用いること
もできる。ここで、ヘテロ接合ダイオードから第２の非
線形抵抗素子３３を構成する場合、ＶF2の制御は、例え
ばアニール温度あるいはシリサイド化する金属を適宜選
択することによって行うことができる。
【０１９７】以上に説明した第２の非線形抵抗素子３３
の構成は、後述する実施の形態５〜実施の形態１０にて
説明するゲート電荷蓄積形メモリセルの全てに適用する
ことができる。即ち、実施の形態５〜実施の形態１０に
おけるゲート電荷蓄積形メモリセルにおいて、第１のゲ
ート部１３の延在部に、実施の形態４と同様の第２の非
線形抵抗素子を設ければよい。尚、実施の形態５〜実施
の形態１０において、第２の非線形抵抗素子を備えたゲ
ート電荷蓄積形メモリセルの原理図及び等価回路のそれ
ぞれは、図６の（Ａ）及び（Ｂ）並びに図７の（Ａ）及
び（Ｂ）に示したとおりである。（第１の）非線形抵抗
素子と第２の非線形抵抗素子の構成は同じであってもよ
いし、異なっていてもよい。
【０１９８】（実施の形態５）実施の形態５は、本発明
の第１Ｂの構成に係るゲート電荷蓄積形メモリセルに関
し、更には、本発明の第１の態様に係るゲート電荷蓄積
形メモリセルの作製方法に関する。実施の形態５のゲー
ト電荷蓄積形メモリセルの等価回路を、図３の（Ｂ）及
び（Ｃ）に示す。また、隣接する２つのゲート電荷蓄積
形メモリセルにおける第１のゲート部１３、第１のゲー
ト部の延在部１３Ａ、チャネル形成領域１５、ドレイン
領域１６、ソース領域１７、非線形抵抗素子３０の模式
的な配置図を図１６に示す。更には、模式的な一部断面
図を図１７の（Ａ）及び（Ｂ）、並びに図１８の（Ａ）
及び（Ｂ）に示す。尚、図１７の（Ａ）は、図１６の矢
印Ａ−Ａに沿った模式的な一部断面図である。図１７の
（Ｂ）は、図１６の矢印Ｂ−Ｂに沿った模式的な一部断
面図である。図１８の（Ａ）は、図１６の矢印Ｃ−Ｃに
沿った模式的な一部断面図（但し、コンタクト・ホール
を含む部分）である。図１８の（Ｂ）は、図１６の矢印
Ｃ−Ｃに沿ったと同様の模式的な一部断面図（但し、コ
ンタクト・ホールを含まない部分）である。
【０１９９】実施の形態５のゲート電荷蓄積形メモリセ
ルの構成は、非線形抵抗素子３０の形成された位置、及
び、非線形抵抗素子３０の他端である半導体領域３１と
一方のソース／ドレイン領域（ドレイン領域１６）とが
所謂シェアード・コンタクト・ホールを介してビット線
（ＢＬ）２１に接続されている点を除き、実施の形態１
にて説明したゲート電荷蓄積形メモリセルの構成と同じ
構成とすることができる。
【０２００】即ち、実施の形態５のゲート電荷蓄積形メ
モリセルも、チャネル形成領域１５と、第１のゲート部
１３と、この第１のゲート部１３と容量結合した第２の
ゲート部１９と、チャネル形成領域１５と接して設けら
れ、互いに離間して設けられたソース／ドレイン領域１
６，１７（ドレイン領域１６，ソース領域１７）と、二
端を有する非線形抵抗素子３０から成る。第１のゲート
部１３は、絶縁膜１２（所謂ゲート絶縁膜）を介してチ
ャネル形成領域１５と対向して設けられている。尚、容
量結合は、第１のゲート部１３と第２のゲート部１９と
の間に誘電体膜１８を介在させることによって形成され
ている。第２のゲート部１９はワード線ＷＬに接続され
ている。第２のゲート部１９は、具体的には、ワード線
ＷＬと共通領域を有する。
【０２０１】実施の形態５においても、非線形抵抗素子
３０は、実施の形態１にて説明したと同様の特性を有
し、より具体的には、ラテラルｐｎ接合を有するｐｎ接
合ダイオードから構成されている。このｐｎ接合ダイオ
ードから構成された非線形抵抗素子３０は、一方のソー
ス／ドレイン領域（実施の形態５においては、ドレイン
領域１６）の上に形成された絶縁膜１２上の第１のゲー
ト部の延在部１３Ａに、一部分が形成されている。ま
た、非線形抵抗素子３０の他の部分は、絶縁領域（素子
分離領域１１）上の第１のゲート部の延在部１３Ａにも
形成されている。
【０２０２】即ち、非線形抵抗素子３０を構成するｐｎ
接合ダイオードは、ソース／ドレイン領域１６，１７の
導電型（例えばｎ型）と同じ導電型の半導体領域３１、
及び、ソース／ドレイン領域１６，１７の導電型とは逆
の導電型（例えばｐ型）の半導体領域（第１のゲート部
の延在部１３Ａ）を有する。そして、第１のゲート部の
延在部１３Ａは、非線形抵抗素子３０の一端に相当す
る。一方、半導体領域３１は、非線形抵抗素子３０の他
端に相当する。更には、第１のゲート部の延在部１３Ａ
と半導体領域３１の境界領域に、ラテラルｐｎ接合が形
成されている。また、非線形抵抗素子３０の他端に相当
する半導体領域３１（導電型は、例えばｎ型）と一方の
ソース／ドレイン領域（実施の形態５においては、ドレ
イン領域１６）とは、シェアード・コンタクト・ホール
を介してビット線（ＢＬ）２１に接続されている。
【０２０３】実施の形態５のゲート電荷蓄積形メモリセ
ルの作製方法は、実施の形態１あるいは実施の形態２の
ゲート電荷蓄積形メモリセルの作製方法と基本的には同
じ方法とすることができるが故に、詳細な説明は省略す
る。
【０２０４】あるいは又、図１９の（Ａ）及び（Ｂ）並
びに図２０に模式的な一部断面図を示すように、シェア
ード・コンタクト・ホールの底部に相当する第１のゲー
ト部の延在部１３Ａの一部の表面領域に、例えばシリサ
イド層３２を形成することによって、ヘテロ接合ダイオ
ードから構成された非線形抵抗素子３０を形成すること
もできる。尚、図１９の（Ａ）及び（Ｂ）に示すゲート
電荷蓄積形メモリセルの模式的な一部断面図は、図１８
の（Ａ）及び（Ｂ）に示したゲート電荷蓄積形メモリセ
ルの模式的な一部断面図と同様の図である。また、図２
０に示すゲート電荷蓄積形メモリセルの模式的な一部断
面図は、図１７の（Ｂ）に示したゲート電荷蓄積形メモ
リセルの模式的な一部断面図と同様の図である。
【０２０５】（実施の形態６）実施の形態６は、本発明
の第１Ｃの構成に係るゲート電荷蓄積形メモリセルに関
し、更には、本発明の第２の態様に係るゲート電荷蓄積
形メモリセルの作製方法に関する。実施の形態６のゲー
ト電荷蓄積形メモリセルの模式的な一部断面図を図２１
に示し、等価回路を図４の（Ｂ）及び（Ｂ）に示す。実
施の形態６のゲート電荷蓄積形メモリセルは、チャネル
形成領域１５と、第１のゲート部１３と、この第１のゲ
ート部１３と容量結合した第２のゲート部１９と、チャ
ネル形成領域１５と接して設けられ、互いに離間して設
けられたソース／ドレイン領域１６，１７（ドレイン領
域１６，ソース領域１７）と、二端を有する非線形抵抗
素子４０から成る。実施の形態６においては、非線形抵
抗素子４０の一端は第１のゲート部１３に接続され、非
線形抵抗素子４０の他端は一方のソース／ドレイン領域
（ドレイン領域１６）に接続されている。第１のゲート
部１３は、絶縁膜１２（所謂ゲート絶縁膜）を介してチ
ャネル形成領域１５と対向して設けられている。尚、容
量結合は、第１のゲート部１３と第２のゲート部１９と
の間に誘電体膜１８を介在させることによって形成され
ている。第２のゲート部１９はワード線ＷＬに接続され
ている。具体的には、第２のゲート部１９は、ワード線
ＷＬと共通領域を有する。また、一方のソース／ドレイ
ン領域（ドレイン領域１６）はビット線（ＢＬ）２１に
接続されている。
【０２０６】実施の形態６のゲート電荷蓄積形メモリセ
ルにおける非線形抵抗素子４０も、所定の電圧が印加さ
れると低抵抗状態になる特性を有する。即ち、非線形抵
抗素子４０は、実施の形態１にて説明したと同様の特性
を有し、逆方向導通電圧ＶR1が規定の値に制御されたダ
イオード、より具体的には、ｐｎ接合ダイオードから構
成されている。そして、ソース／ドレイン領域の導電型
（例えばｎ型）と逆の導電型（例えばｐ型）を有するｐ
ｎ接合ダイオードの領域（逆導電型不純物領域４１であ
り、非線形抵抗素子４０の一端に相当する）は、一方の
ソース／ドレイン領域（ドレイン領域１６）の表面領域
に形成されている。一方、ソース／ドレイン領域１６，
１７の導電型と同じ導電型（例えばｎ型）を有するこの
ｐｎ接合ダイオードの領域（非線形抵抗素子４０の他端
に相当する）は、一方のソース／ドレイン領域（ドレイ
ン領域１６）を兼ねている。即ち、ドレイン領域１６の
比較的不純物濃度が低い領域１６Ａの表面に、かかるド
レイン領域１６の導電型（例えばｎ型）とは逆の導電型
（例えばｐ型）の領域（逆導電型不純物領域）４１が形
成されている。尚、第１のゲート部１３の延在部１３Ａ
は、かかる逆導電型不純物領域４１の表面と接してい
る。このｐｎ接合ダイオードから成る非線形抵抗素子４
０は、逆方向導通電圧ＶR1が規定の値に制御されてい
る。より具体的には、逆方向導通電圧ＶR1の制御は、ツ
ェナー降服現象や雪崩降服現象を応用するか、あるいは
又、ドレイン領域１６の深さ方向のパンチスルー現象を
応用する。ツェナー降服現象や雪崩降服現象を応用する
場合には、規定の値の逆方向導通電圧ＶR1が得られるよ
うに、ドレイン領域１６又は１６Ａにおける不純物濃度
を、例えば１０17〜１０19原子／ｃｍ3に制御すればよ
い。一方、パンチスルー現象を応用する場合には、逆導
電型不純物領域４１における不純物濃度、並びに、逆導
電型不純物領域４１の下方のドレイン領域１６の部分１
６Ａの不純物濃度及び厚さを制御すればよい。
【０２０７】以下、図２１に示した実施の形態６のゲー
ト電荷蓄積形メモリセルの作製方法を、半導体基板等の
模式的な一部断面図である図２２を参照して説明する。
【０２０８】［工程−６００］先ず、半導体基板１０
に、ＬＯＣＯＳ構造若しくはトレンチ構造を有する素子
分離領域（図示せず）を公知の方法に基づき形成する。
次いで、チャネル形成領域１５を設けるために、ｐ型不
純物を半導体基板１０にイオン注入する。その後、半導
体基板１０の表面を熱酸化法、あるいは熱酸化に続いて
熱窒化を行う方法にて処理し、ゲート絶縁膜に相当する
絶縁膜１２を半導体基板１０の表面に形成する。次に、
例えばｐ型不純物をドーピングした第１のポリシリコン
層を全面にＣＶＤ法にて成膜した後、第１のゲート部１
３の一部となる第１のポリシリコン層が残るように、第
１のポリシリコン層及び絶縁膜１２をパターニングす
る。その後、再度、例えばｐ型不純物をドーピングした
第２のポリシリコン層を全面にＣＶＤ法にて成膜した
後、第２のポリシリコン層をパターニングする。これに
よって、第１のゲート部１３及び第１のゲート部の延在
部１３Ａを得ることができる。尚、この第２のポリシリ
コン層は、次のｎ型不純物のイオン注入工程で不純物イ
オンが半導体基板１０の表面に到達する程度に薄く成膜
する必要がある。図において、第１のゲート部１３はこ
れらの２層のポリシリコン層から構成されているが、１
層で表した。こうして、絶縁膜１２上に第１のゲート部
１３を形成し、この第１のゲート部１３から半導体層
（実施の形態６においては半導体基板１０）のソース／
ドレイン領域の一方の形成予定領域（具体的には、ドレ
イン形成予定領域）へと延びる延在部１３Ａを半導体層
（実施の形態６においては、半導体基板１０）上に形成
することができる。かかる延在部１３Ａは、第１のゲー
ト部１３から、逆導電型不純物領域４１を形成すべき半
導体層（実施の形態６においては、半導体基板１０）の
領域に延びる。また、第１のゲート部１３の下方にはチ
ャネル形成領域１５が形成される。
【０２０９】［工程−６１０］その後、例えばｎ型不純
物をイオン注入法にて半導体基板１０にイオン注入し、
ドレイン領域１６及びソース領域１７を形成する（図２
２の（Ａ）参照）。
【０２１０】［工程−６２０］次いで、ｐｎ接合ダイオ
ードから成る非線形抵抗素子４０を形成する。そのため
に、第１のゲート部１３の延在部１３Ａの下方のドレイ
ン領域１６の表面領域に、例えば、延在部１３Ａを構成
する第２のポリシリコン層からの不純物拡散、若しくは
ｐ型不純物のイオン注入を行う。これによって、逆導電
型不純物領域４１を形成することができる（図２２の
（Ｂ）参照）。その後、イオン注入された不純物の活性
化アニール処理を行う。尚、［工程−６１０］と［工程
−６２０］の順序は逆にしてもよい。場合によっては、
逆導電型不純物領域４１の形成、あるいは、ドレイン領
域１６及びソース領域１７の形成は、第１のゲート部１
３及び延在部１３Ａの形成前に行ってもよい。
【０２１１】［工程−６３０］その後、誘電体膜１８と
して機能する、例えばＳｉＯ2、ＳｉＯ2／ＳｉxＮy、Ｓ
ｉＯ2／ＳｉxＮy／ＳｉＯ2あるいはＴａ2Ｏ5／ＳｉxＮy
から成る層間絶縁層をＣＶＤ法、熱酸化法、熱窒化法あ
るいはプラズマ窒化法にて全面に成膜する。次に、例え
ばｎ型不純物をドーピングしたポリシリコン層をＣＶＤ
法にて全面に成膜した後、かかるポリシリコン層をパタ
ーニングすることによって、第２のゲート部１９を形成
する（図２２の（Ｃ）参照）。尚、第２のゲート部１９
はワード線ＷＬと共通領域を有する。
【０２１２】［工程−６４０］次に、例えばＳｉＯ2か
ら成る層間絶縁層２０をＣＶＤ法にて全面に成膜した
後、ドレイン領域１６の上方の層間絶縁層２０に開口部
を形成する。そして、かかる開口部内を含む層間絶縁層
２０上に、例えばアルミニウム系合金から成る配線層を
スパッタ法にて成膜し、かかる配線層をパターニングす
ることによって、ドレイン領域１６と電気的に接続され
たビット線（ＢＬ）２１を形成する。こうして、図２１
に示した構造のゲート電荷蓄積形メモリセルを得ること
ができる。
【０２１３】図２３に、逆導電型不純物領域４１、及び
その下方のドレイン領域１６における深さ方向の不純物
濃度プロファイル（１）のシミュレーション結果を示
す。また、図２５に、逆導電型不純物領域４１、及びそ
の下方のドレイン領域１６における深さ方向の別の不純
物濃度プロファイル（２）のシミュレーション結果を示
す。各シミュレーションにおけるイオン注入の条件を、
以下の表７のとおりとした。ここで、図２３及び図２５
の縦軸は不純物濃度（単位：原子／ｃｍ3）を示し、横
軸は、逆導電型不純物領域４１の表面からの深さ（単
位：ｎｍ）を示す。また、図２３及び図２５中、黒四角
印はアクセプタ濃度を示し、白四角印はドナー濃度を示
し、白丸印はネットの不純物濃度を示す。図２３及び図
２５のそれぞれに示した不純物濃度プロファイルの場合
における非線形抵抗素子４０のＶ−Ｉ特性のシミュレー
ション結果を、図２４及び図２６のそれぞれに示す。
尚、デザインルールを０．２５μｍとした。また、逆方
向導通電圧ＶR1の制御はパンチスルー現象を応用してい
る。シミュレーションの結果を下記の表８に示すが、図
２３に示した不純物濃度プロファイル（１）の場合、逆
方向導通電圧ＶR1の値は約−３Ｖとなり、図２５に示し
た不純物濃度プロファイル（２）の場合、逆方向導通電
圧ＶR1の値は約−７Ｖとなった。以上のように、逆導電
型不純物領域４１及びその下方のドレイン領域１６にお
ける深さ方向の不純物濃度プロファイルを制御すること
によって、逆方向導通電圧ＶR1の制御を行うことができ
る。尚、表８中、ＩF1、ＩR1及びＩR2の値は、接合部の
幅（図２１の紙面左右方向における接合部の長さ）を
０．３５μｍ、接合部の奥行き方向の長さ（図２１の紙
面と垂直方向における接合部の長さ）を１０μｍとした
ときの値である。
【０２１４】
【表７】 不純物濃度プロファイル（１） ｎ型不純物のイオン注入条件 絶縁膜を０．０１μｍ堆積 イオン種 ：Ａｓ 加速エネルギー：３５ｋｅＶ ドーズ量 ：１．０４×１０13／ｃｍ2 ｐ型不純物のイオン注入条件 絶縁膜を０．０３μｍ堆積 イオン種 ：ＢＦ2 加速エネルギー：２０ｋｅＶ ドーズ量 ：８×１０15／ｃｍ2 不純物濃度プロファイル（２） ｎ型不純物のイオン注入条件 絶縁膜を０．０１μｍ堆積 イオン種 ：Ａｓ 加速エネルギー：３５ｋｅＶ ドーズ量 ：１．０４×１０13／ｃｍ2 ｐ型不純物のイオン注入条件 絶縁膜を０．０２８８μｍ堆積 イオン種 ：ＢＦ2 加速エネルギー：２０ｋｅＶ ドーズ量 ：８×１０15／ｃｍ2
【０２１５】
【表８】 不純物濃度プロファイル（１） ＶF1：約０．６Ｖ ＩF1：７×１０-8Ａ ＩR1：３×１０-15Ａ（平均値） ＶR1：約−３Ｖ ＩR2：６×１０-14Ａ 不純物濃度プロファイル（２） ＶF1：約０．６Ｖ ＩF1：７×１０-8Ａ ＩR1：１×１０-14Ａ（平均値） ＶR1：約−７Ｖ ＩR2：１×１０-12Ａ
【０２１６】（実施の形態７）実施の形態７のゲート電
荷蓄積形メモリセルは、実施の形態６のゲート電荷蓄積
形メモリセルの変形である。実施の形態７のゲート電荷
蓄積形メモリセルが実施の形態６と相違する点は、図２
７の（Ａ）に模式的な一部断面図を示すように、ゲート
電荷蓄積形メモリセルが所謂ＳＯＩ構造を有している
点、及び、非線形抵抗素子４０が、シリコン層４４の厚
さ方向全体に亙って形成された逆導電型不純物領域４５
（例えばｐ型不純物を含有する）とドレイン領域１６
（例えばｎ型不純物を含有する）とから構成されている
点にある。即ち、ソース／ドレイン領域１６，１７の導
電型（例えばｎ型）と逆の導電型（例えばｐ型）を有す
るｐｎ接合ダイオードの領域（逆導電型不純物領域４５
であり、非線形抵抗素子４０の一端に相当する）は、一
方のソース／ドレイン領域（ドレイン領域１６）の一部
分の領域に形成されている。尚、非線形抵抗素子４０の
他端に相当するｐｎ接合ダイオードの領域は、一方のソ
ース／ドレイン領域（実施の形態７においては、ドレイ
ン領域１６）を兼ねている。非線形抵抗素子４０を構成
するｐｎ接合ダイオードは、ラテラルｐｎ接合を有し、
しかも、単結晶半導体領域であるシリコン層４４に形成
されている。第１のゲート部１３、第１のゲート部１３
の延在部１３Ａ、ドレイン領域１６及びソース領域１７
の模式的な配置図を、図２７の（Ｂ）に示す。図２７の
（Ａ）は、図２７の（Ｂ）の線Ａ−Ａに沿った模式的な
一部断面図である。逆導電型不純物領域４５は延在部１
３Ａの下に形成されており、逆導電型不純物領域４５は
ドレイン領域１６の幅方向の一部分のみを占めている。
非線形抵抗素子４０をこのような構成とすることによっ
て、ｐｎ接合面積を減少させることができ、ＩR1の値を
小さくすることができる。その結果、第１のゲート部１
３に蓄積された情報を、一層長い時間の間、読み出すこ
とができる。
【０２１７】以下、図２７に示した実施の形態７のゲー
ト電荷蓄積形メモリセルの作製方法を、半導体基板等の
模式的な一部断面図である図２８を参照して説明する。
【０２１８】［工程−７００］先ず、基板張り合わせに
次いで研削・研磨を行う、所謂張り合わせ法、あるいは
ＳＩＭＯＸ法等に基づき、薄膜単結晶のシリコン層４４
をＳｉＯ2等から成る絶縁層４３を介して、例えばシリ
コン半導体基板から成る支持基板４２上に形成する。次
いで、シリコン層４４に選択酸化処理を実行し、ゲート
電荷蓄積形メモリセルを形成すべき領域を残して、所謂
フィールド酸化膜（絶縁領域）を形成する。その後、半
導体層（実施の形態７においてはシリコン層４４）の表
面を熱酸化法、あるいは熱酸化に続いて熱窒化を行う方
法にて処理し、ゲート絶縁膜に相当する絶縁膜１２をシ
リコン層４４の表面に形成する。次に、例えばｐ型不純
物をドーピングした第１のポリシリコン層を全面にＣＶ
Ｄ法にて成膜した後、第１のゲート部１３の一部となる
第１のポリシリコン層が残るように第１のポリシリコン
層及び絶縁膜１２をパターニングする。その後、再度、
例えばｐ型不純物をドーピングした第２のポリシリコン
層を全面にＣＶＤ法にて成膜した後、第２のポリシリコ
ン層をパターニングする。これによって、第１のゲート
部１３及び第１のゲート部の延在部１３Ａを得ることが
できる。尚、この第２のポリシリコン層は、次のｎ型不
純物のイオン注入工程で不純物イオンがシリコン層４４
に到達する程度に薄く成膜する必要がある。図におい
て、第１のゲート部１３はこれらの２層のポリシリコン
層から構成されているが、１層で表した。こうして、絶
縁膜１２上に第１のゲート部１３を形成し、しかも、こ
の第１のゲート部１３から半導体層（実施の形態７にお
いてはシリコン層４４）のソース／ドレイン領域の一方
の形成予定領域に延びる延在部１３Ａを半導体層（シリ
コン層４４）上に形成することができる（図２８の
（Ａ）参照）。かかる延在部１３Ａは、第１のゲート部
１３から、逆導電型不純物領域４５を形成すべき半導体
層（実施の形態７においては、シリコン層４４）の領域
に延びる。尚、第１のゲート部１３の延在部１３Ａの平
面形状は、例えば図２７の（Ｂ）に示した形状とするこ
とが好ましいが、かかる平面形状に限定するものではな
い。
【０２１９】［工程−７１０］その後、例えばｎ型不純
物をイオン注入法にてシリコン層４４にイオン注入し、
ドレイン領域１６及びソース領域１７を形成する（図２
８の（Ｂ）参照）。
【０２２０】［工程−７２０］次いで、ｐｎ接合ダイオ
ードから成る非線形抵抗素子４０を形成するために、第
１のゲート部１３の延在部１３Ａの下方のシリコン層４
４の厚さ方向全体に、例えばｐ型不純物をイオン注入
し、逆導電型不純物領域４５を形成する（図２８の
（Ｃ）参照）。その後、イオン注入された不純物の活性
化アニール処理を行う。尚、［工程−７１０］と［工程
−７２０］の順序は逆にしてもよい。場合によっては、
逆導電型不純物領域４５の形成は、第１のゲート部１３
及び延在部１３Ａの形成前に行ってもよい。
【０２２１】［工程−７３０］その後、誘電体膜１８と
して機能する、例えばＳｉＯ2、ＳｉＯ2／ＳｉxＮy、Ｓ
ｉＯ2／ＳｉxＮy／ＳｉＯ2あるいはＴａ2Ｏ5／ＳｉxＮy
から成る層間絶縁層をＣＶＤ法、熱酸化法、熱窒化法あ
るいはプラズマ窒化法にて全面に成膜する。次に、例え
ばｎ型不純物をドーピングしたポリシリコン層をＣＶＤ
法にて全面に成膜した後、かかるポリシリコン層をパタ
ーニングすることによって、第２のゲート部１９を形成
する。尚、第２のゲート部１９はワード線ＷＬと共通領
域を有する。
【０２２２】［工程−７４０］次に、例えばＳｉＯ2か
ら成る層間絶縁層２０をＣＶＤ法にて全面に成膜した
後、ドレイン領域１６の上方の層間絶縁層２０に開口部
を形成する。そして、かかる開口部内を含む層間絶縁層
２０上に、例えばアルミニウム系合金から成る配線層を
スパッタ法にて成膜し、かかる配線層をパターニングす
ることによって、ドレイン領域１６と電気的に接続され
たビット線（ＢＬ）２１を形成する。こうして、図２７
に示した構造のゲート電荷蓄積形メモリセルを得ること
ができる。
【０２２３】（実施の形態８）実施の形態８のゲート電
荷蓄積形メモリセルも、実施の形態６のゲート電荷蓄積
形メモリセルの変形である。実施の形態８のゲート電荷
蓄積形メモリセルが実施の形態６と相違する点は、以下
のとおりである。即ち、図２９に模式的な一部断面図を
示すように、非線形抵抗素子４０がｐｎ接合ダイオード
から成り、非線形抵抗素子４０の一端に相当するｐｎ接
合ダイオードの領域［ソース／ドレイン領域１６，１７
の導電型（例えばｎ型）と逆の導電型（例えばｐ型）を
有するｐｎ接合ダイオードの領域］は第１のゲート部１
３を兼ねている。一方、非線形抵抗素子４０の他端に相
当するｐｎ接合ダイオードの領域［ソース／ドレイン領
域１６，１７の導電型（例えばｎ型）と同じ導電型（例
えばｎ型）を有するｐｎ接合ダイオードの領域］は、第
１のゲート部１３から一方のソース／ドレイン領域（ド
レイン領域１６）へと延在する第１のゲート部の延在部
１３Ａに形成されている。即ち、ｐｎ接合ダイオード
は、例えばｐ型不純物を含有する第１のゲート部１３
と、かかる第１のゲート部１３からドレイン領域１６へ
と延びる延在部１３Ａ（例えばｎ型不純物を含有する）
とから構成されている。非線形抵抗素子４０をこのよう
な構成とすることによっても、ｐｎ接合面積を減少させ
ることができ、ＩR1の値を小さくすることができる。そ
の結果、第１のゲート部１３に蓄積された情報を、一層
長い時間の間、読み出すことができる。
【０２２４】以下、図２９に示した実施の形態８のゲー
ト電荷蓄積形メモリセルの作製方法を説明する。
【０２２５】［工程−８００］先ず、実施の形態６の
［工程−６００］と同様に、半導体基板１０に、ＬＯＣ
ＯＳ構造若しくはトレンチ構造を有する素子分離領域
（図示せず）を公知の方法に基づき形成する。その後、
半導体基板１０の表面を熱酸化法、あるいは熱酸化に続
いて熱窒化を行う方法にて処理し、ゲート絶縁膜に相当
する絶縁膜１２を半導体基板１０の表面に形成する。次
に、例えばｐ型不純物をドーピングした第１のアモルフ
ァスシリコン層を全面にＣＶＤ法にて成膜した後、第１
のゲート部１３の一部となる第１のアモルファスシリコ
ン層が残るように、第１のアモルファスシリコン層及び
絶縁膜１２をパターニングする。その後、自然酸化膜や
表面の汚染を意図的に除去し、清浄化した後、再度、例
えばｐ型不純物をドーピングした第２のアモルファスシ
リコン層を全面に薄くＣＶＤ法にて成膜する。次いで、
アモルファスシリコン層を不活性ガス雰囲気中で７００
゜Ｃ程度に加熱すると、半導体基板１０上の第２のアモ
ルファスシリコン層は、半導体基板１０と接する部分か
ら単結晶に変換され、横方向に成長していく。その後、
単結晶化されたシリコン層をパターニングする。これに
よって、第１のゲート部１３及び第１のゲート部の延在
部１３Ａを得ることができる。この第２のアモルファス
シリコン層は、次のｎ型不純物のイオン注入工程で不純
物イオンが半導体基板１０の表面に到達する程度に薄く
成膜する必要がある。尚、図において、第１のゲート部
１３はこれらの２層のシリコン層で構成されているが、
１層で表した。こうして、絶縁膜１２上に第１のゲート
部１３を形成し、この第１のゲート部１３から半導体層
（実施の形態８においては半導体基板１０）のソース／
ドレイン領域の一方の形成予定領域に延びる延在部１３
Ａを半導体層（半導体基板１０）上に形成することがで
きる。
【０２２６】［工程−８１０］その後、例えばｎ型不純
物をイオン注入法にて半導体基板１０にイオン注入し、
ドレイン領域１６及びソース領域１７を形成する。この
とき、第１のゲート部１３の延在部１３Ａにはｎ型不純
物がイオン注入される。尚、第１のゲート部１３の部分
をレジスト材料で選択的に覆っておくことによって、そ
の部分はｐ型不純物を含有した領域として残り、非線形
抵抗素子４０の逆導電型不純物領域４６としても機能す
る。
【０２２７】［工程−８２０］その後、実施の形態６の
［工程−６３０］及び［工程−６４０］と同様の工程を
経て、図２９に示した構造のゲート電荷蓄積形メモリセ
ルを得ることができる。
【０２２８】実施の形態８においては、［工程−８０
０］において、単結晶化されたシリコン層に、ラテラル
ｐｎ接合を有するｐｎ接合を形成することができる。こ
のように、単結晶化シリコン層にｐｎ接合を形成するこ
とにより、非線形抵抗素子４０の非導通時の漏洩電流
（ＩR1）の減少を確実に図ることができる。
【０２２９】（実施の形態９）実施の形態９のゲート電
荷蓄積形メモリセルにおいては、図３０の（Ａ）に模式
的な一部断面図を示し、図３０の（Ｂ）に等価回路を示
すように、非線形抵抗素子５０は電界効果型トランジス
タから成る。かかる電界効果型トランジスタは、ゲート
電荷蓄積形メモリセルの一方のソース／ドレイン領域
（ドレイン領域１６）の表面領域に形成されている。
尚、電界効果型トランジスタの一方のソース／ドレイン
部（ドレイン部５３）は、第１のゲート部１３に接続さ
れている。また、この一方のソース／ドレイン部（ドレ
イン部５３）は、電界効果型トランジスタのゲート部５
１とも接続されている。尚、ゲート電荷蓄積形メモリセ
ルをｎ型とした場合、電界効果型トランジスタはｐ型と
すればよい。図中、参照番号５２は電界効果型トランジ
スタのチャネル形成領域を表し、参照番号５４は電界効
果型トランジスタのソース部を表す。
【０２３０】非線形抵抗素子５０の逆方向導通電圧ＶR1
は、電界効果型トランジスタの閾値電圧によって制御す
ることができる。一方、電界効果型トランジスタのドレ
イン部５３とゲート電荷蓄積形メモリセルのドレイン領
域１６とによって形成されるｐｎ接合により、ＶF1の制
御を行うことができる。尚、かかるｐｎ接合によっては
パンチスルー現象は生じないものとする。以下、図３１
を参照して、実施の形態９のゲート電荷蓄積形メモリセ
ルの作製方法を説明する。
【０２３１】［工程−９００］実施の形態９のゲート電
荷蓄積形メモリセルの作製においては、実施の形態６の
［工程−６００］と同様に、先ず、半導体基板１０に素
子分離領域（図示せず）を形成する。また、ｐ型不純物
をイオン注入法にて半導体基板１０の表面に注入するこ
とによって、ゲート電荷蓄積形メモリセルのチャネル形
成領域１５を半導体基板１０の表面に形成しておく。更
に、非線形抵抗素子のチャネル形成領域となる部分にｎ
型不純物をイオン注入しておく。そして、半導体基板１
０の表面を熱酸化法、あるいは熱酸化に続いて熱窒化を
行う方法にて処理し、ゲート絶縁膜に相当する絶縁膜１
２を半導体基板１０の表面に形成する。次に、例えばｐ
型不純物をドーピングした第１のポリシリコン層を全面
にＣＶＤ法にて成膜した後、第１のゲート部１３の一部
及び電界効果型トランジスタのゲート部５１の一部とな
る第１のポリシリコン層が残るように、第１のポリシリ
コン層及び絶縁膜１２をパターニングする。その後、再
度、例えばｐ型不純物をドーピングした第２のポリシリ
コン層を全面にＣＶＤ法にて成膜した後、第２のポリシ
リコン層をパターニングする。これによって、第１のゲ
ート部１３、第１のゲート部の延在部１３Ａ、及び、電
界効果型トランジスタのゲート部５１を得ることができ
る。尚、この第２のポリシリコン層は、次のｎ型不純物
のイオン注入工程で不純物イオンが半導体基板１０の表
面に到達する程度に薄く成膜する必要がある。図におい
て、第１のゲート部１３及び電界効果型トランジスタの
ゲート部５１はこれらの２層のポリシリコン層から構成
されているが、１層で表した。こうして、絶縁膜１２上
に第１のゲート部１３及び電界効果型トランジスタのゲ
ート部５１を形成することができる。併せて、第１のゲ
ート部１３から、非線形抵抗素子５０の一端を形成すべ
き半導体層（実施の形態９においては、半導体基板１
０）の領域に延びる第１のゲート部１３の延在部１３Ａ
を、半導体基板１０の表面に形成することができる。こ
こで、電界効果型トランジスタのゲート部５１は延在部
１３Ａの先端部に相当する。
【０２３２】［工程−９１０］その後、例えばｎ型不純
物をイオン注入法にて半導体基板１０にイオン注入し、
ドレイン領域１６及びソース領域１７を形成する（図３
１の（Ａ）参照）。尚、ドレイン領域１６及びソース領
域１７の一部分に、必要に応じて高濃度不純物領域（図
においてはｎ+で示す）を形成してもよい。
【０２３３】［工程−９２０］次いで、非線形抵抗素子
５０を構成する電界効果型トランジスタのソース／ドレ
イン部５３，５４を形成するために、第１のゲート部１
３の延在部１３Ａの下方のドレイン領域１６、及び、ド
レイン領域１６の他の所定の部分に例えばｐ型不純物を
イオン注入する（図３１の（Ｂ）参照）。その後、イオ
ン注入された不純物の活性化アニール処理を行う。尚、
［工程−９１０］と［工程−９２０］の順序は逆にして
もよい。
【０２３４】［工程−９３０］その後、誘電体膜１８と
して機能する、例えばＳｉＯ2、ＳｉＯ2／ＳｉxＮy、Ｓ
ｉＯ2／ＳｉxＮy／ＳｉＯ2あるいはＴａ2Ｏ5／ＳｉxＮy
から成る層間絶縁層をＣＶＤ法、熱酸化法、熱窒化法あ
るいはプラズマ窒化法にて全面に成膜する。次に、例え
ばｎ型不純物をドーピングしたポリシリコン層をＣＶＤ
法にて全面に成膜した後、かかるポリシリコン層をパタ
ーニングすることによって、第２のゲート部１９を形成
する。尚、第２のゲート部１９はワード線ＷＬと共通領
域を有する。
【０２３５】［工程−９４０］次に、例えばＳｉＯ2か
ら成る層間絶縁層２０をＣＶＤ法にて全面に成膜した
後、ドレイン領域１６の上方の層間絶縁層２０、並び
に、電界効果型トランジスタのソース部５４の上方の層
間絶縁層２０に開口部を形成する。そして、これらの開
口部内を含む層間絶縁層２０上に、例えばアルミニウム
系合金から成る配線層をスパッタ法にて成膜し、かかる
配線層をパターニングすることによって、ドレイン領域
１６及び電界効果型トランジスタのソース部５４と電気
的に接続されたビット線（ＢＬ）２１を形成する。こう
して、図３０に示した構造のゲート電荷蓄積形メモリセ
ルを得ることができる。
【０２３６】（実施の形態１０）実施の形態１０のゲー
ト電荷蓄積形メモリセルも、実施の形態６のゲート電荷
蓄積形メモリセルの変形である。実施の形態１０のゲー
ト電荷蓄積形メモリセルの構造は、実質的に実施の形態
６のゲート電荷蓄積形メモリセルの構造と同様である
が、その作製方法は、実施の形態６における作製方法と
若干異なる。特に、実施の形態１０のゲート電荷蓄積形
メモリセルの作製方法により、セル面積の縮小化、及び
非線形抵抗素子の逆方向電流の減少を図ることが可能と
なる。以下、図３２〜図３５を参照して、実施の形態１
０のゲート電荷蓄積形メモリセルの作製方法を説明す
る。
【０２３７】［工程−１０００］先ず、半導体基板１０
に、ＬＯＣＯＳ構造若しくはトレンチ構造を有する素子
分離領域（図示せず）を公知の方法に基づき形成する。
尚、必要に応じて、半導体基板１０の表面にウエル（図
示せず）を形成してもよい。その後、半導体基板１０の
表面を熱酸化法、あるいは熱酸化に続いて熱窒化を行う
方法にて処理し、ゲート絶縁膜に相当する絶縁膜１２を
半導体基板１０の表面に形成する。次に、例えばｐ型不
純物をドーピングした第１のポリシリコン層１１３Ａを
全面にＣＶＤ法にて成膜した後、少なくとも第１のゲー
ト部１３の一部及び延在部１３Ａの一部となる第１のポ
リシリコン層１１３Ａが残るように、第１のポリシリコ
ン層１１３Ａ及び絶縁膜１２をリソグラフィ技術及びド
ライエッチング技術に基づきパターニングする（図３２
の（Ａ）参照）。
【０２３８】［工程−１０１０］その後、再度、例えば
ｐ型不純物をドーピングした第２のポリシリコン層１１
３Ｂを全面にＣＶＤ法にて成膜する（図３２の（Ｂ）参
照）。尚、第２のポリシリコン層１１３Ｂの厚さは、第
１のポリシリコン層１１３Ａの厚さより薄いことが、プ
ロセスマージンの観点から好ましい。そして、第２のポ
リシリコン層１１３Ｂ以上の厚さであって、第１のポリ
シリコン層１１３Ａと第２のポリシリコン層１１３Ｂと
の厚さ合計未満の厚さだけ、第２のポリシリコン層１１
３Ｂ及び第１のポリシリコン層１１３Ａを一様にエッチ
ングする。これによって、第１のポリシリコン層１１３
Ａが残され、且つ、第１のポリシリコン層１１３Ａ及び
絶縁膜１２の側壁部分に第２のポリシリコン層１１３Ｂ
が残される（図３２の（Ｃ）参照）。尚、残された第１
のポリシリコン層１１３Ａの一部は、第１のゲート部１
３及びその延在部１３Ａに相当する。更には、残された
第２のポリシリコン層１１３Ｂは、第１のゲート部の延
在部１３Ａに相当する。尚、この工程で、前述した実施
の形態８における［工程−８００］を実行すれば、第１
のゲート部１３の延在部１３Ａは単結晶化される。その
結果、単結晶化されたシリコン層にｐｎ接合を形成する
ことができ、非線形抵抗素子３０の非導通時の漏洩電流
（ＩR1）の減少を確実に図ることが可能となる。
【０２３９】［工程−１０２０］その後、例えばＳｉＯ
2、ＳｉＯ2／ＳｉxＮy、ＳｉＯ2／ＳｉxＮy／ＳｉＯ2あ
るいはＴａ2Ｏ5／ＳｉxＮyから成る誘電体膜１８をＣＶ
Ｄ法、熱酸化法、熱窒化法あるいはプラズマ窒化法にて
全面に成膜する。そして、更に、その上に第２のゲート
部となる、例えばｎ型不純物をドーピングした第３のポ
リシリコン層１９Ａあるいはポリシリコン層とタングス
テンシリサイド層の積層構造を形成する。更に、エッチ
ングマスクとして機能する酸化膜６０をその上に成膜す
る（図３３の（Ａ）参照）。
【０２４０】［工程−１０３０］次に、リソグラフィ技
術に基づき第２のゲート部の形状を有するレジスト材料
６１を形成し、かかるレジスト材料６１をマスクとし
て、酸化膜６０及び第３のポリシリコン層１９Ａをエッ
チングし、誘電体膜１８が露出した時点でエッチングを
停止する（図３３の（Ｂ）参照）。これによって、第２
のゲート部１９が形成される。尚、第２のゲート部１９
はワード線ＷＬと共通領域を有する。
【０２４１】［工程−１０４０］その後、レジスト材料
６１を除去し、次いで、再度、リソグラフィ技術に基づ
きレジスト材料６２を形成する。そして、第１のゲート
部のソース領域側の端部を形成するために、酸化膜６０
とレジスト材料６２をマスクとして、誘電体膜１８、第
１のポリシリコン層１１３Ａ及び絶縁膜１２をエッチン
グする（図３４の（Ａ）参照）。尚、第１のゲート部の
ソース領域側の端部は、酸化膜６０の側面の存在によっ
てセルフアラインエッチングされる。こうして、絶縁膜
１２上に第１のポリシリコン層１１３Ａから成る第１の
ゲート部１３を形成し、併せて、この第１のゲート部１
３から半導体層（実施の形態１０においては半導体基板
１０）のソース／ドレイン領域の一方の形成予定領域に
延びる第１のゲート部の延在部１３Ａを半導体層（半導
体基板１０）上に形成することができる。かかる第１の
ゲート部の延在部１３Ａは、第１のゲート部１３から、
逆導電型不純物領域４７を形成すべき領域に延び、第１
のポリシリコン層１１３Ａ及び第２のポリシリコン層１
１３Ｂから構成されている。
【０２４２】［工程−１０５０］次に、レジスト材料６
２を除去し、表面を清浄化した後、第２のゲート部１９
をマスクとしてｎ型不純物を選択的にイオン注入し、低
濃度ドレイン領域及び低濃度ソース領域を形成する。こ
こで、絶縁膜１２及び第１のポリシリコン層１１３Ａの
合計厚さが、このイオン注入工程における飛程よりも小
さくなるように設計しておく。その後、熱処理を行い、
第２のポリシリコン層１１３Ｂ中に含まれたｐ型不純物
を低濃度ドレイン領域の表面に熱拡散させる。これによ
って、ｐｎ接合ダイオードから成る非線形抵抗素子４０
を構成する逆導電型不純物領域４７（ｐ型不純物領域）
が、半導体層（実施の形態１０においては、半導体基板
１０）の表面に形成される（図３４の（Ｂ）参照）。
【０２４３】［工程−１０６０］その後、公知のＬＤＤ
プロセスによりスペーサ絶縁膜６３を形成し、高濃度の
ドレイン領域１６及びソース領域１７を形成するための
ｎ型不純物のイオン注入を行う（図３５参照）。
【０２４４】［工程−１０７０］次いで、例えばＳｉＯ
2から成る層間絶縁層をＣＶＤ法にて全面に成膜した
後、ドレイン領域１６の上方の層間絶縁層に開口部を形
成する。そして、かかる開口部内を含む層間絶縁層上
に、例えばアルミニウム系合金から成る配線層をスパッ
タ法にて成膜し、かかる配線層をパターニングすること
によって、ドレイン領域１６と電気的に接続されたビッ
ト線（ＢＬ）を形成する。こうして、ゲート電荷蓄積形
メモリセルを得ることができる。
【０２４５】以上に説明した実施の形態１０のゲート電
荷蓄積形メモリセルの作製方法によれば、リソグラフィ
技術における解像度に依らず小面積の非線形抵抗素子を
形成することが可能となり、最小エッチング加工寸法
（線幅）をＦとしたとき、６Ｆ2に近い面積のゲート電
荷蓄積形メモリセルを作製することができる。
【０２４６】尚、ｐｎ接合ダイオードから成る非線形抵
抗素子の代わりに、図３６に模式的な一部断面図を示す
ように、ヘテロ接合ダイオード（例えば、ショットキー
バリアダイオード）から非線形抵抗素子を構成すること
もできる。この場合には、例えば、実施の形態６におい
て、第２のポリシリコン層を形成する代わりに、例えば
チタンシリサイド層をドレイン領域１６の表面に形成す
ればよい。これによって、ヘテロ接合ダイオードを、一
方のソース／ドレイン領域（ドレイン領域１６）の表面
領域に形成された導体領域（延在部１３Ａが相当し、非
線形抵抗素子３０の一端に相当する）と、一方のソース
／ドレイン領域（ドレイン領域１６であり、非線形抵抗
素子３０の他端に相当する）から構成することができ
る。即ち、例えば、第１のゲート部１３を、ポリシリコ
ン層とチタンシリサイド層の２層構造とし、第１のゲー
ト部１３からの延在部１３Ａをチタンシリサイド層から
構成してもよい。この場合、ドレイン領域１６、及びド
レイン領域１６と接するチタンシリサイド層から成る延
在部１３Ａの部分（導体領域）によってヘテロ接合ダイ
オードが構成される。尚、ヘテロ接合ダイオードを形成
するための材料はチタンシリサイドに限定されず、コバ
ルトシリサイド、タングステンシリサイド等の材料、あ
るいはモリブデン等の金属材料を用いることもできる。
ここで、ヘテロ接合ダイオードから非線形抵抗素子を構
成する場合、ＶF1の制御は、例えばアニール温度あるい
はシリサイド化する金属を適宜選択することによって行
うことができる。
【０２４７】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれらに限定されるものではな
い。発明の実施の形態にて説明したゲート電荷蓄積形メ
モリセルの構造は例示であり、適宜設計変更することが
できる。また、発明の実施の形態においては、主にｎ型
のゲート電荷蓄積形メモリセルを例にとり説明を行った
が、本発明のゲート電荷蓄積形メモリセルをｐ型のゲー
ト電荷蓄積形メモリセルに適用することができることは
云うまでもない。また、例えば、実施の形態１〜実施の
形態６、実施の形態８〜実施の形態１０で説明したゲー
ト電荷蓄積形メモリセルを、ＳＯＩ構造を有するゲート
電荷蓄積形メモリセルに適用することができる。場合に
よっては、第１のゲート部から延在する延在部を設ける
代わりに、第１のゲート部と非線形抵抗素子の一端とを
接続する配線を設けてもよい。また、実施の形態におい
ては、一方のソース／ドレイン領域を専らドレイン領域
として説明したが、代わりに、一方のソース／ドレイン
領域をソース領域としてもよい。
【０２４８】あるいは又、図３７、図３８若しくは図３
９に原理図を示すように、第３のゲート部を、ゲート電
荷蓄積形メモリセルのチャネル形成領域１５の下に設け
てもよい。この場合、第３のゲート部は、第２のゲート
部から見たゲート閾値電圧を制御するためにも使える
が、読み出し用ゲートとして使うこともできる。即ち、
第１のゲート部の電圧によって第３のゲート部から見た
ゲート閾値電圧が変化するので、その変化値の中間の電
位に第３のゲート部の電位を設定することによって、情
報を読み出すことができる。かかるゲート電荷蓄積形メ
モリセルは、公知の所謂ＳＯＩ技術を応用して作製する
ことができるので詳細な説明は省略する。尚、図３７
は、図１に示した本発明の第１Ａの構成に係るゲート電
荷蓄積形メモリセルの変形を示す原理図であり、図３８
は、図３に示した本発明の第１Ｂの構成に係るゲート電
荷蓄積形メモリセルの変形を示す原理図であり、図３９
は、図４に示した本発明の第１Ｃの構成に係るゲート電
荷蓄積形メモリセルの変形を示す原理図である。尚、図
３７、図３８及び図３９に原理図を示したゲート電荷蓄
積形メモリセルの構成を、図５、図６及び図７に示した
ゲート電荷蓄積形メモリセルに適用することもできる。
【０２４９】
【発明の効果】本発明のゲート電荷蓄積形メモリセルあ
るいはその作製方法においては、簡素な構造のＤＲＡＭ
ゲインセルを得ることができ、しかも、その製造プロセ
スが左程複雑になることがないし、ＴＦＴを作製する必
要がなく、従来のフラッシュメモリの製造プロセスの若
干の延長で製造することができ、しかも、外部配線数や
端子部（コンタクト部）の面積の増加を抑制することが
できる。また、従来のＤＲＡＭのような複雑な構造のキ
ャパシタが不要であり、従来のＤＲＡＭに必要とされた
大きなキャパシタが原理的には不要である。従って、本
発明のゲート電荷蓄積形メモリセルにおいては、セル面
積が大幅に増加することもない。また、ＤＲＡＭ混載ロ
ジック回路の製造が容易となる。
【図面の簡単な説明】
【図１】本発明の第１Ａの構成に係るゲート電荷蓄積形
メモリセルの原理図及び等価回路である。
【図２】非線形抵抗素子及び第２の非線形抵抗素子のＶ
−Ｉ特性の一例を示すグラフである。
【図３】本発明の第１Ｂの構成に係るゲート電荷蓄積形
メモリセルの原理図及び等価回路である。
【図４】本発明の第１Ｃの構成に係るゲート電荷蓄積形
メモリセルの原理図及び等価回路である。
【図５】本発明の第２Ａの構成に係るゲート電荷蓄積形
メモリセルの原理図及び等価回路である。
【図６】本発明の第２Ｂの構成に係るゲート電荷蓄積形
メモリセルの原理図及び等価回路である。
【図７】本発明の第２Ｃの構成に係るゲート電荷蓄積形
メモリセルの原理図及び等価回路である。
【図８】発明の実施の形態１におけるゲート電荷蓄積形
メモリセルの模式的な一部断面図である。
【図９】発明の実施の形態１におけるゲート電荷蓄積形
メモリセルの模式的且つ部分的な配置図、及び、パター
ニングされたシリコン薄膜及びエッチングストップ層を
示す模式的且つ部分的な配置図である。
【図１０】発明の実施の形態２のゲート電荷蓄積形メモ
リセルの作製方法を説明するための半導体基板等の模式
的な一部断面図である。
【図１１】図１０に引き続き、発明の実施の形態２のゲ
ート電荷蓄積形メモリセルの作製方法を説明するための
半導体基板等の模式的な一部断面図である。
【図１２】図１１に引き続き、発明の実施の形態２のゲ
ート電荷蓄積形メモリセルの作製方法を説明するための
半導体基板等の模式的な一部断面図である。
【図１３】発明の実施の形態３におけるゲート電荷蓄積
形メモリセルの模式的な一部断面図である。
【図１４】発明の実施の形態４におけるゲート電荷蓄積
形メモリセルの模式的且つ部分的な配置図、及び模式的
な一部断面図である。
【図１５】発明の実施の形態４におけるゲート電荷蓄積
形メモリセルの変形例の模式的な一部断面図である。
【図１６】発明の実施の形態５におけるゲート電荷蓄積
形メモリセルの模式的且つ部分的な配置図である。
【図１７】発明の実施の形態５におけるゲート電荷蓄積
形メモリセルの模式的な一部断面図である。
【図１８】発明の実施の形態５におけるゲート電荷蓄積
形メモリセルの模式的な一部断面図である。
【図１９】発明の実施の形態５の変形におけるゲート電
荷蓄積形メモリセルの模式的な一部断面図である。
【図２０】発明の実施の形態５の変形におけるゲート電
荷蓄積形メモリセルの模式的な一部断面図である。
【図２１】発明の実施の形態６におけるゲート電荷蓄積
形メモリセルの模式的な一部断面図である。
【図２２】発明の実施の形態６のゲート電荷蓄積形メモ
リセルの作製方法を説明するための半導体基板等の模式
的な一部断面図である。
【図２３】逆導電型不純物領域、及びその下方のドレイ
ン領域における深さ方向の不純物濃度プロファイルのシ
ミュレーション結果を示す図である。
【図２４】図２３に示した不純物濃度プロファイルの場
合における非線形抵抗素子のＶ−Ｉ特性のシミュレーシ
ョン結果を示す図である。
【図２５】図２３とは別の、逆導電型不純物領域、及び
その下方のドレイン領域における深さ方向の不純物濃度
プロファイルのシミュレーション結果を示す図である。
【図２６】図２５に示した不純物濃度プロファイルの場
合における非線形抵抗素子のＶ−Ｉ特性のシミュレーシ
ョン結果を示す図である。
【図２７】発明の実施の形態７におけるゲート電荷蓄積
形メモリセルの模式的な一部断面図及び第１のゲート部
等の配置を示す図である。
【図２８】発明の実施の形態７のゲート電荷蓄積形メモ
リセルの作製方法を説明するための半導体基板等の模式
的な一部断面図である。
【図２９】発明の実施の形態８のゲート電荷蓄積形メモ
リセルの模式的な一部断面図である。
【図３０】発明の実施の形態９のゲート電荷蓄積形メモ
リセルの模式的な一部断面図及び等価回路である。
【図３１】発明の実施の形態９のゲート電荷蓄積形メモ
リセルの作製方法を説明するための半導体基板等の模式
的な一部断面図である。
【図３２】発明の実施の形態１０のゲート電荷蓄積形メ
モリセルの作製方法を説明するための半導体基板等の模
式的な一部断面図である。
【図３３】図３２に引き続き、発明の実施の形態１０の
ゲート電荷蓄積形メモリセルの作製方法を説明するため
の半導体基板等の模式的な一部断面図である。
【図３４】図３３に引き続き、発明の実施の形態１０の
ゲート電荷蓄積形メモリセルの作製方法を説明するため
の半導体基板等の模式的な一部断面図である。
【図３５】図３４に引き続き、発明の実施の形態１０の
ゲート電荷蓄積形メモリセルの作製方法を説明するため
の半導体基板等の模式的な一部断面図である。
【図３６】発明の実施の形態１のゲート電荷蓄積形メモ
リセルの変形の模式的な一部断面図である。
【図３７】本発明の第１Ａの構成に係るゲート電荷蓄積
形メモリセルの変形の原理図である。
【図３８】本発明の第１Ｂの構成に係るゲート電荷蓄積
形メモリセルの変形の原理図である。
【図３９】本発明の第１Ｃの構成に係るゲート電荷蓄積
形メモリセルの変形の原理図である。
【図４０】従来の所謂ＤＲＡＭゲインセルの等価回路を
示す図である。
【符号の説明】
１０・・・半導体基板、１１・・・絶縁領域（素子分離
領域）、１２・・・絶縁膜、１３・・・第１のゲート
部、１３Ａ・・・第１のゲート部の延在部、１３Ｐ・・
・シリコン薄膜、１４・・・エッチングストップ層、１
５・・・チャネル形成領域、１６，１７・・・ソース／
ドレイン領域、１８・・・誘電体膜、１９・・・第２の
ゲート部、２０・・・層間絶縁層、２１・・・ビット
線、２２・・・読み出し線、２３・・・消去線、３０，
４０，５０・・・非線形抵抗素子、３１，３４，３５，
３６・・・半導体領域、３２，３７・・・シリサイド
層、３３・・・第２の非線形抵抗素子、４１，４５，４
６，４７・・・逆導電型不純物領域、４２・・・支持基
板、４３・・・絶縁層、４４・・・シリコン層、５１・
・・電界効果型トランジスタのゲート部、５２・・・電
界効果型トランジスタのチャネル形成領域、５３，５１
・・・電界効果型トランジスタのソース／ドレイン部、
１１３Ａ，１１３Ｂ，１９Ａ・・・ポリシリコン層

Claims (167)

    【特許請求の範囲】
  1. 【請求項１】（Ａ）チャネル形成領域と、 （Ｂ）絶縁膜を介して該チャネル形成領域と対向して設
    けられた第１のゲート部と、 （Ｃ）該第１のゲート部と容量結合した第２のゲート部
    と、 （Ｄ）該チャネル形成領域と接して設けられ、互いに離
    間して設けられたソース／ドレイン領域と、 （Ｅ）少なくとも二端を有し、その内の一端が第１のゲ
    ート部に接続された非線形抵抗素子、から成ることを特
    徴とするゲート電荷蓄積形メモリセル。
  2. 【請求項２】非線形抵抗素子は二端子動作特性を有する
    ことを特徴とする請求項１に記載のゲート電荷蓄積形メ
    モリセル。
  3. 【請求項３】非線形抵抗素子は、順方向導通電圧と同極
    性であって、絶対値が順方向導通電圧の絶対値以上であ
    る第１の電圧が二端間に印加されると低抵抗状態とな
    り、順方向導通電圧と同極性であって絶対値が該順方向
    導通電圧の絶対値未満である第２の電圧、あるいは順方
    向導通電圧と逆極性の電圧が二端間に印加されると高抵
    抗状態となる特性を有することを特徴とする請求項１又
    は請求項２に記載のゲート電荷蓄積形メモリセル。
  4. 【請求項４】非線形抵抗素子は、前記順方向導通電圧と
    は逆極性であって、しかも、絶対値が逆方向導通電圧の
    絶対値未満である第３の電圧が二端間に印加されると高
    抵抗状態となり、前記順方向導通電圧とは逆極性であっ
    て、しかも、絶対値が該逆方向導通電圧の絶対値以上で
    ある第４の電圧が二端間に印加されると低抵抗状態とな
    る特性を有することを特徴とする請求項３に記載のゲー
    ト電荷蓄積形メモリセル。
  5. 【請求項５】非線形抵抗素子はｐｎ接合ダイオードから
    成ることを特徴とする請求項４に記載のゲート電荷蓄積
    形メモリセル。
  6. 【請求項６】ｐｎ接合ダイオードは、ソース／ドレイン
    領域の導電型と同じ導電型の半導体領域、及び、ソース
    ／ドレイン領域の導電型とは逆の導電型の半導体領域を
    有し、 ソース／ドレイン領域の導電型とは逆の導電型の該半導
    体領域は非線形抵抗素子の一端に相当し、 ソース／ドレイン領域の導電型と同じ導電型の該半導体
    領域は非線形抵抗素子の他端に相当することを特徴とす
    る請求項５に記載のゲート電荷蓄積形メモリセル。
  7. 【請求項７】前記ｐｎ接合ダイオードのｐｎ接合領域
    は、単結晶半導体から形成されていることを特徴とする
    請求項５に記載のゲート電荷蓄積形メモリセル。
  8. 【請求項８】逆方向導通電圧がパンチスルーにて規定さ
    れることを特徴とする請求項５に記載のゲート電荷蓄積
    形メモリセル。
  9. 【請求項９】逆方向導通電圧が雪崩崩壊にて規定される
    ことを特徴とする請求項５に記載のゲート電荷蓄積形メ
    モリセル。
  10. 【請求項１０】逆方向導通電圧がツェナー降服にて規定
    されることを特徴とする請求項５に記載のゲート電荷蓄
    積形メモリセル。
  11. 【請求項１１】前記ｐｎ接合ダイオードはラテラルｐｎ
    接合を有することを特徴とする請求項５に記載のゲート
    電荷蓄積形メモリセル。
  12. 【請求項１２】非線形抵抗素子はヘテロ接合ダイオード
    から成ることを特徴とする請求項３に記載のゲート電荷
    蓄積形メモリセル。
  13. 【請求項１３】非線形抵抗素子は電界効果型トランジス
    タから成ることを特徴とする請求項４に記載のゲート電
    荷蓄積形メモリセル。
  14. 【請求項１４】非線形抵抗素子の逆方向導通電圧は、電
    界効果型トランジスタの閾値電圧によって制御されるこ
    とを特徴とする請求項１３に記載のゲート電荷蓄積形メ
    モリセル。
  15. 【請求項１５】前記容量結合は、第１のゲート部と第２
    のゲート部との間に誘電体膜を介在させることによって
    形成されていることを特徴とする請求項１に記載のゲー
    ト電荷蓄積形メモリセル。
  16. 【請求項１６】少なくとも二端を有し、その内の一端が
    前記第１のゲート部に接続された第２の非線形抵抗素子
    を更に備えていることを特徴とする請求項３又は請求項
    ４に記載のゲート電荷蓄積形メモリセル。
  17. 【請求項１７】第２の非線形抵抗素子は二端子動作特性
    を有することを特徴とする請求項１６に記載のゲート電
    荷蓄積形メモリセル。
  18. 【請求項１８】第２の非線形抵抗素子は、第２の順方向
    導通電圧と同極性であって、絶対値が第２の順方向導通
    電圧の絶対値以上である第５の電圧が二端間に印加され
    ると低抵抗状態となり、第２の順方向導通電圧と同極性
    であって絶対値が該第２の順方向導通電圧の絶対値未満
    である第６の電圧、あるいは第２の順方向導通電圧とは
    逆極性の第７の電圧が二端間に印加されると高抵抗状態
    となる特性を有することを特徴とする請求項１６又は請
    求項１７に記載のゲート電荷蓄積形メモリセル。
  19. 【請求項１９】第２の非線形抵抗素子は、ソース／ドレ
    イン領域の導電型と同じ導電型の半導体領域、及び、ソ
    ース／ドレイン領域の導電型とは逆の導電型の半導体領
    域を有するｐｎ接合ダイオードから成り、 ソース／ドレイン領域の導電型と同じ導電型の該半導体
    領域は第２の非線形抵抗素子の一端に相当し、 ソース／ドレイン領域の導電型とは逆の導電型の該半導
    体領域は第２の非線形抵抗素子の他端に相当することを
    特徴とする請求項１８に記載のゲート電荷蓄積形メモリ
    セル。
  20. 【請求項２０】前記ｐｎ接合ダイオードはラテラルｐｎ
    接合を有することを特徴とする請求項１９に記載のゲー
    ト電荷蓄積形メモリセル。
  21. 【請求項２１】前記ｐｎ接合ダイオードのｐｎ接合領域
    は、単結晶半導体から形成されていることを特徴とする
    請求項１９に記載のゲート電荷蓄積形メモリセル。
  22. 【請求項２２】第２の非線形抵抗素子はヘテロ接合ダイ
    オードから成ることを特徴とする請求項１８に記載のゲ
    ート電荷蓄積形メモリセル。
  23. 【請求項２３】第２のゲート部はワード線に接続され、
    非線形抵抗素子の他端はビット線に接続され、一方のソ
    ース／ドレイン領域は読み出し線に接続されていること
    を特徴とする請求項３に記載のゲート電荷蓄積形メモリ
    セル。
  24. 【請求項２４】ビット線を第１のビット線電位とし、且
    つ、読み出し線を第１の読み出し線電位とし、次いで、
    ワード線を第１のワード線電位から第２のワード線電位
    とすることによって、第１のゲート部と第２のゲート部
    との容量結合に基づき第１のゲート部と非線形抵抗素子
    の他端との間を前記第１の電圧とすることで、非線形抵
    抗素子を低抵抗状態とし、以て、ビット線から非線形抵
    抗素子を介して第１の極性の電荷を第１のゲート部に移
    動させ、かかる第１の極性の電荷を第１のゲート部に蓄
    積することを特徴とする請求項２３に記載のゲート電荷
    蓄積形メモリセル。
  25. 【請求項２５】ビット線を第２のビット線電位とし、且
    つ、読み出し線を第１の読み出し線電位とし、次いで、
    ワード線を第１のワード線電位から第２のワード線電位
    とすることによって、第１のゲート部と第２のゲート部
    との容量結合に基づき第１のゲート部と非線形抵抗素子
    の他端との間を、前記第２の電圧若しくは順方向導通電
    圧と逆極性の電圧とすることで、非線形抵抗素子を高抵
    抗状態のままとし、以て、第１のゲート部に蓄積された
    電荷の状態の変化を阻止することを特徴とする請求項２
    ３に記載のゲート電荷蓄積形メモリセル。
  26. 【請求項２６】ワード線に第２のワード線電位を印加す
    るとき、他方のソース／ドレイン領域をチャネル形成領
    域に対して逆バイアスすることを特徴とする請求項２４
    又は請求項２５に記載のゲート電荷蓄積形メモリセル。
  27. 【請求項２７】ワード線に第２のワード線電位を印加す
    るとき、他方のソース／ドレイン領域をチャネル形成領
    域に対して浮遊状態とすることを特徴とする請求項２４
    又は請求項２５に記載のゲート電荷蓄積形メモリセル。
  28. 【請求項２８】第１のゲート部に蓄積すべき電荷が記憶
    された情報に相当し、記憶された情報は、第１のビット
    線電位の水準数に対応した情報であることを特徴とする
    請求項２４に記載のゲート電荷蓄積形メモリセル。
  29. 【請求項２９】ビット線に印加される第１のビット線電
    位の水準数は１であり、記憶された情報は２値情報であ
    ることを特徴とする請求項２８に記載のゲート電荷蓄積
    形メモリセル。
  30. 【請求項３０】ビット線に印加される第１のビット線電
    位の水準数は２以上であり、記憶された情報は多値情報
    であることを特徴とする請求項２８に記載のゲート電荷
    蓄積形メモリセル。
  31. 【請求項３１】第１のゲート部に蓄積すべき電荷が記憶
    された情報に相当し、記憶された情報は、第２のワード
    線電位の水準数に対応した情報であることを特徴とする
    請求項２４に記載のゲート電荷蓄積形メモリセル。
  32. 【請求項３２】ワード線に印加される第２のワード線電
    位の水準数は１であり、記憶された情報は２値情報であ
    ることを特徴とする請求項３１に記載のゲート電荷蓄積
    形メモリセル。
  33. 【請求項３３】ワード線に印加される第２のワード線電
    位の水準数は２以上であり、記憶された情報は多値情報
    であることを特徴とする請求項３１に記載のゲート電荷
    蓄積形メモリセル。
  34. 【請求項３４】第１のゲート部に蓄積すべき電荷が記憶
    された情報に相当し、記憶された情報は、第２のワード
    線電位と第１のビット線電位との間の電圧の水準数に対
    応した情報であることを特徴とする請求項２４に記載の
    ゲート電荷蓄積形メモリセル。
  35. 【請求項３５】第２のワード線電位と第１のビット線電
    位との間の電圧の水準数は１であり、記憶された情報は
    ２値情報であることを特徴とする請求項３４に記載のゲ
    ート電荷蓄積形メモリセル。
  36. 【請求項３６】第２のワード線電位と第１のビット線電
    位との間の電圧の水準数は２以上であり、記憶された情
    報は多値情報であることを特徴とする請求項３４に記載
    のゲート電荷蓄積形メモリセル。
  37. 【請求項３７】非線形抵抗素子は、前記順方向導通電圧
    とは逆極性であって、しかも、絶対値が逆方向導通電圧
    の絶対値未満である第３の電圧が二端間に印加されると
    高抵抗状態となり、前記順方向導通電圧とは逆極性であ
    って、しかも、絶対値が該逆方向導通電圧の絶対値以上
    である第４の電圧が二端間に印加されると低抵抗状態と
    なる特性を有することを特徴とする請求項２３に記載の
    ゲート電荷蓄積形メモリセル。
  38. 【請求項３８】ワード線を第３のワード線電位とし、ビ
    ット線を第３のビット線電位とすることによって、第１
    のゲート部と第２のゲート部との容量結合に基づき第１
    のゲート部と非線形抵抗素子の他端との間を前記第４の
    電圧とすることで、非線形抵抗素子を低抵抗状態とし、
    ビット線から非線形抵抗素子を介して第１の極性とは逆
    の極性である第２の極性の電荷を第１のゲート部に移動
    させ、あるいは又、第１の極性の電荷を第１のゲート部
    から非線形抵抗素子を介してビット線に放電させ、以
    て、第１のゲート部の電荷蓄積状態を第２の電荷蓄積状
    態とすることを特徴とする請求項３７に記載のゲート電
    荷蓄積形メモリセル。
  39. 【請求項３９】非線形抵抗素子はｐｎ接合ダイオードか
    ら成り、該非線形抵抗素子は、第１のゲート部又は第１
    のゲート部の延在部に形成されていることを特徴とする
    請求項２３に記載のゲート電荷蓄積形メモリセル。
  40. 【請求項４０】ｐｎ接合ダイオードは、ソース／ドレイ
    ン領域の導電型と同じ導電型の半導体領域、及び、ソー
    ス／ドレイン領域の導電型とは逆の導電型の半導体領域
    を有し、 ソース／ドレイン領域の導電型とは逆の導電型の該半導
    体領域は非線形抵抗素子の一端に相当し、 ソース／ドレイン領域の導電型と同じ導電型の該半導体
    領域は非線形抵抗素子の他端に相当することを特徴とす
    る請求項３９に記載のゲート電荷蓄積形メモリセル。
  41. 【請求項４１】ｐｎ接合ダイオードはラテラルｐｎ接合
    を有することを特徴とする請求項３９に記載のゲート電
    荷蓄積形メモリセル。
  42. 【請求項４２】ｐｎ接合ダイオードのｐｎ接合領域は、
    単結晶半導体から形成されていることを特徴とする請求
    項４１に記載のゲート電荷蓄積形メモリセル。
  43. 【請求項４３】非線形抵抗素子はヘテロ接合ダイオード
    から成り、該非線形抵抗素子は、第１のゲート部又は第
    １のゲート部の延在部に形成されていることを特徴とす
    る請求項２３に記載のゲート電荷蓄積形メモリセル。
  44. 【請求項４４】第２のゲート部はワード線に接続され、
    非線形抵抗素子の他端はビット線に接続され、一方のソ
    ース／ドレイン領域は読み出し線に接続され、第２の非
    線形抵抗素子の他端は消去線に接続されていることを特
    徴とする請求項１８に記載のゲート電荷蓄積形メモリセ
    ル。
  45. 【請求項４５】ビット線を第１のビット線電位とし、読
    み出し線を第１の読み出し線電位とし、且つ、消去線を
    第１の消去線電位とし、次いで、ワード線を第１のワー
    ド線電位から第２のワード線電位とすることによって、
    第１のゲート部と第２のゲート部との容量結合に基づき
    第１のゲート部と非線形抵抗素子の他端との間を前記第
    １の電圧とすることで非線形抵抗素子を低抵抗状態と
    し、且つ、第１のゲート部と第２のゲート部との容量結
    合に基づき第１のゲート部と第２の非線形抵抗素子の他
    端との間を前記第６の電圧若しくは第７の電圧とするこ
    とで第２の非線形抵抗素子を高抵抗状態とし、以て、ビ
    ット線から非線形抵抗素子を介して第１の極性の電荷を
    第１のゲート部に移動させ、かかる第１の極性の電荷を
    第１のゲート部に蓄積することを特徴とする請求項４４
    に記載のゲート電荷蓄積形メモリセル。
  46. 【請求項４６】ビット線を第２のビット線電位とし、読
    み出し線を第１の読み出し線電位とし、且つ、消去線を
    第１の消去線電位とし、次いで、ワード線を第１のワー
    ド線電位から第２のワード線電位とすることによって、
    第１のゲート部と第２のゲート部との容量結合に基づき
    第１のゲート部と非線形抵抗素子の他端との間を、前記
    第２の電圧若しくは順方向導通電圧と逆極性の電圧とす
    ることで、非線形抵抗素子を高抵抗状態のままとし、且
    つ、第１のゲート部と第２のゲート部との容量結合に基
    づき第１のゲート部と第２の非線形抵抗素子の他端との
    間を前記第６の電圧若しくは第７の電圧とすることで第
    ２の非線形抵抗素子を高抵抗状態とし、以て、第１のゲ
    ート部に蓄積された電荷の状態の変化を阻止することを
    特徴とする請求項４４に記載のゲート電荷蓄積形メモリ
    セル。
  47. 【請求項４７】ワード線に第２のワード線電位を印加す
    るとき、他方のソース／ドレイン領域をチャネル形成領
    域に対して逆バイアスすることを特徴とする請求項４５
    又は請求項４６に記載のゲート電荷蓄積形メモリセル。
  48. 【請求項４８】ワード線に第２のワード線電位を印加す
    るとき、他方のソース／ドレイン領域をチャネル形成領
    域に対して浮遊状態とすることを特徴とする請求項４５
    又は請求項４６に記載のゲート電荷蓄積形メモリセル。
  49. 【請求項４９】第１のゲート部に蓄積すべき電荷が記憶
    された情報に相当し、記憶された情報は、第１のビット
    線電位の水準数に対応した情報であることを特徴とする
    請求項４５に記載のゲート電荷蓄積形メモリセル。
  50. 【請求項５０】ビット線に印加される第１のビット線電
    位の水準数は１であり、記憶された情報は２値情報であ
    ることを特徴とする請求項４９に記載のゲート電荷蓄積
    形メモリセル。
  51. 【請求項５１】ビット線に印加される第１のビット線電
    位の水準数は２以上であり、記憶された情報は多値情報
    であることを特徴とする請求項４９に記載のゲート電荷
    蓄積形メモリセル。
  52. 【請求項５２】第１のゲート部に蓄積すべき電荷が記憶
    された情報に相当し、記憶された情報は、第２のワード
    線電位の水準数に対応した情報であることを特徴とする
    請求項４５に記載のゲート電荷蓄積形メモリセル。
  53. 【請求項５３】ワード線に印加される第２のワード線電
    位の水準数は１であり、記憶された情報は２値情報であ
    ることを特徴とする請求項５２に記載のゲート電荷蓄積
    形メモリセル。
  54. 【請求項５４】ワード線に印加される第２のワード線電
    位の水準数は２以上であり、記憶された情報は多値情報
    であることを特徴とする請求項５２に記載のゲート電荷
    蓄積形メモリセル。
  55. 【請求項５５】第１のゲート部に蓄積すべき電荷が記憶
    された情報に相当し、記憶された情報は、第２のワード
    線電位と第１のビット線電位との間の電圧の水準数に対
    応した情報であることを特徴とする請求項４５に記載の
    ゲート電荷蓄積形メモリセル。
  56. 【請求項５６】第２のワード線電位と第１のビット線電
    位との間の電圧の水準数は１であり、記憶された情報は
    ２値情報であることを特徴とする請求項５５に記載のゲ
    ート電荷蓄積形メモリセル。
  57. 【請求項５７】第２のワード線電位と第１のビット線電
    位との間の電圧の水準数は２以上であり、記憶された情
    報は多値情報であることを特徴とする請求項５５に記載
    のゲート電荷蓄積形メモリセル。
  58. 【請求項５８】消去線に第２の消去線電位を印加するこ
    とによって、第１のゲート部と第２の非線形抵抗素子の
    他端との間を前記第５の電圧とすることで、第２の非線
    形抵抗素子を低抵抗状態とし、第２の非線形抵抗素子を
    介して消去線から第１の極性とは逆極性である第２の極
    性の電荷を第１のゲート部に移動させ、あるいは又、第
    １の極性の電荷を第１のゲート部から第２の非線形抵抗
    素子を介して消去線に放電させ、以て、第１のゲート部
    の電荷蓄積状態を第２の電荷蓄積状態とすることを特徴
    とする請求項４４に記載のゲート電荷蓄積形メモリセ
    ル。
  59. 【請求項５９】非線形抵抗素子及び第２の非線形抵抗素
    子のそれぞれはｐｎ接合ダイオードから成り、非線形抵
    抗素子及び第２の非線形抵抗素子のそれぞれは、第１の
    ゲート部又は第１のゲート部の延在部に形成されている
    ことを特徴とする請求項４４に記載のゲート電荷蓄積形
    メモリセル。
  60. 【請求項６０】非線形抵抗素子は、ソース／ドレイン領
    域の導電型と同じ導電型の第１の半導体領域、及び、ソ
    ース／ドレイン領域の導電型とは逆の導電型の第２の半
    導体領域を有するｐｎ接合ダイオードから成り、該第２
    の半導体領域は非線形抵抗素子の一端に相当し、該第１
    の半導体領域は非線形抵抗素子の他端に相当し、 第２の非線形抵抗素子は、ソース／ドレイン領域の導電
    型と同じ導電型の第３の半導体領域、及び、ソース／ド
    レイン領域の導電型とは逆の導電型の第４の半導体領域
    を有するｐｎ接合ダイオードから成り、該第３の半導体
    領域は第２の非線形抵抗素子の一端に相当し、該第４の
    半導体領域は第２の非線形抵抗素子の他端に相当するこ
    とを特徴とする請求項５９に記載のゲート電荷蓄積形メ
    モリセル。
  61. 【請求項６１】非線形抵抗素子及び第２の非線形抵抗素
    子のそれぞれを構成するｐｎ接合ダイオードはラテラル
    ｐｎ接合を有することを特徴とする請求項５９に記載の
    ゲート電荷蓄積形メモリセル。
  62. 【請求項６２】それぞれのｐｎ接合ダイオードのｐｎ接
    合領域は、単結晶半導体から形成されていることを特徴
    とする請求項６１に記載のゲート電荷蓄積形メモリセ
    ル。
  63. 【請求項６３】非線形抵抗素子及び第２の非線形抵抗素
    子はヘテロ接合ダイオードから成り、非線形抵抗素子及
    び第２の非線形抵抗素子のそれぞれは、第１のゲート部
    又は第１のゲート部の延在部に形成されていることを特
    徴とする請求項４４に記載のゲート電荷蓄積形メモリセ
    ル。
  64. 【請求項６４】第２のゲート部はワード線に接続され、
    非線形抵抗素子の他端及び一方のソース／ドレイン領域
    はビット線に接続されていることを特徴とする請求項３
    に記載のゲート電荷蓄積形メモリセル。
  65. 【請求項６５】ビット線を第１のビット線電位とし、次
    いで、ワード線を第１のワード線電位から第２のワード
    線電位とすることによって、第１のゲート部と第２のゲ
    ート部との容量結合に基づき第１のゲート部と非線形抵
    抗素子の他端との間を前記第１の電圧とすることで、非
    線形抵抗素子を低抵抗状態とし、以て、ビット線から非
    線形抵抗素子を介して第１の極性の電荷を第１のゲート
    部に移動させ、かかる第１の極性の電荷を第１のゲート
    部に蓄積することを特徴とする請求項６４に記載のゲー
    ト電荷蓄積形メモリセル。
  66. 【請求項６６】ビット線を第２のビット線電位とし、次
    いで、ワード線を第１のワード線電位から第２のワード
    線電位とすることによって、第１のゲート部と第２のゲ
    ート部との容量結合に基づき第１のゲート部と非線形抵
    抗素子の他端との間を、前記第２の電圧若しくは順方向
    導通電圧と逆極性の電圧とすることで、非線形抵抗素子
    を高抵抗状態のままとし、以て、第１のゲート部に蓄積
    された電荷の状態の変化を阻止することを特徴とする請
    求項６４に記載のゲート電荷蓄積形メモリセル。
  67. 【請求項６７】ワード線に第２のワード線電位を印加す
    るとき、他方のソース／ドレイン領域をチャネル形成領
    域に対して逆バイアスすることを特徴とする請求項６５
    又は請求項６６に記載のゲート電荷蓄積形メモリセル。
  68. 【請求項６８】ワード線に第２のワード線電位を印加す
    るとき、他方のソース／ドレイン領域をチャネル形成領
    域に対して浮遊状態とすることを特徴とする請求項６５
    又は請求項６６に記載のゲート電荷蓄積形メモリセル。
  69. 【請求項６９】第１のゲート部に蓄積すべき電荷が記憶
    された情報に相当し、記憶された情報は、第１のビット
    線電位の水準数に対応した情報であることを特徴とする
    請求項６５に記載のゲート電荷蓄積形メモリセル。
  70. 【請求項７０】ビット線に印加される第１のビット線電
    位の水準数は１であり、記憶された情報は２値情報であ
    ることを特徴とする請求項６９に記載のゲート電荷蓄積
    形メモリセル。
  71. 【請求項７１】ビット線に印加される第１のビット線電
    位の水準数は２以上であり、記憶された情報は多値情報
    であることを特徴とする請求項６９に記載のゲート電荷
    蓄積形メモリセル。
  72. 【請求項７２】第１のゲート部に蓄積すべき電荷が記憶
    された情報に相当し、記憶された情報は、第２のワード
    線電位の水準数に対応した情報であることを特徴とする
    請求項６５に記載のゲート電荷蓄積形メモリセル。
  73. 【請求項７３】ワード線に印加される第２のワード線電
    位の水準数は１であり、記憶された情報は２値情報であ
    ることを特徴とする請求項７２に記載のゲート電荷蓄積
    形メモリセル。
  74. 【請求項７４】ワード線に印加される第２のワード線電
    位の水準数は２以上であり、記憶された情報は多値情報
    であることを特徴とする請求項７２に記載のゲート電荷
    蓄積形メモリセル。
  75. 【請求項７５】第１のゲート部に蓄積すべき電荷が記憶
    された情報に相当し、記憶された情報は、第２のワード
    線電位と第１のビット線電位との間の電圧の水準数に対
    応した情報であることを特徴とする請求項６５に記載の
    ゲート電荷蓄積形メモリセル。
  76. 【請求項７６】第２のワード線電位と第１のビット線電
    位との間の電圧の水準数は１であり、記憶された情報は
    ２値情報であることを特徴とする請求項７５に記載のゲ
    ート電荷蓄積形メモリセル。
  77. 【請求項７７】第２のワード線電位と第１のビット線電
    位との間の電圧の水準数は２以上であり、記憶された情
    報は多値情報であることを特徴とする請求項７５に記載
    のゲート電荷蓄積形メモリセル。
  78. 【請求項７８】非線形抵抗素子は、前記順方向導通電圧
    とは逆極性であって、しかも、絶対値が逆方向導通電圧
    の絶対値未満である第３の電圧が二端間に印加されると
    高抵抗状態となり、前記順方向導通電圧とは逆極性であ
    って、しかも、絶対値が該逆方向導通電圧の絶対値以上
    である第４の電圧が二端間に印加されると低抵抗状態と
    なる特性を有することを特徴とする請求項６４に記載の
    ゲート電荷蓄積形メモリセル。
  79. 【請求項７９】ワード線を第３のワード線電位とし、ビ
    ット線を第３のビット線電位とすることによって、第１
    のゲート部と第２のゲート部との容量結合に基づき第１
    のゲート部と非線形抵抗素子の他端との間を前記第４の
    電圧とすることで、非線形抵抗素子を低抵抗状態とし、
    ビット線から非線形抵抗素子を介して第１の極性とは逆
    の極性である第２の極性の電荷を第１のゲート部に移動
    させ、あるいは又、第１の極性の電荷を第１のゲート部
    から非線形抵抗素子を介してビット線に放電させ、以
    て、第１のゲート部の電荷蓄積状態を第２の電荷蓄積状
    態とすることを特徴とする請求項７８に記載のゲート電
    荷蓄積形メモリセル。
  80. 【請求項８０】非線形抵抗素子はｐｎ接合ダイオードか
    ら成り、該非線形抵抗素子は、第１のゲート部又は第１
    のゲート部の延在部に形成されていることを特徴とする
    請求項６４に記載のゲート電荷蓄積形メモリセル。
  81. 【請求項８１】ｐｎ接合ダイオードは、ソース／ドレイ
    ン領域の導電型と同じ導電型の半導体領域、及び、ソー
    ス／ドレイン領域の導電型とは逆の導電型の半導体領域
    を有し、 ソース／ドレイン領域の導電型とは逆の導電型の該半導
    体領域は非線形抵抗素子の一端に相当し、 ソース／ドレイン領域の導電型と同じ導電型の該半導体
    領域は非線形抵抗素子の他端に相当することを特徴とす
    る請求項８０に記載のゲート電荷蓄積形メモリセル。
  82. 【請求項８２】ｐｎ接合ダイオードはラテラルｐｎ接合
    を有することを特徴とする請求項８０に記載のゲート電
    荷蓄積形メモリセル。
  83. 【請求項８３】ｐｎ接合ダイオードのｐｎ接合領域は、
    単結晶半導体から形成されていることを特徴とする請求
    項８２に記載のゲート電荷蓄積形メモリセル。
  84. 【請求項８４】非線形抵抗素子はヘテロ接合ダイオード
    から成り、該非線形抵抗素子は、第１のゲート部又は第
    １のゲート部の延在部に形成されていることを特徴とす
    る請求項６４に記載のゲート電荷蓄積形メモリセル。
  85. 【請求項８５】第２のゲート部はワード線に接続され、
    非線形抵抗素子の他端及び一方のソース／ドレイン領域
    はビット線に接続され、第２の非線形抵抗素子の他端は
    消去線に接続されていることを特徴とする請求項１８に
    記載のゲート電荷蓄積形メモリセル。
  86. 【請求項８６】ビット線を第１のビット線電位とし、且
    つ、消去線を第１の消去線電位とし、次いで、ワード線
    を第１のワード線電位から第２のワード線電位とするこ
    とによって、第１のゲート部と第２のゲート部との容量
    結合に基づき第１のゲート部と非線形抵抗素子の他端と
    の間を前記第１の電圧とすることで非線形抵抗素子を低
    抵抗状態とし、且つ、第１のゲート部と第２のゲート部
    との容量結合に基づき第１のゲート部と第２の非線形抵
    抗素子の他端との間を前記第６の電圧若しくは第７の電
    圧とすることで第２の非線形抵抗素子を高抵抗状態と
    し、以て、ビット線から非線形抵抗素子を介して第１の
    極性の電荷を第１のゲート部に移動させ、かかる第１の
    極性の電荷を第１のゲート部に蓄積することを特徴とす
    る請求項８５に記載のゲート電荷蓄積形メモリセル。
  87. 【請求項８７】ビット線を第２のビット線電位とし、且
    つ、消去線を第１の消去線電位とし、次いで、ワード線
    を第１のワード線電位から第２のワード線電位とするこ
    とによって、第１のゲート部と第２のゲート部との容量
    結合に基づき第１のゲート部と非線形抵抗素子の他端と
    の間を、前記第２の電圧若しくは順方向導通電圧と逆極
    性の電圧とすることで、非線形抵抗素子を高抵抗状態の
    ままとし、且つ、第１のゲート部と第２のゲート部との
    容量結合に基づき第１のゲート部と第２の非線形抵抗素
    子の他端との間を前記第６の電圧若しくは第７の電圧と
    することで第２の非線形抵抗素子を高抵抗状態とし、以
    て、第１のゲート部に蓄積された電荷の状態の変化を阻
    止することを特徴とする請求項８５に記載のゲート電荷
    蓄積形メモリセル。
  88. 【請求項８８】ワード線に第２のワード線電位を印加す
    るとき、他方のソース／ドレイン領域をチャネル形成領
    域に対して逆バイアスすることを特徴とする請求項８６
    又は請求項８７に記載のゲート電荷蓄積形メモリセル。
  89. 【請求項８９】ワード線に第２のワード線電位を印加す
    るとき、他方のース／ドレイン領域をチャネル形成領域
    に対して浮遊状態とすることを特徴とする請求項８６又
    は請求項８７に記載のゲート電荷蓄積形メモリセル。
  90. 【請求項９０】第１のゲート部に蓄積すべき電荷が記憶
    された情報に相当し、記憶された情報は、第１のビット
    線電位の水準数に対応した情報であることを特徴とする
    請求項８６に記載のゲート電荷蓄積形メモリセル。
  91. 【請求項９１】ビット線に印加される第１のビット線電
    位の水準数は１であり、記憶された情報は２値情報であ
    ることを特徴とする請求項９０に記載のゲート電荷蓄積
    形メモリセル。
  92. 【請求項９２】ビット線に印加される第１のビット線電
    位の水準数は２以上であり、記憶された情報は多値情報
    であることを特徴とする請求項９０に記載のゲート電荷
    蓄積形メモリセル。
  93. 【請求項９３】第１のゲート部に蓄積すべき電荷が記憶
    された情報に相当し、記憶された情報は、第２のワード
    線電位の水準数に対応した情報であることを特徴とする
    請求項８６に記載のゲート電荷蓄積形メモリセル。
  94. 【請求項９４】ワード線に印加される第２のワード線電
    位の水準数は１であり、記憶された情報は２値情報であ
    ることを特徴とする請求項９３に記載のゲート電荷蓄積
    形メモリセル。
  95. 【請求項９５】ワード線に印加される第２のワード線電
    位の水準数は２以上であり、記憶された情報は多値情報
    であることを特徴とする請求項９３に記載のゲート電荷
    蓄積形メモリセル。
  96. 【請求項９６】第１のゲート部に蓄積すべき電荷が記憶
    された情報に相当し、記憶された情報は、第２のワード
    線電位と第１のビット線電位との間の電圧の水準数に対
    応した情報であることを特徴とする請求項８６に記載の
    ゲート電荷蓄積形メモリセル。
  97. 【請求項９７】第２のワード線電位と第１のビット線電
    位との間の電圧の水準数は１であり、記憶された情報は
    ２値情報であることを特徴とする請求項９６に記載のゲ
    ート電荷蓄積形メモリセル。
  98. 【請求項９８】第２のワード線電位と第１のビット線電
    位との間の電圧の水準数は２以上であり、記憶された情
    報は多値情報であることを特徴とする請求項９６に記載
    のゲート電荷蓄積形メモリセル。
  99. 【請求項９９】消去線に第２の消去線電位を印加するこ
    とによって、第１のゲート部と第２の非線形抵抗素子の
    他端との間を前記第５の電圧とすることで、第２の非線
    形抵抗素子を低抵抗状態とし、第２の非線形抵抗素子を
    介して消去線から第１の極性とは逆極性である第２の極
    性の電荷を第１のゲート部に移動させ、あるいは又、第
    １の極性の電荷を第１のゲート部から第２の非線形抵抗
    素子を介して消去線に放電させ、以て、第１のゲート部
    の電荷蓄積状態を第２の電荷蓄積状態とすることを特徴
    とする請求項８５に記載のゲート電荷蓄積形メモリセ
    ル。
  100. 【請求項１００】非線形抵抗素子及び第２の非線形抵抗
    素子のそれぞれはｐｎ接合ダイオードから成り、非線形
    抵抗素子及び第２の非線形抵抗素子のそれぞれは、第１
    のゲート部又は第１のゲート部の延在部に形成されてい
    ることを特徴とする請求項８５に記載のゲート電荷蓄積
    形メモリセル。
  101. 【請求項１０１】非線形抵抗素子は、ソース／ドレイン
    領域の導電型と同じ導電型の第１の半導体領域、及び、
    ソース／ドレイン領域の導電型とは逆の導電型の第２の
    半導体領域を有するｐｎ接合ダイオードから成り、該第
    ２の半導体領域は非線形抵抗素子の一端に相当し、該第
    １の半導体領域は非線形抵抗素子の他端に相当し、 第２の非線形抵抗素子は、ソース／ドレイン領域の導電
    型と同じ導電型の第３の半導体領域、及び、ソース／ド
    レイン領域の導電型とは逆の導電型の第４の半導体領域
    を有するｐｎ接合ダイオードから成り、該第３の半導体
    領域は第２の非線形抵抗素子の一端に相当し、該第４の
    半導体領域は第２の非線形抵抗素子の他端に相当するこ
    とを特徴とする請求項１００に記載のゲート電荷蓄積形
    メモリセル。
  102. 【請求項１０２】非線形抵抗素子及び第２の非線形抵抗
    素子のそれぞれを構成するｐｎ接合ダイオードは、ラテ
    ラルｐｎ接合を有することを特徴とする請求項１００に
    記載のゲート電荷蓄積形メモリセル。
  103. 【請求項１０３】それぞれのｐｎ接合ダイオードのｐｎ
    接合領域は、単結晶半導体から形成されていることを特
    徴とする請求項１０２に記載のゲート電荷蓄積形メモリ
    セル。
  104. 【請求項１０４】非線形抵抗素子及び第２の非線形抵抗
    素子はヘテロ接合ダイオードから成り、非線形抵抗素子
    及び第２の非線形抵抗素子のそれぞれは、第１のゲート
    部又は第１のゲート部の延在部に形成されていることを
    特徴とする請求項８５に記載のゲート電荷蓄積形メモリ
    セル。
  105. 【請求項１０５】第２のゲート部はワード線に接続さ
    れ、非線形抵抗素子の他端は一方のソース／ドレイン領
    域に接続され、該一方のソース／ドレイン領域はビット
    線に接続されていることを特徴とする請求項３に記載の
    ゲート電荷蓄積形メモリセル。
  106. 【請求項１０６】ビット線を第１のビット線電位とし、
    次いで、ワード線を第１のワード線電位から第２のワー
    ド線電位とすることによって、第１のゲート部と第２の
    ゲート部との容量結合に基づき第１のゲート部と一方の
    ソース／ドレイン領域との間を前記第１の電圧とするこ
    とで、非線形抵抗素子を低抵抗状態とし、以て、ビット
    線から一方のソース／ドレイン領域及び非線形抵抗素子
    を介して第１の極性の電荷を第１のゲート部に移動さ
    せ、かかる第１の極性の電荷を第１のゲート部に蓄積す
    ることを特徴とする請求項１０５に記載のゲート電荷蓄
    積形メモリセル。
  107. 【請求項１０７】ビット線を第２のビット線電位とし、
    次いで、ワード線を第１のワード線電位から第２のワー
    ド線電位とすることによって、第１のゲート部と第２の
    ゲート部との容量結合に基づき第１のゲート部と一方の
    ソース／ドレイン領域との間を、前記第２の電圧若しく
    は順方向導通電圧と逆極性の電圧とすることで、非線形
    抵抗素子を高抵抗状態のままとし、以て、第１のゲート
    部に蓄積された電荷の状態の変化を阻止することを特徴
    とする請求項１０５に記載のゲート電荷蓄積形メモリセ
    ル。
  108. 【請求項１０８】ワード線に第２のワード線電位を印加
    するとき、他方のソース／ドレイン領域をチャネル形成
    領域に対して逆バイアスすることを特徴とする請求項１
    ０６又は請求項１０７に記載のゲート電荷蓄積形メモリ
    セル。
  109. 【請求項１０９】ワード線に第２のワード線電位を印加
    するするとき、他方のソース／ドレイン領域をチャネル
    形成領域に対して浮遊状態とすることを特徴とする請求
    項１０６又は請求項１０７に記載のゲート電荷蓄積形メ
    モリセル。
  110. 【請求項１１０】第１のゲート部に蓄積すべき電荷が記
    憶された情報に相当し、記憶された情報は、第１のビッ
    ト線電位の水準数に対応した情報であることを特徴とす
    る請求項１０６に記載のゲート電荷蓄積形メモリセル。
  111. 【請求項１１１】ビット線に印加される第１のビット線
    電位の水準数は１であり、記憶された情報は２値情報で
    あることを特徴とする請求項１１０に記載のゲート電荷
    蓄積形メモリセル。
  112. 【請求項１１２】ビット線に印加される第１のビット線
    電位の水準数は２以上であり、記憶された情報は多値情
    報であることを特徴とする請求項１１０に記載のゲート
    電荷蓄積形メモリセル。
  113. 【請求項１１３】第１のゲート部に蓄積すべき電荷が記
    憶された情報に相当し、記憶された情報は、第２のワー
    ド線電位の水準数に対応した情報であることを特徴とす
    る請求項１０６に記載のゲート電荷蓄積形メモリセル。
  114. 【請求項１１４】ワード線に印加される第２のワード線
    電位の水準数は１であり、記憶された情報は２値情報で
    あることを特徴とする請求項１１３に記載のゲート電荷
    蓄積形メモリセル。
  115. 【請求項１１５】ワード線に印加される第２のワード線
    電位の水準数は２以上であり、記憶された情報は多値情
    報であることを特徴とする請求項１１３に記載のゲート
    電荷蓄積形メモリセル。
  116. 【請求項１１６】第１のゲート部に蓄積すべき電荷が記
    憶された情報に相当し、記憶された情報は、第２のワー
    ド線電位と第１のビット線電位との間の電圧の水準数に
    対応した情報であることを特徴とする請求項１０６に記
    載のゲート電荷蓄積形メモリセル。
  117. 【請求項１１７】第２のワード線電位と第１のビット線
    電位との間の電圧の水準数は１であり、記憶された情報
    は２値情報であることを特徴とする請求項１１６に記載
    のゲート電荷蓄積形メモリセル。
  118. 【請求項１１８】第２のワード線電位と第１のビット線
    電位との間の電圧の水準数は２以上であり、記憶された
    情報は多値情報であることを特徴とする請求項１１６に
    記載のゲート電荷蓄積形メモリセル。
  119. 【請求項１１９】非線形抵抗素子は、前記順方向導通電
    圧とは逆極性であって、しかも、絶対値が逆方向導通電
    圧の絶対値未満である第３の電圧が二端間に印加される
    と高抵抗状態となり、前記順方向導通電圧とは逆極性で
    あって、しかも、絶対値が該逆方向導通電圧の絶対値以
    上である第４の電圧が二端間に印加されると低抵抗状態
    となる特性を有することを特徴とする請求項１０５に記
    載のゲート電荷蓄積形メモリセル。
  120. 【請求項１２０】ワード線を第３のワード線電位とし、
    ビット線を第３のビット線電位とすることによって、第
    １のゲート部と第２のゲート部との容量結合に基づき第
    １のゲート部と一方のソース／ドレイン領域との間を前
    記第４の電圧とすることで、非線形抵抗素子を低抵抗状
    態とし、ビット線から一方のソース／ドレイン領域及び
    非線形抵抗素子を介して第１の極性とは逆の極性である
    第２の極性の電荷を第１のゲート部に移動させ、あるい
    は又、第１の極性の電荷を第１のゲート部から一方のソ
    ース／ドレイン領域及び非線形抵抗素子を介してビット
    線に放電させ、以て、第１のゲート部の電荷蓄積状態を
    第２の電荷蓄積状態とすることを特徴とする請求項１１
    ９に記載のゲート電荷蓄積形メモリセル。
  121. 【請求項１２１】非線形抵抗素子はｐｎ接合ダイオード
    から成り、 非線形抵抗素子の一端に相当する該ｐｎ接合ダイオード
    の領域は、一方のソース／ドレイン領域に形成されてお
    り、 非線形抵抗素子の他端に相当する該ｐｎ接合ダイオード
    の領域は、一方のソース／ドレイン領域を兼ねているこ
    とを特徴とする請求項１０５に記載のゲート電荷蓄積形
    メモリセル。
  122. 【請求項１２２】非線形抵抗素子はｐｎ接合ダイオード
    から成り、 非線形抵抗素子の一端に相当する該ｐｎ接合ダイオード
    の領域は、第１のゲート部を兼ねており、 非線形抵抗素子の他端に相当する該ｐｎ接合ダイオード
    の領域は、一方のソース／ドレイン領域に延在する第１
    のゲート部の延在部に形成されていることを特徴とする
    請求項１０５に記載のゲート電荷蓄積形メモリセル。
  123. 【請求項１２３】非線形抵抗素子は、ラテラルｐｎ接合
    を有するｐｎ接合ダイオードから成ることを特徴とする
    請求項１０５に記載のゲート電荷蓄積形メモリセル。
  124. 【請求項１２４】ｐｎ接合ダイオードのｐｎ接合領域
    は、単結晶半導体から形成されていることを特徴とする
    請求項１２３に記載のゲート電荷蓄積形メモリセル。
  125. 【請求項１２５】非線形抵抗素子はｐｎ接合ダイオード
    から成り、 該ｐｎ接合ダイオードのｐｎ接合領域は、単結晶半導体
    から形成されていることを特徴とする請求項１０５に記
    載のゲート電荷蓄積形メモリセル。
  126. 【請求項１２６】非線形抵抗素子はヘテロ接合ダイオー
    ドから成ることを特徴とする請求項１０５に記載のゲー
    ト電荷蓄積形メモリセル。
  127. 【請求項１２７】非線形抵抗素子は電界効果型トランジ
    スタから成ることを特徴とする請求項１０５に記載のゲ
    ート電荷蓄積形メモリセル。
  128. 【請求項１２８】非線形抵抗素子を構成する電界効果型
    トランジスタは、一方のソース／ドレイン領域の表面領
    域に形成されていることを特徴とする請求項１２７に記
    載のゲート電荷蓄積形メモリセル。
  129. 【請求項１２９】非線形抵抗素子の一端に相当する電界
    効果型トランジスタの一方のソース／ドレイン部は、第
    １のゲート部に接続され、且つ、該電界効果型トランジ
    スタのゲート部に接続されていることを特徴とする請求
    項１２８に記載のゲート電荷蓄積形メモリセル。
  130. 【請求項１３０】第２のゲート部はワード線に接続さ
    れ、非線形抵抗素子の他端は一方のソース／ドレイン領
    域に接続され、該一方のソース／ドレイン領域はビット
    線に接続され、第２の非線形抵抗素子の他端は消去線に
    接続されていることを特徴とする請求項１８に記載のゲ
    ート電荷蓄積形メモリセル。
  131. 【請求項１３１】ビット線を第１のビット線電位とし、
    且つ、消去線を第１の消去線電位とし、次いで、ワード
    線を第１のワード線電位から第２のワード線電位とする
    ことによって、第１のゲート部と第２のゲート部との容
    量結合に基づき第１のゲート部と一方のソース／ドレイ
    ン領域との間を前記第１の電圧とすることで、非線形抵
    抗素子を低抵抗状態とし、且つ、第１のゲート部と第２
    のゲート部との容量結合に基づき第１のゲート部と第２
    の非線形抵抗素子の他端との間を前記第６の電圧若しく
    は第７の電圧とすることで第２の非線形抵抗素子を高抵
    抗状態とし、以て、ビット線から一方のソース／ドレイ
    ン領域及び非線形抵抗素子を介して第１の極性の電荷を
    第１のゲート部に移動させ、かかる第１の極性の電荷を
    第１のゲート部に蓄積することを特徴とする請求項１３
    ０に記載のゲート電荷蓄積形メモリセル。
  132. 【請求項１３２】ビット線を第２のビット線電位とし、
    且つ、消去線を第１の消去線電位とし、次いで、ワード
    線を第１のワード線電位から第２のワード線電位とする
    ことによって、第１のゲート部と第２のゲート部との容
    量結合に基づき第１のゲート部と一方のソース／ドレイ
    ン領域との間を、前記第２の電圧若しくは順方向導通電
    圧と逆極性の電圧とすることで、非線形抵抗素子を高抵
    抗状態のままとし、且つ、第１のゲート部と第２のゲー
    ト部との容量結合に基づき第１のゲート部と第２の非線
    形抵抗素子の他端との間を前記第６の電圧若しくは第７
    の電圧とすることで第２の非線形抵抗素子を高抵抗状態
    とし、以て、第１のゲート部に蓄積された電荷の状態の
    変化を阻止することを特徴とする請求項１３０に記載の
    ゲート電荷蓄積形メモリセル。
  133. 【請求項１３３】ワード線に第２のワード線電位を印加
    するとき、他方のソース／ドレイン領域をチャネル形成
    領域に対して逆バイアスすることを特徴とする請求項１
    ３１又は請求項１３２に記載のゲート電荷蓄積形メモリ
    セル。
  134. 【請求項１３４】ワード線に第２のワード線電位を印加
    するとき、他方のソース／ドレイン領域をチャネル形成
    領域に対して浮遊状態とすることを特徴とする請求項１
    ３１又は請求項１３２に記載のゲート電荷蓄積形メモリ
    セル。
  135. 【請求項１３５】第１のゲート部に蓄積すべき電荷が記
    憶された情報に相当し、記憶された情報は、第１のビッ
    ト線電位の水準数に対応した情報であることを特徴とす
    る請求項１３１に記載のゲート電荷蓄積形メモリセル。
  136. 【請求項１３６】ビット線に印加される第１のビット線
    電位の水準数は１であり、記憶された情報は２値情報で
    あることを特徴とする請求項１３５に記載のゲート電荷
    蓄積形メモリセル。
  137. 【請求項１３７】ビット線に印加される第１のビット線
    電位の水準数は２以上であり、記憶された情報は多値情
    報であることを特徴とする請求項１３５に記載のゲート
    電荷蓄積形メモリセル。
  138. 【請求項１３８】第１のゲート部に蓄積すべき電荷が記
    憶された情報に相当し、記憶された情報は、第２のワー
    ド線電位の水準数に対応した情報であることを特徴とす
    る請求項１３１に記載のゲート電荷蓄積形メモリセル。
  139. 【請求項１３９】ワード線に印加される第２のワード線
    電位の水準数は１であり、記憶された情報は２値情報で
    あることを特徴とする請求項１３８に記載のゲート電荷
    蓄積形メモリセル。
  140. 【請求項１４０】ワード線に印加される第２のワード線
    電位の水準数は２以上であり、記憶された情報は多値情
    報であることを特徴とする請求項１３８に記載のゲート
    電荷蓄積形メモリセル。
  141. 【請求項１４１】第１のゲート部に蓄積すべき電荷が記
    憶された情報に相当し、記憶された情報は、第２のワー
    ド線電位と第１のビット線電位との間の電圧の水準数に
    対応した情報であることを特徴とする請求項１３１に記
    載のゲート電荷蓄積形メモリセル。
  142. 【請求項１４２】第２のワード線電位と第１のビット線
    電位との間の電圧の水準数は１であり、記憶された情報
    は２値情報であることを特徴とする請求項１４１に記載
    のゲート電荷蓄積形メモリセル。
  143. 【請求項１４３】第２のワード線電位と第１のビット線
    電位との間の電圧の水準数は２以上であり、記憶された
    情報は多値情報であることを特徴とする請求項１４１に
    記載のゲート電荷蓄積形メモリセル。
  144. 【請求項１４４】消去線に第２の消去線電位を印加する
    ことによって、第１のゲート部と第２の非線形抵抗素子
    の他端との間を前記第５の電圧とすることで、第２の非
    線形抵抗素子を低抵抗状態とし、第２の非線形抵抗素子
    を介して消去線から第１の極性とは逆極性である第２の
    極性の電荷を第１のゲート部に移動させ、あるいは又、
    第１の極性の電荷を第１のゲート部から第２の非線形抵
    抗素子を介して消去線に放電させ、以て、第１のゲート
    部の電荷蓄積状態を第２の電荷蓄積状態とすることを特
    徴とする請求項１３０に記載のゲート電荷蓄積形メモリ
    セル。
  145. 【請求項１４５】非線形抵抗素子はｐｎ接合ダイオード
    から成り、 非線形抵抗素子の一端に相当する該ｐｎ接合ダイオード
    の領域は、一方のソース／ドレイン領域に形成されてお
    り、 非線形抵抗素子の他端に相当する該ｐｎ接合ダイオード
    の領域は、一方のソース／ドレイン領域を兼ねているこ
    とを特徴とする請求項１３０に記載のゲート電荷蓄積形
    メモリセル。
  146. 【請求項１４６】非線形抵抗素子はｐｎ接合ダイオード
    から成り、 非線形抵抗素子の一端に相当する該ｐｎ接合ダイオード
    の領域は、第１のゲート部を兼ねており、 非線形抵抗素子の他端に相当する該ｐｎ接合ダイオード
    の領域は、一方のソース／ドレイン領域に延在する第１
    のゲート部の延在部に形成されていることを特徴とする
    請求項１３０に記載のゲート電荷蓄積形メモリセル。
  147. 【請求項１４７】非線形抵抗素子及び第２の非線形抵抗
    素子は、ラテラルｐｎ接合を有するｐｎ接合ダイオード
    から成ることを特徴とする請求項１３０に記載のゲート
    電荷蓄積形メモリセル。
  148. 【請求項１４８】それぞれのｐｎ接合ダイオードのｐｎ
    接合領域は、単結晶半導体から形成されていることを特
    徴とする請求項１４７に記載のゲート電荷蓄積形メモリ
    セル。
  149. 【請求項１４９】非線形抵抗素子及び第２の非線形抵抗
    素子はｐｎ接合ダイオードから成り、 該ｐｎ接合ダイオードのｐｎ接合領域は、単結晶半導体
    から形成されていることを特徴とする請求項１３０に記
    載のゲート電荷蓄積形メモリセル。
  150. 【請求項１５０】非線形抵抗素子及び第２の非線形抵抗
    素子はヘテロ接合ダイオードから成ることを特徴とする
    請求項１３０に記載のゲート電荷蓄積形メモリセル。
  151. 【請求項１５１】非線形抵抗素子は電界効果型トランジ
    スタから成ることを特徴とする請求項１３０に記載のゲ
    ート電荷蓄積形メモリセル。
  152. 【請求項１５２】非線形抵抗素子を構成する電界効果型
    トランジスタは、一方のソース／ドレイン領域の表面領
    域に形成されていることを特徴とする請求項１５１に記
    載のゲート電荷蓄積形メモリセル。
  153. 【請求項１５３】非線形抵抗素子の一端に相当する電界
    効果型トランジスタの一方のソース／ドレイン部は、第
    １のゲート部に接続され、且つ、該電界効果型トランジ
    スタのゲート部に接続されていることを特徴とする請求
    項１５２に記載のゲート電荷蓄積形メモリセル。
  154. 【請求項１５４】第２の非線形抵抗素子はｐｎ接合ダイ
    オードから成り、 ソース／ドレイン領域の導電型と同じ導電型を有する該
    ｐｎ接合ダイオードの領域は第２の非線形抵抗素子の一
    端に相当し、 ソース／ドレイン領域の導電型とは逆の導電型を有する
    該ｐｎ接合ダイオードの領域は第２の非線形抵抗素子の
    他端に相当することを特徴とする請求項１３０に記載の
    ゲート電荷蓄積形メモリセル。
  155. 【請求項１５５】第２の非線形抵抗素子はｐｎ接合ダイ
    オードから成り、第２の非線形抵抗素子は、第１のゲー
    ト部又は第１のゲート部の延在部に形成されていること
    を特徴とする請求項１５４に記載のゲート電荷蓄積形メ
    モリセル。
  156. 【請求項１５６】（Ａ）チャネル形成領域と、 （Ｂ）絶縁膜を介して該チャネル形成領域と対向して設
    けられた第１のゲート部と、 （Ｃ）該第１のゲート部と容量結合した第２のゲート部
    と、 （Ｄ）該チャネル形成領域と接して設けられ、互いに離
    間して設けられたソース／ドレイン領域と、 （Ｅ）少なくとも二端を有し、その内の一端が第１のゲ
    ート部に接続された非線形抵抗素子と、 （Ｆ）該チャネル形成領域及び該ソース／ドレイン領域
    を取り囲む絶縁領域、から成るゲート電荷蓄積形メモリ
    セルの作製方法であって、 （ａ）半導体層に絶縁領域を形成する工程と、 （ｂ）半導体層の表面に絶縁膜を形成した後、該絶縁膜
    上に第１のゲート部を形成し、併せて、該第１のゲート
    部から絶縁領域上に延びる第１のゲート部の延在部を形
    成する工程と、 （ｃ）半導体層にチャネル形成領域及びソース／ドレイ
    ン領域を形成し、併せて、少なくとも非線形抵抗素子の
    一部分を該第１のゲート部若しくは該第１のゲート部の
    延在部に形成する工程と、 （ｄ）該第１のゲート部の上方に第２のゲート部を形成
    する工程、から成ることを特徴とするゲート電荷蓄積形
    メモリセルの作製方法。
  157. 【請求項１５７】非線形抵抗素子はダイオードから成る
    ことを特徴とする請求項１５６に記載のゲート電荷蓄積
    形メモリセルの作製方法。
  158. 【請求項１５８】前記容量結合は、第１のゲート部と第
    ２のゲート部との間に誘電体膜を介在させることによっ
    て形成されていることを特徴とする請求項１５６に記載
    のゲート電荷蓄積形メモリセルの作製方法。
  159. 【請求項１５９】（Ａ）チャネル形成領域と、 （Ｂ）絶縁膜を介して該チャネル形成領域と対向して設
    けられた第１のゲート部と、 （Ｃ）該第１のゲート部と容量結合した第２のゲート部
    と、 （Ｄ）該チャネル形成領域と接して設けられ、互いに離
    間して設けられたソース／ドレイン領域と、 （Ｅ）少なくとも二端を有し、その内の一端が第１のゲ
    ート部に接続され、他端が一方のソース／ドレイン領域
    に接続された非線形抵抗素子と、から成るゲート電荷蓄
    積形メモリセルの作製方法であって、 （ａ）半導体層の表面に絶縁膜を形成した後、該絶縁膜
    上に第１のゲート部を形成し、併せて、該第１のゲート
    部から半導体層のソース／ドレイン領域の一方の形成予
    定領域に延びる第１のゲート部の延在部を該絶縁膜上に
    形成する工程と、 （ｂ）半導体層にチャネル形成領域を形成し、イオン注
    入法にてソース／ドレイン領域を形成し、併せて、少な
    くとも非線形抵抗素子の一部分を該半導体層、該第１の
    ゲート部若しくは該第１のゲート部の延在部に形成する
    工程と、 （ｃ）該第１のゲート部の上方に第２のゲート部を形成
    する工程、から成ることを特徴とするゲート電荷蓄積形
    メモリセルの作製方法。
  160. 【請求項１６０】非線形抵抗素子はダイオードから成る
    ことを特徴とする請求項１５９に記載のゲート電荷蓄積
    形メモリセルの作製方法。
  161. 【請求項１６１】ダイオードはｐｎ接合ダイオードから
    成り、非線形抵抗素子の他端に相当する該ｐｎ接合ダイ
    オードの領域は、一方のソース／ドレイン領域を兼ねて
    おり、 イオン注入法によるソース／ドレイン領域の形成の前あ
    るいは後に、非線形抵抗素子の一端に相当する該ｐｎ接
    合ダイオードの領域を、一方のソース／ドレイン領域に
    形成することを特徴とする請求項１６０に記載のゲート
    電荷蓄積形メモリセルの作製方法。
  162. 【請求項１６２】ダイオードはｐｎ接合ダイオードから
    成り、非線形抵抗素子の一端に相当する該ｐｎ接合ダイ
    オードの領域は、第１のゲート部を兼ねており、 イオン注入法によるソース／ドレイン領域の形成の前あ
    るいは後に、非線形抵抗素子の他端に相当する該ｐｎ接
    合ダイオードの領域を、第１のゲート部の延在部にイオ
    ン注入法にて形成することを特徴とする請求項１６０に
    記載のゲート電荷蓄積形メモリセルの作製方法。
  163. 【請求項１６３】ダイオードはヘテロ接合ダイオードか
    ら成ることを特徴とする請求項１６０に記載のゲート電
    荷蓄積形メモリセルの作製方法。
  164. 【請求項１６４】非線形抵抗素子は電界効果型トランジ
    スタから成ることを特徴とする請求項１５９に記載のゲ
    ート電荷蓄積形メモリセルの作製方法。
  165. 【請求項１６５】非線形抵抗素子を構成する電界効果型
    トランジスタを、一方のソース／ドレイン領域の表面領
    域に形成することを特徴とする請求項１６４に記載のゲ
    ート電荷蓄積形メモリセルの作製方法。
  166. 【請求項１６６】非線形抵抗素子の一端に相当する電界
    効果型トランジスタの一方のソース／ドレイン部を、第
    １のゲート部に接続し、且つ、該電界効果型トランジス
    タのゲート部に接続することを特徴とする請求項１６５
    に記載のゲート電荷蓄積形メモリセルの作製方法。
  167. 【請求項１６７】前記容量結合は、第１のゲート部と第
    ２のゲート部との間に誘電体膜を介在させることによっ
    て形成されていることを特徴とする請求項１５９に記載
    のゲート電荷蓄積形メモリセルの作製方法。
JP34906097A 1996-12-25 1997-12-18 ゲート電荷蓄積形メモリセル Expired - Fee Related JP4075115B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
TW086119193A TW353809B (en) 1996-12-25 1997-12-18 Gate charge storage type memory cells and process for making the same
JP34906097A JP4075115B2 (ja) 1996-12-25 1997-12-18 ゲート電荷蓄積形メモリセル
KR1019970073374A KR19980064604A (ko) 1996-12-25 1997-12-24 게이트전하축적형 메모리셀 및 그 제작방법
US08/998,281 US6104639A (en) 1996-12-25 1997-12-24 Memory cell with stored charge on its gate and process for the manufacture thereof

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
JP34547496 1996-12-25
JP8-345474 1996-12-25
JP5158497 1997-03-06
JP32624297 1997-11-27
JP9-326242 1997-11-27
JP9-51584 1997-11-27
JP34906097A JP4075115B2 (ja) 1996-12-25 1997-12-18 ゲート電荷蓄積形メモリセル

Publications (2)

Publication Number Publication Date
JPH11220110A true JPH11220110A (ja) 1999-08-10
JP4075115B2 JP4075115B2 (ja) 2008-04-16

Family

ID=27462662

Family Applications (1)

Application Number Title Priority Date Filing Date
JP34906097A Expired - Fee Related JP4075115B2 (ja) 1996-12-25 1997-12-18 ゲート電荷蓄積形メモリセル

Country Status (4)

Country Link
US (1) US6104639A (ja)
JP (1) JP4075115B2 (ja)
KR (1) KR19980064604A (ja)
TW (1) TW353809B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011091395A (ja) * 2002-09-12 2011-05-06 Qs Semiconductor Australia Pty Ltd メモリ・セル

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000223590A (ja) * 1999-02-04 2000-08-11 Sony Corp ゲート電荷蓄積形メモリセル
US6473332B1 (en) * 2001-04-04 2002-10-29 The University Of Houston System Electrically variable multi-state resistance computing
JP4524735B2 (ja) * 2003-06-20 2010-08-18 ルネサスエレクトロニクス株式会社 半導体記憶装置
US9735781B2 (en) 2009-02-24 2017-08-15 Syphermedia International, Inc. Physically unclonable camouflage structure and methods for fabricating same
US10691860B2 (en) 2009-02-24 2020-06-23 Rambus Inc. Secure logic locking and configuration with camouflaged programmable micro netlists
US10923596B2 (en) 2019-03-08 2021-02-16 Rambus Inc. Camouflaged FinFET and method for producing same

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0799251A (ja) * 1992-12-10 1995-04-11 Sony Corp 半導体メモリセル

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011091395A (ja) * 2002-09-12 2011-05-06 Qs Semiconductor Australia Pty Ltd メモリ・セル

Also Published As

Publication number Publication date
JP4075115B2 (ja) 2008-04-16
KR19980064604A (ko) 1998-10-07
TW353809B (en) 1999-03-01
US6104639A (en) 2000-08-15

Similar Documents

Publication Publication Date Title
US6115287A (en) Nonvolatile semiconductor memory device using SOI
US5621683A (en) Semiconductor memory with non-volatile memory transistor
US7130216B2 (en) One-device non-volatile random access memory cell
CN1933178B (zh) 半导体器件
JP2817500B2 (ja) 不揮発性半導体記憶装置
US8089808B2 (en) Nonvolatile semiconductor memory device, and reading method, writing method and erasing method of nonvolatile semiconductor memory device
US8503234B2 (en) Nonvolatile semiconductor memory device
US8143667B2 (en) Semiconductor device having non-volatile memory and method of fabricating the same
US20040007734A1 (en) Nonvolatile semiconductor memory device
JP3060680B2 (ja) 不揮発性半導体記憶装置
JPH11330277A (ja) 不揮発性半導体記憶装置及びその読み出し方法
EP2333838A2 (en) Flash memory cell on SeOI
US6801456B1 (en) Method for programming, erasing and reading a flash memory cell
US5589700A (en) Semiconductor nonvolatile memory
JP4075115B2 (ja) ゲート電荷蓄積形メモリセル
JP3472313B2 (ja) 不揮発性記憶装置
US10008281B2 (en) One time programmable read-only memory (ROM) in SOI CMOS
US6534812B1 (en) Memory cell with stored charge on its gate and a resistance element having non-linear resistance elements
JP3173907B2 (ja) 不揮発性記憶素子およびその製造方法
JP3251699B2 (ja) 不揮発性記憶装置
JP2003188287A (ja) 不揮発性半導体記憶装置及びその製造方法
JP3940477B2 (ja) 半導体装置
JP3186209B2 (ja) 半導体装置の使用方法
CN117558321B (zh) 可电擦写的非易失性半导体存储装置
JP2000138300A (ja) 不揮発性半導体記憶装置及びその書き込み方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050721

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060426

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070710

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070903

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071120

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071206

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080108

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080121

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110208

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110208

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120208

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees