JP2008263181A - 不揮発性半導体記憶装置 - Google Patents

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Abstract

【課題】シリサイド領域を形成し、かつ、チャネル形成領域の金属元素濃度増大を防ぎ、記憶素子の信頼性を向上させることを課題とする。
【解決手段】ソース領域及びドレイン領域と、該ソース領域及びドレイン領域の間に設けられたチャネル形成領域を有する半導体層と、前記半導体層上に、第１の絶縁層、第１のゲート電極、第２の絶縁層、第２のゲート電極が順次重ね合わせて設けられ、前記ソース領域及びドレイン領域は、その一部又は全てがニッケルシリサイド層で形成され、前記第１のゲート電極は、絶縁膜で周囲が覆われていると共に、希ガス元素を含む不揮発性半導体記憶装置に関する。
【選択図】図１

Description

本発明は記憶素子を有する半導体装置とその作製方法に関するものである。
なお、本発明において、半導体装置とは半導体素子（トランジスタやダイオードなど）を含む回路を有する装置をいう。
現代のように、多くの電子機器を使用する社会では、さまざまなデータが生成、使用されており、これらのデータを保存するためには、記憶素子（以下、メモリともという）が必要である。生産及び使用されているさまざまなメモリは、各々に長所、短所が存在し、保存、使用するデータの種類に応じて使い分けられている。
メモリの種類は大きく２つに分けられる。すなわち、揮発性メモリと不揮発性メモリである。揮発性メモリとは、電源を切ると記憶内容が失われてしまうメモリであり、不揮発性メモリとは、電源を切っても記憶内容が保持されているメモリである。例えば揮発性メモリには、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。揮発性メモリは、電源を切ると記憶内容が失われてしまうために、その用途が大きく限定されてしまうが、アクセスに要する時間が短いので、コンピュータのキャッシュメモリ等に使用されている。ＤＲＡＭは、メモリセルのサイズが小さいので、大容量化が容易であるが、制御方法が複雑であり、消費電力が大きい。ＳＲＡＭのメモリセルはＣＭＯＳで構成されており、作製工程や制御方法が簡単であるが、１つのメモリセルに６つのトランジスタを必要とするため、大容量化には不向きである。
電源を切っても記憶内容が保持される不揮発性メモリの種類は大きく３つに分けられる。すなわち、リライタブル型、ライトワンス型、マスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）である。リライタブル型は有限回数内で何度も記憶内容を書き換えることができる。ライトワンス型はメモリの使用者が一度だけデータを書き込むことができる。マスクＲＯＭはメモリの製造時にデータの内容が決定され、そのデータ内容を書き換えることができない。
リライタブル型不揮発性メモリとしては、ＥＰＲＯＭ、フラッシュメモリ、強誘電体メモリ等が挙げられる。ＥＰＲＯＭは書き込み操作が容易であり、ビットあたりの単価も比較的小さいが、書き込みや消去に専用のプログラム装置と消去装置が必要である。フラッシュメモリや強誘電体メモリは、使用している基板上で書き換えが可能で、アクセスに要する時間も短く、低消費電力である。
フラッシュメモリの構造の１つとして、活性層上に、トンネル絶縁膜、フローティングゲート、ゲート絶縁膜、コントロールゲートを形成した構造が挙げられる。
さらにこのようなフラッシュメモリにおいて、応答速度をあげるために、デザインルールを縮小する、あるいは活性層のソース領域及びドレイン領域にシリサイドを形成し、ソース領域及びドレイン領域自体の電気抵抗及び、配線との接触抵抗を下げる手段がある。上記シリサイドを形成するためには、ニッケル（Ｎｉ）、タングステン（Ｗ）、チタン（Ｔｉ）、コバルト（Ｃｏ）等の金属膜が用いられる（特許文献１及び特許文献２参照）。
特開２００６−１３４８１号公報 特開２００６−３２９１７号公報
上述のフラッシュメモリにおいて、シリサイド領域を形成後、フラッシュメモリが完成するまでの作製工程において、加熱工程を経る。また、フラッシュメモリを使用する環境によっては、フラッシュメモリが発熱することもある。
このような作製途中に加熱工程を経たり、フラッシュメモリ完成後に発熱すると、シリサイド領域の金属元素がチャネル形成領域に拡散してしまい、オフ電流の上昇等による特性劣化が生じてしまう。
そこで本発明は、金属元素によるメモリトランジスタの特性劣化を抑制することを目的とする。
本発明ではチャネル形成領域に拡散した、シリサイド領域を形成するための金属元素を、チャネル形成領域からフローティングゲートに移動及び吸収させることにより、チャネル形成領域における当該金属の濃度を下げることができる。
具体的には、フローティングゲートを希ガス元素を添加した半導体膜で形成することにより、金属元素をチャネル形成領域からフローティングゲートに移動させる。その結果チャネル形成領域の金属元素濃度が小さくなる。
本発明は、以下の不揮発性半導体記憶装置、記憶素子及びその作製方法に関するものである。
ソース領域及びドレイン領域と、該ソース領域及びドレイン領域の間に設けられたチャネル形成領域を有する半導体層と、前記半導体層上に、第１の絶縁層、第１のゲート電極、第２の絶縁層、第２のゲート電極が順次重ね合わせて設けられ、前記ソース領域及びドレイン領域は、その一部又は全てがシリサイド層で形成され、前記第１のゲート電極は、絶縁膜で周囲が覆われていると共に、希ガス元素を含むことを特徴とする不揮発性半導体記憶装置に関するものである。
前記第１のゲート電極は、一導電型を付与する不純物元素を含む半導体層で形成されるものであって、該半導体層に前記希ガス元素が含まれている。
前記第１のゲート電極は、一導電型を付与する不純物元素を含む第１の半導体層と、希ガス元素を含む第２の半導体層が積層されている。
前記希ガス元素の濃度は５．０×１０１９ａｔｏｍｓ／ｃｍ３以上である。
前記希ガスはアルゴン、クリプトン、キセノンから選ばれた１つである。
また、絶縁表面上に、ソース領域またはドレイン領域と、チャネル形成領域と、前記ソース領域またはドレイン領域のそれぞれの領域中に形成されたシリサイド領域とを有する島状半導体膜と、前記島状半導体膜上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に、希ガス元素を含む半導体膜で形成されたフローティングゲートと、前記フローティングゲート上に形成された、ゲート絶縁膜と、前記ゲート絶縁膜上に形成された、コントロールゲートと、前記トンネル絶縁膜、前記フローティングゲート、前記ゲート絶縁膜、並びに、前記コントロールゲートの側面に形成された、サイドウォールと、前記島状半導体膜、前記サイドウォール、前記コントロールゲート上に形成された、層間絶縁膜と、前記層間絶縁膜上に形成され、前記シリサイド領域と電気的に接続される電極とを有することを特徴とする記憶素子に関するものである。
本発明において、前記ソース領域またはドレイン領域それぞれの領域の端部は、前記コントロールゲートの端部と一致する。
本発明において、前記ソース領域またはドレイン領域それぞれの領域の端部は、前記サイドウォールの端部と一致する。
基板上に、島状半導体膜を形成し、前記島状半導体膜上に、トンネル絶縁膜を形成し、前記トンネル絶縁膜上に、希ガス元素を含む半導体膜を用いてフローティングゲートを形成し、前記フローティングゲート上に、ゲート絶縁膜を形成し、前記ゲート絶縁膜上に、コントロールゲートを形成し、前記トンネル絶縁膜、前記フローティングゲート、前記ゲート絶縁膜、並びに、前記コントロールゲートをマスクとして、前記島状半導体膜中に一導電性を付与する不純物元素を添加し、ソース領域またはドレイン領域を形成し、前記トンネル絶縁膜、前記フローティングゲート、前記ゲート絶縁膜、並びに、前記コントロールゲートの側面に、サイドウォールを形成し、前記島状半導体膜、前記サイドウォール、及び、前記コントロールゲートを覆って金属膜を形成し、加熱して、前記島状半導体膜中にシリサイド領域を形成し、前記金属膜の未反応領域を除去し、前記島状半導体膜、前記サイドウォール、及び、前記コントロールゲートを覆って層間絶縁膜を形成し、前記層間絶縁膜上に、前記シリサイド領域に電気的に接続する配線を形成することを特徴とする記憶素子の作製方法に関するものである。
基板上に、島状半導体膜を形成し、前記島状半導体膜上に、トンネル絶縁膜を形成し、前記トンネル絶縁膜上に、希ガス元素を含む半導体膜を用いてフローティングゲートを形成し、前記フローティングゲート上に、ゲート絶縁膜を形成し、前記ゲート絶縁膜上に、コントロールゲートを形成し、前記トンネル絶縁膜、前記フローティングゲート、前記ゲート絶縁膜、並びに、前記コントロールゲートの側面に、サイドウォールを形成し、前記島状半導体膜、前記サイドウォール、及び、前記コントロールゲートを覆って金属膜を形成し、加熱して、前記島状半導体膜中にシリサイド領域を形成し、前記金属膜の未反応領域を除去し、前記サイドウォール、前記トンネル絶縁膜、前記フローティングゲート、前記ゲート絶縁膜、並びに、前記コントロールゲートをマスクとして、前記島状半導体膜中に一導電性を付与する不純物元素を添加し、ソース領域またはドレイン領域を形成し、前記島状半導体膜、前記サイドウォール、及び、前記コントロールゲートを覆って層間絶縁膜を形成し、前記層間絶縁膜上に、前記シリサイド領域に電気的に接続する配線を形成することを特徴とする記憶素子の作製方法に関するものである。
本発明において、前記希ガス元素を含む半導体膜は、アルゴンを含む珪素膜であり、前記珪素膜中のアルゴンの濃度は、５．０×１０１９ａｔｏｍｓ／ｃｍ３以上である。
本発明により、シリサイド領域が形成できるので応答速度を早くすることができ、かつチャネル形成領域の金属元素濃度を小さくすることができるので、信頼性が高い記憶素子を作成することが出来る。
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更しうることは当業者であれば容易に理解される。従って、本発明は本実施の形態の記載内容に限定して解釈されるものではない。
また、以下に示す実施の形態１〜実施の形態４は実施可能な範囲で適宜組み合わせることが可能である。
［実施の形態１］
本実施の形態を、図１、図２（Ａ）〜図２（Ｃ）、図３（Ａ）〜図３（Ｃ）、図４（Ａ）〜図４（Ｃ）、図５を用いて説明する。
図１は、本実施の形態の記憶素子の断面構造を示している。絶縁表面１０１上に、活性層である島状半導体膜１０２が形成されており、島状半導体膜１０２中には、チャネル形成領域１０３、ソース領域またはドレイン領域である高濃度不純物領域１０４、高濃度不純物領域１０４の上部には、シリサイド領域１０５が形成される。シリサイド領域１０５は、例えば、ニッケルシリサイドで形成することができ、その他コバルトシリサイド、チタンシリサイド、タングステンシリサイドなどを適用することもできる。
チャネル形成領域１０３の上には、トンネル絶縁膜１０６、フローティングゲート１０７、ゲート絶縁膜１０８、コントロールゲート１０９が形成されており、トンネル絶縁膜１０６、フローティングゲート１０７、ゲート絶縁膜１０８、コントロールゲート１０９の側面には、サイドウォール１１０が形成されている。
絶縁表面１０１は、基板でもよいし、基板上に絶縁膜を形成したものでもよい。基板としては、ガラス基板、プラスチック基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等が挙げられる。基板上に絶縁膜を形成する場合、絶縁膜は、酸化珪素膜、窒化珪素膜、酸素を含む窒化珪素膜、窒素を含む酸化珪素膜を用いてもよい。
活性層である島状半導体膜１０２としては、珪素（Ｓｉ）を用いればよい。またトンネル絶縁膜は、酸化珪素を用いればよく、その膜厚を５ｎｍ以下とする。
本発明では、フローティングゲート１０７を、希ガス元素を含む半導体膜として、例えばアルゴン（Ａｒ）を含む珪素（Ｓｉ）膜を成膜したものを用いて形成する。半導体膜に含まれる希ガス元素の濃度は、小さすぎると後述する金属元素の移動及び吸収（本明細書では「ゲッタリング」と呼ぶ）の効果が得られないので、ゲッタリング可能な程度な濃度を選択すればよい。例えばアルゴン濃度が５．０×１０１９ａｔｏｍｓ／ｃｍ３以上の珪素膜をスパッタ法で形成すればよい。本実施の形態では、３．０×１０２０ａｔｏｍｓ／ｃｍ３程度の珪素膜をスパッタ法で成膜し、これを用いてフローティングゲート１０７を形成する。これにより、シリサイド領域１０５からチャネル形成領域１０３へ拡散したニッケル（Ｎｉ）を、トンネル絶縁膜１０６を通過させフローティングゲート１０７へ吸収させることができる。なお希ガス元素はアルゴンでなくてもよく、クリプトンやキセノンであってもよい。
フローティングゲート１０７を形成後、例えば、５５０℃で４時間の加熱処理を行うと、チャネル形成領域１０３中に含まれているニッケルが、フローティングゲート１０７に移動する。すると、例えば加熱処理前のチャネル形成領域１０３のニッケル濃度が１×１０１３ａｔｏｍｓ／ｃｍ２であったのが、加熱処理後は、全反射蛍光Ｘ線分析（Ｔｏｔａｌ Ｒｅｆｌｅｃｔｉｏｎ Ｘ−ｒａｙ Ｆｌｕｏｒｅｓｃｅｎｃｅ ｓｐｅｃｔｒｏｓｃｏｐｙ（ＴＸＲＦ））により、表面濃度を測定して、３．０×１０１０ａｔｏｍｓ／ｃｍ２程度にまで下げることができる。
フローティングゲート１０７上には、ゲート絶縁膜１０８、コントロールゲート１０９が形成される。
ゲート絶縁膜１０８は、酸化珪素膜、窒化珪素膜、酸素を含む窒化珪素膜、窒素を含む酸化珪素膜等を用いて形成すればよい。またコントロールゲート１０９は、タングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）等を用いて形成すればよい。
以下に本実施の形態の記憶素子の詳細な作製方法について述べる。
基板１１１上に、下地膜１１２を形成し、さらに非晶質半導体膜１１３を形成する（図２（Ａ）参照）。基板１１１は、例えば、ガラス基板、石英基板等を用いればよい。また下地膜１１２を、酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜、酸素を含む窒化珪素膜、あるいはそれらの積層膜、例えば膜厚１００ｎｍの酸化珪素膜を用いればよい。非晶質半導体膜１１３は、膜厚２０〜１５０ｎｍの範囲で成膜するが、本実施の形態では膜厚６０ｎｍの非晶質珪素膜を成膜する。
次いで非晶質半導体膜１１３を結晶化して結晶性半導体膜１１４を形成する。結晶化を促進する元素を導入後加熱処理を行って結晶化してもよいし、レーザ光を照射して結晶化してもよい。本実施の形態では、非晶質珪素膜にレーザ光１１５を照射して非晶質珪素膜を結晶化し、結晶性珪素膜を形成する（図２（Ｂ）参照）。
次いで得られた結晶性半導体膜１１４を用いて島状半導体膜１０２を形成する（図２（Ｃ）参照）。
島状半導体膜１０２を形成後、トンネル絶縁膜（トンネル酸化膜ともいう）１０６を５ｎｍ以下の膜厚にて形成する（図３（Ａ）参照）。ここではトンネル絶縁膜１０６を２〜３ｎｍの膜厚で形成する。
次いで希ガス元素を含む半導体膜をフローティングゲート１０７として、トンネル絶縁膜１０６上に形成する。本実施の形態では、アルゴンが１ａｔｏｍｓ％程度の濃度で含まれた珪素膜を、ＣＶＤ法、もしくはスパッタ法にて成膜する。なお、フローティングゲート１０７となる半導体膜を形成する際に、あるいは形成後に、一導電性を付与する不純物元素を半導体膜に添加してもよい。
次いでフローティングゲート１０７上に、ゲート絶縁膜１０８を１０〜１００ｎｍの膜厚にて形成し、そのさらにゲート絶縁膜１０８上に、ＴａやＷ等からなる導電膜を用いてコントロールゲート１０９を形成する。
なお、図３（Ａ）〜図３（Ｂ）では、トンネル絶縁膜１０６を形成後に、フローティングゲート１０７、ゲート絶縁膜１０８、コントロールゲート１０９を形成しているが、トンネル絶縁膜１０６となる材料膜、フローティングゲート１０７となる材料膜、ゲート絶縁膜１０８となる材料膜、コントロールゲート１０９となる材料膜を成膜して、マスクを用いてエッチングし、トンネル絶縁膜１０６、フローティングゲート１０７、ゲート絶縁膜１０８、コントロールゲート１０９を一度のエッチングにて形成してもよい。その場合は、図３（Ａ）に示す構造は形成する必要がなくなる。
次いで、島状半導体膜１０２に、トンネル絶縁膜１０６、フローティングゲート１０７、ゲート絶縁膜１０８、コントロールゲート１０９をマスクとして、一導電性を付与する不純物元素を添加して、ソース領域またはドレイン領域である高濃度不純物領域１０４、及び、チャネル形成領域１０３を形成する（図３（Ｃ）参照）。本実施の形態では、ドーピング法により、２０ｋｅＶの加速電圧にて、１．０×１０１５ａｔｏｍｓ／ｃｍ２のドーズ量にてリン（Ｐ）を添加する。ソース領域またはドレイン領域である高濃度不純物領域１０４のリン濃度量は、３×１０２１ａｔｏｍｓ／ｃｍ３以下となる。なお、この一導電性を付与する不純物元素の添加は、トンネル絶縁膜１０６、フローティングゲート１０７、ゲート絶縁膜１０８、コントロールゲート１０９をマスクとして行われるので、ソース領域またはドレイン領域である高濃度不純物領域１０４それぞれの領域の端部は、トンネル絶縁膜１０６、フローティングゲート１０７、ゲート絶縁膜１０８、コントロールゲート１０９の端部と一致する。
その後、島状半導体膜１０２、トンネル絶縁膜１０６、フローティングゲート１０７、ゲート絶縁膜１０８、並びに、コントロールゲート１０９上に、絶縁膜、例えば、ＣＶＤ法にて窒素を含む酸化珪素膜を形成し、異方性エッチングにより、トンネル絶縁膜１０６、フローティングゲート１０７、ゲート絶縁膜１０８、並びに、コントロールゲート１０９の側面に、サイドウォール１１０を形成する（図４（Ａ）参照）。
次いで、シリサイド領域を形成するために、島状半導体膜１０２、サイドウォール１１０、コントロールゲート１０９を覆って、金属膜１１７を形成する（図４（Ｂ）参照）。本実施の形態では、島状半導体膜１０２上に、ニッケル膜をスパッタ法で膜厚２０ｎｍになるように成膜する。
その後３５０℃以上の熱処理を行って、ソース領域またはドレイン領域である高濃度不純物領域１０４のそれぞれの領域中にはシリサイド領域１０５が形成される（図４（Ｃ）参照）。次いで硫酸、硝酸等により、金属膜１１７の未反応領域をエッチングにより除去する（図１参照）。本実施の形態では、金属膜１１７としてニッケル膜を用いたので、ソース領域またはドレイン領域である高濃度不純物領域１０４中にはニッケルシリサイド領域が形成される。
なお、未反応の金属膜１１７をエッチングにより除去する際に、僅かな残渣が残ったとしても、サイドウォール１１０が存在しているので、コントロールゲート１０９と島状半導体膜１０２とのショートを防ぐことができる。
次いで、島状半導体膜１０２、サイドウォール１１０、コントロールゲート１０９を覆って、層間絶縁膜１１８を形成する。さらに層間絶縁膜１１８中に、ソース領域またはドレイン領域である高濃度不純物領域１０４中のシリサイド領域１０５に達するコンタクトホールを形成する。
さらに層間絶縁膜１１８上に、導電膜を形成し、この導電膜を用いて、層間絶縁膜１１８中のコンタクトホールを介して、ソース領域またはドレイン領域である高濃度不純物領域１０４中のシリサイド領域１０５に電気的に接続される配線１１９を形成し、記憶素子を形成する（図５参照）。層間絶縁膜１１８を形成する際の熱で、シリサイド領域１０５中の金属元素が、シリサイド領域１０５からチャネル形成領域１０３に拡散しても、金属元素はフローティングゲート１０７に吸収されるので、記憶素子の特性への悪影響を抑えることができる。
［実施の形態２］
本実施の形態では、実施の形態１とは異なる方法で、記憶素子を形成する方法について、図６（Ａ）〜図６（Ｃ）、図７（Ａ）〜図７（Ｃ）を用いて説明する。
実施の形態１では、島状半導体膜１０２に一導電型を付与する不純物元素を添加してソース領域またはドレイン領域である高濃度不純物領域１０４を形成後、シリサイド領域１０５を形成した。
これはシリサイド領域形成後に、島状半導体膜に不純物元素を添加してソース領域またはドレイン領域を形成しようとすると、抵抗が下がりにくくなってしまうからである。
しかし設計上の抵抗を充分達成できるなら、シリサイド領域を形成後、ソース領域またはドレイン領域を形成するための不純物を添加することも可能である。以下にその方法について述べる。なお特に記載のないものについては、実施の形態１と同じものを指す。
まず実施の形態１に基づいて、図３（Ｂ）に示されるコントロールゲート１０９形成までの工程を行う。次いで、絶縁膜、例えば、ＣＶＤ法にて窒素を含む酸化珪素膜を形成し、異方性エッチングによりサイドウォール１１０を形成する（図６（Ａ）参照）。
次いで、島状半導体膜１０２、サイドウォール１１０、コントロールゲート１０９を覆って金属膜１１７を形成する（図６（Ｂ）参照）。
その後３５０℃以上の熱処理を行って、島状半導体膜１０２中の、サイドウォール１１０及びトンネル絶縁膜１０６に覆われていない領域には、シリサイド領域１０５が形成される（図６（Ｃ）参照）。次いで硫酸、硝酸等により、金属膜１１７の未反応領域をエッチングにより除去する（図７（Ａ）参照）。本実施の形態では、金属膜１１７としてニッケル膜を用いたので、島状半導体膜１０２中にはニッケルシリサイド領域が形成される。
次いで、島状半導体膜１０２に、トンネル絶縁膜１０６、フローティングゲート１０７、ゲート絶縁膜１０８、コントロールゲート１０９、及びサイドウォール１１０をマスクとして、一導電型を付与する不純物元素を添加し、ソース領域またはドレイン領域１２２、並びに、チャネル形成領域１２１を形成する（図７（Ｂ）参照）。本実施の形態では、一導電型を付与する不純物元素としてリン（Ｐ）を島状半導体膜１０２に添加する。なお本実施の形態では、サイドウォール１１０が一導電性を付与する不純物元素添加のマスクに含まれ、かつシリサイド領域１０５のマスクとして用いられるので、ソース領域またはドレイン領域１２２のそれぞれの領域の端部と、シリサイド領域１０５の端部が一致する。
次いで、層間絶縁膜１１８を形成し、さらに層間絶縁膜１１８上にソース領域またはドレイン領域１２２のそれぞれの領域中のシリサイド領域１０５に電気的に接続される配線１１９を形成し、記憶素子を形成する（図７（Ｃ）参照）。層間絶縁膜１１８を形成する際の熱で、シリサイド領域１０５中の金属元素が、シリサイド領域１０５からチャネル形成領域１２１に拡散しても、金属元素はフローティングゲート１０７に吸収されるので、記憶素子の特性への悪影響を抑えることができる。
［実施の形態３］
本実施の形態では、無線交信可能な半導体装置において、本発明の記憶素子を用いた場合について、図８、図９（Ａ）〜図９（Ｂ）を用いて説明する。
図８に示すように、本実施の形態の無線交信可能な半導体装置２００は、演算処理回路２０１、記憶回路２０２、アンテナ２０３、電源回路２０４、復調回路２０５、変調回路２０６を有する。無線交信可能な半導体装置２００は、アンテナ２０３と電源回路２０４を必須の構成要素としており、他の要素は、無線交信可能な半導体装置２００の用途に従って、適宜設けられる。
演算処理回路２０１は、復調回路２０５から入力される信号に基づき、命令の解析、記憶回路２０２の制御、外部に送信するデータの変調回路２０６への出力などを行う。
記憶回路２０２は、記憶素子を含む回路と、データの書き込みやデータの読み出しを行う制御回路を有する。記憶回路２０２には、少なくとも、半導体装置自体の個体識別番号が記憶されている。個体識別番号は、他の半導体装置と区別するために用いられる。また、記憶回路２０２は、実施の形態１または実施の形態２で述べた記憶素子を用いて形成すればよい。
アンテナ２０３は、リーダ／ライタ２０７から供給された搬送波を、交流の電気信号に変換する。また、変調回路２０６により、負荷変調が加えられる。電源回路２０４は、アンテナ２０３が変換した交流の電気信号を用いて電源電圧を生成し、各回路に電源電圧を供給する。
復調回路２０５は、アンテナ２０３が変換した交流の電気信号を復調し、復調した信号を、演算処理回路２０１に供給する。変調回路２０６は、演算処理回路２０１から供給される信号に基づき、アンテナ２０３に負荷変調を加える。
リーダ／ライタ２０７は、アンテナ２０３に加えられた負荷変調を、搬送波として受信する。また、リーダ／ライタ２０７は、搬送波を無線交信可能な半導体装置２００に送信する。なお、搬送波とは、リーダ／ライタ２０７が送受信する電磁波であり、リーダ／ライタ２０７は変調回路２０６により変調された搬送波を受信する。
記憶回路２０２に本発明を適用した記憶素子を搭載し、マトリクス状に配置した構成について図９（Ａ）に示す。なお、図９（Ａ）では記憶素子の全てに本発明の記憶素子を用いているが、これに限定されるものではなく、半導体装置の個体識別情報を記憶する、本発明の記憶素子を用いたメモリ部と、その他のメモリ部を記憶回路２０２内に搭載してもよい。
図９（Ａ）に示すのは本発明の記憶素子をマトリクス状に配置した記憶回路２０２の構成の一例である。記憶回路２０２には、メモリセル１０２１がマトリクス状に設けられたメモリセルアレイ１０２３、カラムデコーダ１０２５と読み出し回路１０２６とセレクタ１０２７を有するビット線駆動回路１０２４、ロウデコーダ１０３０とレベルシフタ１０３１を有するワード線駆動回路１０２９、書き込み回路等を有し外部とのやりとりを行うインターフェース１０２８を有している。なお、ここで示す記憶回路２０２の構成はあくまで一例であり、センスアンプ、出力回路、バッファ等の他の回路を有していてもよいし、書き込み回路をビット線駆動回路に設けてもよい。
メモリセル１０２１は、ワード線Ｗｙ（１≦ｙ≦ｎ）を構成する第１の配線と、ビット線Ｂｘ（１≦ｘ≦ｍ）を構成する第２の配線と、ＴＦＴ１０３２と、記憶素子１０３３とを有する。
次に、本発明のメモリセルへの書き込み及び読み込み動作について、図９（Ｂ）を参照しながら説明する。なお、ここではメモリセルに「０」が書き込まれた状態を第２の状態、「１」が書き込まれた状態を第１の状態とする。
まず、メモリセル１０２１に「０」を書き込むための回路動作の一例を述べる。書き込み処理は、メモリセル１０２１のワード線Ｗ０を選択し、ビット線Ｂ０に電流を流すことで行われる。つまり、書き込みを行いたいメモリセルをワード線Ｗ０により選択し、記憶素子１０３３が第１の状態から第２の状態へ移行し、絶縁させることが可能な電圧をかければよい。例えば、この電圧を１０Ｖとする。このとき、他のメモリセル内の記憶素子５０６、記憶素子５０７及び記憶素子５０８に書き込みが行われることを防止するためにＴＦＴ５０２、ＴＦＴ５０３及びＴＦＴ５０４をオフにする。例えばワード線Ｗ１及びビット線Ｂ１は０Ｖとしておくとよい。ワード線Ｗ０のみが選択された状態で、ビット線Ｂ０に、記憶素子１０３３を第１の状態から第２の状態へと移行するのに十分な電圧をかけることで、記憶素子１０３３に「０」が書き込まれた状態にすることができる。
次に、メモリセル１０２１の読み出し操作の例を示す。読み出し操作は、メモリセル１０２１の記憶素子１０３３に「１」が書き込まれた第１の状態であるか、「０」が書き込まれた第２の状態であるかを判別すればよい。例えば、メモリセル１０２１に「０」が書き込まれている状態であるか、「１」が書き込まれている状態であるかを読み出す場合について説明する。記憶素子１０３３は「０」が書き込まれた状態、つまり、絶縁状態である。ワード線Ｗ０を選択してＴＦＴ１０３２をオンにする。ここで、ＴＦＴ１０３２がオンの状態でビット線Ｂ０に所定の電圧以上の電圧をかける。ここでは、所定の電圧を５Ｖとする。このとき、記憶素子１０３３が第１の状態、つまり、絶縁されていない状態であれば、電流はメモリセル１０２１内の接地している配線へと流れてしまい、ビット線Ｂ０の電圧は０Ｖになる。逆に、記憶素子１０３３が第２の状態、つまり、絶縁状態であれば、電流はメモリセル１０２１内の接地している配線に流れてしまうことなく、ビット線Ｂ０の電圧は５Ｖで維持される。このように、ビット線の電圧により「０」が書き込まれているか、「１」が書き込まれているかを判別することができる。
以上のようにして、本発明の記憶素子は無線交信可能な半導体装置に適用することが可能である。
［実施の形態４］
実施の形態３に基づいて作製された、無線交信可能な半導体装置２００は、電磁波の送信と受信ができるという機能を活用して、様々な物品やシステムに用いることができる。物品とは、例えば、鍵（図１０（Ａ）参照）、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１０（Ｂ）参照）、書籍類、容器類（シャーレ等、図１０（Ｃ）参照）、包装用容器類（包装紙やボトル等、図１０（Ｅ）（Ｆ）参照）、記録媒体（ディスクやビデオテープ等）、乗物類（自転車等）、装身具（鞄や眼鏡等、図１０（Ｄ）参照）、食品類、衣類、生活用品類、電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、携帯端末等）等である。
本発明を適用して作製された、無線交信可能な半導体装置２００は、上記のような様々な形状の物品の表面に貼り付けたり、埋め込んだりして、固定される。また、システムとは、物品管理システム、認証機能システム、流通システム等であり、本発明の半導体装置を用いることにより、システムの高機能化、多機能化、高付加価値化を図ることができる。
［実施の形態５］
本実施の形態は、いわゆるフローティングゲート型のメモリトランジスタを有する不揮発性半導体記憶装置に関する。図１３に本実施の形態に係る不揮発性メモリトランジスタの断面構造を示す。
図１３に示す不揮発性メモリトランジスタは、例えばｐ型半導体基板に作製される。その他に単結晶半導体層で不揮発性メモリトランジスタを形成することができる基板として、ＳＯＩ基板若しくはＳＩＭＯＸ基板を用いることもできる。半導体基板６０１には必要に応じて、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）又はＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）などの構造を有する素子分離絶縁層６０２が形成されている。素子分離絶縁層６０２の間に不揮発性メモリトランジスタ６００が形成される。
次いで不揮発性メモリトランジスタ６００の製造工程の一例を図１４（Ａ）〜図１４（Ｃ）、図１５（Ａ）〜図１５（Ｂ）、図１６（Ａ）〜図１６（Ｂ）、図１７（Ａ）〜図１７（Ｂ）、図１８（Ａ）〜図１８（Ｂ）、図２３（Ａ）〜図２３（Ｃ）を参照して説明する。
まず図２３（Ａ）に示すように、半導体基板６０１上に、第１絶縁層６２１、第１ゲート電極の材料となる導電層６２２、保護層６２３を連続に成膜する。第１絶縁層６２１と導電層６２２を連続に成膜することによって、後に形成される活性層、ゲート絶縁膜、ゲート電極の界面を良好に保つことが可能となる。半導体基板６０１は、上述の様にｐ型半導体基板を用い、第１絶縁層６２１は、例えば酸化珪素層を形成すればよい。第１絶縁層６２１として酸化珪素層を用いる場合、半導体基板６０１の表面を酸化して形成してもよいし、ＣＶＤ法等で酸化珪素層を新たに成膜してもよい。
さらに、第１のゲート電極の材料となる導電層６２２は、スパッタ法により形成された、希ガス元素を含む多結晶半導体層、例えばアルゴン（Ａｒ）を含む多結晶珪素層を用いてもよい。あるいは、導電層６２２として、スパッタ法により形成された多結晶珪素層や、ＣＶＤ法により形成された多結晶珪素層を用いてもよい。なお、導電層６２２となる多結晶半導体層を形成する際に、あるいは形成後に、一導電性を付与する不純物元素を多結晶半導体層に添加してもよい。
また保護層６２３は、例えば窒化珪素を用いて形成すればよい。
次いで図２３（Ｂ）に示すように、半導体基板６０１、第１絶縁層６２１、導電層６２２、保護層６２３が積層された積層構造の端部をエッチングして、素子分離用のトレンチ開口を形成する。
次いで、トレンチ開口及び保護層６２３上に、絶縁膜６２４を成膜する。この絶縁膜６２４は、例えば酸化珪素膜、窒素を含む酸化珪素膜等を用いればよく、本実施の形態では、ＣＶＤ法で成膜した酸化珪素膜を絶縁膜６２４として用いる（図２３（Ｃ）参照）。
次いで、絶縁膜６２４の表面からＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）により研磨して平坦化する。さらに保護層６２３をエッチングして除去する（図１４（Ａ）参照）。保護層６２３を除去することにより、導電層６２２が露出する。
導電層６２２上に、導電層６２２と同じ材料の導電層６２６を形成し、さらに、第２絶縁層６２７、第２のゲート電極の材料となる導電層６２８、絶縁膜６２９を形成する。
第２絶縁層６２７は、酸化珪素層、窒化珪素層、酸素を含む窒化珪素層、窒素を含む酸化珪素層等を用いて形成すればよい。本実施の形態では、酸化珪素層を第２絶縁層６２７として用いる。
導電層６２８の材料は、多結晶半導体層を用いればよい。また導電層６２２と同様に、希ガス元素を含んでいてもよい。本実施の形態では、導電層６２８としてスパッタ法により形成された、アルゴン（Ａｒ）を含む多結晶珪素層を用いる。
絶縁膜６２９は、後の工程でハードマスクとして機能する。絶縁膜６２９は、酸化珪素膜、窒化珪素膜、酸素を含む窒化珪素膜、窒素を含む酸化珪素膜等を用いればよく、本実施の形態では、酸化珪素膜を用いる。
図１４（Ｂ）まで作製したら、絶縁膜６２９上にレジストを形成し、これを用いて絶縁膜６２９をエッチングして、ハードマスク６３５を形成し、レジストを除去する（図１４（Ｃ）参照）。
ハードマスク６３５をマスクとして、導電層６２８、第２絶縁層６２７、導電層６２６、導電層６２２、第１絶縁層６２１、半導体基板６０１をエッチングし、第１のゲート絶縁層６０６、第１のゲート電極６３２の下層電極６３２ａ、第１のゲート電極６３２の上層電極６３２ｂ、第２のゲート絶縁層６１２、第２のゲート電極６３４を形成する（図１５（Ａ）参照）。第１ゲート電極６３２は、フローティングゲートとして機能する。
次いで全体を、例えば７００℃から１１００℃で加熱して、露出された表面を熱酸化する。これにより、第１のゲート電極６３２の端部、第２のゲート電極６３４の端部が熱酸化され、酸化半導体膜でなる絶縁膜６１５が形成される（図１５（Ｂ）参照）。第１のゲート電極６３２の下層電極６３２ａ及び上層電極６３２ｂは、端部が酸化されて絶縁膜６１５が形成された分だけ幅が短くなり、それぞれ第１のゲート電極６１１の下層電極６１１ａ及び上層電極６１１ｂとなる。また、第２ゲート電極６３４も、端部が酸化されて絶縁膜６１５が形成された分だけ幅が短くなり、第２ゲート電極６１３となる。第２ゲート電極６１３はコントロールゲートとして機能する。
ただし、本実施の形態では、熱酸化することにより絶縁膜６１５を形成したが、かならずしも熱酸化工程を用いなくてもよい。熱酸化の代わりに、新たな絶縁膜をＣＶＤ法等で、ゲート絶縁層やゲート電極を覆って形成してもよい。その場合は、ゲート電極の幅は減少しなくてもすむ。
次いで、一導電性を付与する不純物元素６４１を、ゲート絶縁層やゲート電極をマスクとして半導体基板６０１に添加し、エクステンション領域６４３を形成する（図１６（Ａ）参照）。本実施の形態では、ｐ−ＦＥＴを形成する場合には、ホウ素（Ｂ）を、ｎ−ＦＥＴを形成する場合には、ヒ素（Ａｓ）あるいはリン（Ｐ）を、イオン注入法で添加する。エクステンション領域６４３中の不純物元素の濃度は、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域よりも高い濃度になるように不純物元素を添加する。またエクステンション領域６４３の深さは、後の工程で形成するソース領域及びドレイン領域よりも浅くなるように形成される。例えば、ｐ−ＦＥＴを形成するには、ＢＦ２を印加電圧１５ｋｅＶ、ドーズ量３．０×１０１３／ｃｍ２で注入することにより、ホウ素を導入する。またｎ−ＦＥＴを形成するには、Ａｓを印加電圧１５ｋｅＶ、ドーズ量を２．０×１０１４／ｃｍ２で注入することにより、ヒ素を導入する。
次いで、絶縁膜６１５を覆って、絶縁膜６４５を成膜する（図１６（Ｂ）参照）。絶縁膜６４５は、酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜、酸素を含む窒化珪素膜等が用いられる。本実施の形態では、絶縁膜６４５として窒化珪素膜を用いる。
図１６（Ｂ）にて形成した絶縁膜６４５に、異方性エッチングを行ってサイドウォール６１６を形成する（図１７（Ａ）参照）。この異方性エッチングを行う際に、絶縁膜６１５は、エッチストッパとして機能する。
次いで、ゲート電極及びサイドウォール６１６をマスクとして、再び一導電性を付与する不純物元素６５１を半導体基板６０１に添加する（図１７（Ｂ）参照）。この添加によりソース領域またはドレイン領域である領域６５２が形成され、エクステンション領域６４３は、領域６０４のみを残すこととなる。
本実施の形態では、ｐ−ＦＥＴを形成する場合は、ＢＦ２を、印加電圧３０ｋｅＶ、ドーズ量３．０×１０１５／ｃｍ２でイオン注入して、ホウ素を導入する。またｎ−ＦＥＴを形成する場合は、Ａｓを印加電圧５０ｋｅＶ、ドーズ量５．０×１０１５／ｃｍ２でイオン注入して、ヒ素を導入する。
ソース領域またはドレイン領域である領域６５２を形成するための不純物添加は、エクステンション領域６４３を形成するときよりも印加電圧を高くして、膜厚方向に深く不純物が添加されるように行う。またドーズ量をエクステンション領域６４３を形成するときよりも大きくして、ソース領域またはドレイン領域である領域６５２中の不純物濃度を高くする。
次いで、ハードマスク６３５を除去する。さらにサイドウォール６１６、第２ゲート電極６１３、半導体基板６０１を覆って、金属膜６５４を成膜する（図１８（Ａ）参照）。金属膜６５４としては、ニッケル（Ｎｉ）、タングステン（Ｗ）、チタン（Ｔｉ）、コバルト（Ｃｏ）等を用いればよい。本実施の形態では、金属膜６５４としてコバルト膜を成膜する。
金属膜６５４を成膜したら、加熱工程を行い、半導体基板６０１と金属膜６５４が接している領域、及び、第２ゲート電極６１３と金属膜６５４が接している領域に金属シリサイド領域を形成する。本実施の形態では、ソース領域またはドレイン領域である領域６５２の上層に、シリサイド領域６０５が形成される。また第２ゲート電極６１３の上層に、シリサイド領域６１４が形成される。
ソース領域またはドレイン領域である領域６５２の下層の領域６０３は、シリサイドは形成されないままである。
さらに全体を覆ってパシベーション膜６１７を形成する。パシベーション膜６１７は、窒化珪素膜を用いてもよいし、窒化珪素膜と酸化珪素膜の積層にしてもよい。
以上のようにして、図１３に示す不揮発性メモリトランジスタ６００が形成される。
次いで、本実施の形態に係る不揮発性メモリトランジスタを用いた不揮発性半導体記憶装置の態様について説明する。
図１９はＮＯＲ型不揮発性半導体記憶装置の等価回路を示す。ＮＯＲ型不揮発性半導体記憶装置は、不揮発性メモリトランジスタ６００、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬを有している。不揮発性メモリトランジスタ６００は、ソース線ＳＬとソースコンタクト６６１で電気的に接続され、ビット線ＢＬとドレインコンタクト６６２で電気的に接続されている。
図２０は、ＮＯＲ型不揮発性半導体記憶装置のレイアウトを示し、図１９の等価回路に対応するものである。
図２１は、ＮＯＲ型不揮発性半導体記憶装置の断面構造を示し、図２０のＡ−Ｂ切断線に対応する図である。不揮発性メモリトランジスタ７０１は隣り合って形成され、不揮発性メモリトランジスタ６００と同様の構成をしている。隣り合う不揮発性メモリトランジスタ７０１の間には、タングステン（Ｗ）を用いてＣＶＤ法で形成されたタングステンプラグ７０２（７０２ａ、７０２ｂ、７０２ｃ等）が設けられている。
タングステンプラグ７０２ａは、図２０に示すソースコンタクト６６１であり、タングステンプラグ７０２ｂは、図２０に示すドレインコンタクト６６２である。
不揮発性メモリトランジスタ７０１上には、絶縁膜７１１が形成されており、絶縁膜７１１上には、絶縁膜７１２、ソース線７１３（図２０のソース線ＳＬに同じ）、ソース線７１３のバリアメタルとして導電膜７１４が形成される。本実施の形態では、ソース線７１３として銅（Ｃｕ）を用い、導電膜７１４として窒化タンタルを用いる。なお導電膜７１４は必要なければ形成しなくてもよい。
ソース線７１３及び導電膜７１４は、タングステンプラグ７０２に電気的に接続されている。
絶縁膜７１２、ソース線７１３、導電膜７１４上には、絶縁膜７２１が形成されており、さらに絶縁膜７２１上には、ビット線７３１（図２０のビット線ＢＬに同じ）及びそのバリアメタルである導電膜７２３が形成されている。
ビット線７３１及び導電膜７２３は、絶縁膜７２１中のコンタクトホールを介して、タングステンプラグ７０２ｂに電気的に接続されるソース線７１３及び導電膜７１４に、電気的に接続されている。
本実施の形態では、ビット線７３１は、銅（Ｃｕ）を用いて形成され、導電膜７２３は、窒化タンタルを用いて形成されている。
さらにビット線７３１を覆ってパシベーション膜７３２が形成されている。本実施の形態では、パシベーション膜７３２は、窒化珪素を用いて形成される。
パシベーション膜７３２上には、絶縁膜７３３が形成される。絶縁膜７３３、絶縁膜７２１、絶縁膜７１２、絶縁膜７１１は、同じ材料を用いて形成してもよく、無機絶縁材料や有機絶縁材料が用いられる。例えば、絶縁膜７３３、絶縁膜７２１、絶縁膜７１２、絶縁膜７１１を、窒素を含む酸化珪素膜で形成してもよい。またさらに、それぞれの絶縁膜を同じ材料でなく、異なる絶縁材料を用いて形成してもよい。
本実施の形態に係る不揮発性メモリトランジスタを用いれば、図２２に示すようなＮＡＮＤ型不揮発性半導体記憶装置を構成することもできる。
図２２のＮＡＮＤ型不揮発性半導体記憶装置は、ビット線ＢＬ０、ＢＬ１、ＢＬ２等や、選択トランジスタＳ１、Ｓ２等や、ソース線ＳＬや、選択ゲート線ＳＧ１、ＳＧ２等や、ワード線ＷＬ００、ＷＬ０１、ＷＬ０２、ＷＬ３１等や、メモリセルＭ００、Ｍ０１、Ｍ０２、Ｍ３１等を有している。
本実施例を、図１１（Ａ）〜図１１（Ｂ）、図１２を用いて説明する。
図１２には、本実施例に用いた積層構造を示す。基板３０１上に下地絶縁膜３０２を形成し、さらに半導体膜３０３を形成する。半導体膜３０３としては、非晶質珪素膜を成膜後、結晶化を助長する金属元素、本実施例ではニッケル（Ｎｉ）を添加し、加熱して結晶化させる。さらに、結晶化した珪素膜にレーザ照射を行って、得られた結晶珪素膜を半導体膜３０３とする。
図１１（Ａ）では、さらに半導体膜３０３上に、スパッタ法により非晶質珪素膜を形成する。スパッタ法で非晶質珪素膜を成膜すると、成膜時に珪素にアルゴンが混入するので、アルゴンを含む非晶質珪素膜が形成される。半導体膜３０３のニッケル元素を非晶質珪素膜にゲッタリングさせた後、半導体膜３０３上の非晶質珪素膜を除去し、半導体膜３０３の表面を、全反射蛍光Ｘ線分析（Ｔｏｔａｌ Ｒｅｆｌｅｃｔｉｏｎ Ｘ−ｒａｙ Ｆｌｕｏｒｅｓｃｅｎｃｅ ｓｐｅｃｔｒｏｓｃｏｐｙ（ＴＸＲＦ））により測定した結果である。一方図１１（Ｂ）は、半導体膜３０３上に非晶質珪素膜を成膜しなかった場合の半導体膜３０３の表面を、ＴＸＲＦで測定した結果である。半導体膜３０３上に非晶質珪素膜を成膜しなかった場合は、ゲッタリングは行われないので、ニッケルは半導体膜３０３から除去されない。なお、基本的に１つの基板につき５回測定しているので、１つの元素につき５回の測定結果（５本の棒グラフ）が得られているが、中には検出できない測定回があったり、エラーが出た測定回もあるので、棒の数は必ずしも５本ではないものもある。
図１１（Ａ）及び図１１（Ｂ）を比較すると、図１１（Ａ）では、ニッケル濃度が減少しているのは明らかである。よって半導体膜３０３中のニッケルは、半導体膜３０３上に形成された非晶質珪素にゲッタリングされたことが分かる。一方図１１（Ｂ）では、ニッケル濃度は図１１（Ａ）に比べて多く、ゲッタリングされていないことが分かる。
よって、実施の形態１〜実施の形態３に述べられるように、フラッシュメモリにおいて、希ガス元素を含む半導体膜を用いてフローティングゲートを形成すると、活性層中に金属元素（例えばニッケル）が存在していたとしても、フローティングゲートに吸収されることが分かる。
本発明の記憶素子の断面図。 本発明の記憶素子の作製工程を示す断面図。 本発明の記憶素子の作製工程を示す断面図。 本発明の記憶素子の作製工程を示す断面図。 本発明の記憶素子の断面図。 本発明の記憶素子の作製工程を示す断面図。 本発明の記憶素子の作製工程を示す断面図。 本発明の半導体装置を利用した一形態を示す図。 本発明の記憶素子を搭載した半導体装置を示す回路図。 本発明の半導体装置の搭載例を示す図。 実施例１の実験結果を示す図。 実施例１の実験に用いた積層構造を示す図。 本発明の不揮発性メモリトランジスタの断面図。 本発明の不揮発性メモリトランジスタの作製工程を示す断面図。 本発明の不揮発性メモリトランジスタの作製工程を示す断面図。 本発明の不揮発性メモリトランジスタの作製工程を示す断面図。 本発明の不揮発性メモリトランジスタの作製工程を示す断面図。 本発明の不揮発性メモリトランジスタの作製工程を示す断面図。 ＮＯＲ型不揮発性半導体記憶装置の等価回路図。 ＮＯＲ型不揮発性半導体記憶装置のレイアウトを示す図。 ＮＯＲ型不揮発性半導体記憶装置の断面構造を示す図。 ＮＡＮＤ型不揮発性半導体記憶装置の等価回路図。 本発明の不揮発性メモリトランジスタの作製工程を示す断面図。
符号の説明
１０１ 絶縁表面
１０２ 島状半導体膜
１０３ チャネル形成領域
１０４ 高濃度不純物領域
１０５ シリサイド領域
１０６ トンネル絶縁膜
１０７ フローティングゲート
１０８ ゲート絶縁膜
１０９ コントロールゲート
１１０ サイドウォール
１１１ 基板
１１２ 下地膜
１１３ 非晶質半導体膜
１１４ 結晶性半導体膜
１１５ レーザ光
１１７ 金属膜
１１８ 層間絶縁膜
１１９ 配線
１２１ チャネル形成領域
１２２ ソース領域またはドレイン領域
２００ 半導体装置
２０１ 演算処理回路
２０２ 記憶回路
２０３ アンテナ
２０４ 電源回路
２０５ 復調回路
２０６ 変調回路
２０７ リーダ／ライタ
３０１ 基板
３０２ 下地絶縁膜
３０３ 半導体膜
５０２ ＴＦＴ
５０３ ＴＦＴ
５０４ ＴＦＴ
５０６ 記憶素子
５０７ 記憶素子
５０８ 記憶素子
６００ 不揮発性メモリトランジスタ
６０１ 半導体基板
６０２ 素子分離絶縁層
６０３ 領域
６０４ 領域
６０５ シリサイド領域
６０６ ゲート絶縁層
６１１ ゲート電極
６１１ａ 下層電極
６１１ｂ 上層電極
６１２ ゲート絶縁層
６１３ ゲート電極
６１４ シリサイド領域
６１５ 絶縁膜
６１６ サイドウォール
６１７ パシベーション膜
６２１ 絶縁層
６２２ 導電層
６２３ 保護層
６２４ 絶縁膜
６２６ 導電層
６２７ 絶縁層
６２８ 導電層
６２９ 絶縁膜
６２９ 絶縁膜
６３２ ゲート電極
６３２ａ 下層電極
６３２ｂ 上層電極
６３４ ゲート電極
６３５ ハードマスク
６４１ 不純物元素
６４３ エクステンション領域
６４５ 絶縁膜
６５１ 不純物元素
６５２ 領域
６５４ 金属膜
６６１ ソースコンタクト
６６２ ドレインコンタクト
７０１ 不揮発性メモリトランジスタ
７０２ タングステンプラグ
７０２ａ タングステンプラグ
７０２ｂ タングステンプラグ
７０２ｃ タングステンプラグ
７１１ 絶縁膜
７１２ 絶縁膜
７１３ ソース線
７１４ 導電膜
７２１ 絶縁膜
７２３ 導電膜
７３１ ビット線
７３２ パシベーション膜
７３３ 絶縁膜
１０２１ メモリセル
１０２３ メモリセルアレイ
１０２４ ビット線駆動回路
１０２５ カラムデコーダ
１０２６ 読み出し回路
１０２７ セレクタ
１０２８ インターフェース
１０２９ ワード線駆動回路
１０３０ ロウデコーダ
１０３１ レベルシフタ
１０３２ ＴＦＴ
１０３３ 記憶素子
Ｂ０ ビット線
Ｂ１ ビット線
Ｂｘ ビット線
ＢＬ ビット線
ＢＬ０ ビット線
ＢＬ１ ビット線
ＢＬ２ ビット線
ＳＬ ソース線
Ｓ１ 選択トランジスタ
Ｓ２ 選択トランジスタ
ＳＧ１ 選択ゲート線
ＳＧ２ 選択ゲート線
ＷＬ ワード線
ＷＬ００ ワード線
ＷＬ０１ ワード線
ＷＬ０２ ワード線
ＷＬ３１ ワード線
Ｍ００ メモリセル
Ｍ０１ メモリセル
Ｍ０２ メモリセル
Ｍ３１ メモリセル

Claims (5)

  1. ソース領域及びドレイン領域と、該ソース領域及びドレイン領域の間に設けられたチャネル形成領域を有する半導体層と、
    前記半導体層上に、第１の絶縁層、第１のゲート電極、第２の絶縁層、第２のゲート電極が順次重ね合わせて設けられ、
    前記ソース領域及びドレイン領域は、その一部又は全てがシリサイド層で形成され、
    前記第１のゲート電極は、絶縁膜で周囲が覆われていると共に、希ガス元素を含むことを特徴とする不揮発性半導体記憶装置。
  2. 請求項１において、
    前記第１のゲート電極は、一導電型を付与する不純物元素を含む半導体層で形成されるものであって、該半導体層に前記希ガス元素が含まれていることを特徴とする不揮発性半導体記憶装置。
  3. 請求項１において、
    前記第１のゲート電極は、一導電型を付与する不純物元素を含む第１の半導体層と、希ガス元素を含む第２の半導体層が積層されていることを特徴とする不揮発性半導体記憶装置。
  4. 請求項２または請求項３において、
    前記希ガス元素の濃度は５．０×１０１９ａｔｏｍｓ／ｃｍ３以上であることを特徴とする不揮発性半導体記憶装置。
  5. 請求項２乃至請求項４のいずれか１項において、
    前記希ガスはアルゴン、クリプトン、キセノンから選ばれた１つであることを特徴とする不揮発性半導体記憶装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010060262A (ja) * 2008-08-04 2010-03-18 Sanden Corp 冷凍回路用樹脂材料
JP2013089916A (ja) * 2011-10-21 2013-05-13 Hokkaido Univ 論理回路
JP2019040972A (ja) * 2017-08-24 2019-03-14 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置
JP2019186349A (ja) * 2018-04-09 2019-10-24 ウィンボンド エレクトロニクス コーポレーション フラッシュメモリおよびその製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101453829B1 (ko) * 2007-03-23 2014-10-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그 제조 방법
WO2009001733A1 (en) * 2007-06-25 2008-12-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
SG10201803464XA (en) 2017-06-12 2019-01-30 Samsung Electronics Co Ltd Semiconductor memory device and method of manufacturing the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11150118A (ja) * 1997-09-11 1999-06-02 Nec Corp 半導体装置の製造方法
JP2001298100A (ja) * 2000-02-01 2001-10-26 Semiconductor Energy Lab Co Ltd 不揮発性メモリ、半導体装置、およびその作製方法
JP2002313811A (ja) * 2001-01-29 2002-10-25 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2004179501A (ja) * 2002-11-28 2004-06-24 Sharp Corp 半導体膜およびその製造方法、ならびに半導体装置、その製造方法および半導体製造装置
JP2006013481A (ja) * 2004-05-28 2006-01-12 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2006032917A (ja) * 2004-06-14 2006-02-02 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1997132A (en) 1930-11-14 1935-04-09 Collorio Felix Packing core for earth dams
US3878549A (en) * 1970-10-27 1975-04-15 Shumpei Yamazaki Semiconductor memories
US5248630A (en) * 1987-07-27 1993-09-28 Nippon Telegraph And Telephone Corporation Thin film silicon semiconductor device and process for producing thereof
JPH07114184B2 (ja) * 1987-07-27 1995-12-06 日本電信電話株式会社 薄膜形シリコン半導体装置およびその製造方法
JPH0613627A (ja) * 1991-10-08 1994-01-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
KR100316707B1 (ko) * 1999-02-05 2001-12-28 윤종용 모스 트랜지스터 및 그 제조방법
JP5068402B2 (ja) * 2000-12-28 2012-11-07 公益財団法人国際科学振興財団 誘電体膜およびその形成方法、半導体装置、不揮発性半導体メモリ装置、および半導体装置の製造方法
US6858480B2 (en) * 2001-01-18 2005-02-22 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US7115453B2 (en) * 2001-01-29 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP4993810B2 (ja) * 2001-02-16 2012-08-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW541584B (en) * 2001-06-01 2003-07-11 Semiconductor Energy Lab Semiconductor film, semiconductor device and method for manufacturing same
CN1306599C (zh) * 2002-03-26 2007-03-21 松下电器产业株式会社 半导体装置及其制造方法
US7504663B2 (en) * 2004-05-28 2009-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with a floating gate electrode that includes a plurality of particles
US7335556B2 (en) * 2004-06-14 2008-02-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR100642898B1 (ko) * 2004-07-21 2006-11-03 에스티마이크로일렉트로닉스 엔.브이. 반도체 장치의 트랜지스터 및 그 제조방법
US20060118869A1 (en) * 2004-12-03 2006-06-08 Je-Hsiung Lan Thin-film transistors and processes for forming the same
KR100699830B1 (ko) * 2004-12-16 2007-03-27 삼성전자주식회사 이레이즈 효율을 개선하는 비휘발성 메모리 소자 및 제조방법
KR100609587B1 (ko) * 2004-12-30 2006-08-08 매그나칩 반도체 유한회사 비휘발성 메모리 장치의 제조방법
US7968932B2 (en) * 2005-12-26 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11150118A (ja) * 1997-09-11 1999-06-02 Nec Corp 半導体装置の製造方法
JP2001298100A (ja) * 2000-02-01 2001-10-26 Semiconductor Energy Lab Co Ltd 不揮発性メモリ、半導体装置、およびその作製方法
JP2002313811A (ja) * 2001-01-29 2002-10-25 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2004179501A (ja) * 2002-11-28 2004-06-24 Sharp Corp 半導体膜およびその製造方法、ならびに半導体装置、その製造方法および半導体製造装置
JP2006013481A (ja) * 2004-05-28 2006-01-12 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2006032917A (ja) * 2004-06-14 2006-02-02 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010060262A (ja) * 2008-08-04 2010-03-18 Sanden Corp 冷凍回路用樹脂材料
JP2013089916A (ja) * 2011-10-21 2013-05-13 Hokkaido Univ 論理回路
JP2019040972A (ja) * 2017-08-24 2019-03-14 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置
US11683935B2 (en) 2017-08-24 2023-06-20 Winbond Electronics Corp. NOR flash memory
JP2019186349A (ja) * 2018-04-09 2019-10-24 ウィンボンド エレクトロニクス コーポレーション フラッシュメモリおよびその製造方法

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