CN1484852A - 电介质膜及其形成方法、半导体器件、非易失性半导体存储器件及半导体器件的制造方法 - Google Patents

电介质膜及其形成方法、半导体器件、非易失性半导体存储器件及半导体器件的制造方法 Download PDF

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Abstract

一种电介质膜及其形成方法、半导体器件、非易失性半导体存储器件及半导体器件的制造方法，这是以硅为衬底并包含多个晶体管或电容器的半导体器件的成膜方法，其中，氢至少预先存在于所述硅表面的一部分上，将所述硅的表面暴露于由第一惰性气体产生的等离子体来去除氢，然后，由第二惰性气体和一种或多种气体分子的混合气体产生等离子体，从而，在所述硅气体的表面上形成一种硅化合物层，所述硅化合物层包含构成所述气体分子的至少一部分的元素。

Description

电介质膜及其形成方法、半导体器件、 非易失性半导体存储器件及半导体器件的制造方法
技术领域
本发明涉及在硅半导体上形成氧化膜、氮化膜、氮氧化膜等的半导体器件及其形成方法。
背景技术
对于MIS(金属/绝缘膜/硅)晶体管的栅极绝缘膜，要求具有低漏电流特性、低界面能级密度、高耐压性、热载流子的高抗性、均匀阈值电压特性等的各种高性能的电特性和高可靠性。
作为满足这些要求的栅极氧化膜形成技术，以往使用氧分子和水分子在约800℃以上的热氧化技术。
以往，通过作为其前工序的清洗工序，除去有机物、金属、微粒等表面附着的污物之后，再进行热氧化工序。在以往的清洗工序中，最后用稀氢氟酸、加氢水等进行清洗，将硅表面的悬挂键以氢来封端，在硅表面上抑制自然氧化膜的形成，将有清洁表面的硅衬底导入后续的热氧化工序。在热氧化工序中，在氩(Ar)等惰性气体的气氛内，在硅基体不断升温的过程中达到约600℃以上的温度时，使表面封端氢脱离。硅表面的氧化是在这以后的温度达到约800℃以上时，在导入氧分子或水分子的氛围中进行的。
一直以来，在采用这样的热氧化技术在硅表面上形成氧化膜的情况下，当被限定在使用表面以(100)面方位取向的硅时，就会得到良好的氧化膜/硅界面特性、氧化膜的耐压性、和漏电流特性等。此外，用现有的热氧化技术而形成的氧化膜，其厚度若在2nm左右以下，就会发生显著的漏电流现象，妨碍实现要求达到栅极绝缘膜薄膜化的高性能微细晶体管。
此外，在(100)面以外的其他面方位取向的单晶硅与在绝缘膜上主要以(111)面取向的多晶硅等中，即使利用热氧化技术来形成氧化硅膜，与以(100)面方位取向的氧化膜硅相比，氧化膜/硅界面的界面能级密度显著大，因此，膜厚薄的氧化硅膜的耐压特性、漏电流特性等电特性很差，在使用时需要增大氧化硅膜的膜厚。
另一方面，近年来，为了提高半导体器件的生产率，正在不断使用大口径硅晶片衬底，或者使用大面积的玻璃衬底。为了在这种大型衬底的整个平面以高生产率(through put)生产均一特性的晶体管，需要升温降温的温度变化幅度小的低温下的、并且温度依赖性少的绝缘膜形成工序。在现有的热氧化工序中，对于温度波动的氧化反应速度变化较大，使用大面积衬底很难以高生产率进行半导体器件的生产。
为了解决现有的热氧化工序中存在的课题，尝试了多种低温成膜方法。尤其是，日本专利特开平11-279773公报中所公开的技术、以及1999年国际电子器件会议技术论文摘要(Technical Digest ofInternational Electron Devices Meeting 1999)第249-252页中所述的技术、或2000年VLSI会议技术论文摘要(2000 Symposium on VLSITechnology Digest of Technical papers)第76-177页中所述的技术，是在等离子体中导入惰性气体和氧气体分子，对具有大的准稳定能级的惰性气体高效地进行氧分子的原子态化，由此，通过原子态O*进行硅表面的氧化来得到较好的电特性。
在这些技术中，向惰性气体氪(Kr)和氧气(O2)的混合气体照射微波，生成Kr与O2混合等离子体，大量地生成原子态氧O*，并用400℃左右的温度进行硅的氧化，实现与现有技术的热氧化相匹敌的低漏电流特性、低界面能级密度、高耐压性。此外，通过这种氧化技术，即使在具有(100)面以外的其他面方位的硅表面上，也可以得到高品质的氧化膜。
但是，在通过这样现有的微波激励等离子体形成氧化膜的技术中，尽管使用原子态氧O*进行氧化，但是却只能得到与传统上使用氧分子或水分子的热氧化工序具有同等程度的电特性的氧化硅膜。特别是在硅衬底的表面，对于氧化膜的厚度大约有2nm以下的硅氧化膜，无法得到低漏电流流特性，与现有的热氧化膜技术一样，很难对高性能微细晶体管的栅极绝缘膜进一步实现薄膜化。
此外，与通过现有加热工序形成氧化硅膜相比较，有这样的课题：对晶体管的氧化膜的热载流子注入影响所引起的电导变差，以及对于闪存等在氧化硅膜中使电子进行隧道传导的元件，会显著发生漏电流增加等电特性的时间性恶化。
图1表示的是现有的闪存元件10的结构示意图。
参照图1，闪存元件10形成在覆盖有p型或n型的硅衬底11上，通过隧道氧化膜12在所述硅衬底11上形成浮动电极13。所述浮动电极13由电极间绝缘膜14覆盖，而且，在所述浮动电极13上，通过电极间绝缘膜14形成控制栅极15。此外，在所述硅衬底11内，在所述浮动电极13正下方的隧道区11A的两侧，形成n型或p型的源极区11B和漏极区11C。
在图1所示的闪存元件10中，所述控制栅电极15是通过所述电极间绝缘膜14与所述浮动栅极发生电容性结合，其结果是，通过施加在所述控制栅极15上的控制电压，可控制所述浮动栅极的电位。
因而，对于图1的闪存元件10，在将信息写入所述浮动栅极的情况下，在所疏漏极区11C和源极区11B之间施加规定的驱动电压，而且，通过向所述控制栅极15施加规定的正的写入电压，将在所述漏极区11C附近形成的加速的热电子，通过所述隧道氧化膜12注入到所述浮动电极13中。
此外，在删除写入信息的情况下，向所述硅衬底11或源极区11B施加规定的删除电压，将所述浮动电极13中的电子吸引过来。而且，在读出所述写入信息的情况下，向所述控制栅极15施加规定的读出电压，检测出所述隧道区域11A中从上述源极区11B流向漏极区11C的电子流。
图2A是表示在图1所示的闪存元件10中，在不对所述控制栅极15施加控制电压的状态下，包含所述浮动栅极13、所述隧道氧化膜12以及硅衬底11的剖面的带结构图。
参照图2A，可以知道，所述隧道绝缘膜12形成势垒(potentialbarrier)，有效地阻碍所述硅衬底11中的导带Ec上的电子被注入所述浮动栅极13。
与此相对，图2B是表示了向所述控制栅极15施加写入电压状态时的带构造图。
参照图2B，通过施加所述写入电压，所述隧道绝缘膜12的带状结构发生变形，导带Ec形成三角电势。所以，在所述隧道区A中形成的热电子形成FN(Fowler-nordheim)型的隧道电流，经过这个三角势垒，被注入到所述浮动栅极13。
可是，在这样的闪存元件10中，为了提高写入速度，需要增大在图2B所示的状态中通过上述三角电势的隧道电流的隧道概率。因此，可以使所述隧道氧化膜12的膜厚减小，但是在减少所述隧道氧化膜12膜厚的情况下，有这样一种倾向：即使在图2A所示的非写入状态中，所述通道中的电子也由于隧道效应的作用通过所述隧道氧化膜12而产生漏电流。
图3表示的是施加在所述隧道氧化膜12的电场与通过所述隧道氧化膜12的隧道电流的电流密度的关系。
参照图3，在所述闪存元件10中，为了实现1～10μ秒的写入时间，在图2B所示的写入状态中，当向所述隧道氧化膜12施加约10MV/cm的电场时，要求约1A/cm2的隧道电流流入所述隧道氧化膜12。另一方面，在图2A所示的非写入状态中，流入所述隧道氧化膜12的漏电流的大小，当施加电压是1MV/cm2时，要求在10-15A/cm2以下。因此，在现有的闪存元件10中，作为上述隧道氧化膜12，使用膜厚是几nm的热氧化膜，实现图3中直线型的电场—电流特性。
与此相反，要缩短写入时间而减小所述隧道氧化膜12的膜厚的情况下，隧道氧化膜12的电场—电流特性如图3中曲线所示而变化，施加10MV/cm2的电场时的隧道电流的大小大幅度增加，还有，在更低的施加电场中可实现现有的1A/cm2的隧道电流密度，但是，在非写入状态漏电流大大增加，并且，在上述浮动电极13中不能保持以电荷形式写入的信息。
发明内容
因此，本发明总的目的在于，提供解决上述问题的新的有用的半导体器件及其制造方法。
本发明的另一目的在于，提供漏电流小、并且在电场施加时可以获得大电流密度的隧道电流的电介质膜及其形成方法。
本发明的另一目的在于，提供使用上述电介质膜的半导体器件及非易失性半导体器件，以及这种半导体器件的制造方法。
本发明的另一目的在于，提供一种电介质膜，这是形成在硅表面上的电介质膜，
所述电介质膜的特征在于，含有氮，其中，氮浓度的分布是，电介质膜表面的浓度高于电介质膜中央部分的浓度。
本发明的另一目的在于，提供一种半导体器件，具有：
硅衬底；
在所述硅衬底上形成的绝缘膜；以及
在所述绝缘膜上形成的电极，
所述半导体器件的特征在于，所述绝缘膜的氮浓度的分布是，与所述电极接触的电介质膜表面的浓度高于电介质膜中央部分的浓度。
本发明的另一目的在于，提供一种非易失性半导体存储器件，具有：
硅衬底；
隧道绝缘膜，在所述硅衬底上形成；
浮动栅极，在所述绝缘膜上形成；以及
控制栅极，通过电极间绝缘膜被设置在所述浮动栅极上，
所述非易失性半导体存储器件的特征在于，所述绝缘膜的任何一个具有的氮浓度分布是，与所述电极接触的膜表面的浓度高于膜中央部分的浓度。
本发明的另一目的在于，提供一种电介质膜的形成方法，其特征在于，具有：
在表面上形成氧化硅膜的工序；以及
将所述氧化硅膜的表面暴露于氮化氢基NH*并加以改变的工序。
本发明的另一目的在于，提供一种电介质膜的形成方法，其特征在于，具有：
在表面上形成氧化硅膜的工序；以及
将所述氧化硅膜的表面暴露在微波等离子体中，改变所述氧化硅膜的表面的工序，其中，所述微波等离子体在一种混合气体中形成，所述混合气体由选自Ar或Kr的惰性气体与含有以氮及氢为构成成分元素的气体混合而成。
本发明的另一目的在于，提供一种电介质膜的形成方法，其特征在于，将硅表面暴露在微波等离子体中，在所述硅表面上形成氮氧化膜的工序，其中，所述微波等离子体在一种混合气体中形成，所述混合气体含有以Kr为主的惰性气体、以氮为构成元素的气体以及以氧为构成成分元素的气体。
本发明的另一目的在于，提供一种半导体器件的制造方法，其特征在于，具有：
在硅衬底上通过氧化处理形成氧化硅膜的工序；
将所述氧化硅膜的表面暴露在氮化氢基NH*中并加以改变的工序；以及
在所述被改变的氧化硅膜上形成栅极的工序。
本发明的另一目的在于，提供一种半导体器件的制造方法，其特征在于，具有：
在硅衬底上通过氧化处理形成氧化硅膜的工序；
将所述氧化硅膜表面暴露在微波等离子体中，改变所述氧化硅膜表面的工序，其中，所述微波等离子体在一种混合气体中形成，所述混合气体由选自Ar或Kr的惰性气体与含有以氮及氢为构成成分元素的气体混合而成；以及
在所述被改变的氧化硅膜上形成栅极的工序。
本发明的另一目的在于，提供一种半导体器件的制造方法，其特征在于，具有：
将硅衬底表面暴露在微波等离子体中，在所述硅表面上形成氮氧化膜的工序，其中，所述微波等离子体在一种混合气体中形成，所述混合气体含有以Kr为主的惰性气体、以氮为构成元素的气体以及以氧为构成成分元素的气体；以及
在所述氮氧化硅膜上形成栅极的工序。
根据本发明，通过将形成在硅衬底等表面上的氧化膜表面暴露在含有以Ar或Kr为主的惰性气体、氮和氢的混合气体中所形成的等离子体中，所述氧化膜的表面被重整，氮聚集在所述氧化膜表面几纳米的范围内。聚集在这个氧化膜表面的氮在所述氧化膜表面形成真正的层状氮化区，其结果是，所述氧化膜的结构发生变化，在氧化硅膜的表面上能近似地得到与使氮化膜层叠的相同电介质结构。
在这种电介质膜的结构中，邻接对应于氧化硅膜区域的大的带隙区域、对应所述氮化区域，形成有更小的带隙区域，并且，为了所述氮化区域有比氧化硅膜大的介电常数，因此，在图1所示的闪存10中，在没有向所述控制栅极15施加控制电压的状态下，所述电介质膜的构造对于隧道区域11A中的电子有效地呈现大的膜厚，所述电子的隧道效应就被有效地阻止。
与此相反，在对所述控制栅极15施加了写入电压的情况下，虽然构成所述电介质膜的氧化膜区域和氮化区域的带结构发生变形，但是，此时随着所述氮化区域的形成，所述氧化膜区域的有效厚度减小，其结果，隧道区域11A中的热电子可高效地在所述电介质膜结构中产生隧道效应。所述氧化膜区域表面所形成的氮化区域，由于带隙区域变小，因此，对于注入的热电子没有势垒作用。
其结果，通过将这种电介质膜结构作为闪存为主的非易失性半导体存储器件的隧道绝缘膜来使用，在减小漏电流的同时，使写入速度得到提高，或者可以降低动作电压。
此外，氮元素聚集在这个表面而构成的氧化膜，可通过在含有以Kr为主的惰性气体和氮为组成元素的气体，与含有氧为组成元素的气体的混合气体中而形成的微波等离子体中暴露硅表面来形成。这样形成的氧化膜，整体具有氮氧化膜的组成，但一部分氮聚集在所述氮氧化膜与硅表面的界面处而缓和应力，残余的氮聚集在膜表面，形成所希望的氮化物层区域。在这个构成的氮氧化膜中，通过在硅表面的界面处聚集的氮来缓和应力，与此同时，减少存留在膜中的电荷及减低界面能级密度，漏电流的路径由隧道以外的机构有效地截断。即，以这种方法所形成的氮氧化膜的膜质量非常优良。此外，这种氮氧化膜的膜中所含有的氢浓度为，若换算为表面密度后，在1012cm-2以下，最好为1011cm-2以下。
本发明电介质膜的形成方法，因为用550℃以下的低温能够完成，氧化膜中的封端着悬挂键的氢不会脱离，可使膜中氧元素的缺损得到恢复。这同后面叙述的氮化膜或氮氧化膜的形成也是一样的。
附图说明
图1是现有的闪存元件的构成图；
图2A、2B是闪存元件动作说明图；
图3是现有闪存元件的问题说明图；
图4A～4C表示本发明第一实施例的氧化膜形成方法及半导体器件的制造方法；
图5是采用本发明中所使用的径向线缝隙天线的等离子体装置结构示意图；
图6是表示用红外光谱仪测定的硅表面封端氢与硅结合的Kr等离子体暴露之间的关系特性图；
图7是表示氧化硅膜膜厚与处理室气体压力之间的关系特性图；
图8是表示氧化硅膜中Kr密度在膜厚度方向上的分布特性图；
图9是表示氧化硅膜的电流电压特性的特性图；
图10是表示氧化硅膜及氮氧化硅膜的漏电流特性与膜厚的关系图；
图11A～11C表示本发明第二实施例的氮化膜形成方法及半导体器件的制造方法；
图12是表示氮化硅膜膜厚与处理室内的气体压力之间的关系特性图；
图13A～13D表示本发明第三实施例的氧化膜/氮化膜叠层的电介质膜形成工序及半导体器件的制造方法；
图14是在氧化膜/氮化膜叠层的电介质膜中的氮的分布图；
图15是氧化膜/氮化膜叠层的电介质膜的带结构图
图16A～16C表示本发明第四实施例的氮氧化膜形成方法及半导体器件的制造方法；
图17表示的是氮氧化硅膜形成时的原子态氧和原子态氢的发光强度；
图18是氮氧化硅膜中的元素分布图；
图19是表示氮氧化硅膜的电流电压特性的特性图；
图20是氮化硅膜中氮分布的时间变化示意图；
图21A～21C是本发明的第五实施例中的浅沟隔离层的概念剖面图；
图22是本发明的第五实施例中，形成在有凹凸的硅表面上的立体的晶体管的剖面结构图；
图23是本发明第六实施例中闪存元件的构成图
图24是表示图23中的闪存元件写入动作的带结构图；
图25表示图23中的闪存元件的隧道绝缘膜的漏电流特性；
图26是本发明的第七实施例的闪存元件的剖面结构造示意图；
图27～30是分阶段说明图26中的闪存元件形成方法的剖面结构示意图；
图31制作于金属衬底SOI上的本发明第八实施例的MOS晶体管的剖面结构示意图；
图32是适应于玻璃衬底和塑料衬底等的本发明第九实施例的等离子体处理装置的示意图；
图33是由图32的等离子体处理装置形成的绝缘膜状多晶硅晶体管的剖面结构的示意图；
图34是本发明的第十实施例的三维LSI的剖面结构示意图。
本发明的最佳实施方式
以下，就适用于本发明的各种好的实施例，参照附图详细地加以说明。
(第一实施例)
图4A～4C表示的是本发明的第一实施例中，使用等离子体在低温下进行的氧化膜形成的工序，以及使用这红氧化膜的半导体器件的制造工序。而图5是采用本发明中所使用的径向线缝隙天线的等离子体装置结构示意图。
在本实施例中，最初在图4A所示的工序中，除去封端在硅表面的悬挂键的氢。更具体地说明就是，在本实施例中，在后续的氧化膜形成工序中使用作为等离子体激励气体的Kr，在同一处理室内连续进行表面封端的除氢处理和氧化处理。
首先，在图5所示的等离子体处理装置中，将真空容器(处理室)101内抽成真空，接着开始就从喷射盘102导入Ar气体，然后将其替换为Kr气体。而且，将所述处理室101内的压力设定在133Pa(1Torr)左右。
接着，将硅衬底103放置在具有加热机构的样品台104上，将样品的温度设定为400℃左右。如果所述硅衬底103的温度在200-550℃的范围内，则以下所述的结果几乎是相同的。将所述硅衬底103在这之前的前处理工序中实施稀氢氟酸清洗，其结果，表面的硅悬挂键以氢来封端。
接着，从同轴波导管105向径向线缝隙天线106提供频率为2.45GHz的微波，通过设置于处理室101的一部分壁面上的电介质板107，将所述微波从所述径向线缝隙天线106导入到所述处理室101内。导入的微波对从所述喷射盘102导入到所述处理室101内的Kr气体进行激励，其结果，在所述喷射盘102的正下方形成高密度的Kr等离子体。如果提供的微波频率在900MHz以上、约10GHz以下的范围，则以下所述的结果几乎是相同的。
在图5的结构中，喷射盘102和衬底103的间隔在本实施例中设定为6cm。该间隔越窄，越可进行更高速的成膜。在本实施例中，表示的是使用径向线缝隙天线的等离子体装置进行成膜的例子，但也可以使用其他方法将微波导入到处理室内并进行等离子体激励。
通过将所述硅衬底103暴露在以Kr气体所激励的等离子体中，所述硅衬底103的表面受到低能量的Kr离子照射，其表面封端氢就被除去。
图6是通过红外光谱仪对所述硅衬底103表面的硅—氢结合进行分析的结果，表示在所述处理室101中，通过在133Pa(1Torr)压力下导入1.2W/cm2功率的微波所激励的Kr等离子体产生的硅表面封端氢的去除效果。
接着，在图4B所示的工序中，从所述喷射盘102导入分压比为97/3的Kr/O2混合气体。此时，处理室内的压力维持在133Pa(1Torr)左右。在Kr气体和O2气体混合的高密度激励等离子体中，处于中间激励状态的Kr*和O2分子碰撞，可高效率大量地产生原子态氧O*。
在本实施例中，通过该原子态氧O*使所述硅衬底103的表面产生氧化，形成氧化膜103A。在现有的硅表面的热氧化方法中，通过O2分子和H2分子来进行氧化，需要800℃以上的非常高的处理温度，而在本发明的基于原子态氧的氧化处理中，可在400℃左右的非常低的温度下进行氧化。为了增大Kr*和O2的碰撞机会，期望处理室压力高，但如果过高，产生的O*之间发生碰撞，会返回为O2分子。当然，最佳气体压力是存在的。
图7表示处理室内的Kr/O2的压力比保持为97/3，使所述处理室101内的气体压力变化情况下的形成的氧化膜103A的厚度与处理室内压力之间的关系。其中，在图7中，将硅衬底103的温度设定为400℃，进行10分钟的氧化处理。
参照图7可知，在所述处理室101内的压力为约133Pa(1Torr)时，氧化速度最快，该压力和其附近的压力条件是最好的。此最佳压力并不限于所述硅衬底103的面方位为(100)面的情况，即使任意面方位的硅表面也是一样的。
在形成了期望膜厚的氧化硅膜103A时，停止微波功率的导入并结束等离子体激励，进而置换Kr/O2混合气体为Ar气体并结束氧化工序。在本工序前后使用Ar气体的原因在于，将比Kr便宜的气体用作清洁气体。可回收再利用本工序中使用的Kr气体。
接着以上的氧化膜形成工序，在图4C的工序中，在所述氧化膜103A上形成栅极103B，通过实施图形形成工序、离子注入工序、保护膜形成工序、氢烧结处理工序等，来形成包含晶体管和电容的半导体集成电路器件。
在通过升温释放来测定按上述过程形成的氧化硅膜中的氢含量时，在3nm膜厚的氧化硅膜中，按面密度换算，氢含量在1012/cm2以下。特别是在漏电流少的氧化膜中，按面密度换算，可确认氧化硅膜内的氢含量在1012/cm2以下。另一方面，按面密度换算，在氧化膜形成前没有进行Kr等离子体暴露的氧化膜含有超过按面密度换算为1012/cm2的氢。
此外，用原子力显微镜测定将按上述过程形成的氧化硅膜剥离后的硅表面和氧化膜形成前的硅表面的粗糙度并进行比较时，可确认硅表面的粗糙度没有变化。即，即使在除去封端氢并氧化后，硅表面也不粗糙。
图8是使用全反射X射线荧光光谱仪来调查分析按上述过程形成的氧化硅膜中的Kr密度在厚度方向上的分布图。其中，图8的结果表示硅的(100)面，但不并限于(100)面，即使是其他方位，也可获得同样的结果。
在图8的实验中，将Kr中的氧的分压设定为3％，并将处理室内的压力设定为133Pa(1Torr)，在衬底温度为400℃时进行等离子体氧化处理。
参照图8，氧化硅膜中的Kr密度随着远离衬底的硅表面而增大，在氧化硅膜表面达到2×1011/cm2的密度。因此可知，按上述过程获得的氧化硅膜是这样的膜：在距衬底的硅表面的距离为4nm以上的区域中，膜中的Kr浓度恒定，在距硅表面的距离为4nm以下的区域中，Kr浓度在朝着硅/氧化硅膜的界面方向上是减少的。
图9表示在按上述过程获得的氧化硅膜中，施加电场与漏电流之间的关系。其中，图9的结果表示氧化硅膜的膜厚为4.4nm时的特性。为了比较，在图9中示出在氧化膜形成前不进行Kr等离子体暴露时，同一膜厚的氧化膜的漏电流特性。
参照图9可知，没有对Kr等离子体进行暴露时的氧化硅膜的漏电流特性与现有的热氧化膜的漏电流特性相同，即使通过Kr/O2微波等离子体进行氧化处理，也不大可能改善所获得的氧化膜的漏电流特性。相反，按照通过照射Kr等离子体来实施去除封端氢后，导入Kr/O2气体并进行氧化的本实施例的方法而形成的氧化硅膜与通过现有的微波氧化所形成的氧化硅膜相比，可知，前者在同一电场中的漏电流竟减小2～3个数量级，显示非常好的低漏电流特性。可以相信，即使是膜厚薄至1.7nm的氧化硅膜，也可实现同样的漏电流特性的改善。
图10表示改变所述氧化硅膜的膜厚来测定本实施例的氧化硅膜的漏电流特性的结果。其中，在图10中，△表示现有的热氧化膜的漏电流特性，○表示省略对Kr等离子体的暴露来进行Kr/O2等离子体氧化时的氧化硅膜的漏电流特性，而●表示在对所述Kr等离子体暴露后，进行所述Kr/O2等离子体氧化的本实施例的氧化硅膜的漏电流特性。再有，在图10中，用■表示的数据表示关于后面说明的氮氧化膜的泄漏电流特性。
参照图10可知，○所示的省略对Kr等离子体的暴露工序并在等离子体氧化工序中形成的氧化硅膜的漏电流特性与△所示的热氧化膜的漏电流特性一致，●所示的本实施例的氧化硅膜的漏电流特性相对于○所示的漏电流特性低2～3个数量级。此外，在本实施例的氧化硅膜中，可知，即使膜厚为1.5nm，也可以与厚度为2nm的热氧化膜的漏电流相匹敌，能实现1×10-2A/cm2的漏电流。
此外，对于按照本实施例所获得的氧化硅膜，测定硅/氧化硅膜界面能级密度与面方位之间的关系时，发现在任何面方位的硅表面中，都可获得约1×1010cm-2eV-1的非常低的界面能级密度。
另外，有关耐压特性、热载流子抗性、流过应力电流时的直至氧化硅膜达到破坏的电荷量QBD(Charge-to-Breakdown)等的电特性、可靠性特性，按照本实施例形成的氧化膜显示出与现有的热氧化膜相同或在其之上的良好特性。
如上所述，除去表面封端氢后，通过由Kr/O2高密度等离子体所进行的硅氧化工序，即使在400℃这样的低温中，也可以在所有面方位的硅上形成优良的氧化硅膜。获得这样效果的原因在于，通过除去封端氢，氧化膜中的氢含量变少，并且在氧化膜中含有Kr。因氧化膜中的氢很少，氧化硅膜内的元素的弱结合现象减少，而且通过含有Kr，膜中和Si/SiO2界面上的应力被缓解，使膜中电荷和界面能级密度降低，大幅度地改善了氧化硅膜的电特性。
特别是在表面密度换算中氢浓度在1012/cm2以下，期望在1011/cm2左右以下，并含有5×1011/cm2左右以下的Kr，将有助于氧化硅膜的电特性、可靠性特性的改善。
为了实现本发明的氧化膜，除了图5的装置以外，也可以使用以等离子体来进行低温氧化膜形成的其他等离子体处理装置。例如，可以用两级喷射盘型等离子体处理装置，该装置具有排出用于通过微波来激励等离子体的Kr气体的第一气体排出结构，以及排出氧气的、与所述第一气体排出结构不同的第二气体排出结构。
再有，在本实施例中，虽然在形成期望膜厚的氧化硅膜时，停止微波的导入并结束等离子体激励，且将Kr/O2混合气体置换为Ar气体并结束氧化工序，但在停止所述微波功率前，也可以将压力照样保持在133Pa(1Torr)左右，从喷射盘102导入分压比为98/2的Kr/NH3混合气体，在氧化硅膜上形成约0.7nm的氮化硅膜后结束处理。根据该方法，可获得在表面上形成有氮化硅膜的氮氧化硅膜，可以形成具有更大介电常数的绝缘膜。
(第二实施例)
图11A～11C表示本发明第二实施例的利用等离子体在低温下的氮化膜形成方法，以及使用这种氮化膜的半导体器件的制造方法。
在本实施例中，对于氮化膜的形成也采用与图5所示的相同装置。此外，在本实施例中，为了除去封端氢和形成氮化膜，将Ar或Kr用作等离子体激励气体，期望形成良好的氮化膜。
以下表示使用Ar时的一例。
首先，在图11A所示的工序中，将图5所示的真空容器(处理室)101内排气为真空，接着从喷射盘102导入Ar气体并将处理室内的压力设定在13.3Pa(100mTorr)左右。
其次，在这之前的前处理工序中通过加氢水清洗，将表面的硅悬挂键以氢形成封端的硅衬底103导入到处理室101中，并放在具有加热机构的样品台104上。而且将样品的温度设定为500℃。如果该温度在330-550℃的范围内，则以下所述的结果几乎是不变的。
再次，从同轴波导管105通过径向线缝隙天线106及电介质板107，向处理室内提供2.45GHz的微波，在处理室内产生高密度的Ar等离子体。如果提供的微波频率处在900MHz左右以上、10GHz左右以下的范围，则以下所述的结果几乎是不变的。喷射盘102和衬底103的间隔在本实施例中设定为6cm。此间隔越窄，越能进行更高速的成膜。再有，本实施例表示的是使用径向线缝隙天线的等离子体装置进行成膜的例子，但也可以使用其他方法将微波导入到处理室内并进行等离子体激励。
这样，暴露于由Ar气体所激励的等离子体中的硅表面受到低能量的Ar离子照射，其表面封端氢被除去。在本实施例中实施1分钟的Ar等离子体暴露。
接着，在图11B工序中，从喷射盘102向Ar气体中混合导入分压比为2％的NH3气体。此时，处理室内的压力保持在13.3Pa(100mTorr)左右。在混合Ar气体和NH3气体的高密度激励等离子体中，处于中间激励状态的Ar*和NH3分子碰撞，高效率地产生NH*原子团。此NH*原子团对硅衬底表面进行氮化，在所述硅衬底103的表面形成氮化硅膜103C。
接着，在形成期望膜厚的氮化硅膜103C时，停止微波功率的导入并结束等离子体激励，而且将Ar/NH3混合气体置换为Ar气体，结束氮化工序。
而且，在图11C所示的工序中，将通过所述氮化膜形成工序而形成的氮化硅膜103C用作栅极绝缘膜，在这个栅极绝缘膜103C上形成栅极103D。还有，通过进行图形形成工序、离子注入工序、保护膜形成工序、氢烧结处理工序，来形成包含晶体管和电容等的半导体集成器件。
在本实施方式中，示出的是使用径向线缝隙天线的等离子体装置来对氮化膜进行成膜的例子，但也可以使用其他方法将微波导入处理室内。此外，在本实施例中，对等离子体激励气体使用Ar，但使用Kr也可以得到同样的结果。此外，在本实施例中，对等离子体处理气体使用NH3，但也可以使用N2和H2等混合气体。
在本发明的氮化硅膜形成中，在除去表面封端氢后，在等离子体中存在氢仍是一个重要的情况。正因为在等离子体中存在氢，所以氮化硅膜中和界面的游离链形成Si-H、N-H结合并进行封端，其结果可认为是，氮化硅膜和界面失去对电子的捕获。
Si-H结合、N-H结合存在于本发明的氮化膜中的情况，可分别通过测定红外吸收光谱、X射线光电子光谱来确认。因存在氢，CV特性的磁滞也不存在，硅/氮化硅膜界面能级密度也被降低抑制为2×1010cm-2。使用稀有气体(Ar或Kr)和N2/H2的混合气体来形成氮化硅膜时，通过将氢气体的分压设在0.5％以上，可以使膜中的电子和空穴捕获机会显著地减小。
图12表示以上述过程制作的氮化硅膜厚与压力的关系。其中，在图12的实验中，将Ar/NH3的分压比设定为98/2，成膜时间为30分钟。
参照图12可知，降低处理室的压力，氮化膜的成长速度最好增加稀有气体(Ar或Kr)对NH3(或N2/H2)提供的能量。从氮化膜形成效率这一观点来看，气体压力最好处在6.65～13.3Pa(50～100mTorr)的范围，但正如在其他实施例中所述那样，在连续进行氧化和氮化的工序中，可将适合于氧化的压力、例如统一为133Pa(1Torr)来进行氮化，从生产率的观点来看这也是较好的条件。此外，稀有气体中的NH3(或N2/H2)的分压在1～10％的范围较好，更好为2～6％。
由本实施例所获得的氮化硅膜103C的介电常数为7.9，该值相当于氧化硅膜的介电常数的约两倍。
在测定由本实施例所获得的氮化硅膜103C的电流电压特性时，在膜厚为3.0nm(按介电常数换算相当于氧化膜为1.5nm)时，在施加1V电压时，与膜厚1.5nm的热氧化膜相比，发现可获得低5-6个数量级以上的泄漏电流特性。这意味着通过使用本实施例的氮化硅膜，可以突破在栅极氧化膜上使用氧化硅膜的晶体管中成为问题的微细化界限。
上述氮化膜的成膜条件和物性的电特性并不限定于(100)面方位的硅表面上，在包含(111)面的所有面方位的硅中同样成立。
由本实施例获得的良好结果，不仅在于除去了封端氢，而且还与在氮化膜中包含Ar或Kr的有关系。即，在本实施例的氮化膜中，氮化膜中和硅/氮化膜界面中的应力，通过氮化膜中含有的Ar或Kr被缓解，其结果，使氮化硅膜中的固定电荷减少和界面能级密度降低，可以认为，这大幅度地改善了电特性和可靠性的特性。
特别是，与氧化硅膜的情况同样，包含表面密度中5×1011/cm2以下的Ar或Kr的情况被认为有助于氧化硅膜的电特性、可靠性特性的改善。
为了实现本发明的氮化膜103C，除了图5的装置以外，还可使用可使用等离子体进行低温氧化膜形成的其他等离子体处理装置。例如，可以用两级喷射盘型等离子体处理装置，该装置具有排出用于通过微波来激励等离子体的Ar或Kr气体的第一气体排出结构、以及排出NH3(或N/H气体)的与所述第一气体排出结构不同的第二气体排出结构。
(第三实施例)
图13A～13D表示的是本发明第三实施例、等离子体低温条件下叠层氧化膜和氮化膜的双层电介质结构的形成方法、以及采用这种双层电介质结构的半导体器件的制造方法。
本实施方式中使用的氧化膜和氮化膜的形成装置与图5相同。在0/020/20/20/20//本实施例中，为了形成氧化膜和氮化膜，将Kr用作等离子体激励气体。
首先，在图13A所示的工序中，将图5所示的真空容器(处理室)101内排气为真空，从喷射盘102向所述处理室101内导入Ar气体。接着，将导入的气体从最初的Ar切换成Kr，将所述处理室101内的压力设定在133Pa(1Torr)左右。
接着，将在这之前的前处理工序中实施稀氢氟酸清洗的表面的硅悬挂键以氢方式形成封端的硅衬底103导入所述处理室101内，并放置在配有加热机构的样品台104上。而且将样品的温度设定为400℃。
接着，从所述同轴波导管105向径向线缝隙天线106供给1分钟频率为2.45GHz的微波，将所述微波通过所述电介质板107导入到所述前处理室101内。这样，通过将所述硅衬底103暴露在所述处理室101内而产生的高密度Kr等离子体中，除去其表面封端氢。
接着，在图13B所示的工序中，将所述处理室101内的压力原样保持在133Pa(1Torr)左右，从喷射盘102导入分压比为98/3的Kr/O2混合气体，在所述硅衬底103的表面上形成1.5nm的氧化硅膜103A。
接着，在图13C所示的工序中，暂时停止供给微波，停止导入O2气体。而且在将真空容器(处理室)101内用Kr清洁后，从喷射盘102导入分压比为98/2的Kr/NH3混合气体，将处理室内的压力仍然设定为133Pa(1Torr)左右，再次供给频率为2.56GHz的微波，在所述处理室101内产生高密度的等离子体，在所述氧化硅膜103A的表面形成1nm的氮化硅膜103N。
接着，在形成期望膜厚的氮化硅膜103N时，停止导入微波并结束等离子体激励，进而将Kr/NH3混合气体置换成Ar气体，结束氮氧化工序。
在图13D所示的工序中，将以上工序中获得的氮氧化硅膜作为栅极绝缘膜并在其上形成栅极103B，通过进一步实施图形形成工序、离子注入工序、保护膜形成工序、氢烧结处理，来完成包含晶体管和电容的半导体集成电路器件。
在对这样形成的叠层栅极氧化膜的有效介电常数时，约能获得6个值。另外，漏电流特性、耐压特性、热载流子抗性等电性能、可靠性也与前面实施例一的情况同样良好。此外，在获得的栅极绝缘膜中也未看出受到硅衬底103的面方位的影响，在(100)面以外的任何面方位的硅上都可形成良好特性的栅极绝缘膜。这样，可以实现同时具备氧化膜的低界面能级特性和氮化膜的高介电常数特性的栅极绝缘膜。
在本实施例中，示出了在硅的一侧形成氧化膜的氧化膜、氮化膜的双层结构，但可根据目的转换氧化膜、氮化膜的顺序，也可形成氧化膜/氮化膜/氧化膜、氮化膜/氧化膜/氮化膜等更多层数的叠层膜。
图14表示在本实施例所获得的双层结构的电介质膜中氮浓度分布示意图。
参照图14，对应于所述氮化膜103N，氮在电介质膜表面深度为2～3nm的区域内聚集，侵入深度不超过以上的深度。即，根据本实施例的方法，可在氧化膜表面上稳定形成厚度为2～3nm的氮化区域。
图15对沿着图13D的半导体器件的截面A-A′的带结构图，对热平衡状态进行表示。
参照图15，可知与带隙的大的氧化硅膜层103A邻接并预先形成比此带隙小的氮化物层103N，邻接所述氮化物层103N而形成栅极103B，此外邻接所述氧化硅层103A而形成硅衬底103。
在这种带结构中，所述硅衬底103中的传导电子，在所述半导体器件对栅极103B不被施加电压的非驱动状态时，通过由所述氧化硅膜层103A及氮化物层103N组成的厚的电介质膜阻止隧道效应(tunnelling)，在栅极103B中没有漏损。如后面对闪存元件进行说明的那样，图15的带结构，非常有效地抑制了漏损电流，并且使隧道电流的电流密度得到增大。
(第四实施例)
图16A～16C表示的是本发明第四实施例、等离子体低温条件下叠层氮氧化膜的形成方法、以及采用这种氮氧化膜的半导体器件的制造方法。其中本实施例使用的氮氧化膜形成装置与图5相同。在本实施中，将Kr用作等离子激励气体。
首先，在图16的工序中，将图5真空容器(处理室)101内排气为真空，从喷射盘102向所述处理室101内导入Ar气体。接着，将导入到所述处理室101中的气体从Ar切换成Kr，将处理室内的压力设定在133Pa(1Torr)左右。
而且，将在这之前的前处理工序中实施稀氢氟酸清洗的表面的硅悬挂键以氢封端的硅衬底103导入到所述处理室101内，并放置在配有加热机构的样品台104上。而且将样品的温度设定为400℃。
接着，从所述同轴波导管105向径向线缝隙天线106供给1分钟、频率为2.45GHz的微波，将所述微波从径向线缝隙天线106通过电介质板107导入到处理室101内，在所述处理室101内产生高密度的Kr等离子体。这样，通过将所述硅衬底103的表面暴露在这样由Kr气体激励的等离子体中，除去其表面封端氢。
接着，在图16B所示的工序中，将所述处理室101的压力维持在133Pa(1Torr)左右，从所述喷射盘102导入分压比为96.5/3/0.5的Kr/O2/NH3混合气体，在硅表面上形成3.5nm的氮氧化硅膜103E。在形成期望膜厚的氮氧化硅膜103E时，停止微波功率的导入，结束等离子体激励，而且将Kr/O2/NH3混合气体置换为Ar气体，结束氮氧化工序。
在图16C所示的工序中，将已形成的氮氧化膜103E作为栅极绝缘膜，在所述栅极绝缘膜103E上形成栅极103F，通过进一步实施图形形成工序、离子注入工序、保护膜形成工序、氢烧结处理，来完成包含晶体管和电容的半导体集成电路器件。
图17表示在发光分析测定的在图5的处理装置中原子态氧O*的发生密度与Kr/O2/NH3气体中的NH3气的混合比关系。
参照图17，通过发光分析测定的原子态氧O*的发生密度在Kr/O2/NH3气体的混合比为97/3/0～95/3/2的范围内没有实质性变化，但如果将NH3的比率增大到其比率之上，则原子态氧O*的发生量减少，原子态氢的量反而增加。特别是Kr/O2/NH3气体的混合比为96.5/3/0.5的情况时所得到的氮氧化膜，漏电流减少到最小，绝缘耐压、电荷注入耐压也提高。
图18表示用二次离子质谱仪测定的本实施例的氮氧化膜内的硅、氧、氮的浓度分布。其中，在图18中，可看到硅、氧、氮的分布在膜内平缓地变化，但是，这并不是氮氧化硅膜的膜厚不均匀，而是由于蚀刻均匀性差所造成的。
参照图18可知，所述氮氧化硅膜中的氮的浓度在硅/氮氧化硅膜界面和氮氧化硅膜表面中是升高的，在氮氧化硅膜中央部是减小的。集中在此氮氧化硅膜中的氮含量与硅或氧相比为几成以下。如后所述，可以认为，对于图18所示的氮氧化硅膜，聚集在硅/氮氧化硅膜界面上的氮，缓解了这个界面上的应力。其结果，在图18的氮氧化硅膜中，由应力导致的膜内电荷减少或界面能级的密度降低，减少漏电流。
图19表示本实施例的氮氧化硅膜的漏电流与施加电场之间的关系。其中，在图19中，为了比较，在通过微波等离子体的氧化膜形成之前，还表示不进行对Kr等离子体的暴露处理的同一膜厚的氧化膜的漏电流特性和由热氧化所形成的氧化膜的漏电流特性。
参照图19可知，在通过Kr等离子体照射并实施除去封端氢后、导入Kr/O2/NH3气体进行氮氧化的本实施例的氮氧化硅膜中，与按现有方法形成的氧化膜相比，同一电场下的漏电流的值减小2～4个数量级，可获得良好的低泄漏特性。
再有，在前面说明的图10中，这样形成的氮氧化硅膜的泄漏电流特性和膜厚的关系用■表示。
再次参照图10可知，根据本实施例，进行Kr照射后形成的氮氧化硅膜有与按同样工序形成的氧化膜的相同的漏电流特性，特别是在膜厚为约1.6nm时，漏电流的值也就只是1×10-2A/cm2。
另外，在本实施例的氮氧化硅膜中，耐压特性、热载流子抗性等电性能、可靠性特性也优于前面实施例一的氧化膜。此外，也未看出对硅衬底的面方位的依赖，不仅硅的(100)面，而且任何面方位的硅表面都可形成优良特性的栅极绝缘膜。
如上述那样，除去表面封端氢后，通过进行基于Kr/O2/NH3高密度等离子体的氮氧化硅工序，即使在400℃的低温中，也可以在所有面方位的硅表面上形成优良特性和膜质量的氮氧化硅膜。
在本实施例中获得这样良好效果的原因在于，不仅通过除去封端氢来减少氮氧化硅膜中的氢含量，而且在氮氧化硅膜中含有的氮也被减少到几成以下。在本实施例的氮氧化硅膜中，Kr的含量与实施例一的氧化膜相比约在1/10以下，取代Kr而含有更多的氮。即，在本实施例中，由于氮氧化硅膜中的氢少，所以氮氧化硅膜中弱结合的比例减少，而通过含有氮，使膜中和Si/SiO2界面中的应力缓解，其结果是膜中电荷和界面能级的密度降低，因此使所述氮氧化膜的电特性大幅度地改善。特别是所述氮氧化膜中的氢浓度在表面密度换算中为1012cm-2以下，最好是减少到1011cm-2以下，以及膜中含有浓度为硅或氧浓度的几成以下的氮的情况，被认为有助于氮氧化硅膜的电特性、可靠性特性的改善。
再有，在本实施例中，在形成期望膜厚的氮氧化硅膜时停止微波功率的导入并结束等离子体激励，而且将Kr/O2/NH3混合气体置换为Ar气体并结束氮氧化工序，但也可以在停止该微波功率前，将压力仍然保持在133Pa(1Torr)左右，从所述喷射盘102导入分压比为98/2的Kr/NH3混合气体，在氮氧化硅膜的表面上形成约0.7nm的氮化硅膜后结束氮氧化工序。根据该方法，可在氮氧化硅膜的表面上形成氮化硅膜，能够形成介电常数更大的绝缘膜。
在本实施例的氮氧化膜中，氮向先前在图18中说明的膜内的硅/氮氧化膜界面以及氮氧化膜的表面的聚集，在所述氮氧化膜的形成过程中也得到维持。
图20表示伴随着所述氮氧化膜形成的氮分布状况的变化示意图。
参照图20，氮向所述氮氧化膜的表面，以及所述氮氧化膜与硅衬底间的界面上聚集，即使所述氮氧化膜形成也维持这种趋势。其结果，所述氮氧化膜作为整体既具有氮氧化膜的组成，膜厚方向上的中心部分也具有和氧化膜相近的组成，另外表面以及、所述氮氧化膜和硅衬底的界面就具有和氮化膜相近的组成。此外，氮氧化膜表面的氮侵入的深度最大限定为2～3nm左右，因而在所述氮氧化膜的表面上形成的氮化膜的厚度也被限定为2～3nm。
(第五实施例)
下面，示出基于本发明第五实施例的半导体器件的形成方法，该方法用于在构成浅沟隔离层元件分离侧壁部分的角部分、以及具有凹凸的表面形状的硅表面上形成质量高的氧化硅膜。
图21A表示浅沟隔离层的原理图。
参照图21A，图示的浅沟隔离层在硅衬底1003表面上通过等离子体蚀刻来形成隔离沟槽，用按照CVD法形成的氧化硅膜1002填充所形成的沟槽，而且将所述氧化硅膜1002例如按照CMP法等进行平坦化来形成。
在本实施例中，在基于CMP法的所述氧化硅膜1002的研磨工序后，通过将硅衬底暴露于800-900℃的氧化性气氛中来进行牺牲氧化，将通过牺牲氧化形成的氧化硅膜在含有氢氟酸的药液中进行蚀刻，获得氢封端的硅表面。在本实施例中按与实施例一同样的过程，通过Kr等离子体除去表面封端氢，然后导入Kr/O2气体，形成约2.5nm厚的氧化硅膜。
根据本实施例，如图21C所示，在浅沟隔离层的角部中，氧化硅膜也以同样的厚度来形成，不产生氧化硅膜厚度的减少。使用此Kr等离子体的、包含通过等离子体氧化法形成的浅沟隔离部分的氧化硅膜整体的QBD(Charge to Breakdown)特性非常好，即使注入电荷量为102C/cm2也不引起漏电流上升，可大幅度地改善器件的可靠性。
在按照现有的热氧化法来形成所述氧化硅膜时，如图21B所示，随着浅沟隔离层的锥形角增大，浅沟隔离层角部中的薄膜化过程剧烈，但根据本发明的等离子体氧化，即使锥形角增大，也不引起浅沟隔离层部角部的氧化硅膜的薄膜化。因此，在本实施例中，对于浅沟隔离层结构，通过使沟槽的锥形角接近90度，可以减少元件分离区域的面积。可以进一步提高半导体元件的集成度。在现有的热氧化技术中，由于在图21B所示的沟槽部中的热氧化膜的薄膜化所造成的制约，在元件分离部使用约70度左右的锥形角，但根据本发明，可使用90度的角度。
图22表示在具有将硅衬底蚀刻约90度的凹凸表面形状的硅衬底上，根据实施例一的过程而形成3nm厚度的氧化硅膜截面。
参照图22，可以确认在哪个面上都能形成均匀膜厚的氧化硅膜。
在这样形成的氧化膜中，漏电流和耐压等电特性良好，因此，根据本发明，可以实现具有纵向结构等多个面方位的、具有硅的立体结构的、高密度的半导体集成器件。
(第六实施例)
图23表示本发明的第六实施例中的闪存元件的结构。其中，在图23中，对于先前在图1中说明的部分，用相同的符号标注，并省略其说明。
参照图23，本实施例的闪存元件20，作为隧道绝缘膜12，使用上面的第三实施例或者第四实施例中的电介质膜12A。
图24表示在图23所示的闪存元件20中向所述控制栅极15施加写入电压时的状态。
参照图24，构成所述电介质膜12A的氧化硅膜以及氮化膜的带结构，通过伴向所述控制栅极15施加写入电压而浮动栅极13由此产生的的电位变化，发生大的变形，在所述隧道区域11A中形成的热电子，作为Fowler-Nordheim型隧道电流通过所述氧化硅膜的导带Ec形成的三角电位，注入到控制栅极13内。
另一方面，如先前在图15中所述，这样的电介质膜，在所述闪存元件20的非写入状态中，相对隧道区域11A内的传导电子形成厚的势垒，因此隧道电流受到有效地阻止。
图25重复图3的图表，表示在图23所示的闪存元件20中的所述隧道绝缘膜12A的施加电场—电流密度特性。
参照图25，所述管绝缘膜12A在施加电场小的情况下得到非常低的漏电流，与此相对，增大施加电场，在施加规定的写入电场的情况下隧道电流迅速增大，可在短时间内高效地进行信息的写入。并且可知，在用现有的注入电流等级进行写入的情况下，写入所需要的时间得到缩短。
对于图23所示的闪存元件20，当将图16A～16C的工序所形成的氮氧化膜103E作为所述隧道绝缘膜12A使用时，所述Si衬底11与隧道绝缘膜12A间的界面上的应力被缓解，由于所述隧道绝缘膜12A的膜的质量得到提高，因此可进一步减小漏电流的值。这意味着能减小所述隧道绝缘膜12A的膜厚，可以实现低电压动作的闪存元件。
(第七实施例)
下面，说明使用上述等离子体的低温下的氧化膜和氮化膜、或氮氧化膜的形成技术的本发明第七实施例的闪存元件。再有，在以下的说明中，将闪存元件作为一例来公开，但本发明还可应用于有同样叠层结构的EPROM、EEPROM等。
图26表示本实施例的闪存元件的剖面结构示意图。
参照图26，所述闪存元件被形成在硅衬底1201上，由形成在所述硅衬底1201上的隧道氧化膜1202、形成于所述隧道氧化膜1202上的浮动栅极的第一多晶硅栅极1203、依次形成在所述多晶硅栅极1203上的氧化硅膜1204和氮化硅膜1205、以及构成形成于所述氮化硅膜1205上的控制栅极的第二多晶硅栅极1206所构成。此外，在图26中，省略源极区、漏极区、接触孔、布线图形等的图示。所述氧化硅膜1202按照第一实施例中说明的氧化硅膜形成方法来形成，而氧化硅膜1204和氮化膜1205的叠层结构按照实施例三中说明的氮化硅膜形成方法来形成。
图27～图30是分阶段说明本实施例的闪存元件的制造方法的剖面示意图。
参照图27，在硅衬底1301上通过场氧化膜1302来划分闪存存储单元区域A、高电压晶体管区域B和低电压晶体管区域C，在各所述区域A～C中，在所述硅衬底1301的表面上形成氧化硅膜1303。所述场氧化膜1302也可以按照硅局部氧化法(LOCOS法)或浅沟隔离层法等来形成。
在本实施例中，为了除去表面封端氢、形成氧化膜和氮化膜，将Kr用作等离子体激励气体。氧化膜、氮化膜形成装置与图5相同。
接着，在图28的工序中，从存储单元区域A中除去所述氧化硅膜1303，通过稀氢氟酸清洗使硅表面为氢封端。而且，与前面的实施例一同样，形成隧道氧化膜1304。
即，与前面的实施例一同样，将所述真空容器(处理室)101内排气为真空，在所述处理室101中从喷射盘102导入Ar气体。接着，将所述Ar气体切换为Kr气体，将处理室101中的压力设定为1Torr左右。
接着，将除去所述氧化硅膜1303并对硅表面进行稀氢氟酸处理的所述硅衬底1301作为图5所示的硅衬底103导入到所述处理室101内，放置于配有加热机构的样品台104上。而且，将样品的温度设定为400℃。
而且，从所述同轴波导管105向径向线缝隙天线106供给1分钟、频率为2.45GHz的微波，将所述微波从所述径向线缝隙天线106通过所述电介质板107导入到所述处理室101内。通过将所述硅衬底1301的表面暴露在这样形成于所述处理室101中的高密度Kr等离子体中，从所述硅衬底1301的硅表面除去封端氢。
接着，从所述喷射盘102导入Kr气体、O2气体，在所述区域A以3.5nm的厚度形成作为所述隧道绝缘膜的氧化硅膜1304，接着堆积第一多晶硅层1305，以覆盖所述氧化硅膜1304。
接着，在高电压和低电压晶体管形成区域B、C中，通过所述第一多晶硅层1305构图而将其除去，仅在存储器单元区域A的隧道氧化膜1304上，保留第一多晶硅图形1305。
在此蚀刻后进行清洗，使多晶硅图形1305的表面被氢封端。
接着，在图29所示的工序中，与前面第三实施例同样，形成具有下部氧化膜1306A和上部氮化膜1306B的ON结构的绝缘膜1306，以覆盖所述多晶硅图形1305。
此ON膜的形成如下。
将真空容器(处理室)101内排气为真空，将从喷射盘102导入的Ar气体切换并导入为Kr气体，将处理室内的压力设定为133Pa(1Torr)左右。接着，将所述氢封端的具有多晶硅图形1305的硅衬底1301导入到所述处理室101内，并放置在具有加热机构的样品台104上。而且，将样品台的温度设定为400℃。
接着，从所述同轴波导管105向径向线缝隙天线106大致供给约1分钟、频率为2.45GHz的微波，将所述微波从径向线缝隙天线106通过所述电介质板107导入到所述处理室101内，产生高密度的Kr等离子体。其结果，所述多晶硅图形1305的表面被暴露于Kr气体中，使表面封端氢被除去。
接着，将所述处理室101内的压力仍然维持在133Pa(1Torr)左右，从所述喷射盘102向所述处理室101内导入Kr/O2混合气体，在多晶硅表面上形成3nm的氧化硅膜。
接着，暂时停止微波供给之后，停止Kr气体、O2气体的导入，在对真空容器(处理室)101内进行排气后，从喷射盘102导入Kr气体和NH3气体。将所述处理室101内的压力设定为13.3Pa(100mTorr)左右，再次将2.45GHz的微波从所述径向线缝隙天线106供给到所述处理室101内，在处理室内生成高密度的等离子体，在氧化硅膜表面上形成6nm的氮化硅膜。
这样当形成9nm的ON膜时，获得的ON膜的膜厚是一样的，未观察到对多晶硅的面方位的依赖性，可获得非常均匀的膜。
在这样形成所述ON膜后，在图30的工序中，从高电压和低电压晶体管区域B、C中通过电路的图案形成来除去绝缘膜1306，接着在高电压和低电压晶体管区域B、C上进行用于阈值电压控制的离子注入。进而除去形成在所述区域B、C上的氧化膜1303，在所述区域B上以5nm厚度形成栅极氧化膜1307，然后在所述区域C上以3nm厚度形成栅极氧化膜1308。
然后，在包含场氧化膜1302的整体结构上依次形成第二多晶硅层1309和硅化物层1310，进而对所述第二多晶硅层1309和硅化物层1310进行构图，在所述高电压晶体管区域B和低电压晶体管区域C中分别形成栅极1311B和1311C。进而对应于所述存储单元区域A，形成栅极1311A。
在图30的工序后，根据标准的半导体工序，形成源极和漏极，进行层间绝缘膜和接触孔及布线图形等的形成而完成元件。
在本发明中，这些绝缘膜1306A、1306B即使将其膜厚减少到现有氧化膜和氮化膜的约一半，也可以维持良好的电特性。即，即使将这些氧化硅膜1306A和氮化硅膜1306B进行薄膜化，也具有良好的电特性，并且致密、质量高。再有，在本发明中，所述氧化硅膜1306A和氮化硅膜1306B在低温下形成，所以在栅极多晶硅和氧化膜的界面上不产生热聚集等，可获得良好的界面。
本发明的闪存元件可在低电压下进行信息的写入和删除动作，可以抑制衬底电流的产生，可抑制隧道绝缘膜变差。因此，将本发明的闪存元件二维排列所形成的非易失性半导体存储器件，可以以高成品率制造，并显示具有稳定的特性。
本发明的闪存元件对应于所述绝缘膜1306A、1306B具有良好的膜质量，其漏电流小，而且不增加漏电流就可以减小膜厚，所以可在5V左右的工作电压下进行写入或删除动作。其结果，闪存元件的存储保持时间比以往增大2个数量级以上，可重写的次数也增大2个数量级以上。
再有，绝缘膜1306的膜构成不限于上述ON结构，也可以是与实施例一同样的氧化膜构成的O结构、与实施例二相同的氮化膜构成的N结构、或与实施例相同的氮氧化膜。此外，所述绝缘膜1306也可以是氮化膜和氧化膜构成的NO结构、以及叠层氧化膜、氮化膜和氧化膜的ONO结构、以及叠层氮化膜、氧化膜、氮化膜、氧化膜的NONO结构等。作为所述绝缘膜1306，选择哪一个结构，都要考虑外围电路的高电压晶体管和低电压晶体管的栅极氧化膜的匹配性和共用可能性等，可以根据目的进行选择。
(第八实施例)
使用图1的装置，可将通过Kr/O2微波激励高密度等离子体的栅极氧化膜形成、或通过Ar(或Kr)/NH3(或N2/N2)微波激励高密度等离子体的栅极氮化膜形成能够应用于不能使用现有的高温工序的、金属层存在于衬底硅内的硅-绝缘体(金属衬底SOI)晶片上的半导体集成电路器件的形成上。特别是在硅的膜厚薄的进行完全耗尽的SOI结构中，本发明的除去封端氢的效果明显。
图31表示具有金属衬底SOI结构的MOS晶体管的剖面图。
参照图31，1701是n+型或p+型的低电阻半导体层，1702是NiSi等的硅化物层，1703是TaN、TiN等导电性氮化物层；1704是Cu等金属层，1705是TaN、TiN等导电性氮化物层，1706是n+型或p+型的低电阻半导体层，1707是AlN、Si3N4等氮化物绝缘膜，1708是Si02膜，1709是SiO2层、BPSG层或将它们组合的绝缘膜层，1710是n+型漏极区，1711是n+型源极区，1712是p+型漏极区，1713是p+型源极区，1714、1715是以<111>方向取向的硅半导体层，1716是通过本发明实施例一的过程用Kr等离子体照射除去表面封端氢后的K/O2微波激励高密度等离子体并利用其所形成的SiO2膜，1717和1718分别是用Ta、Ti、TaN/Ta、TiN/Ti等而形成的nMOS晶体管和pMOS晶体管的栅极，1719是nMOS晶体管的源极，1720是nMOS晶体管和pMOS晶体管的漏极。1721是pMOS晶体管的源极。1722是衬底表面电极。
在这样的用TaN或TiN所保护的含有Cu层的衬底中，为了抑制Cu的扩散，热处理温度必须在约700℃以下。n+或p+型的源极区或漏极区在As+、AsF+ 2或BF2的离子注入后，用550℃的热处理来形成。
在具有图31所示的器件结构的半导体器件中，如果在栅极绝缘膜上使用热氧化膜的情况下、以及在Kr等离子体照射中除去表面封端氢后，使用以Kr/O2微波激励高密度等离子体处理形成的栅极氧化膜的情况下进行晶体管的亚阈值(sub-threshold)特性的比较，则通过热氧化形成栅极氧化膜时对于亚阈值特性可观察到弯折或泄漏，而按照本发明形成的栅极氧化膜时的亚阈值特性非常好。
此外，如果采用台面形元件分离结构，则在台面元件分离结构的侧壁部分就呈现与硅平面部不同面方位的硅表面，但通过使用Kr的等离子体氧化来形成栅极氧化膜，台面元件分离侧壁部分的氧化可与平面部分几乎同样均匀地进行，可以获得良好的电特性、高可靠性。
此外，在按照第二实施例的过程，将使用Ar/NH3形成的氮化硅膜用作栅极绝缘膜时，也可以制成具有非常良好电特性、高可靠性的金属衬底SOI集成电路器件。
在本实施例中，即使氮化硅膜的厚度为3nm(以介电常数换算相当于氧化硅膜膜厚为1.5nm)，也可以获得良好的电特性，与使用3nm的氧化硅膜相比，可以将晶体管的驱动能力提高约2倍。
(第九实施例)
图32表示本发明第八实施例的制造装置一例的原理图，用于对形成液晶显示元件和有机场致发光元件等的玻璃衬底或塑料衬底等大型长方形衬底上形成的多晶硅和非晶硅层进行氧化处理、氮化处理、或氮氧化处理。
参照图32，使真空容器(处理室)1807内处于减压状态，接着从设置于所述处理室1807内的喷射盘1801导入Kr/O2的混合气体，进而通过螺纹沟泵1802对所述处理室1807内进行排气，将所述处理室1807内的压力设定为133Pa(1Torr)。然后，将玻璃衬底1803放置在具有加热机构的样品台1804上，将玻璃衬底的温度设定为300℃。
在所述处理室1807中设置多个矩形波导管1805，接着从所述多个矩形波导管1805的各个缝隙部中通过电介质板1806向所述处理室1807内导入微波，在所述处理室1807内产生高密度的等离子体。此时，设置于所述处理室1807中的喷射管1801具有将以从波导管发射的微波作为左右表面波而起到使其传播的波导路径的作用。
图33表示的是使用图32的装置来制作本发明的栅极氧化膜或栅极氮化膜，形成液晶显示元件、有机EL发光元件等驱动或处理电路用的多晶硅薄膜晶体管(TFT)的例子。
首先，论述形成并使用氧化硅膜的例子。
参照图33，1901是玻璃衬底，1902是Si3N4膜，1903是以(111)面为主取向的多晶硅nMOS的隧道层，1905、1906分别是多晶硅的nMOS的源极区、漏极区，1904是以(111)面为主取向的多晶硅pMOS的隧道层，1907、1908分别是多晶硅pMOS的源极区、漏极区。1910是多晶硅nMOS的栅极，1911是多晶硅pMOS的栅极，1912是SiO2、BSG、BPSG等绝缘膜，1913、1914是多晶硅nMOS的源极(同时为多晶硅p-MOS的漏极)，1915是多晶硅p-MOS的源极。
形成于绝缘膜上的多晶硅在绝缘膜的垂直方向上朝向(111)面时是稳定的，并且是结晶性致密的高质量的多晶硅。在本实施例中，1909是使用图32的装置按与实施例一相同的过程制作的本发明的厚度为0.2μm的氧化硅膜层，在朝向(111)面的多晶硅上在400℃温度下以厚度为3nm而形成。
根据本实施例，在晶体管间的元件分离区域的尖锐角部中氧化膜不薄，但可确认在边缘部中均匀膜厚的氧化硅膜被形成在多晶硅上。用于形成源极、漏极区的离子注入不通过栅极氧化膜进行，在400℃下进行电激活来形成。其结果，可在400℃以下的温度实施所有工序，可以在玻璃衬底上形成晶体管。该晶体管的迁移率是电子时约为300cm2/Vsec以上，空穴时约为150cm2/Vsec以上，源极、漏极耐压和栅极耐压为12V以上。在隧道长度为1.5-2.0nm左右的晶体管中，可进行超过100MHz的高速工作。氧化硅膜的泄漏特性、多晶硅/氧化膜的界面能级特性也很好。
通过使用本实施例的晶体管，液晶显示元件、有机EL发光元件可以具有大画面、低价格、高速动作和高可靠性。
本实施例是将本发明的栅极氧化膜或栅极氮化膜适用于多晶硅的实施例，但同样可适用在被用于液晶显示元件等的非晶硅薄膜晶体管(TFT)、特别是交错型的薄膜晶体管(TFT)的栅极氧化膜或栅极氮化膜上。
(第十实施例)
下面，说明将具有金属层的SOI元件、多晶硅元件、非晶硅元件进行叠层的三维叠层LSI的实施例。
图34是本发明的三维LSI的剖面结构的原理图。
在图34中，2001是第一SOI及布线层，2002是第二SOI及布线层，2003是第一多晶硅元件及布线层，2004是第二多晶硅元件及布线层，2005是非晶硅半导体元件以及功能材料元件及布线层。
在所述第一SOI及布线层2001、所述第二SOI及布线层2002上，使用在实施例七中说明的SOI晶体管来制作数字运算处理部分、高精度高速模拟部分、同步DRAM部分、电源部分、接口电路部分等。
在所述第一多晶硅元件和布线层2003中，使用在前面实施例六、八中叙述的多晶硅晶体管、闪存等来制作并行数字运算部分、功能块间中继器部分、存储元件部分等。
在另一个所述第二多晶硅元件和布线层2004中，使用所述实施例八中叙述的多晶硅晶体管来形成放大器、AD变换器等并行模拟运算部分。在非晶硅半导体元件和功能材料元件及布线层2005上，制作光传感器、声音传感器、触觉传感器、电波发送接收部分等。
所述非晶硅半导体元件和功能材料元件及设置于布线层2005内的光传感器、声音传感器、触觉传感器、电波发送接收部的信号由使用所述第二多晶硅元件和设置于布线层2004中的多晶硅晶体管的放大器、AD变换器等并行模拟运算部分处理，而且将该处理在使用所述第一多晶硅元件和布线层2003或所述第二多晶硅元件和设置于布线层2004中的多晶硅晶体管、闪存的并行数字运算部分、存储元件部分中继续进行，进而由使用所述第一SOI和布线层2001或所述第二SOI和设置于布线层2002中的SOI晶体管的数字运算处理部分、高精度高速模拟部分、同步DRAM来进行处理。
此外，即使将所述第一多晶硅元件和设置于布线层2003中的功能块间中继器部分设置多个，也不占有很大的芯片面积，可以对LSI整体的信号同步进行调整。
根据上述实施例的详细说明的本发明的技术可知，能够制成这样的三维LSI。
产业上的可利用性
根据本发明，在硅衬底等的硅表面上能够形成隧道绝缘膜，这种隧道绝缘膜的组成具有，氧化膜和氮化膜的叠层，或者氮化膜、氧化膜和氮化膜的依次叠层，以及整体氮氧化膜组成，这样可使漏电流大幅度减少的同时，能使膜厚变薄。与此相伴，对于闪存元件等，可以增大写入时的隧道电流密度，提高动作速度。此外能够降低动作电压。

Claims (59)

1.一种形成在硅表面上的电介质膜，其特征在于，
所述电介质膜，含有氮，其中，氮浓度的分布是，电介质膜表面的浓度高于电介质膜中央部分的浓度。
2.如权利要求1所述电介质膜，其特征在于，在所述电介质膜中，氮浓度在所述硅表面的界面近旁也高于在电介质膜中央部分。
3.如权利要求1所述电介质膜，其特征在于，所述电介质膜由氮氧化硅膜组成，氮浓度在所述膜中央部分为最低。
4.如权利要求1所述电介质膜，其特征在于，所述电介质膜在与所述电极接触的膜表面，实际上具有氮化硅膜的组成。
5.如权利要求1所述电介质膜，其特征在于，所述电介质膜在所述膜中央部分，实际上具有氧化硅膜的组成。
6.一种半导体器件，具有：
硅衬底；
在所述硅衬底上形成的绝缘膜；以及
在所述绝缘膜上形成的电极，
所述半导体器件的特征在于，所述绝缘膜具有的氮浓度分布是，与所述电极接触的膜表面的浓度高于膜中央部分的浓度。
7.如权利要求5所述半导体器件，其特征在于，在所述绝缘膜中，即使在所述硅衬底的界面近旁，氮浓度也高于所述膜中央部分。
8.如权利要求6所述半导体器件，其特征在于，所述绝缘膜由氮氧化硅膜组成，氮浓度在所述膜中央部分为最低。
9.如权利要求6所述半导体器件，其特征在于，所述绝缘膜在与所述电极接触的膜表面，实际上具有氮化硅膜的组成。
10.如权利要求6所述半导体器件，其特征在于，所述绝缘膜在所述膜中央部分，实际上具有氧化硅膜的组成。
11.如权利要求6所述半导体器件，其特征在于，在所述第一电极上，通过电极间绝缘膜形成第二电极。
12.一种非易失性半导体存储器件，具有：
硅衬底；
隧道绝缘膜，在所述硅衬底上形成；
浮动栅极，在所述隧道绝缘膜上形成；以及
控制栅极，通过电极间绝缘膜被设置在所述浮动栅极上，
所述非易失性半导体存储器件的特征在于，所述绝缘膜的任何一个，具有的氮浓度分布是，与所述电极接触的膜表面的浓度高于膜中央部分的浓度。
13.如权利要求12所述非易失性半导体存储器件，其特征在于，在所述隧道绝缘膜中，即使在所述硅衬底的界面近旁，氮浓度也高于所述膜中央部分。
14.如权利要求12所述非易失性半导体存储器件，其特征在于，所述隧道绝缘膜由氮氧化硅膜组成，氮浓度在所述膜中央部分最低。
15.如权利要求12所述非易失性半导体存储器件，其特征在于，所述隧道绝缘膜在与所述电极接触的膜表面上，实际上具有氮化硅膜的组成。
16.如权利要求12所述非易失性半导体存储器件，其特征在于，所述隧道绝缘膜在所述膜中央部分，实际上具有氧化硅膜的组成。
17.一种电介质膜的形成方法，其特征在于，具有：
在表面上形成氧化硅膜的工序；以及
将所述氧化硅膜的表面暴露于氮化氢基NH*并加以改变的工序。
18.如权利要求17所述电介质膜的形成方法，其特征在于，
所述氮化氢基NH*在微波等离子体中形成，其中，所述微波等离子体在一种混合气体中形成，所述混合气体由选自Ar或Kr的惰性气体与含有以氮及氢为构成成分元素的气体混合而成。
19.如权利要求18所述电介质膜的形成方法，其特征在于，
所述微波等离子体在所述表面上具有1012cm-3以上的电子密度。
20.如权利要求18所述电介质膜的形成方法，其特征在于，
所述微波等离子体在所述表面上具有10V以下的等离子体电位。
21.如权利要求18所述电介质膜的形成方法，其特征在于，
含有以所述氮及氢为构成成分元素的气体是NH3气体。
22.如权利要求18所述电介质膜的形成方法，其特征在于，
含有以所述氮及氢为构成成分元素的气体由N2气体与H2气体的混合气体构成。
23.如权利要求17所述电介质膜的形成方法，其特征在于，
所述表面由硅表面构成，所述氧化膜是通过所述硅表面的氧化而形成的。
24.如权利要求23所述电介质膜的形成方法，其特征在于，
所述硅表面的氧化是通过将所述硅表面暴露在微波等离子体中的工序而被实行的，所述微波等离子体在一种混合气体中形成，所述混合气体含有以Kr为主的惰性气体以及以氧为构成元素的气体。
25.如权利要求23所述电介质膜的形成方法，其特征在于，
所述氧化硅膜通过所述表面的热氧化而形成。
26.一种电介质膜的形成方法，其特征在于，具有：
在表面上形成氧化硅膜的工序；以及
将所述氧化硅膜的表面暴露在微波等离子体中，改变所述氧化硅膜表面的工序，其中，所述微波等离子体在一种混合气体中形成，所述混合气体由选自Ar或Kr的惰性气体与含有以氮及氢为构成成分元素的气体混合而成。
27.如权利要求26所述电介质膜的形成方法，其特征在于，
所述微波等离子体在所述表面上具有1012cm-3以上的电子密度。
28.如权利要求26所述电介质膜的形成方法，其特征在于，
所述微波等离子体在所述表面上具有10V以下的等离子体电位。
29.如权利要求26所述电介质膜的形成方法，其特征在于，
含有以所述氮及氢为构成成分元素的气体是NH3气体。
30.如权利要求26所述电介质膜的形成方法，其特征在于，
含有以所述氮及氢为构成成分元素的气体由N2气体与H2气体的混合气体构成。
31.如权利要求26所述电介质膜的形成方法，其特征在于，
所述表面由硅表面构成，所述氧化膜是通过所述硅表面的氧化而形成的。
32.如权利要求31所述电介质膜的形成方法，其特征在于，
所述硅表面的氧化是通过将所述硅表面暴露在微波等离子体中的工序而被实行的，所述微波等离子体在一种混合气体中形成，所述混合气体含有以Kr为主的惰性气体以及以氧为构成元素的气体。
33.如权利要求31所述电介质膜的形成方法，其特征在于，
所述氧化硅膜通过所述硅表面的热氧化而形成。
34.一种电介质膜的形成方法，其特征在于，
将硅表面暴露在微波等离子体中，在所述硅表面上形成氮氧化膜的工序，其中，所述微波等离子体在一种混合气体中形成，所述混合气体含有以Kr为主的惰性气体、以氮为构成元素的气体以及以氧为构成成分元素的气体。
35.如权利要求34所述电介质膜的形成方法，其特征在于，
所述微波等离子体在所述硅表面上具有1012cm-3以上的电子密度。
36.如权利要求34所述电介质膜的形成方法，其特征在于，
所述微波等离子体在所述硅表面上具有10V以下的等离子体电位。
37.如权利要求34所述电介质膜的形成方法，其特征在于，
含有以所述氮为构成成分元素的气体是NH3气体，含有以所述氧为构成成分元素的气体是O2气体。
38.如权利要求37所述电介质膜的形成方法，其特征在于，
以96.5∶3∶0.5的分压比提供所述惰性气体、所述O2气体以及所述NH3气体。
39.如权利要求34所述电介质膜的形成方法，其特征在于，
在将所述硅表面暴露在微波等离子体中的工序中，所述硅表面被暴露在原子态O*以及氮化氢基NH*中。
40.一种半导体器件的制造方法，其特征在于，具有：
在硅衬底上通过氧化处理形成氧化硅膜的工序；
将所述氧化硅膜的表面暴露在氮化氢基NH*中并加以改变的工序；以及
在所述被改变的氧化硅膜上形成栅极的工序。
41.如权利要求40所述半导体器件的制造方法，其特征在于，
所述氮化氢基NH*通过微波等离子体而形成，所述微波等离子体在一种混合气体中形成，所述混合气体由选自Ar或Kr的惰性气体与含有以氮及氢为构成成分元素的气体混合而成。
42.如权利要求41所述半导体器件的制造方法，其特征在于，
所述微波等离子体在所述硅衬底的表面上具有1012cm-3以上的电子密度。
43.如权利要求41所述半导体器件的制造方法，其特征在于，
所述微波等离子体在所述硅衬底的表面上具有10V以下的等离子体电位。
44.如权利要求41所述半导体器件的制造方法，其特征在于，
含有以所述氮及氢为构成成分元素的气体是NH3气体。
45.如权利要求41所述半导体器件的制造方法，其特征在于，
含有以所述氮及氢为构成成分元素的气体由N2气体与H2气体的混合气体构成。
46.如权利要求41所述半导体器件的制造方法，其特征在于，
所述氧化硅膜通过将所述硅表面暴露在微波等离子体中的工序而形成，其中，所述微波等离子体在一种混合气体中形成，所述混合气体含有以Kr为主的惰性气体以及以氧为构成元素的气体。
47.一种半导体器件的制造方法，其特征在于，具有：
在硅衬底上通过氧化处理形成氧化硅膜的工序；
将所述氧化硅膜表面暴露在微波等离子体中，改变所述氧化硅膜表面的工序，其中，所述微波等离子体在一种混合气体中形成，所述混合气体由选自Ar或Kr的惰性气体与含有以氮及氢为构成成分元素的气体混合而成；以及
在所述被改变的氧化硅膜上形成栅极的工序。
48.如权利要求47所述半导体器件的制造方法，其特征在于，
所述微波等离子体在所述硅衬底的表面上具有1012cm-3以上的电子密度。
49.如权利要求47所述半导体器件的制造方法，其特征在于，
所述微波等离子体在所述硅衬底的表面上具有10V以下的等离子体电位。
50.如权利要求47所述半导体器件的制造方法，其特征在于，
含有以所述氮及氢为构成成分元素的气体是NH3气体。
51.如权利要求47所述半导体器件的制造方法，其特征在于，
含有以所述氮及氢为构成成分元素的气体由N2气体与H2气体的混合气体构成。
52.如权利要求47所述半导体器件的制造方法，其特征在于，
所述氧化硅膜的氧化是通过将所述硅表面暴露在微波等离子体中的工序而实行的，其中，所述微波等离子体在一种混合气体中形成，所述混合气体含有以Kr为主的惰性气体以及以氧为构成元素的气体。
53.如权利要求47所述半导体器件的制造方法，其特征在于，
所述氧化硅膜通过热氧化而形成。
54.一种半导体器件的制造方法，其特征在于，具有：
将硅衬底表面暴露在微波等离子体中，在所述硅表面上形成氮氧化膜的工序，其中，所述微波等离子体在一种混合气体中形成，所述混合气体含有以Kr为主的惰性气体、以氮为构成元素的气体以及以氧为构成成分元素的气体；以及
在所述氮氧化硅膜上形成栅极的工序。
55.如权利要求54所述半导体器件的制造方法，其特征在于，
所述微波等离子体在所述硅衬底的表面上具有1012cm-3以上的电子密度。
56.如权利要求54所述半导体器件的制造方法，其特征在于，
所述微波等离子体在所述硅衬底的表面上具有10V以下的等离子体电位。
57.如权利要求54所述半导体器件的制造方法，其特征在于，
含有以所述氮为构成成分元素的气体是NH3气体，含有以所述氧为构成成分元素的气体是O2气体。
58.如权利要求57所述半导体器件的制造方法，其特征在于，
以96.5∶3∶0.5的分压比提供所述惰性气体、所述O2气体以及所述NH3气体。
59.如权利要求54所述半导体器件的制造方法，其特征在于，
在将所述硅表面暴露在微波等离子体中的工序中，所述硅表面被暴露在原子态O*以及氮化氢基NH*中。
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