CN1234156C - 绝缘膜的形成方法和半导体装置的制造方法 - Google Patents

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    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31641—Deposition of Zirconium oxides, e.g. ZrO2

Abstract

利用离子注入等向膜注入原子和热处理，形成高电介质膜。例如，在硅衬底(101)之上形成了热氧化膜即SiO2膜(102)后，从等离子体(105)向SiO2膜(102)内注入Zr离子(Zr+)。然后，通过进行SiO2膜(102)和Zr注入层(103)的退火处理，在Zr注入层(103)内注入的Zr扩散，SiO2膜(102)和Zr注入层(103)全体变为由Zr-Si-O(硅酸盐)构成的介电常数高的高电介质膜(106)。通过把该高电介质膜(106)作为MISFET的栅绝缘膜，能得到栅漏特性好的MISFET。

Description

绝缘膜的形成方法和半导体装置的制造方法
技术领域
本发明涉及半导体装置的制造方法以及制造装置，特别是涉及具有高的介电常数的极薄栅绝缘膜的形成方法。
背景技术
近年，半导体集成电路的高集成化迅速发展，在MOS型半导体装置中，也要求晶体管元件的微细化、高性能化，特别是伴随着晶体管等元件的微细化，就有必要实现可靠性高的MOS设备。为了提高MOS设备的可靠性，有必要使构成MOS设备的各部分具有高的可靠性。特别是，关于MOS设备中使用的栅绝缘膜，其薄膜化迅速进展。可以预计，在21世纪中，使用2nm以下的非常薄的绝缘膜。因为栅绝缘膜的厚度越薄，就越要求绝缘膜的特性的均匀性，所以非常重视具有良好的特性的MOS晶体管的实现，甚至于认为栅绝缘膜的特性决定MOS晶体管的特性、乃至半导体集成电路的电特性。
现在，在栅绝缘膜中主要使用了SiO2膜，当SiO2膜时，在厚度为2nm以下的极薄膜区域中，不但其可靠性下降，而且直接隧道效应导致的栅漏电流增大成为一个大问题。即为了实现低耗电的LSI，就有必要抑制该栅漏电流。可是，隧道效应导致的栅漏电流是由物理法则支配的现象，很大程度上取决于SiO2膜自身的物理性质。而且，用已经极薄的SiO2膜，无法实现低耗电的LSI。
对此，例如象参考文献(Lee et al.IEEE/International Electron DeviceMeeting99，p.33)中所记载的动向颇受瞩目：通过采用比SiO2膜的介电常数还高的膜来增大膜厚度，抑制漏电流，确保电容象极薄的SiO2膜那样大。例如，通过利用介电常数高的HfO2膜(高介电常数膜)作栅绝缘膜，能实现具有相当于2nm以下的SiO2膜的电容、漏电流与SiO2膜相比降低了近3个数量级的晶体管。这里，例如，当由HfO2构成栅绝缘膜时，一般采用基于反应性溅射方式的成膜方法。
另外，18(a)～(c)是表示通过等离子体CVD法形成由HfO2膜构成的栅绝缘膜的步骤的截面图。
首先，准备了图18(a)所示的p型Si衬底501后，在图14(b)所示的步骤中，使Ar离子与HfO2靶相撞，溅射Hf原子，把该Hf原子发射到Ar等离子体504中。然后，在Ar等离子体504内，生成了HfO2活性种503，该HfO2活性种503被堆积在Si衬底501上，形成HfO2膜504。接着，在图14(c)所示的步骤中，在HfO2膜504上堆积多晶硅膜505。然后，通过对多晶硅膜505和HfO2膜进行刻膜，图中虽然未显示，但是能形成栅绝缘膜和栅电极。
另外，在系统LSI等中，也利用了搭载了具有不同膜厚度的栅绝缘膜的多种MIS设备的LSI。以往，我们知道：搭载了具有I/O部上设置的3.3V系列的厚栅绝缘膜的MIS设备和具有逻辑磁心部的薄栅绝缘膜MIS设备等两种设备的LSI。可是，最近采用的MIS设备，把逻辑磁心部的薄栅氧化膜的种类进一步细化，为了降低备用时栅漏电流，只在某区域，使栅绝缘膜的厚度在物理上增厚。这时，采用了这样的方法：预先在形成厚栅绝缘膜的部分的衬底区域注入F等的离子，利用与未注入的部分的氧化速度差，在同一衬底上同时形成膜厚度不同的栅绝缘膜。
可是，有人指出：当使用具有高介电常数的HfO2膜和ZrO2膜作为MOS晶体管的栅绝缘膜时，与SiO2膜相比，在栅绝缘膜和Si衬底之间的界面的特性变差，无法提高MOS晶体管的特性。另外，当采用溅射方式时，离子冲击导致的Si衬底501的损伤令人担心。因此，不用HfO2膜和ZrO2膜而是导入HfSiO或ZrSiO类的所谓硅酸盐材料这一趋势很强。可是，硅酸盐类材料中，很难控制它的膜的成分，也很难控制硅酸盐层形成时的Si衬底的表面附近的SiO2层的膜厚度。结果，当使用硅酸盐类材料作为栅绝缘膜时，栅漏电流的偏差很大，很难批量生产。
另外，在衬底上，当按照晶体管要求的特性，设置了多种由厚度不同的氧化膜(或氮氧化膜)构成的栅绝缘膜时，在所述以往的通过F离子的注入使氧化速度变化的方法中，很难正确地控制厚度，所以会产生栅极-衬底间的电容偏差大的问题。而如果为了形成三种厚度不同的氧化膜或氮氧化膜，重复部分地除去氧化膜的步骤，硅衬底面也有可能因为多次蚀刻而出现问题。
发明内容
本发明的目的就在于提供一种可容易地形成不但可持续保持Si衬底上的SiO2膜具有良好的特性而且具有高介电常数的栅绝缘膜的方法、和具有该栅绝缘膜并且能对应晶体管的微细化的半导体装置的制造方法。
本发明的第一绝缘膜的形成方法包含：步骤(a)——在本导体衬底的表面区域至少导入氧，形成初期绝缘膜；和步骤(b)——在所述初期绝缘膜的至少一部分中导入至少一种金属；以及步骤(c)——为使所述金属膜中的金属原子在所述初期绝缘膜内扩散，以不超过再结晶温度的温度进行热处理，在所述半导体衬底的至少一部分上形成比所述初期绝缘膜的介电常数大的至少一个高电介质膜。
根据该方法，使导入初期绝缘膜的至少一部分中的金属扩散，能从初期绝缘膜形成介电常数高的高电介质膜。因此，例如能在不改变初期绝缘膜整体的电容的前提下，使厚度增大，这时，能降低漏电流。另外，当使高电介质膜的电容比初期绝缘膜整体的电容还大时，维持了在半导体衬底中导入氧而形成的初期绝缘膜和半导体衬底之间的良好的界面状态。因此，通过比较简单的步骤，就能得到与半导体衬底之间的界面状态良好的并且漏电特性良好的绝缘膜。
在所述步骤(a)中，能使用硅衬底作为所述半导体衬底，形成氧化硅膜或氮氧化硅膜作为所述初期绝缘膜。
在所述步骤(b)中，作为所述金属，通过注入从Hf、Zr、Al中选择的至少一种金属，就能得到介电常数高的绝缘膜。
在所述步骤(c)中，在所述初期绝缘膜中的与所述半导体衬底之间的界面附近的区域，能留下SiO2膜。
在所述步骤(b)中，通过在所述初期绝缘膜中注入等离子体中的金属离子，能有效地在初期绝缘膜中导入金属。
在所述步骤(b)中，通过离子注入法，能在所述初期绝缘膜中注入所述金属的离子。
在所述步骤(b)中，通过只在所述初期绝缘膜的第一晶体管形成区域中导入所述金属，在所述步骤(c)中，只在所述初始绝缘膜中的第一晶体管形成区域上形成所述高电介质膜，把所述高电介质膜作为第一晶体管的栅绝缘膜使用，能使所述初期绝缘膜作为比第一晶体管的动作速度慢的第二晶体管的栅绝缘膜使用。例如，在半导体集成电路中，能把第一晶体管作为特别要求高速动作的晶体管使用，把第二晶体管作为要求高可靠性的晶体管使用。
在所述步骤(b)中，作为所述至少一种金属，把彼此种类不同的多种金属导入所述初期绝缘膜的多个区域，在所述步骤(c)中，使所述多种金属在所述初期绝缘膜内扩散，形成比所述初期绝缘膜的介电常数大的多个高电介质膜作为所述至少一个高电介质膜，通过把所述多个高电介质膜作为动作特性彼此不同的多个晶体管的栅绝缘膜，就不用象以往那样改变栅氧化膜的厚度，就能在半导体衬底上设置特性(阈值等)不同的多种晶体管。例如，包括I/O部的晶体管、要求高速动作的晶体管、比较低速并且阈值电压低的晶体管。
在所述步骤(b)中，在所述初期绝缘膜的多个区域中，以彼此不同的浓度导入一种金属，在所述步骤(c)中，使所述金属在所述初期绝缘膜内扩散，形成比所述初期绝缘膜的介电常数大的多个高电介质膜作为所述至少一个高电介质膜。据此，也同样能在半导体衬底上设置特性(阈值等)不同的多种晶体管。
本发明的第二绝缘膜的形成方法包含：步骤(a)——在半导体衬底之上形成至少包含金属氧化膜的初期绝缘膜；和步骤(b)——在所述初期绝缘膜的至少一部分上注入构成所述半导体衬底的半导体的原子；以及步骤(c)——为使所述半导体的原子在所述初期绝缘膜内扩散，以不超过再结晶温度的温度进行热处理，在所述初期绝缘膜的至少一部分上形成与所述初期绝缘膜的介电常数不同的至少一个电介质膜。
根据该方法，因为电介质膜由介电常数高的金属氧化膜形成，所以得到比以往的热氧化膜的介电常数高的电介质膜。因此，通过比较简单的步骤，能得到漏电特性良好的电介质膜。
在所述步骤(c)中，通过在氧化环境下进行热处理，热氧化了半导体衬底的表面部，所以电介质膜中靠近半导体衬底的部分的半导体原子-O的比例升高，电介质膜和半导体衬底之间的界面状态变得良好。
最好是在所述步骤(a)中，使用硅衬底作为半导体衬底，作为所述初期绝缘膜，形成从SiO2膜和ZrO2膜的层叠膜、SiO2膜和HfO2膜的层叠膜、ZrO2膜和HfO2膜的层叠膜中某一层叠膜。
在所述步骤(b)中，在所述初期绝缘膜的多个区域，以彼此不同的浓度导入所述半导体的原子，在所述步骤(c)中，形成介电常数彼此不同的多个电介质膜作为所述至少一个电介质膜，把所述多个电介质膜作为动作特性彼此不同的多个晶体管的栅绝缘膜使用。据此，即使不象以往那样改变栅氧化膜的厚度，也能在半导体衬底上设置特性(阈值等)不同的多种晶体管。例如，设置I/O部的晶体管、要求高速动作的晶体管、比较低速并且阈值电压低的晶体管。
本发明的第三绝缘膜的形成方法包含：步骤(a)——在半导体衬底的表面区域导至少导入氧，形成初期绝缘膜；和步骤(b)——在所述初期绝缘膜的至少一部分上导入至少一种金属；和步骤(c)——在所述初期绝缘膜上形成导体膜；和步骤(d)——对所述导体膜刻膜，形成至少一个晶体管的栅电极；和步骤(e)——在所述半导体衬底中的位于所述栅电极的两侧的区域导入杂质，形成至少一个晶体管的源漏间区域；以及步骤(f)——以不超过再结晶温度的温度进行热处理，使导入所述源漏间区域的杂质活性化，并且使所述金属在所述初期绝缘膜内扩散，在所述初期绝缘膜的至少一部分上形成成为至少一个晶体管的栅绝缘膜的比所述初期绝缘膜的介电常数大的高电介质膜。
根据该方法，与初期绝缘膜的形成方法同样，使导入初期绝缘膜的至少一部分的金属扩散，能从初期绝缘膜形成介电常数高的高电介质膜。因此，例如能在不改变初期绝缘膜整体的电容的前提下，使厚度增大，这时，能降低漏电流。另外，当使高电介质膜的电容比初期绝缘膜整体的电容还大时，维持了在半导体衬底中导入氧而形成的初期绝缘膜和半导体衬底之间的良好的界面状态。因此，通过比较简单的步骤，就能得到与半导体衬底之间的界面状态良好的并且漏电特性良好的绝缘膜。
在所述步骤(a)中，能使用硅衬底作为所述半导体衬底，形成氧化硅膜或氮氧化硅膜作为所述初期绝缘膜。
在所述步骤(b)中，在所述初期绝缘膜的多个区域之上，堆积种类彼此不同的多个金属膜，在所述步骤(c)中，形成介电常数彼此不同的多个电介质膜作为所述至少一个高电介质膜，把所述多个高电介质膜作为动作特性彼此不同的多个晶体管的栅绝缘膜使用。据此，即使不象以往那样改变栅氧化膜的厚度，也能在半导体衬底上设置特性(阈值等)不同的多种晶体管。例如，设置I/O部的晶体管、要求高速动作的晶体管、比较低速并且阈值电压低的晶体管。
本发明的第一半导体装置的制造方法包含：步骤(a)——在半导体衬底的表面区域导至少导入氧，形成初期绝缘膜；和步骤(b)——在所述初期绝缘膜的至少一部分上导入至少一种金属；和步骤(c)——在所述初期绝缘膜上形成导体膜；和步骤(d)——对所述导体膜刻膜，形成至少一个晶体管的栅电极；和步骤(e)——在所述半导体衬底中的位于所述栅电极的两侧的区域导入杂质，形成至少一个晶体管的源漏间区域；以及步骤(f)——以不超过再结晶温度的温度进行热处理，使导入所述源漏间区域的杂质活性化，并且使所述金属在所述初期绝缘膜内扩散，在所述初期绝缘膜的至少一部分上形成成为至少一个晶体管的栅绝缘膜的比所述初期绝缘膜的介电常数大的高电介质膜。
通过该方法，能得到具有基于所述初期绝缘膜的形成方法的与半导体衬底之间的界面状态良好的、并且漏电特性良好的栅绝缘膜的半导体装置。
在所述步骤(b)中，只在所述初期绝缘膜中的第一晶体管的形成区域导入所述金属，在所述步骤(f)中，只在所述初期绝缘膜中的第一晶体管的形成区域形成所述高电介质膜，作为所述至少一个晶体管，形成把所述高电介质膜作为栅绝缘膜的第一晶体管和把所述初期绝缘膜作为栅绝缘膜的比所述第一晶体管的动作速度慢的第二晶体管。据此，例如在半导体集成电路中，能把第一晶体管作为特别要求高速动作的晶体管使用，把第二晶体管作为要求高可靠性的晶体管使用。
可在所述步骤(b)中，在所述初期绝缘膜的多个区域中导入种类彼此不同的多种金属，作为所述至少一种金属，在所述步骤(f)中，使所述多种金属在所述初期绝缘膜内扩散，形成比所述初期绝缘膜介电常数大的多个高电介质膜作为所述至少一个高电介质膜，形成把所述多个高电介质膜作为栅绝缘膜的动作特性彼此不同的多个晶体管。
本发明的第二半导体装置的制造方法包含：步骤(a)——在半导体衬底之上形成至少包含金属氧化膜的初期绝缘膜；和步骤(b)——在所述初期绝缘膜的至少一部分上，注入构成所述半导体衬底的半导体的原子；和步骤(c)——在所述初期绝缘膜上形成导体膜；和步骤(d)--对所述导体膜刻膜，形成至少一个晶体管的栅电极；和步骤(e)——在所述半导体衬底中的位于所述栅电极的两侧的区域导入杂质，形成至少一个晶体管的源漏间区域；以及步骤(f)——以不超过再结晶温度的温度进行热处理，使导入所述源漏间区域的杂质活性化，并且使所述半导体的原子在所述初期绝缘膜内扩散，在所述初期绝缘膜的至少一部分上形成成为至少一个晶体管的栅绝缘膜的与所述初期绝缘膜的介电常数不同的电介质膜。
根据该方法，能得到具有基于所述初期绝缘膜的形成方法的与半导体衬底之间的界面状态良好的、并且漏电特性良好的栅绝缘膜的半导体装置。
可在所述步骤(b)中，在所述初期绝缘膜的多个区域，以彼此不同的浓度导入所述半导体的原子，在所述步骤(c)中，形成介电常数彼此不同的多个电介质膜作为所述至少一个电介质膜，作为所述至少一个晶体管，形成把所述多个高电介质膜作为栅绝缘膜的彼此动作特性不同的多个晶体管。
本发明的第三半导体装置的制造方法包含：步骤(a)——在半导体衬底上形成初期绝缘膜；和步骤(b)——在所述初期绝缘膜的至少一部分上，堆积金属膜；和步骤(c)——在所述金属膜上形成导体膜；和步骤(d)——对所述导体膜刻膜，形成栅电极；和步骤(e)——在所述半导体衬底中的位于所述栅电极的两侧的区域导入杂质，形成源漏间区域；以及步骤(f)——以不超过再结晶温度的温度进行热处理，使导入所述源漏间区域的杂质活性化，并且使所述金属膜中的金属原子在所述初期绝缘膜内扩散，在所述初期绝缘膜的至少一部分上形成成为至少一个晶体管的栅绝缘膜的比所述初期绝缘膜的介电常数大的高电介质膜。
根据该方法，也能得到与半导体衬底之间的界面状态良好的、并且漏电特性良好的栅绝缘膜的半导体装置。
可在所述步骤(b)中，在所述初期绝缘膜的多个区域上，堆积种类彼此不同的多个金属膜，在所述步骤(f)中，形成介电常数彼此不同的多个高电介质膜作为所述至少一个高电介质膜，形成把所述多个高电介质膜作为栅绝缘膜的动作特性彼此不同的多个晶体管。
附图说明
图1(a)～(d)是表示具有实施例1的高介电常数栅绝缘膜的MISFET的制造步骤中的前半部分的截面图。
图2(a)～(c)是表示具有实施例1的高介电常数栅绝缘膜的MISFET的制造步骤中的后半部分的截面图。
图3是概略表示实施例1的半导体装置的制造中使用的制造装置的结构的俯视图。
图4是概略表示实施例1中使用的Zr等离子体生成用罐的结构的截面图。
图5是概略表示实施例1中使用的高速热处理炉的结构的截面图。
图6是表示附加了衬底偏压部件的本实施例的变形例1的罐的结构的截面图。
图7(a)～(d)是表示使用一般的离子注入法把Zr导入SiO2膜的实施例1的变形例2的半导体装置的制造步骤的一部分的截面图。
图8(a)～(f)是表示只把SiO2膜的上部变为硅酸盐层的实施例1的变形例3的半导体装置的制造步骤的截面图。
图9(a)～(d)是表示实施例2的半导体装置的制造步骤的一部分的截面图。
图10(a)～(d)是表示使用一般的离子注入法把Zr导入SiO2膜的实施例2的变形例的半导体装置的制造步骤的一部分的截面图。
图11(a)～(e)是表示实施例3的半导体装置的制造步骤的一部分的截面图。
图12(a)～(d)是表示实施例4的半导体装置的制造步骤的一部分的截面图。
图13是表示评价使用各实施例的栅绝缘膜形成扩展区域前的结构即MIS电容器的电特性(栅漏电流值)的结果的图。
图14(a)～(e)是表示本发明的实施例5的半导体装置的制造步骤的截面图。
图15是由实施例5的制造方法形成的系统LSI的俯视图。
图16是表示实施例5中的第一晶体管和第二晶体管的栅漏电流(备用时的漏电流)的栅电压依存性的图。
图17是表示实施例5的第一晶体管和第二晶体管的可靠性评价结果的威布尔曲线图。
图18(a)～(c)是表示通过等离子体CVD法形成由HfO2膜构成的栅绝缘膜的以往的制造步骤的截面图。
具体实施方式
-实施例1-
下面，参照图1(a)～(d)、图2(a)～(c)、图3、图4、图5，说明本发明的实施例1的半导体装置的制造装置和制造方法。
图1(a)～(d)以及图2(a)～(c)是表示具有本发明的实施例1的高介电常数栅绝缘膜的MISFET(半导体装置)的制造步骤的截面图。另外，图3是概略表示本实施例的半导体装置的制造中使用的制造装置的结构的俯视图。
如图3所示，本实施例中使用的制造装置是所谓的群集装置，具有：热氧化膜形成用的高速氧化炉251、Zr等离子体生成用罐252、用于热处理的高速热处理炉254、冷却用罐255、装载固定罐253、晶片装载/卸载部256。即在本实施例中，使用群集装置，在减压环境下，进行了从减压环境下的热氧化膜的形成到高介电常数栅绝缘膜的形成的一系列处理。
首先，在图1(a)所示的步骤中，准备晶片状态的p型硅衬底101。然后，对硅衬底101进行先期洗净后，把硅衬底101搬入群集装置的装载固定罐253。
接着，在图1(b)所示的步骤中，把硅衬底101导入高速氧化炉201中，通过热氧化处理在硅衬底之上形成光学膜厚为5.0nm的SiO2膜102。这时，在炉内导入O2气，在900℃、30秒的条件下进行热氧化。
接着，在图1(c)所示的步骤中，把硅衬底101输送到等离子体形成罐252，从通过Ar溅射形成的Zr等离子体105把Zr离子(Zr+)导入SiO2膜102中。
图4是概略表示Zr等离子体生成用罐252的结构的截面图。如同一图所示，在Zr等离子体生成用罐252内配置了：用于保持硅衬底的晶片台201、由DC偏压源206外加了DC偏压的Zr靶板(target)205、靶板支架204。另外，在Zr等离子体生成用罐252和装载固定罐253之间设置了闸式阀203，设置了用于把气体导入Zr等离子体生成用罐252中的气体导入部207和用于从Zr等离子体生成用罐252排气的气体排出部211。
而且，在Zr等离子体生成用罐252内，Ar气的流量为80sccm，罐252内的压力为100mTorr(13.3Pa)，从DC偏压源206向Zr靶板205外加1kV偏压，进行约60秒的等离子体处理。这时，如图1(c)所示，Zr原子以及离子从Zr靶板205被溅射到等离子体105中，Zr离子(Zr+)从等离子体105注入SiO2膜102中。结果，Zr离子被注入到距SiO2膜102的表面4nm深附近，SiO2膜102的上部成为具有Zr原子多的组成的氧化硅层即Zr注入层103。
须指出的是，最好调整外加在等离子体上的偏压，使等离子体自身的偏压变为100～1500eV左右。
接着，在图1(d)所示的步骤中，继续在高速热处理炉254内，以650℃、10秒的条件对SiO2膜102和Zr注入层103进行退火处理。通过该退火处理，使注入Zr注入层103内的Zr扩散，整个SiO2膜102和Zr注入层103变为由Zr-Si-O(硅酸盐)构成的介电常数高的高电介质膜106。
这时，在不超过再结晶温度(在由Zr-Si-O构成的高电介质膜106中，为700℃左右)的温度下，通过进行退火，能得到特别好的特性。
须指出的是，在图1(d)所示的步骤中，也可以不让Zr扩散到Zr注入层103下方残存的SiO2膜102的整个厚度方向，在由Zr-Si-O构成的硅酸盐层的下方还可以残存氧化硅膜。在本实施例中，在相关场合下，把硅酸盐层和氧化硅膜全体定义为高电介质膜106。
图5是表示高速热处理炉254的构造的截面图。如图所示，在高速热处理炉254内配置了用于保持硅衬底的晶片台221和红外线放射加热机构214。另外，在高速热处理炉254和装载固定罐253之间设置了闸式阀253，设置了用于向高速热处理炉254导入气体(N2气)的气体导入部215和用于从高速热处理炉254排气的气体排出部217。
接着，在图2(a)所示的步骤中，把硅衬底从群集装置取出，移到通用的CVD用罐(图中未显示)。然后，通过CVD，在高电介质膜106上堆积多晶硅膜107。然后，按照要形成的MISFET的沟道类型，在多晶硅膜107中掺杂了硼等p型杂质(pMISFET形成区域)或砷等n型杂质(nMISFET形成区域)。
接着，在图2(b)所示的步骤中，对多晶硅膜107和高电介质膜106刻膜，形成栅电极107a和栅绝缘膜106a。然后，在nMISFET形成区域中，从栅电极107a的上方进行n型杂质(砷等)的离子注入，在pMISFET形成区域中，从栅电极107a的上方进行p型杂质的(硼等)的离子注入，在硅衬底内的栅电极107a的两侧，形成掺杂了较高浓度的杂质的扩展区域108。
接着，在图2(c)所示的步骤中，在栅电极107a的侧面上形成了氧化膜侧壁110后，从栅电极107a和氧化膜侧壁110的上方，在nMISFET形成区域中进行n型杂质(砷等)的离子注入，在p MISFET形成区域中进行p型杂质的(硼等)的离子注入，在硅衬底内的氧化膜侧壁110的两侧形成掺杂了高浓度杂质的源漏间区域109。
通过以上的制造步骤，在p型硅衬底即硅衬底上能形成具有在氧化硅膜中扩散了Zr而形成的高介电常数栅绝缘膜106a的MISFET。并且，因为注入Zr前的SiO2膜102是对硅衬底进行热氧化而形成的，所以栅绝缘膜106a和硅衬底之间的界面状态原封不动地继承了SiO2膜102和硅衬底之间界面的良好性。因此，本实施例的栅绝缘膜106a与由SiO2膜构成的栅绝缘膜同样，能发挥与硅衬底之间界面的良好特性。
-变形例1-
当向本实施例的SiO2膜注入Zr时(图1(c)所示的步骤)，也可以在图4所示的Zr等离子体生成用罐中设置用于调整注入到SiO2膜中的Zr离子的能量的衬底偏压部件。
图6是表示附加了衬底偏压部件的本实施例的变形例1的罐212内的结构的截面图。如图所示，在该变形例中，在晶片台201和接地之间，设置了耦合电容器208和用于外加高频电力的高频电源209。图11所示的其它的构件是与图4的构件相同的构件，采用了与图4中相同的符号。在该变形例中，例如通过高频电源209外加了13.56MHz的高频电力，由此加速的Zr离子被注入SiO2膜中。这时，能由衬底偏压电力(例如200W～800W)控制Zr的注入量和注入深度。
-变形例2-
在本实施例中，作为向SiO2膜注入Zr的方法使用了等离子体，但是，也可以通过不使用等离子体的离子注入法，向SiO2膜注入Zr。
图7(a)～(d)是表示使用一般的离子注入法，把Zr导入SiO2膜的本实施例的变形例2的半导体装置的制造步骤的截面图。
在图7(a)、(b)所示的步骤中，进行与已经说明了的图1(a)、(b)所示的步骤相同的处理。
然后，在图7(c)所示的步骤中，不使用等离子体，只使用一般的离子注入装置，在SiO2膜102内注入Zr离子(Zr+)，形成Zr注入层112。
然后，在图7(d)所示的步骤中，通过退火，使Zr注入层112中的Zr扩散，使整个SiO2膜102和Zr注入层103硅酸盐化，形成高电介质膜。
虽然省略了其后的步骤的图示，但是进行与图2(a)～(c)所示的步骤相同的处理，形成具有栅绝缘膜、栅电极、源漏间区域等的MIS晶体管。
在本变形例中，形成使Zr在氧化硅膜内扩散而成的高电介质膜，使用它作为栅绝缘膜。据此，能得到具有栅漏电流小的栅绝缘膜，并且适合于微细化的MIS晶体管。
须指出的是，显然，在本实施例和各变形例中，用于在氧化硅膜内扩散形成高电介质膜的元素使用了Zr，但是，代替Zr，用Hf、Al、或它们的组合，也能取得与本实施例或各变形例相同的效果。
-变形例3-
在本实施例中，在SiO2膜中注入了Zr后，将SiO2膜整体变为硅酸盐层，但是也可以只使SiO2膜的上部变为硅酸盐层，下部残存SiO2膜。在本实施例中，在相关场合下，把硅酸盐层及其下方残存的SiO2膜一起定义为高电介质膜。
图8(a)～(f)是表示只把SiO2膜的上部变为硅酸盐层的本实施例的变形例3的半导体装置的制造步骤的截面图。
首先，在图8(a)所示的步骤中，在晶片状态的p型硅衬底101上形成包围活性区域的浅沟道分离STI。然后，对硅衬底101进行前期洗净后，把硅衬底101搬入群集装置的装载固定罐253。
接着，在图8(b)所示的步骤中，把硅衬底101导入高速氧化炉201中，通过热氧化处理，在硅衬底之上，形成光学膜厚为5.0nm的SiO2膜102。这时，在炉内导入O2气，在900℃、30秒的条件下，进行热氧化。
接着，在图8(c)所示的步骤中，把硅衬底101输送到等离子体形成罐252，从Zr等离子体把Zr离子(Zr+)导入SiO2膜102中。
这时的条件与实施例1几乎相同，但是使偏压稍小，当把Zr离子注入到距SiO2膜102的表面的深度为2nm左右时，则SiO2膜102的上部变为具有Zr原子多的组成的氧化硅层即Zr注入层103。
接着，在图8(d)所示的步骤中，从群集装置取出硅衬底，移到通用的CVD用罐中(图中未显示)。然后，通过CVD，在Zr注入层103上堆积多晶硅膜107。然后，按照要形成的MISFET的沟道类型，在多晶硅膜107中掺杂硼等p型杂质(pMISFET形成区域)或砷等n型杂质(nMISFET形成区域)。
接着，在图8(e)所示的步骤中，对多晶硅膜107、Zr注入层103、SiO2膜102刻膜，形成栅电极107a、和由Zr注入部103a和低介电常数部102a构成的栅绝缘膜116(高电介质膜)。然后，nMISFET形成区域中，从栅电极107a的上方进行n型杂质(砷等)的离子注入，在p MISFET形成区域中，从栅电极107a的上方进行p型杂质的(硼等)的离子注入，在硅衬底101内的栅电极107a的两侧，形成掺杂了较高浓度的杂质的扩展区域108。
接着，在图8(f)所示的步骤中，在栅电极107a的侧面上形成了氧化膜侧壁110后，从栅电极107a和氧化膜侧壁110的上方，在nMISFET形成区域中进行n型杂质(砷等)的离子注入，在p MISFET形成区域中进行p型杂质的(硼等)的离子注入，在硅衬底内的氧化膜侧壁110的两侧形成掺杂了高浓度杂质的源漏间区域109。
然后，在1000℃、10秒的条件下，进行RTA(高速热处理)，使注入扩展区域108和源漏间区域109的杂质活性化，并且使Zr注入部103a变为由Zr-Si-O(硅酸盐)构成的介电常数高的高介电常数部106。即，最终通过高介电常数部106和低介电常数部102a构成了栅绝缘膜116。可是，在13(e)所示的步骤中，并不一定要对Zr注入层103和SiO2膜102刻膜。
通过以上的制造步骤，在p型硅衬底即硅衬底上，能形成具有在氧化硅膜中使Zr扩散，通过硅酸盐化而形成的高介电常数的高介电常数部106，和形成具有由SiO2膜102构成的低介电常数部102a的栅绝缘膜116。据该变形例，栅绝缘膜116和硅衬底之间的界面状态也原封不动地继承了热氧化膜即SiO2膜102和硅衬底之间界面的良好性。
根据本实施例，作为n沟道型FET的特性，当Vds＝1.2(V)时，能实现Ids＝700(μA)，栅漏电流Igieak＜10(pA/μm)。因此，根据本实施例的MISFET，不但维持了高驱动力，还能减小漏电流。
须指出的是，在本实施例的MISFET中，不一定需要侧壁和扩展区域。另外，可以预先通过井注入分离nMISFET形成区域和p MISFET形成区域。
-实施例2-
图9(a)～(d)是表示本发明的实施例2的半导体装置的制造步骤的一部分的截面图。须指出的是，在本实施例中，虽然也使用与在实施例1中使用的图3、图4、图5所示的装置几乎相同的装置，但是在本实施例中，代替图3所示的高速氧化炉251，使用溅射用罐。另外，代替图4所示的Zr等离子体形成罐252，使用与它几乎具有同样的结构，代替Zr靶板204配置了Si靶板的Si等离子体生成用罐。
首先，在图9(a)所示的步骤中，准备晶片状态的p型硅衬底101。然后，对硅衬底进行先期洗净后，把硅衬底101搬入群集装置的装载固定罐253。
接着，在图9(b)所示的步骤中，把硅衬底101导入溅射用罐中，在O2/Ar环境中，使衬底温度为约400℃，通过从Zr靶板使Zr溅射到硅衬底101上，在硅衬底101之上，形成光学膜厚为5.0nm的ZrO2膜120。
接着，在图9(c)所示的步骤中，把硅衬底输送到Si等离子体生成用罐。然后，从Si靶板使Si原子和离子溅射，导入等离子体121中。在Si等离子体生成用罐内，通过外加衬底偏压即频率13.56MHz、电压600W的高频电力，使等离子体121中的Si离子(Si+)加速，导入ZrO2膜120中，使ZrO2膜120的上部变为Si注入层122。这时，在Si等离子体生成用罐内，Ar气的流量为80sccm，罐内的压力为100mTorr(13.3Pa)，从偏压源在Si靶板上外加偏压1kV，进行约30秒的等离子体处理。须指出的是，这时，即使使衬底偏压为脉冲外加方式，进行等离子体处理，也能得到同样的结果。
接着，在图9(d)所示的步骤中，在高速热处理炉254内，在650℃、10秒的条件下，进行ZrO2膜120和Si注入层122的退火处理。通过该退火处理，注入的Si扩散，整个ZrO2膜120和Si注入层122变为由Zr-Si-O(硅酸盐)构成的介电常数高的高电介质膜。
这时，在不超过再结晶温度的温度下进行退火，据此，能得到特别好的特性。另外，通过在氧化环境下进行热处理，能提高硅酸盐化的高电介质膜124中硅衬底101表面附近的Si-O成分的比例，能形成硅衬底101(特别是沟道区域)的界面电位低的MIS晶体管。
省略了其后的步骤的图示，但是进行与图2(a)～(c)所示的步骤相同的处理，形成具有栅绝缘膜、栅电极、源漏间区域等的MIS晶体管。
根据本实施例，因为在ZrO2膜中注入Si，所以阻止了ZrO2的再结晶化，而且能稳定并且容易地形成由Zr-Si-O构成的硅酸盐层。也能把O与Si一同注入，能根据注入量，能以高精度控制必要的组成。而且，在本实施例中，通过使用高电介质膜124作栅绝缘膜也能能得到具有栅漏电流小的栅绝缘膜并且适合于微细化的MIS晶体管。
须指出的是，在本实施例中，当向ZrO2膜注入Si时，利用了等离子体，但是，即便使用一般的离子注入法向ZrO2膜注入Si离子也能取得与本实施例相同的效果。
图10(a)～(d)是表示使用一般的离子注入法把Zr导入SiO2膜的本实施例的变形例的半导体装置的制造步骤的截面图。
在图10(a)、(b)所示的步骤中，进行与已经说明了的图8(a)、(b)所示的步骤相同的处理。
然后，在图10(c)所示的步骤中，不使用等离子体而只使用一般的离子注入装置，在ZrO2膜120内注入Si离子(Si+)，形成Si注入层125。
然后，在图10(d)所示的步骤中，在高速热处理炉254内，通过退火使Si扩散，形成高电介质膜126。
省略了其后的步骤的图示，但是进行与图2(a)～(c)所示的步骤相同的处理，形成具有栅绝缘膜、栅电极、源漏间区域等的MIS晶体管。
在本实施例中，形成氧化硅膜内使Zr扩散而形成的高电介质膜，把它作栅绝缘膜使用。据此，也能得到具有栅漏电流小的栅绝缘膜并且适用于微细化的MIS晶体管。
-实施例3-
图11(a)～(e)是表示本发明的实施例3的半导体装置的制造步骤的一部分的截面图。须指出的是，在本实施例中，使用与在实施例1中使用的图3、图4、图5所示的装置几乎相同的装置。但是在本实施例中，代替图3所示的群集装置，使用也具有溅射用罐的群集装置。另外，代替图4所示的Zr等离子体形成罐252，使用与它几乎具有同样的结构，代替Zr靶板204配置了Si靶板的Si等离子体生成用罐。
首先，在图11(a)所示的步骤中，准备晶片状态的p型硅衬底101。然后，对硅衬底进行先期洗净后，把硅衬底101搬入群集装置的装载固定罐253。
接着，在图11(b)所示的步骤中，把硅衬底101导入高速氧化炉201中，通过热氧化处理，在硅衬底之上形成光学膜厚为1.0nm的SiO2膜102。这时，在炉内导入O2气，在900℃、10秒的条件下进行热氧化。
接着，在图11(c)所示的步骤中，把硅衬底101导入溅射用罐中，在O2/Ar环境下，使衬底温度约为400℃，从Zr靶板使Zr溅射到硅衬底101上，在SiO2膜102上形成光学膜厚为5.0nm的ZrO2膜130。
接着，在图11(d)所示的步骤中，把硅衬底101输送到Si等离子体生成用罐。然后，从Si靶板使Si原子和离子溅射，导入等离子体131中。进一步，在Si等离子体生成用罐内，通过外加衬底偏压即频率13.56MHz、电压600W的高频电力，使等离子体131中的Si离子(Si+)加速，导入ZrO2膜130中，使ZrO2膜130变为Si注入层132。这时，在Si等离子体生成用罐内，Ar气的流量为80sccm，罐内的压力为100mTorr(13.3Pa)，从偏压源在Si靶板上外加偏压1kV，进行约30秒的等离子体处理。须指出的是，这时，即使使衬底偏压为脉冲外加方式而进行等离子体处理，也能得到同样的结果。
接着，在图11(e)所示的步骤中，在650℃、10秒的条件下，进行SiO2膜102和Si注入层132的退火处理。通过该退火处理，注入的Si扩散，整个Si注入层132变为由介电常数高的Zr-Si-O构成的硅酸盐层134。即，在硅衬底上形成了由SiO2膜102和硅酸盐层134的层叠膜构成的高电介质膜。
这时，在不超过再结晶温度(在由Zr-Si-O构成的硅酸盐层134中，为700℃左右)的温度下，通过进行退火，能得到特别好的特性。
虽然省略了其后的步骤的图示，但是进行与图2(a)～(c)所示的步骤相同的处理，形成具有由SiO2膜102和硅酸盐层134的层叠膜构成的栅绝缘膜、栅电极、源漏间区域等的MIS晶体管。
根据本实施例，在基底上设置SiO2膜，在其上的ZrO2膜中注入Si，所以SiO2膜起Si离子注入时的缓冲层的作用。因此，能切实地防止出现对硅衬底101的不良影响，并且能取得与实施例2同样的效果。也能把O与Si一同注入，能根据注入量，能以高精度控制必要的组成。而且，在本实施例中，通过把由SiO2膜102和硅酸盐层134的层叠膜构成的高电介质膜作为栅绝缘膜使用，也能得到具有栅漏电流小的栅绝缘膜，并且适用于微细化的MIS晶体管。
在本实施例中，因为在硅酸盐层134的下方存在SiO2膜，所以为了能抑制栅绝缘膜整体的介电常数的下降，硅酸盐层134最好厚一些。
须指出的是，在本实施例中，当向ZrO2膜注入Si时，利用了等离子体，但是，如果使用一般的离子注入法向ZrO2膜注入Si离子，也能取得与本实施例相同的效果。
另外，可以代替ZrO2膜形成Zr膜，在Zr膜中注入Si离子或氧离子。
也可以用HfO2膜或Hf膜、或Al2O3膜或铝膜代替本实施例的ZrO2膜。这时，可以用ZrO2膜代替SiO2膜作为基底膜。
-实施例4-
图12(a)～(d)是表示本发明的实施例4的半导体装置的制造步骤的一部分的截面图。须指出的是，在本实施例中，使用与在实施例1中使用的图3、图4、图5所示的装置几乎相同的装置。但是在本实施例中，使用配置了Zr靶板的Zr溅射用罐。
首先，在图12(a)所示的步骤中，准备晶片状态的p型硅衬底101。然后，对硅衬底进行前期洗净后，把硅衬底101搬入群集装置的装载固定罐253。
接着，在图12(b)所示的步骤中，把硅衬底101导入高速氧化炉201中通过热氧化处理，在硅衬底之上形成光学膜厚约为3.0nm的SiO2膜102。这时，在炉内导入O2气，在900℃、30秒的条件下进行热氧化。
接着，在图12(c)所示的步骤中，把硅衬底101导入溅射用罐中，在O2/Ar环境下，使衬底温度约为400℃，过从Zr靶板使Zr溅射到硅衬底101上。据此，在SiO2膜102上形成光学膜厚为3.0nm的ZrO2膜140。
接着，在图12(d)所示的步骤中，在650℃、60秒的条件下，进行了热处理，进行了SiO2膜102以及ZrO2膜140中的Si以及Zr的固相扩散。通过该热处理，使SiO2膜102和ZrO2膜140之间形成了SixZryO1-x-y层141。这时，SiO2膜102的厚度最好在1.5A左右。那么，由整个SiO2膜102和SixZryO1-x-y层141的层叠膜构成了高电介质膜144。
这时，在不超过再结晶温度(在由SixZryO1-xy构成的硅酸盐层中，为700℃左右)的温度下，进行退火。据此，能得到特别好的特性。
虽然省略了其后的步骤的图示，但是进行与图2(a)～(c)所示的步骤相同的处理，形成具有由SiO2膜102和SixZryO1-x-y层141的层叠膜所构成的高电介质膜形成的栅绝缘膜、栅电极、源漏间区域等的MIS晶体管。
根据本实施例，在基底上设置SiO2膜106，通过与其上的ZrO2膜140之间的固相扩散，形成SixZryO1-x-y层141，SiO2膜106、ZrO2膜140以及SixZryO1-x-y层141的层叠膜作为高电介质膜144起作用。于是，通过残留下SiO2膜102，能抑制高电介质膜144和硅衬底101之间的界面的界面电位的产生。因此，在MIS晶体管的动作中，不但能抑制界面电位的载流子的散乱导致的移动度下降，还能取得与实施例1同样的效果。
而且，在本实施例中，通过把SiO2膜102和高电介质膜134的层叠膜作为栅绝缘膜使用，也能得到具有栅漏电流小的栅绝缘膜，并且适用于微细化的MIS晶体管。
须指出的是，也可以形成Zr膜代替ZrO2膜，在Zr膜和SiO2膜之间进行固相扩散。
-各实施例的MIS晶体管的特性-
图13是表示评价使用各实施例的栅绝缘膜形成图2(b)所示的扩展区域108前的结构即MIS电容器的电特性(栅漏电流值)的结果的图。该图的横轴表示为换算为栅绝缘膜的SiO2膜的膜厚，纵轴表示与栅绝缘膜有关的电压为1V时的栅漏电流值。另外，在同一图中，○表示使用以往的栅绝缘膜(基于等离子体CVD法和DC溅射法的硅酸盐膜)时的数据，●表示使用了实施例1的栅绝缘膜时的数据，■表示使用了实施例3的栅绝缘膜时的数据。
从该图可知，与把以往的基于等离子体CVD法和DC溅射法的硅酸盐膜作为栅绝缘膜的场合相比，在采用本发明的各实施例的栅绝缘膜的MIS电容器的场合，电特性(栅漏特性)的偏差降低了近一位数。另外，实施例1的栅绝缘膜的介电常数是15，实施例2的栅绝缘膜的介电常数是14，实施例3的栅绝缘膜的介电常数是14。这些介电常数虽然比理想的ZrO2膜的介电常数(＞20)小，但是约是通常的SiO2膜的介电常数3.9的四倍。
须指出的是，在所述实施例1、3、4中，也可以在通过热氧化形成SiO2膜时，在采用含氮的环境下，形成氮氧化硅膜。
-实施例5-
图14(a)～(e)是表示本发明的实施例5的半导体装置的制造步骤的一部分的截面图。
首先，在图14(a)所示的步骤中，在晶片状态的p型硅衬底101上形成包含活性区域的浅沟道分离STI。然后，对硅衬底101进行前期洗净后，通过热氮氧化处理，在硅衬底上形成光学膜厚为2.6nm的氮氧化硅膜150。这时，在炉内为NO和O2的混合气(混合比1∶1)环境的状态下，在1050℃进行热氮氧化处理。
接着，在图14(b)所示的步骤中，在衬底上，形成在氮氧化硅膜150中要形成需要高速动作的第一晶体管的区域Rtr1开口，并且覆盖其他区域的光刻胶膜Fr1。其他区域中包含了要形成要求高可靠性、低耗电的第二晶体管的区域Rtr2。另外，要形成配置在I/O部上的晶体管的区域(图中未显示)也被光刻胶膜Fr1覆盖。
接着，在图14(c)所示的步骤中，只在氮氧化硅膜150中位于第一晶体管形成区域Rtr21中导入Hf离子(Hf+)。这时，也可以通过离子注入法，在氮氧化硅膜150中导入Hf离子。也可以等离子体导入。通过该处理，在硅衬底101的一部分上形成了具有Hf原子多的组成的氮氧化硅膜即Hf注入层151。须指出的是，在图14(c)中，虽说是在整个氮氧化硅膜的厚度方向形成了Hf注入层151，但是如图1(c)所示，也可以在Hf注入层151的下方残留氮氧化硅膜。
接着，在图14(d)所示的步骤中，通过研磨除去光刻胶膜Fr1。然后在N2环境中，在650℃、10秒的条件下，进行RTA(高速热处理)，进行Hf注入层151的退火处理。通过该退火处理，Hf在Hf注入层151中扩散，变为由Hf-Si-N-O(硅酸盐)构成的介电常数高的高电介质膜152。
须指出的是，在图14(c)所示的步骤中，如图1(c)所示的那样，即使在Hf注入层151的下方残留了氮氧化硅膜，一般，Hf也会扩散至整个Hf注入层151和在其下方残留的氮氧化硅膜。
可是，也可以不让Hf扩散到整个Hf注入层151和在其下方残留的氮氧化硅膜，而在由Hf-Si-N-O构成的硅酸盐层的下方仍残留下氮氧化硅膜。在本实施例中，在相关场合也把整个硅酸盐层和氮氧化硅膜定义为高电介质膜152。
接着，在图14(e)所示的步骤中，通过CVD，在氮氧化硅膜105和高电介质膜152之上堆积多晶硅膜，然后，按照要形成的MISFET的沟道类型，在多晶硅膜中掺杂硼等p型杂质(pMISFET形成区域)或砷等n型杂质(nMISFET形成区域)。
接着，对高电介质膜152和氮氧化硅膜150刻膜，形成栅电极155、由高电介质膜152形成的栅绝缘膜153、由氮氧化硅膜150形成的栅绝缘膜154。然后，在nMISFET形成区域中，从栅电极155的上方进行n型杂质(砷等)的离子注入，在pMISFET形成区域中，从栅电极155的上方进行p型杂质的(硼等)的离子注入。由此，在第一晶体管形成区域Rtr1中，在硅衬底101内的栅电极155的两侧形成掺杂了较高浓度的杂质的扩展区域156a、156b。另外，在第二晶体管形成区域Rtr2中，在硅衬底101内的栅电极155的两侧形成掺杂了较高浓度的杂质的扩展区域157a、157b。
虽然省略了对其后的步骤的图示，但是，在栅电极155的侧面上形成了侧壁后，通过以栅电极155和侧壁为掩模的高浓度杂质的注入，在各晶体管形成区域Rtr1、Rtr2中，形成了各MISFET的高浓度源漏间区域。
然后，在第一晶体管形成区域Rtr1中，形成具有由高电介质膜152形成的栅绝缘膜153的第一晶体管161，在第二晶体管形成区域Rtr2中，形成了具有由氮氧化硅膜151形成的栅绝缘膜154的第二晶体管162。
可是，在图14(e)所示的步骤中，不一定要对高电介质膜152和氮氧化硅膜1580刻膜。
另外，在图14(c)所示的步骤中，也可以先不进行用于Hf扩散的热处理，当使注入扩展区域和源漏间区域的杂质活性化时，进行用于Hf扩散的热处理。
须指出的是，在本实施例的MISFET中，不一定要侧壁和扩展区域。
图15是由本实施例的制造方法形成的系统LSI的俯视图。如图所示，系统LSI具有：配置了高速动作所必要的第一晶体管161的高性能部164、配置了要求高可靠性和低耗电的第二晶体管162的高可靠性部165、I/O部166。这里，I/O部166中配置的晶体管由把物理膜厚7nm的氮氧化硅膜作为栅绝缘膜的MIS晶体管构成。
根据本实施例的制造步骤，能在硅衬底101上形成：具有由使Hf在氮氧化硅膜中扩散而硅酸盐化形成的高介电常数的高电介质膜152构成的栅绝缘膜的第一晶体管161、和具有由氮氧化硅膜150构成的栅绝缘膜154的第二晶体管162。在高电介质膜152中，因为栅绝缘膜153和硅衬底101之间的界面状态原封不动地继承了氮氧化硅膜150和硅衬底101之间界面状态的良好性，所以能抑制栅漏特性的恶化。
图16是表示第一晶体管161和第二晶体管162的栅漏电流(备用时的漏电流)的栅电压依存性的图。第一晶体管161的电换算膜厚约为1.6nm，第二晶体管162的电换算膜厚约为2.8nm。即由于介电常数的增大，第一晶体管161的栅绝缘膜153(高电介质膜152)的电换算膜厚被减小了。而由于导入了金属，所以第一晶体管161的栅绝缘膜153的栅漏特性并未怎么恶化。这是因为高电介质膜152的物理膜厚比氮氧化硅膜150的物理膜厚还增大了。很显然，如果由氧化硅膜或氮氧化硅膜形成了换算膜厚为1.6nm的栅绝缘膜的话，很明显栅漏特性将会更加恶化。
图17是表示第一晶体管161和第二晶体管162的可靠性评价结果的威布尔曲线图。在同一图中，横轴表示破坏时间(秒)，纵轴表示ln(-ln(1-F))(F为累计故障率)。如图所示，用具有把高电介质膜152作为栅绝缘膜的第一晶体管161的数据而连成的可靠性曲线，比用具有把氮氧化硅膜150作为栅绝缘膜的第二晶体管162的数据而连成的可靠性曲线的斜度陡。这表示第一晶体管161的可靠性比第二晶体管162的可靠性差。可是，很显然，当与把电换算膜厚为1.6nm的氧化硅膜作为栅绝缘膜的晶体管相比，则本实施例的第一晶体管161的可靠性的恶化程度小。须指出的是，当在高可靠性部165中配置了第二晶体管162时，推断寿命范围在10年保证期。
因此，在本实施例的系统LSI中，在高性能部164配置的第一晶体管161能抑制栅漏电流的增大和可靠性的恶化，能发挥高速动作特性。
特别是当设置了以厚度不同的氧化膜(或氮氧化膜)作为栅绝缘膜的三种晶体管时，部分除去一时形成的氧化膜的步骤增多，硅衬底面被多次蚀刻导致的问题有可能变得明显。对此，在本实施例中，因为只需形成I/O部166的晶体管用的氮氧化硅膜、高性能部164和高可靠性部165的第一、第二晶体管用的氮氧化硅膜等两种氮氧化硅膜即可，所以能缓解上述问题。
-实施例5的变形例-
在所述实施例中，是在硅衬底101上形成氮氧化硅膜150，在氮氧化硅膜中注入Hf，但是，通过用氧化硅膜代替氮氧化硅膜，也能取得上述的效果。另外，也可以代替Hf，注入Zr、Al。
在所述实施例中，是由Hf-Si-N-O化合物形成的高电介质膜构成配置在高性能部164上的第一晶体管161的栅绝缘膜、由氮氧化硅膜构成配置在高可靠性部165上的第二晶体管162的栅绝缘膜的。但是，第一、第二晶体管161、162也可以都具有由M(金属)-Si-N-O构成的栅绝缘膜。
这时，通过改变导入第一晶体管161的栅绝缘膜和第二晶体管162的栅绝缘膜中的金属的种类，能够做到例如调整栅漏特性和高速动作性的比重。即在需要高速动作的晶体管的栅绝缘膜中，尽可能导入形成介电常数升高的硅酸盐的金属，在要求栅漏小的晶体管的栅绝缘膜中，使用介电常数虽低但栅漏特性优异的硅酸盐即可。
另外，通过改变导入第一晶体管161的栅绝缘膜和第二晶体管162的栅绝缘膜的金属的浓度，例如也能调整栅漏特性和高速动作性的比重。
进一步，所述实施例中的配置在高性能部164上的第一晶体管161、配置在高可靠性部165上的第二晶体管162、配置在I/O部166上的晶体管的各栅绝缘膜都可以由金属-Si-N-O化合物(硅酸盐)形成的电介质膜构成。这时，可以把三种金属作为构成各绝缘膜的硅酸盐的金属，也可以使用一种金属，但是改变导入量。即，通过在至少导入氧而形成的初期绝缘膜的多个区域上导入彼此不同的金属或浓度不同的相同的金属、进行用于金属扩散的热处理，能在同一衬底上形成具有特性不同的栅绝缘膜的多种晶体管。
进一步，以实施例2的制造步骤为基础，通过在硅衬底上的多个区域中改变向硅衬底上形成的金属膜的Si离子的导入量，也能调整得到的晶体管的栅漏特性和高速动作性的比重。
进一步，以实施例3、4的制造步骤为基础，通过在硅衬底上的多个区域中改变向硅衬底上形成的金属氧化膜的Si离子的导入量，也能调整得到的晶体管的栅漏特性和高速动作性的比重。
根据本发明的绝缘膜的形成方法或半导体装置的制造方法，是利用离子注入、等离子体注入、热处理等来形成了高电介质膜，所以能通过简单的方法稳定地形成与半导体衬底之间的界面状态良好并且栅漏特性良好的绝缘膜。
本发明能适用于具有在半导体层之上层叠了栅绝缘膜和栅电极的结构的MIS晶体管、MIS电容器、以及集成它们而形成的LSI装置。

Claims (23)

1.一种绝缘膜的形成方法，其中包含：
步骤(a)——在本导体衬底的表面区域至少导入氧，形成初期绝缘膜；和
步骤(b)——在所述初期绝缘膜的至少一部分中导入至少一种金属；以及
步骤(c)——为使金属在所述初期绝缘膜内扩散，以不超过再结晶温度的温度进行热处理，在所述半导体衬底的至少一部分上形成比所述初期绝缘膜的介电常数大的至少一个高电介质膜。
2.根据权利要求1所述的绝缘膜的形成方法，其特征在于：所述步骤(a)中，使用硅衬底作为所述半导体衬底，形成氧化硅膜或氮氧化硅膜作为所述初期绝缘膜。
3.根据权利要求1或2所述的绝缘膜的形成方法，其特征在于：在所述步骤(b)中，作为所述金属，注入从Hf、Zr、Al中选择的至少一种金属。
4.根据权利要求2所述的绝缘膜的形成方法，其特征在于：在所述步骤(c)中，在所述初期绝缘膜中的与所述半导体衬底之间的界面附近的区域，残留下SiO2膜。
5.根据权利要求1所述的绝缘膜的形成方法，其特征在于：在所述步骤(b)中，向所述初期绝缘膜注入等离子体中的金属离子。
6.根据权利要求1所述的绝缘膜的形成方法，其特征在于：在所述步骤(b)中，通过离子注入法，向所述初期绝缘膜注入所述金属的离子。
7.根据权利要求1所述的绝缘膜的形成方法，其特征在于：在所述步骤(b)中，只在所述初期绝缘膜中的第一晶体管形成区域中导入所述金属，在所述步骤(c)中，只在所述初始绝缘膜中的第一晶体管形成区域上形成所述高电介质膜；
把所述高电介质膜作为第一晶体管的栅绝缘膜使用，把所述初期绝缘膜作为比第一晶体管的动作速度慢的第二晶体管的栅绝缘膜使用。
8.根据权利要求1所述的绝缘膜的形成方法，其特征在于：在所述步骤(b)中，作为所述至少一种金属，把彼此种类不同的多种金属导入所述初期绝缘膜的多个区域，
在所述步骤(c)中，使所述多种金属向所述初期绝缘膜内扩散，形成比所述初期绝缘膜的介电常数大的多个高电介质膜作为所述至少一个高电介质膜。
9.根据权利要求1所述的绝缘膜的形成方法，其特征在于：在所述步骤(b)中，在所述初期绝缘膜的多个区域中，以彼此不同的浓度导入一种金属，
在所述步骤(c)中，使所述金属向所述初期绝缘膜内扩散，形成比所述初期绝缘膜的介电常数大的多个高电介质膜作为所述至少一个高电介质膜。
10.一种绝缘膜的形成方法，其中包含：
步骤(a)——在半导体衬底之上形成至少包含金属氧化膜的初期绝缘膜；和
步骤(b)——在所述初期绝缘膜的至少一部分上注入构成所述半导体衬底的半导体的原子；以及
步骤(c)——为使所述半导体的原子在所述初期绝缘膜内扩散，以不超过再结晶温度的温度进行热处理，在所述初期绝缘膜的至少一部分上形成与所述初期绝缘膜的介电常数不同的至少一个电介质膜。
11.根据权利要求10所述的绝缘膜的形成方法，其特征在于：
在所述步骤(c)中，在氧化环境下进行热处理。
12.根据权利要求10或11所述的绝缘膜的形成方法，其特征在于：在所述步骤(a)中，使用硅衬底作为半导体衬底，
作为所述初期绝缘膜，形成SiO2膜和ZrO2膜的层叠膜、SiO2膜和HfO2膜的层叠膜、ZrO2膜和HfO2膜的层叠膜中的某一层叠膜。
13.根据权利要求10所述的绝缘膜的形成方法，其特征在于：在所述步骤(b)中，在所述初期绝缘膜的多个区域，以彼此不同的浓度导入所述半导体的原子，
在所述步骤(c)中，形成介电常数彼此不同的多个电介质膜作为所述至少一个电介质膜，
把所述多个电介质膜作为动作特性彼此不同的多个晶体管的栅绝缘膜使用。
14.一种绝缘膜的形成方法，其中包含：
步骤(a)——在半导体衬底上形成初期绝缘膜；和
步骤(b)——在所述初期绝缘膜的至少一部分上堆积金属膜；以及
步骤(c)——为使所述金属膜中的金属原子在所述初期绝缘膜内扩散，以不超过再结晶温度的温度进行热处理，在所述初期绝缘膜的至少一部分上形成比所述初期绝缘膜的介电常数大的至少一个高电介质膜。
15.根据权利要求14所述的绝缘膜的形成方法，其特征在于：在所述步骤(a)中，使用硅衬底作为所述半导体衬底，
形成氧化硅膜或氮氧化硅膜作为所述初期绝缘膜。
16.根据权利要求14或15所述的绝缘膜的形成方法，其特征在于：在所述步骤(b)中，在所述初期绝缘膜的多个区域之上，堆积种类彼此不同的多个金属膜；
在所述步骤(c)中，形成介电常数彼此不同的多个高电介质膜作为所述至少一个高电介质膜；
把所述多个高电介质膜作为动作特性彼此不同的多个晶体管的栅绝缘膜使用。
17.一种半导体装置的制造方法，其中包含：
步骤(a)——在半导体衬底的表面区域至少导入氧，形成初期绝缘膜；和
步骤(b)——在所述初期绝缘膜的至少一部分上导入至少一种金属；和
步骤(c)——在所述初期绝缘膜上形成导体膜；和
步骤(d)——对所述导体膜刻膜，形成至少一个晶体管的栅电极；和
步骤(e)——在所述半导体衬底中的位于所述栅电极的两侧的区域导入杂质，形成至少一个晶体管的源漏间区域；以及
步骤(f)——以不超过再结晶温度的温度进行热处理，使导入所述源漏间区域的杂质活性化，并且使所述金属在所述初期绝缘膜内扩散，在所述初期绝缘膜的至少一部分上形成成为至少一个晶体管的栅绝缘膜的比所述初期绝缘膜的介电常数大的高电介质膜。
18.根据权利要求17所述的半导体装置的制造方法，其特征在于：在所述步骤(b)中，只在所述初期绝缘膜中的第一晶体管的形成区域导入所述金属，
在所述步骤(f)中，只在所述初期绝缘膜中的第一晶体管的形成区域形成所述高电介质膜，
作为所述至少一个晶体管，形成把所述高电介质膜作为栅绝缘膜的第一晶体管、和把所述初期绝缘膜作为栅绝缘膜的比所述第一晶体管的动作速度慢的第二晶体管。
19.根据权利要求18所述的半导体装置的制造方法，其特征在于：在所述步骤(b)中，在所述初期绝缘膜的多个区域中导入种类彼此不同的多种金属，作为所述至少一种金属，
在所述步骤(f)中，使所述多种金属在所述初期绝缘膜内扩散，形成比所述初期绝缘膜介电常数大的多个高电介质膜作为所述至少一个高电介质膜，
形成把所述多个高电介质膜作为栅绝缘膜的动作特性彼此不同的多个晶体管。
20.一种半导体装置的制造方法，其中包含：
步骤(a)——在半导体衬底之上形成至少包含金属氧化膜的初期绝缘膜；和
步骤(b)——在所述初期绝缘膜的至少一部分上，注入构成所述半导体衬底的半导体的原子；和
步骤(c)——在所述初期绝缘膜上形成导体膜；和
步骤(d)——对所述导体膜刻膜，形成至少一个晶体管的栅电极；和
步骤(e)——在所述半导体衬底中的位于所述栅电极的两侧的区域导入杂质，形成至少一个晶体管的源漏间区域；以及
步骤(f)——以不超过再结晶温度的温度进行热处理，使导入所述源漏间区域的杂质活性化，并且使所述半导体的原子在所述初期绝缘膜内扩散，在所述初期绝缘膜的至少一部分上形成成为至少一个晶体管的栅绝缘膜的与所述初期绝缘膜的介电常数不同的电介质膜。
21.根据权利要求20所述的半导体装置的制造方法，其特征在于：在所述步骤(b)中，在所述初期绝缘膜的多个区域，以彼此不同的浓度导入所述半导体的原子，
在所述步骤(f)中，形成介电常数彼此不同的多个电介质膜作为所述至少一个电介质膜，
作为所述至少一个晶体管，形成把所述多个高电介质膜作为栅绝缘膜的彼此动作特性不同的多个晶体管。
22.一种半导体装置的制造方法，其中包含：
步骤(a)——在半导体衬底上形成初期绝缘膜；和
步骤(b)——在所述初期绝缘膜的至少一部分上，堆积金属膜；和
步骤(c)——在所述金属膜上形成导体膜；和
步骤(d)——对所述导体膜刻膜，形成栅电极；和
步骤(e)——在所述半导体衬底中的位于所述栅电极的两侧的区域导入杂质，形成源漏间区域；以及
步骤(f)——以不超过再结晶温度的温度进行热处理，使导入所述源漏间区域的杂质活性化，并且使所述金属膜中的金属原子在所述初期绝缘膜内扩散，在所述初期绝缘膜的至少一部分上形成成为至少一个晶体管的栅绝缘膜的比所述初期绝缘膜的介电常数大的高电介质膜。
23.根据权利要求22所述的半导体装置的制造方法，其特征在于：在所述步骤(b)中，在所述初期绝缘膜的多个区域上，堆积种类彼此不同的多个金属膜，
在所述步骤(f)中，形成介电常数彼此不同的多个高电介质膜作为所述至少一个高电介质膜，
形成把所述多个高电介质膜作为栅绝缘膜的动作特性彼此不同的多个晶体管。
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