WO2006022175A1 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
WO2006022175A1
WO2006022175A1 PCT/JP2005/014995 JP2005014995W WO2006022175A1 WO 2006022175 A1 WO2006022175 A1 WO 2006022175A1 JP 2005014995 W JP2005014995 W JP 2005014995W WO 2006022175 A1 WO2006022175 A1 WO 2006022175A1
Authority
WO
WIPO (PCT)
Prior art keywords
film
silicon
dielectric constant
metal oxide
oxide film
Prior art date
Application number
PCT/JP2005/014995
Other languages
English (en)
French (fr)
Inventor
Motofumi Saitoh
Masayuki Terai
Ayuka Tada
Hirohito Watanabe
Original Assignee
Nec Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nec Corporation filed Critical Nec Corporation
Priority to JP2006531820A priority Critical patent/JPWO2006022175A1/ja
Publication of WO2006022175A1 publication Critical patent/WO2006022175A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02142—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
    • H01L21/02148—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides the material containing hafnium, e.g. HfSiOx or HfSiON
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane

Definitions

  • Patent Document 1 The method (1) described above is disclosed in Patent Document 1, for example.
  • an alumina film is formed on a silicon substrate as a metal oxide film having a dielectric constant higher than that of the silicon oxide film for the purpose of improving the interface characteristics between the silicon substrate and the metal oxide film.
  • a silicon oxide film is formed on the alumina film, and then a heat treatment is performed at a temperature of 1000 ° C. for 5 seconds to form a silicon oxide film between the silicon substrate and the alumina film.
  • the forming technology is disclosed.
  • a step of removing at least a part of the silicon-containing film may be included.
  • the electrical film thickness of the gate insulating film can be further reduced, and higher speed operation is possible.
  • the thickness of the remaining silicon-containing film is preferably 1. Onm or less.
  • the silicon oxide film 111, the metal-containing silicon oxide film 112, and the solid phase diffusion silicate film are directed upward from the lower surface side, that is, the side in contact with the silicon substrate 100. 121 are stacked in this order.
  • the metal-containing silicon oxide film 112 is obtained by mixing hafnium (Hf) into the silicon oxide film by solid phase diffusion, and the total film thickness of the silicon oxide film 111 and the metal-containing silicon oxide film 112. For example, 1.5 nm.
  • the solid phase diffusion silicate film 121 is made of HfO (HfO).
  • the physical thickness of the gate insulating film 201 can be increased and the leakage current can be further reduced as compared with the first embodiment described above.
  • the semiconductor device according to the present modification example has a silicon-containing film 131 in the manufacturing process as compared with the semiconductor device according to the first embodiment described above.
  • the step of removing the metal-containing silicon-containing film 132 can be omitted.
  • the electrical performance of the gate insulating film is increased compared to the first embodiment, so that the performance of the MOSFET is low.
  • the effects of the present modification other than those described above are the same as those of the first embodiment described above.
  • the silicon oxide film 111 and the metal-containing silicon oxide film 112 are not provided, but the solid phase diffusion silicate film 121 is provided directly on the silicon substrate 100 (see FIG. 1). Yes.
  • the configuration other than the above in the present modification is the same as that of the first embodiment described above. According to this modification, it is possible to make the gate insulating film thinner than in the first embodiment.
  • the effects of the present modification other than those described above are the same as those of the first embodiment described above. Na
  • the metal-containing silicon-containing film 132 and the silicon-containing film 131 are provided on the solid phase diffusion silicate film 121.
  • the double-force silicon atoms on both the lower silicon oxide film 110 and the upper silicon-containing film 130 are solid-phase diffused in the high dielectric constant metal oxide film 120. Infiltrate. Further, hafnium atoms enter the lower silicon oxide film 110 from the high dielectric constant metal oxide film 120 on the upper surface side by solid phase diffusion. Further, hafnium atoms enter the upper silicon-containing film 130 from the lower dielectric constant metal oxide film 120 by solid phase diffusion.
  • the material of the high dielectric constant metal oxide film is not limited to hafure, and any insulating film having a dielectric constant higher than that of the silicon oxide film can be used. However, a material having a large band gap is desired. Specifically, hafnium, zirconium, titanium, tantalum, aluminum, lanthanoid metal or other oxides, oxynitrides, or silicates thereof are preferable. Among these, hafnium dioxide and hafnium nitride silicate using hafnium as a raw material have a high bandgap of about 4.5 to 6. OeV and a high dielectric constant of about 20, and high heat resistance. It is particularly excellent because it does not react with the polysilicon electrode during active annealing.
  • the semiconductor device according to the second modification of the first embodiment described above can be manufactured.
  • the silicon-containing film 131 and the metal-containing silicon-containing film 132 may be left without being removed.
  • This laminated film was subjected to a heat treatment in a nitrogen atmosphere at a temperature of 800 ° C. for a time of 30 seconds, and the base silicon oxide film and the hafnium silicate film were mutually solid-phase diffused.
  • hafnium atoms diffuse from the hafnium silicate film into the underlying silicon oxide film
  • silicon atoms diffuse from the underlying silicon oxide film into the hafnium silicate film.
  • the film has a composition distribution in which the Hf concentration increases near the interface with the hafnium silicate film, and the hafnium silicate film increases in the Si concentration and decreases in the Hf concentration near the interface with the underlying silicon oxide film. It has a composition distribution.
  • Hysteresis of the gate insulating film is 5 mV or less when the film thickness of the upper silicon-containing film is 1. Onm or more, and good characteristics are obtained, but when the film thickness of the upper silicon-containing film is 0.5 nm Showed a large value of about 30mV. This is because diffusion of the upper silicon-containing film is small. This is because even if the reaction treatment was performed, silicon atoms could not be sufficiently diffused into the hafnium silicate film, and the hafnium silicate film was not modified! /, A part remained.

Abstract

　シリコン基板（１００）に熱酸化処理を施し、表面に厚さが１．５ｎｍの下部シリコン酸化膜（１１０）を形成し、ハフニアからなる高誘電率金属酸化膜（１２０）を、ＣＶＤ法により厚さが４．０ｎｍになるように成膜し、その上にシリコン酸化物からなり厚さが１．５ｎｍの上部シリコン含有膜（１３０）を形成する。次に、熱処理を施し、高誘電率金属酸化膜（１２０）と下部シリコン酸化膜（１１０）及び上部シリコン含有膜（１３０）とを相互に固相拡散させる。この熱処理により、高誘電率金属酸化膜は全体にシリコンが拡散して膜全体がシリケート化し、欠陥が少なく信頼性が高い固相拡散シリケート膜になる。

Description

半導体装置及びその製造方法
技術分野
[0001] 本発明は、 MOSFET (Metal Oxide Semiconductor Field Effect Transistor：金属 酸ィ匕物半導体電界効果トランジスタ)を備えた半導体装置及びその製造方法に関す る。
背景技術
[0002] 半導体装置の高速動作及び低消費電力動作を実現するためには、その半導体装 置に用いられる MOSFETのゲート絶縁膜を薄膜ィ匕する必要がある。これは、ゲート 絶縁膜を薄膜ィ匕することによりゲート容量が増加し、同じ動作電圧でより高速にデバ イスが動作するためである。
[0003] 近時、シリコン酸ィ匕膜又はシリコン酸窒化膜を用いたゲート絶縁膜において、膜厚 が 2. Onm以下のものが実用化されはじめている。しかし、シリコン酸ィ匕膜又はシリコ ン酸窒化膜を用いて膜厚を 1. 5nm以下にすると、リーク電流が大きくなりすぎるため 、低消費電力で動作させることができないという問題がある。シリコン酸ィ匕膜又はシリ コン酸窒化膜からなる絶縁膜の厚さが 2. Onm以下になると、リーク電流は「直接トン ネル電流」と呼ばれる機構の電流として流れるようになり、膜厚を 1. 5nm以下にする と、この直接リーク電流が著しく増大する。特に、スタンバイ時におけるリーク電流によ る消費電力の増加は、携帯機器の普及の障害となりうるために、早期に解決する必 要がある。
[0004] この問題点を解決するために、ゲート絶縁膜の材料としてシリコン酸ィ匕膜及びシリコ ン酸窒化膜よりも誘電率が高い高誘電率金属酸化膜を使用することが検討されてい る。直接トンネル電流を低減するために最も有効な手段は、絶縁膜の実際の膜厚 (以 下、物理的膜厚という）を厚くすることである。ゲート絶縁膜に誘電率が高い材料を用 いると、このゲート絶縁膜のゲート容量が増加するため、シリコン酸窒化膜を使用した ゲート絶縁膜よりも厚いゲート絶縁膜で同等の高速動作をさせることができる。即ち、 このゲート絶縁膜の物理的膜厚を、電気的に等価なシリコン酸化膜の膜厚 (以下、電 気的膜厚という）よりも厚くすることができる。そして、ゲート絶縁膜を形成する材料の 誘電率が高い程、ゲート容量を高い値に維持したまま、物理的膜厚を厚くすることが できる。これにより、高誘電率金属酸ィ匕膜からなるゲート絶縁膜は、同じ性能を発揮 するシリコン酸ィ匕膜又はシリコン酸窒化膜よりも、リーク電流を低く抑えることができる
[0005] 高誘電率金属酸化膜の材料としては、ハフ-ァ、ジルコユア、アルミナ、酸化タンタ ル、酸ィ匕チタン等が挙げられる。例えば、非特許文献 1には、ゲート絶縁膜をハフ- ァにより形成することにより、電気的膜厚を低減できると記載されている。また、キャパ シタの試作段階では、上述の高誘電率金属酸ィ匕膜によりゲート絶縁膜を形成するこ とにより、膜厚が lnmのシリコン酸ィ匕膜と同じ容量を保持したまま、リーク電流を 10_4 倍程度に低減できることが報告されている。
[0006] しカゝしながら、純粋な金属酸化膜を直接シリコン基板上に形成すると、種々の問題 が発生してデバイス特性が劣化する。以下、金属酸化膜をシリコン基板上に形成した 場合の問題点を列挙する。
(A)金属酸化物には界面準位が多ぐトランジスタの ONZOFFの切り替えに高い電 位差が必要になるため、消費電力が増大する。
(B)金属酸ィ匕膜中の膜中電荷及び界面準位がキャリアの散乱体となり、動作電流が 低くなるため、動作速度が低下する。
(C)ポリシリコンからなるゲート電極又はソース'ドレイン領域に注入された不純物の 活性化熱処理時に、金属酸ィ匕物が結晶化し、絶縁膜が破壊されやすい。このため、 歩留まりが低ぐデバイスの製造コストが増大する。
(D)金属酸ィ匕膜には膜中欠陥及び膜中欠陥の前駆体 (不動態化した膜中欠陥、界 面準位、結晶粒界等)が多ぐ長期信頼性が低い。このため、製品として出荷すること が難しい。
[0007] これらの問題点に対処するために、高誘電率金属酸化膜をゲート絶縁膜に適用す る場合には、種々の改善策がとられている。以下に、その改善策を列挙する。
(1)金属酸ィ匕膜とシリコン基板との界面、及び Z又は金属酸化膜とポリシリコン電極と の界面に、シリコン酸ィ匕膜又はシリコン酸窒化膜を設けて、界面特性を向上させる。 (2)金属酸ィ匕膜にシリコンを添加してシリケ一ト膜を形成し、更にシリケート膜中の金 属濃度がシリコン基板側で低くなるように傾斜させて、金属酸化膜とシリコン基板との 界面の特性を向上させる。
(3)金属酸ィ匕膜の成膜後に熱処理を行うことにより、膜中の不純物を除去する。
(4)金属酸ィ匕膜にシリコン又はアルミニウムを添加してシリケ一トイ匕することにより、熱 処理による結晶化を抑制する。
(5)金属酸ィ匕膜又は金属シリケート膜に窒素を添加し、熱処理による結晶化をより一 層抑制すると共に、ポリシリコン電極からの不純物拡散を抑制する。
[0008] 上述の（1)の方法については、例えば特許文献 1に開示されている。特許文献 1に は、シリコン基板と金属酸ィ匕膜との界面特性を向上させることを目的として、シリコン 基板上にシリコン酸ィ匕膜よりも誘電率が高い金属酸ィ匕膜としてアルミナ膜を形成し、 このアルミナ膜上にシリコン酸ィ匕膜を形成し、その後、温度が 1000°C、時間が 5秒間 の熱処理を施して、シリコン基板とアルミナ膜との間にシリコン酸ィ匕膜を形成する技術 が開示されている。
[0009] また、上述の（2)の方法については、例えば特許文献 2に開示されている。特許文 献 2には、シリコン基板と金属酸ィ匕膜との界面特性を向上させることを目的として、シ リコン基板上にシリコン酸ィ匕膜又はシリコン酸窒化膜を形成し、その上に金属シリケ 一ト膜を形成し、その上に導電体カゝらなるゲート電極を形成し、その後、熱処理を行う ことにより、金属シリケート膜中の金属濃度分布を、ゲート電極側で高くなりシリコン基 板側で低くなるように傾斜させる技術が開示されている。金属シリケート膜としては、 例えばジルコニウムターゲット及びシリコン酸化物ターゲットを使用し、アルゴン及び 酸素の混合ガスプラズマを使用したスパッタリングにより、ジルコニウムシリケ一ト膜を 形成している。
[0010] 上述の（1)乃至（5)の方法により、 2. Onm以下の極めて薄い電気的膜厚を維持し つつ、結晶化を抑制したり、界面特性を向上させたりすることができる。
[0011] 非特許文献 1 : H. Harris, at. EL, "Hf02 gate dielectric with 0.5nm equivalent oxide thickness , Applied Physics Letters, 2002 American Institute of Physics, 5 August 2 002, Vol. 81, No.6, p.1065-1067 特許文献 1 :特開 2003— 069011号公報（図 14、図 15)
特許文献 2 :特開 2003— 158262号公報（図 1)
発明の開示
発明が解決しょうとする課題
[0012] し力しながら、上述の従来の技術には、以下に示すような問題点がある。金属酸ィ匕 膜中の欠陥は、上述の（1)乃至（5)の方法によっても十分に低減することができな!/ヽ 。このため、金属酸ィ匕膜のヒステリシスは、シリコン酸窒化膜のヒステリシスに比べて 1 0倍以上大きくなる。また、絶縁膜としての信頼性も劣る。このように、膜中欠陥の存 在が、高誘電率金属酸ィ匕膜からなるゲート絶縁膜の実用化を阻害している。
[0013] 本発明は力かる問題点に鑑みてなされたものであって、電界効果型トランジスタの ゲート絶縁膜として膜中欠陥が少ない金属酸化膜を使用した半導体装置及びその 製造方法を提供することを目的とする。
課題を解決するための手段
[0014] 本発明に係る半導体装置は、シリコン基板と、このシリコン基板の表面に形成され た電界効果型トランジスタと、を有し、前記電界効果型トランジスタが前記シリコン基 板上に形成されたゲート絶縁膜を有し、前記ゲート絶縁膜が、シリコン酸ィ匕物よりも誘 電率が高い金属酸ィ匕物を含有しその全体にシリコンが拡散しておりその上面におけ るシリコン濃度がその膜厚中央部におけるシリコン濃度よりも高く膜厚が 4. Onm以下 である固相拡散シリケ一ト膜を有することを特徴とする。
[0015] 本発明においては、ゲート絶縁膜が、シリコン酸化物よりも誘電率が高い金属酸ィ匕 物からなる固相拡散シリケ一ト膜を有するため、同じ電気的膜厚のシリコン酸ィ匕膜より も物理的膜厚を厚くすることができる。このため、リーク電流が低減する。また、金属 酸ィ匕物の全体にシリコンが拡散しているため、膜中欠陥が少ない。このため、ゲート 絶縁膜のヒステリシスが小さぐ信頼性が高い。
[0016] 本発明に係る半導体装置の製造方法は、電界効果トランジスタのゲート絶縁膜を 形成する工程を有し、このゲート絶縁膜を形成する工程は、シリコン基板上にシリコン 酸ィ匕物よりも誘電率が高い金属酸ィ匕物力 なり膜厚が 2. Onm以下である高誘電率 金属酸化膜を形成する工程と、この高誘電率金属酸化膜上にシリコンを含有し膜厚 が 1. Onm以上であるシリコン含有膜を形成する工程と、前記高誘電率金属酸化膜 及び前記シリコン含有膜からなる積層膜に対して加熱処理を行い前記高誘電率金 属酸ィ匕膜と前記シリコン含有膜とを相互に固相拡散させて前記高誘電率金属酸ィ匕 膜の全体にシリコンを拡散させる工程と、を有することを特徴とする。
[0017] 本発明においては、ゲート絶縁膜を、シリコン酸化物よりも誘電率が高い金属酸ィ匕 物により形成しているため、同じ電気的膜厚のシリコン酸ィ匕膜よりも物理的膜厚を厚く することができ、リーク電流を低減することができる。また、膜厚が 2. Onm以下である 高誘電率金属酸化膜を形成し、膜厚が 1. Onm以上であるシリコン含有膜を形成し、 その後加熱処理を行って固相拡散させているため、高誘電率金属酸ィ匕膜の全体に シリコンを拡散させることができる。このため、高誘電率金属酸化膜の膜中欠陥を低 減することができ、ゲート絶縁膜のヒステリシスを低減し、信頼性を向上させることがで きる。更に、高誘電率金属酸ィ匕膜の下地の状態に制約されずに、高誘電率金属酸 化膜にシリコンを拡散させることができるため、製造工程の自由度が高い。
[0018] 本発明に係る他の半導体装置の製造方法は、電界効果トランジスタのゲート絶縁 膜を形成する工程を有し、このゲート絶縁膜を形成する工程は、シリコン基板上にシ リコン酸ィ匕物又はシリコン酸窒化物力 なる下地膜を形成する工程と、この下地膜上 にシリコン酸化物よりも誘電率が高い金属酸化物からなる高誘電率金属酸化膜を形 成する工程と、この高誘電率金属酸化膜上にシリコンを含有し膜厚が 1. Onm以上で あるシリコン含有膜を形成する工程と、前記下地膜、前記高誘電率金属酸化膜及び 前記シリコン含有膜からなる積層膜に対して加熱処理を行い前記下地膜と前記高誘 電率金属酸化膜とを相互に固相拡散させると共に前記高誘電率金属酸化膜と前記 シリコン含有膜とを相互に固相拡散させて前記高誘電率金属酸ィ匕膜の全体にシリコ ンを拡散させる工程と、を有し、前記下地膜の膜厚を Tl (nm)とし、前記高誘電率金 属酸ィ匕膜の膜厚を T2 (nm)とするとき、前記 T1が 1. 5nm以上であるとき前記 T2を 4 . Onm以下とし、前記 T1が 0. 5乃至 1. 5nmであるとき前記 T2を { (T1— 0. 5) X 2 + 2} (nm)以下とし、前記 T1が 0. 5nm以下であるとき前記 T2を 2. Onm以下とする ことを特徴とする。
[0019] 本発明においては、ゲート絶縁膜を、シリコン酸化物よりも誘電率が高い金属酸ィ匕 物により形成しているため、同じ電気的膜厚のシリコン酸ィ匕膜よりも物理的膜厚を厚く することができ、リーク電流を低減することができる。また、高誘電率金属酸化膜の下 層にシリコン酸化物又はシリコン酸窒化物からなる下地膜を形成し、高誘電率金属酸 化膜の上層にシリコン含有膜を形成し、その後加熱処理を行って固相拡散させてい るため、高誘電率金属酸ィ匕膜に下面側及び上面側の双方力 シリコンを拡散させる ことができる。これにより、高誘電率金属酸化膜の膜厚を厚くしても、高誘電率金属酸 化膜の全体にシリコンを拡散させることができる。このため、ゲート絶縁膜のヒステリシ スを低減し、信頼性を向上させると共に、リーク電流をより一層低減することができる。
[0020] また、前記シリコンを拡散させる工程の後に、前記シリコン含有膜の少なくとも一部 を除去する工程を有していてもよい。これにより、ゲート絶縁膜の電気的膜厚をより一 層低減することができ、より一層の高速動作が可能になる。このとき、残留する前記シ リコン含有膜の膜厚を 1. Onm以下とすることが好ましい。
[0021] 更に、前記高誘電率金属酸化膜が、ハフニウム、ジルコニウム、チタン、タンタル、 アルミニウム、イットリウム及びランタノイド金属力もなる群力 選択された 1種又は 2種 以上の金属を含有していてもよい。また、前記高誘電率金属酸化膜がシリコンを含有 していてもよぐこの場合、前記高誘電率金属酸化膜におけるシリコンの含有量が 16 原子％以下であることが好まし 、。
[0022] 更にまた、前記シリコンを拡散させる工程にぉ 、て、前記加熱処理の温度を 700乃 至 1050°Cとすることが好ましい。
発明の効果
[0023] 本発明によれば、高誘電率金属酸化膜を形成した後、シリコン含有膜を形成し、そ の後加熱処理を行って固相拡散させているため、高誘電率金属酸化膜の全体にシリ コンを拡散させることができ、これにより、高誘電率金属酸化膜の膜中欠陥を低減す ることができる。この結果、電界効果型トランジスタのゲート絶縁膜のヒステリシスを低 減し、信頼性を向上させることができる。
図面の簡単な説明
[0024] [図 1]本発明の第 1の実施形態に係る半導体装置を示す断面図である。
[図 2]第 1の実施形態の第 1の変形例に係る半導体装置を示す断面図である。 圆 3] (a)乃至 (c)は、本発明の第 2の実施形態に係る半導体装置の製造方法をその 工程順に示す断面図である。
圆 4] (a)及び (b)は、本第 2の実施形態に係る半導体装置の製造方法をその工程順 に示す断面図であり、図 3 (c)の次の工程を示す。
[図 5]横軸にハフニウムシリケート膜の膜厚をとり、縦軸にヒステリシスをとつて、ハフ- ゥムシリケート膜の膜厚に対するヒステリシスの変化を示すグラフ図である。
圆 6]横軸に下地シリコン酸ィ匕膜の膜厚をとり、縦軸にヒステリシスをとつて、下地シリ コン酸ィ匕膜の膜厚を変化させた場合のヒステリシスの変化を示すグラフ図である。
[図 7]横軸にハフニウムシリケート膜の膜厚をとり、縦軸にヒステリシスをとつて、ハフ- ゥムシリケート膜上に上部シリコン含有膜を設けた実施例及び上部シリコン含有膜を 設けな 、比較例の特性を示すグラフ図である。
[図 8]横軸にハフニウムシリケート膜の膜厚をとり、縦軸にヒステリシスをとつて、ハフ- ゥムシリケート膜上に上部シリコン含有膜を設けた実施例及び上部シリコン含有膜を 設けな 、比較例の特性を示すグラフ図である。
圆 9]横軸に下地シリコン酸ィ匕膜の膜厚をとり、縦軸にハフニウムシリケート膜の膜厚 をとつて、実施例及び比較例について、下地シリコン酸ィ匕膜及びノヽフユウムシリケー ト膜の膜厚と、ヒステリシスが 10mV以上となるか 10mV未満となるかの境界との関係 を示すグラフ図である。
符号の説明
100 ; ；シリコン基板
110 ; ；下地シリコン酸化膜
111 ; ；シリコン酸ィ匕膜
112 ; ；金属含有シリコン酸化膜
120 ; ；高誘電率金属酸化膜
121 ; ；固相拡散シリケート膜
130 ; ；上部シリコン含有膜
131 ; ；シリコン含有膜
132 : ；金属含有シリコン含有膜 200、 201 ;ゲート絶縁膜
発明を実施するための最良の形態
[0026] 以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先 ず、本発明の第 1の実施形態について説明する。図 1は本実施形態に係る半導体装 置を示す断面図である。本実施形態に係る半導体装置においては、シリコン基板 10 0が設けられており、シリコン基板 100の表面に MOSFETが設けられている。そして 、この MOSFETにおいては、シリコン基板 100上にゲート絶縁膜 200が設けられて おり、このゲート絶縁膜 200上にはゲート電極（図示せず）が設けられている。また、 シリコン基板 100の表面におけるゲート電極の直下域はチャネル領域（図示せず）と なっており、このチャネル領域を挟むようにソース'ドレイン領域（図示せず）が形成さ れている。
[0027] ゲート絶縁膜 200においては、下面側、即ち、シリコン基板 100に接する側から上 方に向力つて、シリコン酸ィ匕膜 111、金属含有シリコン酸化膜 112、及び固相拡散シ リケート膜 121がこの順に積層されている。金属含有シリコン酸ィ匕膜 112は、シリコン 酸ィ匕膜にハフニウム (Hf)が固相拡散により混入したものであり、シリコン酸ィ匕膜 111 及び金属含有シリコン酸ィ匕膜 112の合計膜厚は例えば 1. 5nmである。また、固相拡 散シリケート膜 121は、ハフ-ァ (HfO )
2 にシリコン原子が固相拡散してシリケ一トイ匕 したものであり、その膜厚は例えば 4. Onmである。従って、ゲート絶縁膜 200の膜厚 は例えば 5. 5nmである。
[0028] 上述の如く構成された本実施形態に係る半導体装置においては、ゲート絶縁膜 20 0の膜厚が 5. 5nmであり、直接トンネル電流によるリークが問題となる 1. 5nm程度よ りも厚いため、リーク電流を大幅に抑制することができる。また、金属含有シリコン酸 化膜 112は、ハフニウムを含有しているため、シリコン酸化膜と比較して誘電率が高 い。また、ハフニウム原子は固相拡散により浸入しているため、金属含有シリコン酸化 膜 112におけるハフニウム原子の組成比は低ぐ膜中欠陥はほとんど発生しない。更 に、固相拡散シリケート膜 121は、シリコン酸化膜と比較して誘電率が高い。従って、 ゲート絶縁膜 200は、シリコン酸ィ匕物力もなるゲート絶縁膜と比較して、誘電率が高 い。また、固相拡散シリケート膜 121には、シリコン (Si)原子が固相拡散しているため 、このシリコン原子により膜中欠陥の大部分が消滅しており、ハフ-ァのみから形成さ れたゲート絶縁膜と比較して、膜中欠陥が少ない。
[0029] これにより、ゲート絶縁膜 200は、従来のシリコン酸ィ匕膜からなるゲート絶縁膜と比 較して、膜中欠陥を増やすことなぐ電気的膜厚を同等に維持したまま、物理的膜厚 を厚くすることができる。この結果、大きなゲート容量を保持しつつ、リーク電流を低 減することができる。例えば、電気的膜厚が等しいシリコン酸ィ匕膜と比較して、リーク 電流を 10_4倍程度に低減することができる。
[0030] 次に、本第 1の実施形態の第 1の変形例について説明する。図 2は、本変形例に係 る半導体装置を示す断面図である。図 2に示すように、本変形例においては、 MOS FETにゲート絶縁膜 201が設けられている。ゲート絶縁膜 201は、前述の第 1の実施 形態におけるゲート絶縁膜 200に加えて、固相拡散シリケート膜 121上に形成された 金属含有シリコン含有膜 132が設けられており、その上にシリコン含有膜 131が設け られている。本変形例における上記以外の構成は、前述の第 1の実施形態と同様で ある。
[0031] 本変形例においては、前述の第 1の実施形態と比較して、ゲート絶縁膜 201の物 理的膜厚をより厚くして、リーク電流をより低減することができる。また、後述の第 2の 実施形態において説明するように、本変形例に係る半導体装置は、前述の第 1の実 施形態に係る半導体装置と比較して、その製造工程において、シリコン含有膜 131 及び金属含有シリコン含有膜 132を除去する工程を省略することができる。但し、本 変形例においては、第 1の実施形態と比較して、ゲート絶縁膜の電気的膜厚が厚く なってしまうため、 MOSFETの性能は低いものになる。本変形例における上記以外 の効果は、前述の第 1の実施形態と同様である。
[0032] 次に、本第 1の実施形態の第 2の変形例について説明する。本変形例においては 、シリコン酸ィ匕膜 111及び金属含有シリコン酸ィ匕膜 112が設けられておらず、シリコン 基板 100 (図 1参照）上に直接、固相拡散シリケート膜 121が設けられている。本変形 例における上記以外の構成は前述の第 1の実施形態と同様である。本変形例によれ ば、前述の第 1の実施形態と比較して、ゲート絶縁膜をより一層薄膜ィ匕することがで きる。本変形例における上記以外の効果は、前述の第 1の実施形態と同様である。な お、本第 2の変形例においても、前述の第 1の変形例と同様に、固相拡散シリケート 膜 121上に、金属含有シリコン含有膜 132及びシリコン含有膜 131が設けられていて ちょい。
[0033] なお、第 1の実施形態並びにその第 1及び第 2の変形例において、シリコン酸ィ匕膜 111及び金属含有シリコン酸化膜 112は、夫々シリコン酸窒化膜及び金属含有シリ コン酸窒化膜であってもよい。また、固相拡散シリケート膜 121は、ハフ-ァをシリケ 一トイ匕したものに限らず、ハフ-ァ (Hf)の酸窒化膜又は窒化膜をシリケ一トイ匕したも のであってもよい。固相拡散シリケート膜 121は、ハフニウム (Hf)、ジルコニウム (Zr) 、チタン (Ti)、タンタル (Ta)、アルミニウム (A1)、イットリウム (Y)及びランタノイドから なる群から選択された 1種又は 2種以上の金属と、酸素 (O)及び窒素 (N)からなる群 力 選択された 1種又は 2種の元素を含んでいてもよぐ例えば、ジルコユア（ZrO ) ,
2 酸化チタン (Ti O、 Ti O )、酸化タンタル (TaO )、アルミナ（Al O )、イットリア（Y
2 5 2 3 2 2 3 2
O ) Ln)
3又はランタノイド ( の酸ィ匕物からなる膜をシリケ一トイ匕したものであってもよ 、。
[0034] 次に、本発明の第 2の実施形態について説明する。図 3 (a)乃至 (c)並びに図 4 (a) 及び (b)は、本実施形態に係る半導体装置の製造方法をその工程順に示す断面図 である。本第 2の実施形態は、前述の第 1の実施形態及びその変形例に係る半導体 装置の製造方法の実施形態である。
[0035] 先ず、図 3 (a)に示すように、シリコン基板 100を用意し、これを洗浄する。次に、図 3 (b)に示すように、シリコン基板 100に熱酸化処理を施すことにより、シリコン基板 10 0の表面に例えば厚さが 1. 5nmの下部シリコン酸ィ匕膜 110を形成する。下部シリコ ン酸ィ匕膜 110は、例えば二酸ィ匕シリコン (SiO )により形成されている。次に、図 3 (c)
2
に示すように、シリコン酸化物よりも誘電率が高い金属酸化物、例えばノ、フニァから なる高誘電率金属酸化膜 120を、例えば CVD法（Chemical Vapor Deposition法：ィ匕 学気相成長法）により厚さが 4. Onmになるように成膜する。
[0036] このとき、下部シリコン酸ィ匕膜 110の膜厚を TI (nm)とし、高誘電率金属酸化膜 12 0の膜厚を T2 (nm)とするとき、膜厚 T1が 1. 5nm以上であるとき膜厚 T2を 4. Onm 以下とし、膜厚 T1が 0. 5乃至 1. 5nmであるとき膜厚 T2を { (T1— 0. 5) X 2 + 2} (n m)以下とし、膜厚 T1が 0. 5nm以下であるとき膜厚 T2を 2. Onm以下とする。本実 施形態においては、下部シリコン酸ィ匕膜 110の膜厚 T1が 1. 5nmであるため、高誘 電率金属酸化膜 120の膜厚 T2は 4. Onm以下とし、例えば、 4. Onmとする。
[0037] 次に、図 4 (a)に示すように、高誘電率金属酸化膜 120上に、例えばシリコン酸ィ匕物 力もなり厚さが 1. Onm以上、例えば 1. 5nmの上部シリコン含有膜 130を形成する。 次に、図 4 (b)に示すように、熱処理を施し、下部シリコン酸化膜 110と高誘電率金属 酸ィ匕膜 120とを相互に固相拡散させると共に、上部シリコン含有膜 130と高誘電率 金属酸ィ匕膜 120とを相互に固相拡散させる。このときの熱処理温度は例えば 700乃 至 1050°Cとし、熱処理雰囲気は、高誘電率金属酸化膜の酸素欠損を補うために酸 化雰囲気とする。この熱処理によって、高誘電率金属酸化膜 120中に、下部シリコン 酸ィ匕膜 110及び上部シリコン含有膜 130の双方から、即ち、下面側及び上面側の双 方力 シリコン原子が固相拡散して浸入する。また、下部シリコン酸ィ匕膜 110中には 、上面側の高誘電率金属酸ィ匕膜 120からハフニウム原子が固相拡散して侵入する。 更に、上部シリコン含有膜 130中には、下面側の高誘電率金属酸ィ匕膜 120からハフ ニゥム原子が固相拡散して侵入する。
[0038] この結果、図 2に示すように、高誘電率金属酸化膜 120は全体にシリコンが拡散し て膜全体がシリケ一トイ匕する。このとき、高誘電率金属酸化膜 120中に拡散したシリコ ン原子が膜中欠陥を消滅させる。これにより、高誘電率金属酸化膜 120が、欠陥が 少なく信頼性が高い固相拡散シリケート膜 121に改質される。一方、下地シリコン酸 化膜 110は、ハフニウムが拡散して高誘電率化した金属含有シリコン酸化膜 112と、 ハフニウムが含有していないシリコン酸ィ匕膜 111とに分かれる。即ち、下地シリコン酸 化膜 110のうち、ハフニウムが到達した上部は金属含有シリコン酸ィ匕膜 112となり、ハ フニゥムが到達して！/、な！/、下部はシリコン酸ィ匕膜のまま残り、下地シリコン酸化膜 110 よりも薄いシリコン酸ィ匕膜 111となる。また、上部シリコン含有膜 130は、ハフニウムが 拡散して高誘電率化した金属含有シリコン含有膜 132と、ハフニウムが含有していな いシリコン含有膜 131とに分かれる。即ち、上部シリコン含有膜 130のうち、ハフユウ ムが到達した下部は金属含有シリコン含有膜 132となり、ハフニウムが到達していな い上部はシリコン含有膜のまま残り、上部シリコン含有膜 130よりも薄いシリコン含有 膜 131となる。 [0039] 次に、図 1に示すように、シリコン含有膜 131及び金属含有シリコン含有膜 132を希 弗酸エッチングにより除去する。これにより、図 1に示すようなゲート絶縁膜 200が形 成される。その後、このゲート絶縁膜 200上にゲート電極（図示せず)を形成する。そ して、このゲート電極をマスクとしてシリコン基板 100の表面に不純物を注入し、シリコ ン基板 100の表面におけるゲート電極の直下域を挟む領域にソース'ドレイン領域（ 図示せず)を形成する。このとき、ゲート電極の直下域はチャネル領域となる。これに より、 MOSFETが作製される。
[0040] 以下、本発明の各構成要件における数値限定理由について説明する。
[0041] シリコン含有膜の膜厚： 1. Ornn以上
シリコン含有膜の膜厚が 1. Onm未満であると、高誘電率金属酸化膜に対して拡散 させるシリコンの供給量が不足し、高誘電率金属酸化膜における上面側の厚さが 2. Onmの部分について、十分に欠陥を低減することができなくなる。なお、シリコン含有 膜の膜厚を 1. Onmを超えて厚くしても、高誘電率金属酸化膜における欠陥を低減 できる部分の厚さは変わらない。このため、シリコン含有膜の膜厚を 1. Onm以上の 任意の値とすれば、常に最大の欠陥低減効果を得ることができる。従って、シリコン 含有膜の膜厚は 1. Onm以上とする。
[0042] 下地膽の flfli: Ti (nm) し、高謙雷率余 M酸化膽の膽11： T2 (nm) する 、 前記 T1が 1. 5nm以十.である きの前記 T2の値： 4. Onm以下
高誘電率金属酸化膜の膜厚 T2が 4. Onmを超えると、下地膜の膜厚 T1を 1. 5nm 以上としても、高誘電率金属酸ィ匕膜全体にシリコンを拡散させることができなくなる。 このため、高誘電率金属酸ィ匕膜に欠陥が低減されない未改質部分が残ってしまい、 ヒステリシスが増大すると共に、信頼性が低下する。従って、下地膜の膜厚 T1が 1. 5 nm以上であるときの高誘電率金属酸ィ匕膜の膜厚 T2は、 4. Onm以下とする。
[0043] 下地膜の膜厚 T1が 0. 5乃至 1. 5nmである きの高誘雷率余属酸化膜の膜厚 T2
： ( (T1 -0. 5) X 2 + 2} (nm)以下
下地膜の膜厚 T1が 0. 5乃至 1. 5nmであるときに、高誘電率金属酸化膜の膜厚 T 2を { (T1— 0. 5) X 2 + 2} (nm)を超えて厚くすると、高誘電率金属酸化膜全体にシ リコンを拡散させることができなくなる。このため、高誘電率金属酸化膜に欠陥が低減 されない未改質部分が残ってしまい、ヒステリシスが増大すると共に、信頼性が低下 する。従って、下地膜の膜厚 T1が 0. 5乃至 1. 5nmであるときの高誘電率金属酸ィ匕 膜の膜厚 T2は、 { (Tl -0. 5) X 2 + 2} (nm)以下とする。
[0044] 下地膜の膜厚 T1が 0. 5nm以下である きの高誘雷率余厲酸化膜の膜厚 T2 : 2.
Onm以下
下地膜の膜厚 T1が 0. 5nm以下であるときに、高誘電率金属酸化膜の膜厚 T2を 2 . Onmを超えて厚くすると、高誘電率金属酸化膜全体にシリコンを拡散させることが できなくなる。このため、高誘電率金属酸化膜に欠陥が低減されない未改質部分が 残ってしまい、ヒステリシスが増大すると共に、信頼性が低下する。従って、下地膜の 膜厚 T1が 0. 5nm以下であるときの高誘電率金属酸ィ匕膜の膜厚 T2は、 2. Onm以 下とする。
[0045] 困相 ¾散シリゲ一！ ^の膽厚 :4. Onm IT
上述の如ぐ高誘電率金属酸化膜の膜厚 T2は、下地膜の厚さ T1が 1. 5nm以上 であっても、 4. Onmを超えて厚くすることはできない。固相拡散シリケ一ト膜は高誘 電率金属酸ィ匕膜にシリコンが拡散してシリケ一トイ匕することによって形成されるもので あるため、その膜厚は高誘電率金属酸ィ匕膜の膜厚と等しい。従って、固相拡散シリケ ート膜の膜厚も 4. Onm以下となる。
[0046] 本実施形態にぉ 、ては、図 4 (b)に示す熱処理工程にお!、て、高誘電率金属酸化 膜 120にシリコンを固相拡散させているため、欠陥が少なぐ信頼性が高い固相拡散 シリケート膜 121が形成される。また、高誘電率金属酸化膜 120の上面及び下面の 両側からシリコンを拡散させているため、固相拡散シリケート膜 121を十分に厚く形成 することができる。これにより、リーク電流を効果的に抑制することができる。
[0047] 課題の項で説明したように、高誘電率金属酸化膜によるゲート絶縁膜を実用化する ためには、膜中欠陥の低減が重要な課題である。本発明者等は、この課題を解決す ベく鋭意実験研究を行った結果、固相拡散法による高誘電率金属酸化膜の改質が 、膜中欠陥を低減する極めて効果的な方法であることを発見した。固相拡散法とは、 シリコン酸化膜又はシリコン酸窒化膜 (例えばシリコン酸化膜)と、非晶質の高誘電率 金属酸ィ匕膜又は金属シリケート膜 (例えば高誘電率金属酸ィ匕膜)とを相互に接するよ うに順次成膜して積層膜を形成し、この積層膜を熱処理することにより、シリコン酸ィ匕 膜と高誘電率金属酸ィ匕膜とを互いに拡散させて、欠陥が少ない良質な固相拡散シリ ケート膜を得る方法である。前述の積層膜に対して熱処理を行うと、シリコン酸ィ匕膜 中のシリコン原子が高誘電率金属酸ィ匕膜中に固相拡散し、高誘電率金属酸化膜中 の金属原子がシリコン酸ィ匕膜中に固相拡散する。この結果、シリコン酸ィ匕膜は金属 添加シリコン酸ィ匕膜になり、高誘電率金属酸化膜は固相拡散シリケート膜になる。
[0048] 金属添加シリコン酸ィ匕膜は、金属原子が存在することにより誘電率が向上する。ま たシリコン酸化膜を母体とする膜に金属原子が拡散して侵入するため、金属原子の 組成比はそれほど高くならず、膜中欠陥もほとんど発生しない。一方、固相拡散シリ ケート膜は高誘電率金属酸化膜中にシリコン原子が拡散することによって形成される 。このとき、シリコン原子が拡散することにより、固相拡散シリケート膜における膜中欠 陥が消滅する。また一般に、金属酸ィ匕物は金属原子と酸素原子とがイオン性の強い 結合を形成するのに対し、シリコン原子は酸素原子と共有性結合を形成する。そのた め、加熱処理を行った際の原子の再配列が起こりにくくなり、熱処理工程における結 晶化及び相分離が抑制される。この結果、固相拡散シリケート膜によりゲート絶縁膜 を形成すれば、ヒステリシスが少なぐ絶縁信頼性が高いゲート絶縁膜を得ることがで きる。
[0049] なお、このような膜中欠陥が少ない固相拡散シリケート膜は、単に高誘電率金属と シリコンとが特定の糸且成比となるように成膜すれば形成できるものではない。以下、こ の点について詳細に説明する。例えば、高誘電率金属酸化物を形成する金属として 、ハフニウムを取り上げる。ハフニウムシリケート膜においては、シリコン組成比を高め ることによって膜中欠陥に起因するヒステリシスを低減することができる。しかし、通常 の成膜方法では、ハフニウムシリケート膜中のシリコン濃度を 70原子％まで高くしても 、まだ 10mV以上のヒステリシスが発生し、ゲート絶縁膜としての性能は低いものにな る。これに対して、下地シリコン酸化膜と高誘電率金属酸化膜とを熱処理によって反 応させてハフニウムシリケ一ト膜を形成した場合は、ハフニウムシリケート膜中のシリコ ン濃度が 40原子％と ヽぅ低濃度であっても、ヒステリシスを 5mV程度まで低減できる 。このように、膜中欠陥が少ない高品質の固相拡散シリケート膜は、高誘電率金属酸 化膜全体に渡ってシリコン原子を拡散させることによってのみ作製できる。
[0050] しカゝしながら、単に下地シリコン酸化膜と高誘電率金属酸化膜とを反応させる固相 拡散方法では以下のような問題点がある。第 1の問題点は、固相拡散により反応を起 こす金属酸化膜の膜厚は、最大でも 2. Onm程度に限られるという点である。従って、 固相拡散シリケート膜の膜厚は 2. Onm程度までしか厚くすることができず、この膜に よりゲート絶縁膜を形成しても、リーク電流を大幅に低減することが難しぐせいぜい 従来のシリコン酸ィ匕膜を使用したゲート絶縁膜の 10_2倍程度の低減にとどまる。リー ク電流を大幅に減らすために、厚い高誘電率金属酸化膜をシリコン酸化膜上に形成 すると、高誘電率金属酸化膜の上面にシリコン酸化膜と未反応な部分が残る。この未 反応な部分には欠陥が多いため、電子等のトラップを引き起こしゃすぐトランジスタ の信頼性低下を引き起こす。
[0051] 図 5は、横軸にハフニウムシリケート膜 (HfSiO膜)の膜厚をとり、縦軸にヒステリシス をとつて、ハフニウムシリケート膜の膜厚に対するヒステリシスの変化を示すグラフ図 である。なお、図 5は、下地シリコン酸化膜の膜厚が 1. 5nmであり、ハフニウムシリケ ート膜のハフニウム濃度が 40原子％である場合を示している。図 5に示すように、ハ フニゥムシリケート膜の膜厚が 1. 5nm以下ではヒステリシスは 5mV以下であるのに 対し、膜厚が 2. Onmになるとヒステリシスが約 10mVとなり、膜厚が 2. Onmを超えて 増加すると、ヒステリシスは急激に増加する。これは、固相拡散処理を施しても、ハフ ユウムシリケート膜における下地シリコン酸ィ匕膜から 2. Onm離れた部分には、下地シ リコン酸ィ匕膜からシリコンが到達せず、ハフニウムシリケート膜の改質が起こっていな いことを示している。
[0052] 第 2の問題点は、極めて薄い下地シリコン酸ィ匕膜上に高誘電率金属酸ィ匕膜を成膜 した場合は、固相拡散処理を行ってもヒステリシスが消失せず、膜質が改善されない ことである。図 6は、横軸に下地シリコン酸ィ匕膜の膜厚をとり、縦軸にヒステリシスをと つて、下地シリコン酸ィ匕膜の膜厚を変化させた場合のヒステリシスの変化を示すダラ フ図である。なお、図 6は、ハフニウムシリケート膜の膜厚が 2. Onmであり、ハフユウ ム濃度が 40原子％である場合を示している。図 6に示すように、下地シリコン酸化膜 の膜厚が薄くなるほど、ヒステリシスが大きくなつている。これは、下地シリコン酸化膜 が薄 、場合、金属酸化膜の欠陥を除去するために十分なシリコン原子がハフニウム シリケート膜に対して供給できないからである。また、この場合には、金属酸化膜から 金属原子 (ハフニウム原子）が下地シリコン酸ィ匕膜とシリコン基板との界面まで拡散し てしまうため、 MOSFETの特性が劣化するという問題も発生する。このため、単に下 地シリコン酸化膜上に高誘電率金属酸化膜を形成して固相拡散させる場合は、下地 シリコン酸ィ匕膜を薄くしてゲート絶縁膜の薄膜ィ匕を図る場合には、高誘電率金属酸 化膜も薄膜化する必要がある。しかし、そのような場合には、リーク電流の低減効果 は著しく小さくなる。
[0053] そこで、本実施形態においては、高誘電率金属酸化膜の上面及び下面の双方か らシリコン原子が拡散するように、高誘電率金属酸化膜を挟むようにシリコンを含有す る膜を形成している。即ち、高誘電率金属酸ィ匕膜の下面に接するように下地シリコン 酸化膜を形成し、高誘電率金属酸化膜の上面に接するように上部シリコン含有膜を 形成し、固相拡散反応のための熱処理を行うことによって、膜厚が厚い固相拡散シリ ケート膜を形成している。これにより、高誘電率金属酸化膜と下地シリコン酸化膜との 界面を介した固相拡散反応だけでなぐ高誘電率金属酸ィ匕膜と上部シリコン含有膜 との界面を介しても固相拡散反応が起こり、上方力 も信頼性が高い高誘電率金属 酸化膜を形成できる。また、シリコン含有膜を高誘電率金属酸化膜上に形成すること により、積層膜全体の電気的膜厚は一旦増加するが、固相拡散反応後に上部シリコ ン含有膜を除去することにより、従来と同等の電気的膜厚を実現できる。
[0054] このような処理を行うことにより、膜中欠陥が少ないという固相拡散膜特有の高い品 質を維持した固相拡散シリケート膜を、下地構造に含まれるシリコン量力 形成可能 と推定される固相拡散シリケート膜の厚さより最大 2. Onm厚く形成することが可能と なる。また形成された固相拡散シリケート膜は、膜の膜厚方向中央部のシリコン濃度 よりも上面におけるシリコン濃度の方が高いという構造的な特徴をもつ。
[0055] また、本実施形態においては、上部シリコン含有膜 130を厚目に形成している。こ のため、固相拡散処理において、シリコンが供給不足になることがない。また、上部シ リコン含有膜 130を厚目に形成する結果、固相拡散処理後に高誘電率金属酸化膜 とほとんど反応しな力つた部分 (シリコン含有膜 131)が残留するが、本実施形態にお いては、この部分を、金属含有シリコン含有膜 132と共に除去している。このように、 固相拡散シリケート膜 121と比較して誘電率が低いシリコン含有膜 131及び金属含 有シリコン含有膜 132を除去することにより、ゲート絶縁膜 200の電気的膜厚が増大 することを防止し、デバイスの高速ィ匕及び低電圧化を図ることができる。
[0056] なお、前述の特許文献 1及び 2には、高誘電金属酸化膜上にシリコン含有膜を形 成する技術が記載されている。し力しながら、膜中欠陥を低減した信頼性が高い絶 縁膜を形成するためには、単に高誘電率金属酸化膜上にシリコン含有膜を形成す ればよいのではなぐ本実施形態のように、各膜の膜厚を上述の如く規定すると共に 、固相拡散熱処理を行い、高誘電率金属酸化膜に十分にシリコンを固相拡散させて 、固相拡散シリケ一ト膜を形成することが必要である。特許文献 1及び 2に記載の技 術は、固相拡散シリケ一ト膜を形成するものではな 、。
[0057] 特許文献 1に記載の技術は、シリコン基板と金属酸ィ匕膜との界面特性を向上させる ことを目的としている。このため、シリコン基板上にアルミナ膜及びシリコン酸ィ匕膜を形 成した後、シリコン基板とアルミナ膜との間にシリコン酸ィ匕膜を形成するための熱処理 は、アルミナ膜中にシリコンが拡散しないように配慮した熱処理であり、例えば、温度 力 SlOOO°C、時間が 5秒間の急速熱処理である。従って、このような熱処理では固相 拡散は起こらず、固相拡散シリケート膜 (アルミニウムシリケート膜)は形成されない。 このため、この技術によっては、金属酸ィ匕膜中の欠陥は低減されない。
[0058] また、特許文献 2に記載の技術は、シリコン基板と金属酸化膜との界面特性を向上 させることを目的としている。このため、シリコン基板上にシリコン酸ィ匕膜又はシリコン 酸窒化膜を形成し、その上に金属シリケ一ト膜を直接形成している。そして、その上 に導電体からなるゲート電極を形成し、熱処理を行うことにより、金属シリケ一ト膜中 の金属濃度分布を、ゲート電極側で高くなりシリコン基板側で低くなるように傾斜させ ている。このように、特許文献 2に記載の技術においては、金属シリケート膜中の金属 濃度分布はゲート電極側、即ち上面側で高くなつており、その分、上面側ではシリコ ン濃度が低くなつている。即ち、少なくとも上面側力もは金属シリケート膜中にシリコン 原子が拡散しないように配慮されている。このため、この技術によっても、金属シリケ ート膜中の欠陥は低減されない。 [0059] このように、本実施形態の効果は主として以下の 2点である。第 1の効果は、高誘電 率金属膜にシリコンを固相拡散させることにより、高誘電率金属膜を固相拡散シリケ ート膜とし、膜中欠陥を低減できることである。この固相拡散シリケ一ト膜をゲート絶縁 膜として使用することにより、電気的膜厚に比べて物理的膜厚を厚くすることができる ため、ゲート絶縁膜において良好な電気的特性と低いリーク電流とを両立させること ができ、且つ、膜中欠陥を低減できるため、ヒステリシスが小さく信頼性が高いゲート 絶縁膜を得ることができる。
[0060] また、この固相拡散反応により、下地シリコン酸ィ匕膜中にハフニウムシリケ一ト膜か らハフニウム原子が拡散し、ハフニウムシリケート膜中には下地シリコン酸ィ匕膜からシ リコン原子が拡散するため、下地シリコン酸ィ匕膜はハフニウムシリケート膜との界面付 近で Hf濃度が高くなる組成分布を持ち、ハフニウムシリケ一ト膜は下地シリコン酸ィ匕 膜との界面付近で Si濃度が高くなり Hf濃度が低くなる組成分布を持つ。そのため下 地シリコン酸ィ匕膜の誘電率は純粋な二酸ィ匕シリコンの値より高くなり、ハフニウムシリ ケート膜の誘電率は熱処理を行う前より低くなる。
[0061] 一般に、ハフニウムシリケート（Hf SiO)等の固溶体の誘電率は、 HfO及び SiOと
2 2 いった各成分の誘電率を、組成比によって加重平均することで求められる。 HfSiO の誘電率がこの規則に従うと仮定すると、 Siと Hfの組成比の和に対する Hf組成比が 0%から 100%に変化するにつれて、誘電率は 3. 9から 20まで直線的に変化する。 この場合、前記下地シリコン酸ィ匕膜とハフニウムシリケート膜との積層膜に熱処理を 行っても、この積層膜全体に含まれる Hf原子及び Si原子の個数は変化しな 、ため、 誘電率を膜厚方向に積分した値は一定で、下地シリコン酸ィ匕膜の誘電率が向上した 分だけハフニウムシリケート膜の誘電率が低下することになる。
[0062] この現象により、積層膜全体の電気的膜厚が変化するが、電気的膜厚は比誘電率 の逆数に比例するため、誘電率が低い下地シリコン酸ィ匕膜の誘電率が上昇する薄 膜ィ匕効果の方が、 HfSiO膜の誘電率低下による厚膜ィ匕効果より大きぐ積層膜全体 の電気的膜厚は薄くなる。
[0063] 実際には、この効果にカ卩えて以下の効果もある。ハフニウムシリケ一トの比誘電率 は、 Hf濃度が 0〜40原子％の範囲では急激に変化し、 40原子％を超える濃度範囲 では緩やかに変化することが知られている（例えば、文献 . Lucovsky, at. el., Appl ied Physics Letters, Vol. 77, No. 18, p.2912」参照。 ) 0このため、 Hfが拡散した下地 シリコン酸ィ匕膜では誘電率が大きく向上し、熱処理前での Hf組成比が 60原子％で あるハフニウムシリケート膜では誘電率は殆ど低下しない。従って、積層膜全体の電 気的膜厚は、誘電率が Hfの組成比に対して線形に変化すると仮定した場合よりも、 更に薄くなる。このため、ハフニウムシリケート膜等の高誘電率金属酸ィ匕膜中へのシリ コン原子の拡散による電気的膜厚の増加を抑制するためには、 Hf等の金属原子の 組成比が高誘電率金属酸ィ匕膜中で 50%以上、即ちシリコンの組成比が 50原子％ 以下であることが望ましい。これは酸素原子も含めた組成比に換算すると 16原子％ 以下に相当する。従って、高誘電率酸化膜 120中におけるシリコンの含有量は 16原 子％以下であることが好まし!/、。
[0064] また、第 2の効果は、高誘電率金属酸ィ匕膜の上面側カゝらも下面側からもシリコン原 子を固相拡散させることにより、厚い固相拡散シリケ一ト膜を形成することができること である。下地シリコン酸ィ匕膜との間で固相拡散を起こす金属酸ィ匕膜の膜厚は 2. Onm 程度であるため、下地シリコン酸ィ匕膜のみを設ける場合は、膜厚が 2. Onm以上の固 相拡散シリケ一ト膜を 1100°C以下の温度で形成することは難しい。これに対して、本 実施形態によれば、上部シリコン含有膜を設け、高誘電率金属酸化膜の上面側から も固相拡散反応を起こすため、下地シリコン酸ィ匕膜のみを設けた場合の 2倍に相当 する 4nmの膜厚の固相拡散シリケ一ト膜を形成できる。そして、ゲート絶縁膜を厚く 形成できることにより、リーク電流の低減効果は大幅に増大する。ゲート絶縁膜に膜 厚が 2. Onmの固相拡散シリケ一ト膜を使用した場合では、リーク電流は従来の膜厚 が 1. 5nmのシリコン酸ィ匕膜の 10_2倍程度にしか低減できないが、膜厚力 nmの固 相拡散シリケ一ト膜を使用すれば、リーク電流を 10_4倍程度まで低減できる。
[0065] 具体的には、下地シリコン酸ィ匕膜 110の膜厚を 1. 5nm以上とし、上部シリコン含有 膜 130の膜厚を夫々 1. Onm以上とし、熱処理によって高誘電率金属酸化膜 120〖こ シリコンを充分に供給できるように設計した場合は、高誘電率金属酸化膜 120の膜 厚を 4. Onmまで厚くすることができる。
[0066] なお、下地シリコン酸ィ匕膜 110及び上部シリコン含有膜 130は、高誘電率金属酸化 膜 120にシリコンを供給するものである。従って、この役割を果たすためには、シリコ ンが含まれた絶縁膜であればよい。但し、下地シリコン酸ィ匕膜 110は、デバイスの駆 動電流を高く維持するために、シリコン基板 100との間の界面準位及び膜中欠陥が 少ないことが望ましぐ材料としては二酸ィ匕シリコン又は窒素濃度が低いシリコン酸窒 化膜であることが望ましい。また、下地シリコン酸ィ匕膜 110の替わりにシリコン酸窒化 膜又はシリコン窒化膜を形成する場合の成膜方法は一般的な方法でよぐ熱窒化又 はプラズマ窒化により形成すればよい。一方、上部シリコン含有膜 130には下地シリ コン酸ィ匕膜のような制約がな 、ため、材料は二酸ィ匕シリコン及びシリコン酸窒化物だ けでなぐシリコン窒化物等も適用可能である。また、成膜方法も化学蒸気堆積法、 原子層堆積法、スパッタ法等、一般的な薄膜の成膜手法を用いることができる。
[0067] また、高誘電率金属酸ィ匕膜の材料はハフユアには限定されず、シリコン酸ィ匕膜より も誘電率が高い絶縁膜であれば使用可能である。但し、バンドギャップが大きいもの が望ましぐ具体的にはハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、ラ ンタノイド金属等の酸ィ匕物、酸窒化物、又はそのシリケートが好ましい。これら中でも、 ハフニウムを原料とする二酸ィ匕ハフニウム及び窒化ハフニウムシリケートは、バンドギ ヤップが約 4. 5乃至 6. OeVと大きぐ比誘電率も 20程度の高い値を示し、さらに耐 熱性が高ぐ活性ィ匕ァニール時にポリシリコン電極と反応を起こさないため、特に優 れている。
[0068] この高誘電率金属酸ィ匕膜の成膜は一般的な方法で行えばよいが、特に、膜厚均 一性及び量産性が優れた CVD法、 PVD法（Physical Vapor Deposition法：物理蒸 着法)又はスパッタリング法が望ま 、。また成膜時に高誘電率金属酸化膜が結晶化 を起こしていると、図 4 (b)に示す固相拡散熱処理時において固相拡散反応が起こり に《なるため、結晶化しない条件で非晶質に成膜することが望ましい。例えば、成膜 温度を、 CVD法の場合は 500°C以下、 PVD法の場合は 300°C以下とすることが好 ま 、。これらの金属材料は酸化せずに金属の状態で又は窒化物の状態で形成し、 固相拡散処理を、酸化剤を含む雰囲気中で行うことによって固相拡散反応と同時に 酸化を行ってもよい。
[0069] 更に、上面側から高誘電率金属酸ィ匕膜にシリコン原子を 2. Onm拡散させるために は、上部シリコン酸ィ匕膜は 1. Onm程度の膜厚が必要となるが、下地シリコン酸化膜と 異なり熱処理後にこれを除去することが可能であるため、これよりも厚ぐ例えば 10η m程度の厚さにしても構わない。下地シリコン酸化膜の膜厚を Tl (nm)、高誘電率金 属酸ィ匕膜の膜厚を T2 (nm)とすると、膜厚 T1が 1. 5nm以下である場合は、上部シリ コン含有膜を設けない場合は、ヒステリシスを 10mV以下にするためには T2≤ (T1 -0. 5) X 2 (nm)とする必要がある力 膜厚が 1. Onm以上の上部シリコン含有膜を 設けると、 T2≤(T1— 0. 5) X 2 + 2 (nm)に拡張できる。
[0070] 更にまた、本実施形態においては、固相拡散熱処理を、熱処理温度が 700乃至 1 050°C、雰囲気が酸化雰囲気である条件で行った。固相拡散処理は、固相拡散反 応が起こり、且つ高誘電率金属酸ィヒ膜が結晶化及び相分離を起こさない条件で行う 必要がある。このため、熱処理温度は 700乃至 1050°Cであることが望ましい。但し、 処理雰囲気は、高誘電率金属酸化膜の酸素欠損を補うために酸化雰囲気とするか 、又は膜の窒化を促進して耐熱性及び誘電率を高めるために窒化雰囲気とすること が望ましいが、真空雰囲気又は不活性ガス雰囲気であっても構わない。酸化剤、窒 ィ匕剤及び不活性ガス等は、一般に知られているもので構わない。しかし、いずれにし ても、この熱処理の目的は、高誘電率金属酸化膜内にシリコンを固相拡散させること であるから、高誘電率金属酸化膜の少なくとも上方、好ましくは高誘電率金属酸化膜 を挟むように上方及び下方にシリコンを含有する膜が存在している状態で、シリコン が固相拡散するような条件で熱処理を行うことが必要である。
[0071] 更にまた、本実施形態においては、シリコン含有膜 131及び金属含有シリコン含有 膜 132を希弗酸エッチングにより除去している力 除去方法は希弗酸エッチングに限 定されず、一般的な方法でよぐ例えば、プラズマエッチングでもよい。但し、上部シリ コン含有膜と固相拡散シリケート膜との選択比が高い除去方法がより望ましい。この ような方法として、高温アンモニア過酸ィ匕水素水によるウエットエッチング、フロン系ガ スによるドライエッチ等が挙げられる。これらの方法により、上部シリコン含有膜を選択 的に除去することができる。また、シリコン含有膜に金属原子が拡散すると高温アン モ-ァ過酸ィ匕水素水に対するエッチングレートが低下するため、これを利用して高誘 電率化したシリコン含有膜を残すことも可能である。 [0072] 更にまた、上部シリコン含有膜を一部又全部除去する処理を行うと、残留した膜の 表面に除去処理による損傷が発生し、リーク電流の増加及び信頼性の低下につなが ることがある。そこで、この損傷を回復するために、上部シリコン含有膜の除去後に熱 処理を行ってもよい。
[0073] 次に、前述の第 2の実施形態の第 1の変形例について説明する。本変形例は、前 述の第 1の実施形態の第 1の変形例に係る半導体装置の製造方法である。本変形 例においては、前述の第 2の実施形態に係る半導体装置の製造方法において、図 2 に示す工程の後、シリコン含有膜 131及び金属含有シリコン含有膜 132を除去する ことなぐゲート電極及びソース'ドレイン領域等を形成する。これにより、前述の第 1 の実施形態の第 1の変形例に係る半導体装置が製造される。本変形例における上 記以外の構成は、前述の第 2の実施形態と同様である。
[0074] 本変形例によれば、シリコン含有膜 131及び金属含有シリコン含有膜 132を除去す る工程を省略することができる。これにより、半導体装置の製造方法を簡略化すること ができる。本変形例における上記以外の効果は、前述の第 2の実施形態と同様であ る。
[0075] なお、固相拡散反応後の上部シリコン含有膜を除去する際に、上部シリコン含有膜 の一部を残したり、高誘電率金属酸ィ匕膜の一部も含めて除去したりしてもよい。これ により、上部シリコン含有膜の除去工程の条件を拡大することができ、製造条件の管 理が容易になる。以下、この点について詳細に説明する。
[0076] 高誘電率金属酸化膜と上部シリコン含有膜とを固相拡散反応させると、高誘電率 金属酸化膜にはシリコン原子が拡散し、上部シリコン含有膜には金属原子が拡散す る。このため、これらの膜の界面付近では高誘電率金属酸化膜の誘電率が低下し、 上部シリコン含有膜の誘電率が上昇する。例えば、高誘電率金属酸化膜をハフ-ァ により形成し、上部シリコン含有膜を二酸ィ匕シリコンにより形成した場合、固相拡散反 応後、ハフ-ァはハフニウム濃度が高いハフニウムシリケートとなり、誘電率が 20から 15程度まで低下する。また、二酸ィ匕シリコンはハフニウムが拡散することによってハフ -ゥム濃度が低いハフニウムシリケートとなり、誘電率が 3. 9から 7程度まで増加する [0077] 上部シリコン含有膜のうち高誘電率化した部分、即ち、金属含有シリコン含有膜 13 2は、ゲート絶縁膜 200の電気的膜厚をあまり増加させないため、除去しなくても電気 的な膜厚を薄く維持することが可能である。また、高誘電率化する領域の厚さは約 1 nmであるため、上部シリコン含有膜の一部を残す場合には、残す部分の膜厚を In m以下とすることが好ましい。電気的膜厚の増加を 0. 2nmまで許容するのであれば 、上部シリコン含有膜のうち高誘電率化した部分を厚さ 0. 4nm分だけ残すことが可 能である。一方、上部シリコン含有膜を除去する際に、上部シリコン含有膜だけでなく 高誘電率金属酸ィ匕膜の一部も除去して、より一層の薄膜ィ匕を行うことも可能である。
[0078] 次に、前述の第 2の実施形態の第 2の変形例について説明する。前述の第 2の実 施形態においては、シリコン基板 100上に下地シリコン酸ィ匕膜 110を形成した後、高 誘電率金属酸化膜 120及び上部シリコン含有層 130を設ける例を示したが、本変形 例においては、下地シリコン酸化膜 110を形成せずに、シリコン基板 100上に直接、 高誘電率金属酸化膜 120を形成し、その上に上部シリコン含有層 130を形成する。 なお、シリコン基板 100上に金属電極を設け、その上に高誘電率金属酸化膜 120及 び上部シリコン含有層 130を形成してもよ 、。本変形例における上記以外の構成は、 前述の第 2の実施形態と同様である。これにより、前述の第 1の実施形態の第 2の変 形例に係る半導体装置を製造することができる。なお、本変形例においても、前述の 第 2の実施形態の第 1の変形例と同様に、シリコン含有膜 131及び金属含有シリコン 含有膜 132を除去せずに、残留させてもよい。
[0079] 本変形例においては、下地の構造に依らずに固相拡散シリケ一ト膜を形成できる。
上部シリコン含有膜を設けない場合は、下地シリコン酸ィ匕膜 (又は下地シリコン酸窒 化膜)と高融点金属酸ィ匕膜との間でのみ固相拡散反応が起こるため、高誘電率金属 酸ィ匕膜と充分に反応できるだけの膜厚の下地シリコン酸ィ匕膜 (又は下地シリコン酸窒 化膜)を形成する必要がある。そのため、下地シリコン酸ィ匕膜を薄くすることによって 絶縁膜の薄膜化を行うと、未反応の高誘電率金属酸化膜が残り、この部分は欠陥が 低減されないため、ヒステリシスが大きいと共に、信頼性が低下する。これに対して、 本発明によれば、高誘電率金属酸ィ匕膜の上部力 固相拡散反応を起こさせるため、 下地シリコン酸窒化膜が薄くても高誘電率金属酸化膜全体にシリコン原子を固相拡 散させ、ゲート絶縁膜の信頼性を向上させることができる。
[0080] 具体的には、下地シリコン酸ィ匕膜を極めて薄くする場合には、高誘電率金属酸ィ匕 膜において、下地シリコン酸ィ匕膜側の界面力 拡散してくるシリコン量は少なくなり、 膜中欠陥が低減する部分の厚さは 2. Onmより薄くなるが、上部シリコン含有膜との 界面からもシリコンが拡散してくるため、上面側で厚さが 2. Onmの部分で膜中欠陥 が低減する。このため、上部シリコン含有膜を設けない場合に比べて、高誘電率金属 酸化膜を 2. Onm厚く形成しても信頼性が損なわれない。また、下地シリコン酸化膜 を形成できない条件、例えば下部に金属電極を設ける場合等においても、固相拡散 シリケ一ト膜を形成することができる。
実施例 1
[0081] 以下、本発明の実施例の効果について、その特許請求の範囲力も外れる比較例と 比較して具体的に説明する。本実施例 1では、固相拡散処理時の上部シリコン含有 膜の有無がゲート絶縁膜の性能に及ぼす影響を説明する。先ず、上部シリコン含有 膜を設けずに、下地シリコン酸ィ匕膜上にハフニウムシリケ一ト膜を形成して固相拡散 させた比較例について、その性能を評価した。シリコン基板上に、膜厚が 1. 5nmの 下地シリコン酸ィ匕膜を熱酸ィ匕により形成した。次に、この下地シリコン酸ィ匕膜上に CV D法により、ハフニウムシリケート膜 (Hf Si -0. 60膜)を堆積させた。このとき、
0. 6 1 2
ハフニウムシリケート膜の膜厚は、 1. Onm、 2. Onm、 3. Onm、 4. Onmの 4水準とし た。下地シリコン酸ィ匕膜の比誘電率は 3. 9であり、ハフニウムシリケート膜の比誘電 率は 15であるため、形成された下地シリコン酸ィ匕膜とハフニウムシリケート膜の合計 の物理的膜厚は 2. 5乃至 5. 5nmであり、電気的膜厚は 1. 8乃至 2. 5nmであった。
[0082] この積層膜を、窒素雰囲気中で温度が 800°C、時間が 30秒間の熱処理を行い、下 地シリコン酸ィ匕膜とハフニウムシリケ一ト膜を相互に固相拡散させた。この固相拡散 反応により、下地シリコン酸ィ匕膜中にハフニウムシリケート膜からハフニウム原子が拡 散し、ハフニウムシリケート膜中には下地シリコン酸ィ匕膜からシリコン原子が拡散する ため、下地シリコン酸ィ匕膜はハフニウムシリケート膜との界面付近で Hf濃度が高くな る組成分布を持ち、ハフニウムシリケ一ト膜は下地シリコン酸ィ匕膜との界面付近で Si 濃度が高くなり Hf濃度が低くなる組成分布を持つ。そのため下地シリコン酸ィ匕膜の 誘電率は純粋な二酸ィ匕シリコンの値より高くなり、ハフニウムシリケート膜の誘電率は 熱処理を行う前より低くなる。熱処理後の下地シリコン酸ィ匕膜の電気的膜厚は 1. On mとなり、下地シリコン酸ィ匕膜及びハフニウムシリケート膜の積層膜全体の電気的膜 厚は 1. 3乃至 2. Onmとなった。下地シリコン酸ィ匕膜の電気的膜厚は、積層膜からハ フニゥムシリケート膜を除去した後、下地シリコン酸ィ匕膜を使用してキャパシタを形成 し、このキャパシタの静電容量を測定することにより確認した。
[0083] 次に、前記積層膜をゲート絶縁膜として、電界効果型トランジスタ (MOSFET)を形 成した。そして、このトランジスタのリーク電流を測定した。その結果、リーク電流は、 同じ電気的膜厚を有するシリコン酸ィ匕膜を用いたトランジスタと比較して、 10_2乃至 1 0_4倍程度に低減した。これは、高誘電率材料をゲート絶縁膜に用いることで、物理 的膜厚を厚く維持してリーク電流を抑制したまま、電気的膜厚を薄くできる効果による 。ノ、フニゥムシリケート膜を厚くするほどリーク電流の低減効果が大きぐ同じ電気的 膜厚のシリコン酸ィ匕膜と比較して、ハフニウムシリケート膜の膜厚が 1. Onmの場合は 10_2倍であった力 ハフニウムシリケート膜の膜厚が 4. Onmの場合は 10_4倍となつ た。
[0084] し力しながら、この比較例においては、図 5に示すように、ハフニウムシリケート膜が 厚くなると、ヒステリシスが増加するという問題がある。これは、ハフニウムシリケート等 の高誘電率金属酸ィ匕物が内含する欠陥のためである。このような膜中に欠陥が存在 する絶縁膜をトランジスタのゲート絶縁膜に用いると、動作電圧を印加した際に電子 が欠陥に捕獲され、又は欠陥カゝら放出され、電圧閾値が変動し、この結果、動作の 不安定性を引き起こす。この現象は、シリコン基板を熱酸化して形成され膜中欠陥が 極めて少な!/ヽ SiO膜をゲート絶縁膜として用いた場合には観測されな!、。
2
[0085] 電圧閾値の変動の許容範囲は、トランジスタの性能及び使用目的によって異なる 力 一般的には 50mV以下である。しかし、電圧閾値の変動の原因には膜中欠陥に 起因するもの以外にも、長時間'高温使用による欠陥の生成、加工寸法のばらつき 等の要因もあるため、初期特性におけるヒステリシスによる電圧閾値の変動は、 10m V以下に抑制することが望ましい。また、ヒステリシスの原因となる膜中欠陥は、 TDD B (Time- Dependent Dielectric Breakdown:時間依存誘電破壊）特性等の絶縁膜の 耐圧特性も劣化させる。このため、ハフニウムシリケート膜の膜中欠陥を SiO膜と同
2 等程度に低減させることにより、ヒステリシスを SiO膜と同程度まで低減することが望
2
ましい。
[0086] 膜厚が 1. 0乃至 4. Onmのハフニウムシリケ一ト膜を用いたトランジスタにおいてド レイン電流のヒステリシスを測定すると、ハフニウムシリケート膜の膜厚が 2. Onmを超 えるものでは 20mV以上の大きなヒステリシスを示す。し力し、ヒステリシスの幅はハフ ニゥムシリケート膜の膜厚に比例しているわけではなぐハフニウムシリケート膜の膜 厚が 2. Onm以下ではヒステリシス幅は 5mV以下に急激に減少し、膜中の欠陥密度 が大幅に低減するという特異な現象が観測される。
[0087] 膜厚が 2. Onm以下のハフニウムシリケート膜で欠陥密度が大幅に低減するのは、 熱処理によって下地シリコン酸ィ匕膜との間で相互拡散反応を起こし、下地シリコン酸 化膜から拡散した Siが欠陥を補償するためであると考えられる。しかしながら、熱処 理によるハフニウムシリケート膜への Si原子の拡散距離は高々 2. Onm程度であるた め、これ以上の厚さのハフニウムシリケ一ト膜を用いると、 Siが下地シリコン酸ィ匕膜か ら到達せず、欠陥が多い部分が残ってしまう。このため、トランジスタのゲート絶縁膜 として使用できるハフニウムシリケート膜の厚さは、膜中欠陥の観点力も 2. Onm以下 に制限される。この場合のリーク電流の低減効果はシリコン酸ィ匕膜に比べ 10_2' 5倍 程度に留まる。
[0088] 次に、本発明の実施例、即ち、上部シリコン含有膜を形成してから固相拡散処理を 行い、その後上部シリコン含有膜を除去した例について説明する。シリコン基板上に 、膜厚が 1. 5nmの下地シリコン酸ィ匕膜を熱酸ィ匕法により形成した。次に、その上に C VD法によりハフニウムシリケ一ト膜を形成し、更にその上に膜厚が lOnmのシリコン 酸ィ匕膜を CVD法により形成し、上部シリコン含有膜とした。このとき、ハフニウムシリケ 一卜膜の膜厚は、 1. Onm, 2. Onm, 3. Onm, 4. Onmの 4水準とした。なお、下地シ リコン酸ィ匕膜及びハフニウムシリケート膜は、前述の比較例と同じものとした。
[0089] この積層膜を、窒素雰囲気中で温度が 800°C、時間が 30秒間の条件で熱処理を 行い、ハフニウムシリケ一ト膜を下地シリコン酸ィ匕膜及び上部シリコン含有膜との間で 固相拡散反応させた。その後、上部シリコン含有膜を温度が 65°Cの高温アンモニア 過酸ィ匕水素水によって除去し、下地シリコン酸ィ匕膜及びハフニウムシリケート膜から なる積層膜をゲート絶縁膜に用いて電界効果型トランジスタを作製した。電気的膜厚 は前述の上部シリコン酸化膜を形成せずに相互拡散熱処理を行った比較例のゲー ト絶縁膜と同じであった。そして、この電界効果型トランジスタにおけるゲート絶縁膜 のヒステリシス及びリーク電流を測定した。
[0090] 本実施例、即ち、固相拡散時に上部シリコン含有膜を存在させる場合も、相互拡散 の機構は、比較例、即ち、上部シリコン含有膜を設けない場合と同様であり、下地シリ コン酸ィ匕膜のうちハフニウムシリケート膜との界面近傍では Hfが拡散してくるため、こ の領域で誘電率が増大する。また、ハフニウムシリケート膜は、下地シリコン酸ィ匕膜と の界面近傍で Siが拡散してくるため膜中欠陥が低減する。更に、上部シリコン酸ィ匕 膜が存在するため、ハフニウムシリケート膜と上部シリコン酸ィ匕膜との界面の近傍に おいても相互拡散が起こる。この結果、下地シリコン酸ィ匕膜との界面から 2. Onm以 内の下側部分に加えて、上部シリコン含有膜との界面から 2. Onm以内の上側部分 においても、ハフニウムシリケート膜の膜中欠陥が Siの拡散によって消滅し、膜中欠 陥が低減された領域の厚さが最大で 4. Onmとなるハフニウムシリケート膜が形成可 能となった。
[0091] 図 7は、横軸にハフニウムシリケート膜の膜厚をとり、縦軸にヒステリシスをとつて、ハ フニゥムシリケート膜上に上部シリコン含有膜を設けた実施例及び上部シリコン含有 膜を設けない比較例の特性を示すグラフ図である。図 7に示すように、本発明の実施 例においては、ハフニウムシリケート膜の膜厚を 4. Onmまで厚くしても、ヒステリシス は 10mV未満の低い値を保っていた。これに対して、比較例においては、ハフニウム シリケート膜の膜厚が 2. Onmを超えると、ヒステリシスが 10mVを超えて増大してしま つた。また、リーク電流の大きさはハフニウムシリケート膜の膜厚に依存し、実施例と 比較例とでほぼ同じであった。従って、実施例においては、上部シリコン酸化膜の形 成及び除去を行うことにより、薄い電気的膜厚を維持したまま、膜厚が最大で 4. On mの厚いハフニウムシリケート膜を改質できることが確認された。これにより、リーク電 流が小さぐヒステリシスが小さいゲート絶縁膜を得ることができた。
実施例 2 [0092] 実施例 2においては、上部シリコン含有膜を形成した後に固相拡散処理を行い、そ の後上部シリコン含有膜を除去しない例について説明する。シリコン基板上に、厚さ が 1. 5nmの下地シリコン酸化膜を急速熱酸化法により形成した。次に、その上に膜 厚が 4. Onmのハフニウムシリケ一ト膜を CVD法により成膜した。このハフニウムシリ ケート膜の（HfZSi)原子比は（60Z40)とした。次に、このハフニウムシリケ一ト膜上 に、上部シリコン含有膜を MOCVD法（Metal Organic Chemical Vapor Deposition法 ：有機金属化学気相成長法）により形成した。この上部シリコン含有膜はシリコン酸化 膜とし、その膜厚は 0. 5nm、 1. Onm、 1. 5nmの 3水準とした。
[0093] この積層膜を、窒素雰囲気中で温度が 800°C、時間が 30秒間の条件で熱処理を 行い、ハフニウムシリケ一ト膜を下地シリコン酸ィ匕膜及び上部シリコン含有膜と相互に 固相拡散させた。その後、上部シリコン含有膜を除去せずに、この積層膜をゲート絶 縁膜として、電界効果型トランジスタを形成した。その後、この電界効果型トランジスタ のゲート絶縁膜の電気的膜厚、リーク電流及びヒステリシスを測定した。ゲート絶縁膜 の電気的膜厚は 2. 3nm、 2. 5nm、 3. Onmであり、リーク電流の大きさは、同じ電気 的膜厚のシリコン酸ィ匕膜と比較して、 10_4倍であった。
[0094] 本実施例にお!ヽては、上部シリコン含有膜を残して ヽるため、これを除去した場合 ( 実施例 1に記載の実施例）と比較して、電気的膜厚が 0. 3乃至 1. Onm増加している 1S この増加分は上部シリコン酸ィ匕膜の物理的膜厚よりは小さい。これは、上部シリコ ン含有膜が、ハフニウムシリケート膜との相互的な拡散反応により、ノ、フニゥムシリケ ート膜との界面付近で高誘電率ィ匕して ヽるためである。上部シリコン含有膜の膜厚が 1. Onm以下の場合では電気的膜厚の増加量が物理的膜厚の増加量の半分程度 であるため、膜全体において誘電率がほぼ 2倍になったことがわかる。しかし、上部シ リコン含有膜の膜厚を 1. 5nmまで厚くすると、ハフニウムシリケート膜と未反応の部 分が残るため、電気的膜厚の増加量が顕著になる。そのため、上部シリコン含有膜を 除去しな 、場合には、その膜厚を lnm以下にすることが望ま U、。
[0095] ゲート絶縁膜のヒステリシスは、上部シリコン含有膜の膜厚が 1. Onm以上の場合は 5mV以下となり、良好な特性を得たが、上部シリコン含有膜の膜厚が 0. 5nmの場合 は 30mV程度の大きな値を示した。これは上部シリコン含有膜の膜厚が薄いと、拡散 反応処理を行ってもハフニウムシリケート膜に対してシリコン原子を十分に拡散させる ことができず、ハフニウムシリケート膜にぉ 、て改質されな!/、部分が残ったためである
[0096] このことから、拡散反応処理によって上部シリコン含有膜からハフニウムシリケート膜 に 2. Onmの厚さでシリコンを拡散させる場合には、膜厚が 1. Onm以上の上部シリコ ン含有膜が必要であることがわかる。このとき、上部シリコン含有膜においては、ハフ ユウムシリケート膜から約 lnm以内の部分において高誘電率ィ匕するため、電気的膜 厚の増加を許容できる範囲内にお 、て、この部分を残してぉ ヽても構わな 、。
[0097] また、下地シリコン酸ィ匕膜及びハフニウムシリケ一ト膜を形成した後に、膜厚が 1. 0 nmの上部シリコン含有膜を形成し、拡散反応処理後、これを除去せずに形成したト ランジスタと、膜厚が lOnmの上部シリコン含有膜を形成し、拡散反応処理、これを厚 さが 1. Onmの部分を残して除去して形成したトランジスタとでは、同じ特性が得られ た。また、膜厚が 1. Onmの上部シリコン含有膜を形成し、拡散反応処理後、上部シリ コン含有膜を全て除去して形成したトランジスタと、膜厚が lOnmの上部シリコン含有 膜を形成し、拡散反応処理後、上部シリコン含有膜を全て除去して形成したトランジ スタ（実施例 1に記載のトランジスタの同じもの）とでは、同じ特性が得られた。このこと から、上部シリコン含有膜の膜厚は、ハフニウムシリケート膜に十分なシリコン原子を 供給できる必要最小限の厚さ、即ち、 1. Onmの厚さがあればよいことがわかる。 実施例 3
[0098] 実施例 3においては、下地シリコン酸化膜、ハフニウムシリケート膜及び上部シリコ ン含有膜の各膜厚の関係とゲート絶縁膜としての性能との関係について、より詳細に 説明する。先ず、本発明の実施例について説明する。シリコン基板上に、厚さが 1. 0 nmの下地シリコン酸化膜を熱酸化法により形成した。次に、この下地シリコン酸化膜 上に、ハフニウムシリケ一ト膜を CVD法により形成した。このとき、ハフニウムシリケ一 ト膜の膜厚は 1. Onm及び 2. Onmとした。次に、その上に厚さが lOnmのシリコン酸 化膜を CVD法により形成し、上部シリコン含有膜とした。ハフニウムシリケート膜は、 その膜厚を除いては前述の実施例 1及び 2で述べたものと同じものである。この下地 シリコン酸ィ匕膜、ハフニウムシリケート膜及び上部シリコン含有膜からなる積層膜を、 窒素雰囲気中で温度が 800°C、時間が 30秒間の条件で熱処理を行い、ハフニウム シリケート膜と下地シリコン酸ィ匕膜、及びハフニウムシリケート膜と上部シリコン含有膜 とを相互に固相拡散させた。その後、上部シリコン酸ィ匕膜を 65°Cの高温アンモニア 過酸化水素水で除去し、電気的膜厚が 1. 3nmの絶縁膜を形成した。そして、この絶 縁膜をゲート絶縁膜として、電界効果型トランジスタを作製した。
[0099] 次に、比較例について説明する。下地シリコン酸ィ匕膜及びハフニウムシリケ一ト膜を この実施例と同じ条件で成膜し、上部シリコン酸化膜を形成せずに、窒素雰囲気中 で前述の実施例と同条件で熱処理を行って、電気的膜厚が 1. 3nmの絶縁膜を形成 した。そして、この絶縁膜をゲート絶縁膜として、電界効果型トランジスタを作製した。
[0100] そして、これらの実施例及び比較例に係るトランジスタを使用して、ヒステリシスを測 定した。図 8は、横軸にハフニウムシリケート膜の膜厚をとり、縦軸にヒステリシスをとつ て、ハフニウムシリケート膜上に上部シリコン含有膜を設けた実施例及び上部シリコン 含有膜を設けない比較例の特性を示すグラフ図である。図 8に示すように、比較例に おいては、ハフニウムシリケート膜の膜厚が lnmの場合には、ヒステリシスは 4mVと 低い値であるが、ハフニウムシリケート膜の膜厚が 2. Onmになると、ヒステリシスは約 20mVの高い値を示す。これは、厚さが 1. Onmの下地シリコン酸化膜からは、厚さが 2. Onmのハフニウムシリケート膜にシリコンが充分に拡散せず、ノ、フニゥムシリケート 膜の上部に固相拡散反応が起こっていない未反応の部分が残るからである。
[0101] これに対して、実施例においては、ハフニウムシリケート膜の膜厚が 1. Onmであつ ても 2. Onmであっても、ヒステリシスは 10mV以下の良好な値を示し、信頼性が大幅 に改善された。
[0102] また、別途試料を作製し、ハフニウムシリケート膜の膜厚が 3. Onmの場合について も評価したが、ハフニウムシリケート膜上に上部シリコン含有膜を形成した場合は、ハ フニゥムシリケート膜の膜厚が 3. Onmであっても、ヒステリシスを 10mV以下に抑制 できることが確認できた。
[0103] このように、上部シリコン含有膜を設けない比較例では、下地シリコン酸化膜が十分 に厚い場合は、膜厚が 2. Onm以下のハフニウムシリケート膜に対して下地シリコン 酸ィ匕膜からシリコンを拡散させることができる。これにより、 MOSFETのゲート絶縁膜 としてハフニウムシリケ一ト膜を使用することによる信頼性の低下を、実用的な範囲に 抑制できる。ところが、上述の如く下地シリコン酸ィ匕膜が薄い場合は、ノ、フニゥムシリ ケート膜に対して十分にシリコンを供給できなくなる。このため、ゲート絶縁膜の信頼 性を維持するためには、下地シリコン酸ィ匕膜の薄膜ィ匕に合わせてハフニウムシリケ一 ト膜も薄くする必要がある。し力しながら、ハフニウムシリケ一ト膜を薄膜ィ匕すると、リー ク電流低減効果が失われるという問題がある。
[0104] これに対して、上部シリコン含有膜を設ける実施例では、下地シリコン酸ィ匕膜が薄 い場合でも、ハフニウムシリケート膜に対してその上面力もシリコンを供給できるため 、この上面側力 供給されるシリコンにより、最大で 2. Onmの膜厚部分に拡散反応を 起こすことができる。これにより、上部シリコン含有層を設けない場合と比較して、ハフ ユウムシリケート膜におけるシリコンが拡散する部分の膜厚を、最大で 2. Onm増加さ せることができるため、リーク低減効果を高く維持したまま、信頼性の低下を抑制でき る。また、本実施例で行った下地シリコン酸ィ匕膜厚が 1. Onmの場合だけでなぐ下 地シリコン酸ィ匕膜を更に薄くした場合、下地シリコン酸ィ匕膜を設けずにシリコン基板 上にハフニウムシリケ一ト膜を直接形成した場合、又は、シリコン基板上に金属電極 を設け、この金属電極上にハフニウムシリケ一ト膜を直接形成した場合においても、 上述の効果が得られた。
[0105] 図 9は、横軸に下地シリコン酸ィ匕膜の膜厚をとり、縦軸にハフニウムシリケート膜の 膜厚をとつて、実施例及び比較例について、下地シリコン酸ィ匕膜及びハフニウムシリ ケート膜の膜厚と、ヒステリシスが 10mV以上となるか 10mV未満となるかの境界との 関係を示すグラフ図である。図 9においては、比較例、即ち、上部シリコン含有膜を設 けない場合において、ヒステリシスが 10mV未満である場合を白丸（〇）で示し、ヒス テリシスが 10mV以上である場合をバッ印（X )で示し、実施例、即ち、上部シリコン 含有膜を設ける場合において、ヒステリシスが 10mV未満である場合を黒丸（參）で 示している。
[0106] 図 9に示すように、下地シリコン酸ィ匕膜の膜厚が 1. 5nm以下の薄膜領域では、下 地シリコン酸ィ匕膜の膜厚を Tl、ハフニウムシリケート膜の膜厚を Τ2とすると、上部シリ コン含有膜を設けない比較例では、ヒステリシスを 10mV以下にするためには Tl = l . 5nmの場合で T2≤2. Onm、Tl = l. Onmの場合で T2≤l. Onmとする必要があ る。この結果から、ゲート絶縁膜の信頼性を確保するためには、 T2≤ (T1 -0. 5) X 2 [nm]とする必要があることがわかる。これに対して、上部シリコン含有膜を設ける本 発明の実施例においては、ゲート絶縁膜の信頼性を確保できるハフニウムシリケート 膜の膜厚を、 T2≤ (T1 -0. 5) X 2 + 2 [nm]に拡張できる。これにより、ゲート絶縁 膜をより厚く形成することができ、リーク電流をより低減できる。
産業上の利用可能性
本発明は、 MOSFETを備えた半導体装置に好適に利用することができる。

Claims

請求の範囲
[1] シリコン基板と、このシリコン基板の表面に形成された電界効果型トランジスタと、を有 し、前記電界効果型トランジスタが前記シリコン基板上に形成されたゲート絶縁膜を 有し、前記ゲート絶縁膜が、シリコン酸化物よりも誘電率が高い金属酸化物を含有し その全体にシリコンが拡散しておりその上面におけるシリコン濃度がその膜厚中央部 におけるシリコン濃度よりも高く膜厚が 4. Onm以下である固相拡散シリケ一ト膜を有 することを特徴とする半導体装置。
[2] 前記シリコン基板と前記固相拡散シリケート膜との間に設けられシリコン酸ィ匕物又は シリコン酸窒化物力 なる下地膜を有することを特徴とする請求項 1に記載の半導体 装置。
[3] 前記固相拡散シリケート膜上に設けられ前記金属酸ィ匕物に含有されている金属及び シリコンを含有するシリコン含有膜を有することを特徴とする請求項 1又は 2に記載の 半導体装置。
[4] 前記シリコン含有膜が酸素及び窒素のうち少なくとも一方を含有することを特徴とす る請求項 3に記載の半導体装置。
[5] 前記金属酸化物が、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、イット リウム及びランタノイド金属からなる群から選択された 1種又は 2種以上の金属を含有 することを特徴とする請求項 1乃至 4のいずれか 1項に記載の半導体装置。
[6] 電界効果トランジスタのゲート絶縁膜を形成する工程を有し、このゲート絶縁膜を形 成する工程は、シリコン基板上にシリコン酸化物よりも誘電率が高い金属酸化物から なり膜厚が 2. Onm以下である高誘電率金属酸化膜を形成する工程と、この高誘電 率金属酸化膜上にシリコンを含有し膜厚が 1. Onm以上であるシリコン含有膜を形成 する工程と、前記高誘電率金属酸化膜及び前記シリコン含有膜からなる積層膜に対 して加熱処理を行い前記高誘電率金属酸化膜と前記シリコン含有膜とを相互に固相 拡散させて前記高誘電率金属酸化膜の全体にシリコンを拡散させる工程と、を有す ることを特徴とする半導体装置の製造方法。
[7] 電界効果トランジスタのゲート絶縁膜を形成する工程を有し、このゲート絶縁膜を形 成する工程は、シリコン基板上にシリコン酸ィ匕物又はシリコン酸窒化物力 なる下地 膜を形成する工程と、この下地膜上にシリコン酸ィ匕物よりも誘電率が高い金属酸ィ匕物 からなる高誘電率金属酸化膜を形成する工程と、この高誘電率金属酸化膜上にシリ コンを含有し膜厚が 1. Onm以上であるシリコン含有膜を形成する工程と、前記下地 膜、前記高誘電率金属酸化膜及び前記シリコン含有膜からなる積層膜に対して加熱 処理を行い前記下地膜と前記高誘電率金属酸化膜とを相互に固相拡散させると共 に前記高誘電率金属酸ィヒ膜と前記シリコン含有膜とを相互に固相拡散させて前記 高誘電率金属酸化膜の全体にシリコンを拡散させる工程と、を有し、前記下地膜の 膜厚を Tl (nm)とし、前記高誘電率金属酸化膜の膜厚を T2 (nm)とするとき、前記 T 1が 1. 5nm以上であるとき前記 T2を 4. Onm以下とし、前記 T1が 0. 5乃至 1. 5nm であるとき前記 T2を { (Tl— 0. 5) X 2 + 2} (nm)以下とし、前記 T1が 0. 5nm以下 であるとき前記 T2を 2. Onm以下とすることを特徴とする半導体装置の製造方法。
[8] 前記シリコンを拡散させる工程の後に、前記シリコン含有膜の少なくとも一部を除去 する工程を有することを特徴とする請求項 6又は 7に記載の半導体装置の製造方法
[9] 前記シリコン含有膜の少なくとも一部を除去する工程において、残留する前記シリコ ン含有膜の膜厚を 1. Onm以下とすることを特徴とする請求項 8に記載の半導体装置 の製造方法。
[10] 前記高誘電率金属酸化膜が、ハフニウム、ジルコニウム、チタン、タンタル、アルミ- ゥム、イットリウム及びランタノイド金属からなる群力も選択された 1種又は 2種以上の 金属を含有することを特徴とする請求項 6乃至 9のいずれか 1項に記載の半導体装 置の製造方法。
[11] 前記高誘電率金属酸化膜がシリコンを含有することを特徴とする請求項 10に記載の 半導体装置の製造方法。
[12] 前記高誘電率金属酸ィ匕膜におけるシリコンの含有量が 16原子％以下であることを特 徴とする請求項 11に記載の半導体装置の製造方法。
[13] 前記シリコン含有膜が酸素及び窒素のうち少なくとも一方を含有することを特徴とす る請求項 6乃至 12のいずれか 1項に記載の半導体装置の製造方法。
[14] 前記シリコンを拡散させる工程を、酸化雰囲気、窒化雰囲気、水素雰囲気、不活性 ガス雰囲気又は真空雰囲気のいずれかの雰囲気中で行うことを特徴とする請求項 6 乃至 13のいずれか 1項に記載の半導体装置の製造方法。
前記シリコンを拡散させる工程において、前記加熱処理の温度を 700乃至 1050°Cと することを特徴とする請求項 6乃至 14のいずれか 1項に記載の半導体装置の製造方 法。
PCT/JP2005/014995 2004-08-23 2005-08-17 半導体装置及びその製造方法 WO2006022175A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006531820A JPWO2006022175A1 (ja) 2004-08-23 2005-08-17 半導体装置及びその製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004242861 2004-08-23
JP2004-242861 2004-08-23

Publications (1)

Publication Number Publication Date
WO2006022175A1 true WO2006022175A1 (ja) 2006-03-02

Family

ID=35967389

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2005/014995 WO2006022175A1 (ja) 2004-08-23 2005-08-17 半導体装置及びその製造方法

Country Status (2)

Country Link
JP (1) JPWO2006022175A1 (ja)
WO (1) WO2006022175A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010070788A (ja) * 2008-09-17 2010-04-02 Tokyo Electron Ltd 基板処理方法
WO2010090187A1 (ja) * 2009-02-06 2010-08-12 株式会社 東芝 不揮発性半導体記憶装置及びその製造方法
US9218977B2 (en) 2012-10-23 2015-12-22 Samsung Electronics Co., Ltd. Fabricating method of a semiconductor device
KR20200088104A (ko) * 2019-01-14 2020-07-22 단국대학교 천안캠퍼스 산학협력단 누설전류를 차단한 유전체 박막의 제조방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002314067A (ja) * 2001-04-13 2002-10-25 Toshiba Corp 半導体装置およびｍｉｓ型電界効果トランジスタの製造方法
JP2002314074A (ja) * 2001-02-06 2002-10-25 Matsushita Electric Ind Co Ltd 絶縁膜の形成方法及び半導体装置の製造方法
JP2003008004A (ja) * 2001-06-22 2003-01-10 Fujitsu Ltd 半導体装置及びその製造方法
JP2003008011A (ja) * 2001-06-21 2003-01-10 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2003158262A (ja) * 2001-11-22 2003-05-30 Toshiba Corp 半導体装置及びその製造方法
JP2005079306A (ja) * 2003-08-29 2005-03-24 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990014155A (ko) * 1997-07-24 1999-02-25 윌리엄 비. 켐플러 고 유전율 실리케이트 게이트 유전체
WO2004008544A1 (ja) * 2002-07-16 2004-01-22 Nec Corporation 半導体装置、その製造方法およびその製造装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002314074A (ja) * 2001-02-06 2002-10-25 Matsushita Electric Ind Co Ltd 絶縁膜の形成方法及び半導体装置の製造方法
JP2002314067A (ja) * 2001-04-13 2002-10-25 Toshiba Corp 半導体装置およびｍｉｓ型電界効果トランジスタの製造方法
JP2003008011A (ja) * 2001-06-21 2003-01-10 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2003008004A (ja) * 2001-06-22 2003-01-10 Fujitsu Ltd 半導体装置及びその製造方法
JP2003158262A (ja) * 2001-11-22 2003-05-30 Toshiba Corp 半導体装置及びその製造方法
JP2005079306A (ja) * 2003-08-29 2005-03-24 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010070788A (ja) * 2008-09-17 2010-04-02 Tokyo Electron Ltd 基板処理方法
WO2010090187A1 (ja) * 2009-02-06 2010-08-12 株式会社 東芝 不揮発性半導体記憶装置及びその製造方法
JP2010182963A (ja) * 2009-02-06 2010-08-19 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8482053B2 (en) 2009-02-06 2013-07-09 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device with high-K insulating film
US9218977B2 (en) 2012-10-23 2015-12-22 Samsung Electronics Co., Ltd. Fabricating method of a semiconductor device
KR20200088104A (ko) * 2019-01-14 2020-07-22 단국대학교 천안캠퍼스 산학협력단 누설전류를 차단한 유전체 박막의 제조방법
KR102172776B1 (ko) * 2019-01-14 2020-11-02 단국대학교 천안캠퍼스 산학협력단 누설전류를 차단한 유전체 박막의 제조방법

Also Published As

Publication number Publication date
JPWO2006022175A1 (ja) 2008-05-08

Similar Documents

Publication Publication Date Title
US7679148B2 (en) Semiconductor device, production method and production device thereof
JP4104834B2 (ja) Ｍｉｓ型電界効果トランジスタの製造方法
KR100662850B1 (ko) 복수 개의 금속층을 적층한 반도체 소자
WO2010047013A1 (ja) 半導体装置及びその製造方法
JP5193961B2 (ja) 半導体装置
Parker et al. Ultrathin oxide-nitride gate dielectric MOSFET's
JP5203133B2 (ja) 半導体デバイスの製造方法
JP2009059882A (ja) 半導体装置
Pan et al. High Quality Ultrathin CoTiO3 High‐k Gate Dielectrics
US7141466B2 (en) Method of fabricating semiconductor device having gate insulating film comprising a silicate nitride film with interface insulating film
TWI393176B (zh) 製造具非二氧化矽閘介電質之一金屬氧化物矽裝置之方法
WO2006022175A1 (ja) 半導体装置及びその製造方法
WO2005038929A1 (ja) 半導体装置の製造方法
WO2005074037A1 (ja) 半導体装置の製造方法
JP3647785B2 (ja) 半導体装置の製造方法
WO2004107451A1 (ja) Ｍｉｓ型電界効果トランジスタを備える半導体装置及びその製造方法並びに金属酸化膜の形成方法
JP4868910B2 (ja) 半導体装置およびその製造方法
JP4757579B2 (ja) 絶縁ゲート型半導体装置及びその製造方法
JPWO2006009025A1 (ja) 半導体装置及び半導体装置の製造方法
JP4264039B2 (ja) 半導体装置
JP2006295131A (ja) 半導体装置およびその製造方法
TWI473172B (zh) 具有鋯之金屬閘極
JP5372394B2 (ja) 半導体装置及びその製造方法
KR20050061077A (ko) 반도체 장치에서 유전막 형성 방법
JP2008243996A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KM KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NA NG NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SM SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IS IT LT LU LV MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2006531820

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase