JP3563446B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3563446B2 JP3563446B2 JP16243494A JP16243494A JP3563446B2 JP 3563446 B2 JP3563446 B2 JP 3563446B2 JP 16243494 A JP16243494 A JP 16243494A JP 16243494 A JP16243494 A JP 16243494A JP 3563446 B2 JP3563446 B2 JP 3563446B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring layer
- wiring
- layer
- etching
- plasma
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Description
【０００１】
【産業上の利用分野】
本発明は、半導体装置の製造方法に関し、特に高集積度の絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）を含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＬＳＩ（大規模集積回路）の微細化に伴い、パターン転写精度の向上が望まれている。マスクパターンを忠実に配線等の被加工物層に転写するため、ＲＩＥ（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）、ＥＣＲ（ｅｌｅｃｔｒｏｎ ｃｙｃｌｏｔｒｏｎ ｒｅｓｏｎａｎｃｅ）プラズマエッチング等の異方性ドライエッチングが多用されている。これらの異方性ドライエッチングはプラズマないしイオンを利用している。
【０００３】
プラズマプロセスにはプラズマの不均一による損傷等の電気的ストレスが伴いやすい（Ｊ． Ａｐｐｌ． Ｐｈｙｓ．７２ （１９９２） ｐｐ． ４８６５−４８７２ 参照）。特に、微細化と共に絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜は薄くなってきており、１０ｎｍ以下のものも多く、電気的ストレスにより影響、損傷を受けやすい。たとえば、ゲート絶縁膜を通してファウラ・ノルドハイム（Ｆｏｗｌｅｒ・Ｎｏｒｄｈｅｉｍ，ＦＮ ）トンネル電流が流れると、積分電流量に応じた欠陥が生じ、閾値電圧を変化させる。さらに、絶縁破壊が生じると、ゲート電極と半導体基板の短絡等が生じる。
【０００４】
１０ｎｍ厚のゲート酸化膜は、１０〜１５Ｖ以上の電圧印加によって破壊されてしまう危険性が高い。プラズマ中に置かれた被加工物表面上の電位Ｖｄｃは１００〜１０００Ｖに達し、その均一性を５％以内に抑えることは容易ではない。
【０００５】
したがって、プラズマプロセスによってゲート絶縁膜を破壊してしまう危険性は非常に高い。これらの危険性は配線層のパターニングのみでなく、コンタクトホール開口、プラズマスパッタによるコンタクトホールクリーニングの際にも存在する。
【０００６】
従来、これらの損傷現象は、すべて使用するプラズマに付随する電気的もしくは磁気的性質の不均一が原因とされてきた。したがって、損傷を防止する手段として均一なプラズマを生成して使用することが解決手段とされてきた。
【０００７】
より具体的には、プラズマ電位の均一化や電子移動度の位置依存性を防止することによるバイアス電圧の均一化等が提案されてきた。たとえば、被加工物表面上を磁束が横断する構成において、中央部と周辺部において磁場の表面垂直成分が変化することを防止する構成が提案されている。
【０００８】
【発明が解決しようとする課題】
本発明者らは、プラズマの不均一性を是正しても、加工パターンによって損傷が発生することを新たに見いだした。
【０００９】
本発明の目的は、微細パターンの加工においても、半導体装置の損傷を防止できる半導体装置の製造方法を提供することである。
【００１０】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、第１導電型の半導体領域上に形成されたゲート絶縁膜上のゲート電極に接続された配線層である第１配線層と前記半導体領域に接続された第２配線層とを同時に作成する半導体装置の製造方法であって、第１配線層と第２配線層とをプラズマエッチングを用いてパターニングする際、その間に電気的に分離された第３配線層を残し、前記第３配線層と第１および第２配線層との間の間隔は他の部分での最小パターン間隔と等しく選択されている。
【００１１】
また、本発明の半導体装置の製造方法は、第１導電型の半導体領域上に形成されたゲート絶縁膜上のゲート電極に接続された配線層である第１配線層と前記半導体領域に接続された第２配線層とを同時に作成する半導体装置の製造方法であって、第１配線層と第２配線層とをパターニングする際、その間の一部領域にのみ電気的に分離された第３配線層を残し、前記第３配線層と第１および第２配線層との間の間隔は他の部分での最小パターン間隔と等しく選択されている。
なお、以下の説明において、図７〜図１２に示す実施例は参考例である。
【００１４】
【作用】
薄い絶縁膜上のゲート電極に接続され、真性ゲート領域に対して高いアンテナ比を有する導電パターンの加工においては、プラズマを均一化してもゲート構造に損傷が生じ易い。
第３配線の挿入により、第１の配線と第２の配線とが切り離される時期をエッチング終了間際にすることができる。ゲート電極に発生する蓄積電荷の不均一が是正され、損傷が抑圧される。
【００２１】
【実施例】
従来、プラズマエッチングにおけるプラズマに不均一が存在すると、エッチング加工対象物に損傷が生じやすいことが知られている。
【００２２】
このようなプラズマの不均一は、いわゆるアンテナ構造を有するＭＯＳダイオードの破壊率、あるいはそのフラットバンド電圧のシフトを検出することによって測定することができる。
【００２３】
ここで、アンテナ構造とは、荷電状態に敏感な構造が、プラズマに露出した広い面積を有する導電部材に電気的に接続されている構造をいう。すなわち、広い露出面積を有するアンテナがプラズマから電荷を受けると、その電荷が荷電状態に敏感な構造の電位を変化させる構造である。
【００２４】
また、フラットバンド電圧は、絶縁層等にトラップされた電荷によって曲がったバンドを、平な状態に駆動するのに必要な電圧を意味する。プラズマプロセス中に一方の極性を有する電荷が対象とする構造に注入され、トラップされると、フラットバンド電圧が変化する。フラットバンド電圧のシフトを検出すれば、ＭＯＳダイオードを流れたＦＮトンネル電流によって、ゲート絶縁膜中にトラップされた電荷量を知ることができる。
【００２５】
プロセス条件を確立する際には、加工対象物表面上にアンテナ構造を設けた多数のＭＯＳダイオード構造を形成し、これらのフラットバンド電圧の変化または破壊率を測定することにより、被加工物表面上に入射する正電荷、負電荷のアンバランスを検出することができる。
【００２６】
しかしながら、そのようにして検出される正電荷と負電荷のバランスは、平面上の単位面積に関するものであり、入射電荷の入射方向についての情報は伝えない。
【００２７】
ホトレジストは、通常絶縁体であり、加工パターンの微細化と共に、そのアスペクト比は増大する傾向にある。したがって、レジスト層表面上で入射する正電荷と負電荷のバランスがとれていても、その入射方向分布に差があれば、レジスト層下側に配置される導電性被加工物に入射する電荷量は変化してしまう。
【００２８】
図２（Ａ）、（Ｂ）は、アンテナ構造を示す断面図および平面図である。図２（Ａ）において、たとえばｐ型Ｓｉで形成された半導体基板１０１の表面に、選択的に厚いフィールド酸化膜１０２ｂが形成されている。フィールド酸化膜１０２ｂは、図２（Ｂ）に示す活性領域１０８を取り囲むように形成されている。
【００２９】
活性領域１０８表面に薄いゲート酸化膜１０２ａを形成し、その上にたとえば多結晶Ｓｉで形成されたゲート電極１０３を形成する。ゲート電極１０３は、図２（Ｂ）に示すように活性領域１０８の中央部を横断し、その両側のフィールド酸化膜の上に延在する。
【００３０】
ゲート電極１０３両側の活性領域１０８表面上にゲート酸化膜は除去され、ソース／ドレイン電極が形成される。
ゲート電極１０３を覆うように、ＳｉＯ２ 等で形成された層間絶縁膜１０４が形成され、ゲート電極１０３の一部を露出するためのコンタクトホール１０５が形成される。コンタクトホール１０５を介してゲート電極１０３に接続するゲート配線層１０６が層間絶縁膜１０４上に形成される。配線層１０６は、活性層１０８上のゲート電極１０３の面積Ａｇと比べ、少なくとも１０倍の広さを有する面積Ａｆを有する。
【００３１】
半導体基板１０１、ゲート絶縁膜１０２ａ、ゲート電極１０３で形成される絶縁ゲート構造の特性は、ゲート絶縁膜１０２ａを流れるファウラ・ノルドハイム（ＦＮ）トンネル電流によって影響を受ける。
【００３２】
図２（Ｃ）は、ＭＯＳキャパシタの電流電圧特性を概略的に示す。横軸はＭＯＳキャパシタに印加される電圧をリニアスケールで示し、縦軸はＭＯＳキャパシタを流れる電流を対数スケールで示す。印加電圧の増大と共に、まずリーク電流ＩＬ が流れる。印加電圧がある値に達すると（ゲート絶縁膜中の電界がある程度強度に達すると）、ゲート絶縁膜を貫通してトンネル電流ＩＦＮが流れるようになる。さらに印加電圧を増大すると、ある電圧で電流は急激に増大し、絶縁破壊電流ＩＢ が流れる。絶縁破壊電流ＩＢ が流れると、ＭＯＳキャパシタは破壊されるが、たとえこの絶縁破壊電流が流れなくても、トンネル電流ＩＦＮが流れると、ＭＯＳキャパシタの特性は変化してしまう。トンネル電流がＭＯＳキャパシタに与える影響は、流れた電流量に応じて増大する。
【００３３】
図２（Ａ）、（Ｂ）に示すようなアンテナ構造を有する配線層をパターニングする際、被加工層１０６に入射する正電荷と負電荷のバランスが崩れると、被加工層１０６のチャージアップが生じ得る。被加工層１０６はゲート電極１０３に電気的に接続されており、ゲート電極１０３と配線層１０６が半導体基板１０１に対して電位差を有するようになる。
【００３４】
配線層１０６は半導体基板１０１との間に厚い酸化膜１０２、１０４を介して配置されているが、ゲート電極１０３は薄いゲート絶縁膜１０２ａのみを介して半導体基板１０１と対向している。したがって、半導体基板１０１と配線層１０６との間の電圧が増大していくと、専らゲート電極１０３と半導体基板１０１との間でゲート絶縁膜１０２ａを介してトンネル電流が流れることになる。
【００３５】
真性ゲート電極の面積Ａｇに比べ、配線層１０６の面積Ａｆの比（アンテナ比）が大きければ大きいほど、ゲート絶縁膜１０２ａを介して流れるトンネル電流が増大することになる。したがって、アンテナ比の大きい配線層を加工する際、入射する正負電荷量のバランスが崩れると、絶縁ゲート構造は容易にその性質を変化させてしまう。
【００３６】
図２（Ｄ）は、ゲート配線層の加工プロセスを概略的に示す。ゲート配線層の加工は単一の配線を加工するのみではなく、種々の配線を同時に加工する場合が多い。層間絶縁膜１０４の全面上に形成された配線層１０６上に、ホトレジストパターン１１０が形成され、このホトレジストパターン１１０をエッチングマスクとして配線層１０６がエッチされる。
【００３７】
エッチング工程初期においては、配線層１０６のいずれかの部分（たとえば、スクライブ領域）が半導体基板１０１と電気的に接触していることが多い。しかしながら、マイクロローディング効果によりパターン密度の高い領域においては、エッチング速度が低下する。したがって、パターン間隔の広い部分ではエッチングが終了しても、パターン間隔の狭い領域では未だ続行する。
【００３８】
このような状態においては、図２（Ｄ）に示すように、ゲート電極１０３に接続された配線層は周囲の配線と接続され、その外側の配線とは電気的に分離される状況が生じる。すなわち、図に示す配線層１０６は電気的に分離され、ゲート電極１０３のみに接続される。このような状況で、配線層１０６に入射する正負電荷量のアンバランスが生じると、配線層１０６は容易にチャージアップする。
【００３９】
配線層１０６、したがってゲート電極１０３の電位が半導体基板１０１に対してある程度以上の電位となると、ゲート絶縁膜１０２ａを介してトンネル電流が流れ出す。
【００４０】
図２（Ａ）に示すような平坦な表面を有する配線層１０６は、入射する正電荷と負電荷の量が等しければ電荷のアンバランスは生じない。しかしながら、図２（Ｄ）に示すように、ホトレジストパターンで覆われた配線層の場合には、ホトレジストパターン１１０の開口を介して配線層１０６に入射する正電荷と負電荷にアンバランスが生じればチャージアップが生じてしまう。
【００４１】
したがって、平面上に入射する正電荷と負電荷の量が等しくても、その角度分布が異なると、斜めに入射する成分はホトレジストパターン１１０でトラップされ易く、配線層１０６では垂直に入射する成分が多い極性にチャージアップしてしまう。
【００４２】
図２（Ｄ）の場合、アンテナ比の基準となる配線層の面積Ａｆは、ホトレジストパターン１１０の開口に露出された部分の面積となる。アンテナ比の大きな配線層を加工する場合には、ゲート絶縁膜１０２ａに増幅された電流が流れるため、容易に絶縁ゲート構造の特性が変化してしまう。
【００４３】
図３は、このような観点に基づき、本発明者らが作成した実験用サンプルの構成を概略的に示す。図３（Ａ）は、実験用サンプルの１単位の概略平面図を示し、図３（Ｂ）は、その部分的概略断面図を示す。
【００４４】
図３（Ａ）に示すように、半導体基板表面上に絶縁膜を介して導電パターン２０を形成する。導電パターン２０は、薄いゲート酸化膜を介して半導体基板と結合するゲート部分２０ａと、厚い酸化膜上に配置された広いアンテナ部分２０ｂを有する。本発明者らは、前述の観点に基づき、この導電パターン２０の上にパターン間隔の異なる複数のレジストパターンを作成した。
【００４５】
図３（Ｂ）は、実験用サンプルの断面構造を概略的に示す。半導体基板１の表面上には酸化膜２が形成されている。酸化膜２は、ゲート部分では薄いゲート酸化膜２ａであり、その他の部分では厚いフィールド酸化膜２ｂである。
【００４６】
この酸化膜２の上に、図３（Ａ）で示したような導電パターン２０が形成されている。導電パターン２０の上には、ストライプ状の絶縁性レジストで形成されたレジストパターン２１を作成する。なお、導電パターン２０は酸化膜２の上で分離されており、半導体基板１とは絶縁されている。
【００４７】
レジストパターン２１のアスペクト比を変化させた複数のサンプルを作成した。より具体的には、レジストパターン２１の存在しないアスペクト比０の試料、アスペクト比０．７の試料およびアスペクト比約２の試料を主に用いた。より具体的には、レジストパターンの幅および間隔は、それぞれ約０．７μｍとし、その高さを０．５μｍおよび１．６μｍに設定した。
【００４８】
なお、フィールド酸化膜２ｂで囲まれたゲート酸化膜２ａの寸法は、膜厚約８ｎｍ、面積１×１μｍとし、アンテナ部分２０ｂの面積は、約１×１ｍｍと設定した。すなわち、いわゆるアンテナ比は１，０００，０００である。
【００４９】
レジストパターンを有さないアンテナ構造およびフラットバンド電圧によって均一化したプラズマ中に、これらのサンプルを投入し、その損傷の程度を測定した。プラズマはＥＣＲプラズマとし、基板にｒｆバイアス２．３Ｗ／ｃｍ２ を印加した。
【００５０】
このように設定したプラズマにサンプルを約３０秒露出して損傷の程度を調べた。図４（Ａ）の実験結果のグラフに示すように、レジストパターンがないアスペクト比０の場合には、ＭＯＳゲート酸化膜の破壊はほとんど見られず、従来のプラズマの均一化による損傷の防止を証明している。すなわち、別の言葉で言えば、均一なプラズマが発生しているといえる。
【００５１】
ところが、アスペクト比を約０．７、約２．０と増大するにつれ、ゲートの破壊率、すなわち損傷の発生が著しく増大している。この現象は、いわゆる均一プラズマによっては防止することのできない損傷の存在を示している。
【００５２】
図４（Ａ）から明らかなように、従来の判断基準によれば、不均一の問題がないプラズマによって損傷現象が発生しており、しかも破壊率はレジストパターンの高さが高いほど大きくなっている。
【００５３】
レジストパターンがない場合には、アンテナ導体にはプラズマからイオンの正電荷と電子の負電荷が等量到達していたと考えられる。これが従来の考えにより、不均一がない場合に損傷が起こらないことの説明となる。
【００５４】
ところが、レジストパターンが存在する場合には、基板ｒｆバイアスによってほぼ基板に垂直に加速され、入射するイオンはアンテナ導体に到達するのに対し、散乱されて横方向の速度成分が大きい電子の一部分は、レジストパターンに衝突してアンテナ導体に到達することができなくなるものと考えられる。
【００５５】
この結果、正電荷が過剰にアンテナ導体に入射し、接続しているＭＯＳダイオードを破壊したものと考えられる。この電子遮蔽の程度は、レジストパターンが高いほど強くなると考えられ、図４（Ａ）の実験結果を合理的に説明することができるものと思われる。
【００５６】
この実験で用いたサンプルは、プラズマが均一であっても配線層のエッチングが不均一な場合には損傷を生じることを、実験的に明らかにするために設計したものである。背景としては、以下のような本発明者らの実験的発見がある。
【００５７】
すなわち、配線層のエッチングにおいて問題となる損傷は、オーバーエッチング時間には依存しない部分が大きかった。また、エッチング初期においても損傷は生じにくい。これらの事実は、エッチング終点直前の一定期間に損傷が生じやすいことを示している。さらに、配線の間隔が狭いパターンでのみこの損傷が見られた。
【００５８】
アルミ合金のエッチングでは、間隔が狭いパターンでエッチング速度が低下する、いわゆるマイクロローディング効果が存在する。このため、配線間隔の狭い部分と配線間隔の広い部分が同時に存在するパターンをエッチングすると、配線間隔の広い部分においては、エッチングが終了していても、配線間隔の狭い部分には導体が残っていて、その導体がゲート電極に接続されている場合が生じる。
【００５９】
配線間隔の広い部分でエッチングが終了しているため、この導体は他の導体から電気的に分離されていることが多い。したがって、この導体に入射する電荷量にアンバランスがあると、ゲート電極に過大な電圧が印加されてしまう。
【００６０】
なお、エッチング初期のように、導体が基板表面全体に広がっている状態においては、スクライブライン等で導体と基板が接続されていることが多い。このような場合、基板は導体と同電位に保たれ、ゲート絶縁膜の上下に電位差が生じない。このような状況においては、損傷は起こり得ない。
【００６１】
なお、基板と導体が直接接続されていなくても、広い面積に亘って導体が広がっている場合には、導体の電位は平均化され、基板電位との間に大きな電位差が生じにくい。
【００６２】
図４（Ｂ）は、この状況を説明するための概略図である。アルミ合金のエッチングでは、マスク間隔が狭いパターンでエッチング速度が低下するいわゆるマイクロローディング効果が存在する。このため、配線間隔の狭い部分には導体が残っており、配線間隔の広い部分では、導体がエッチング除去されてしまう状況が生じる。
【００６３】
このような状況においては、ゲート電極にその周辺のいくつかの導体が接続され、離れた導体からは電気的に分離される状態が発生する。図４（Ｂ）は、このような状況を示す。
【００６４】
半導体基板１の上に絶縁層２が形成され、この絶縁層２の上にゲート電極層３が形成されている。ゲート電極層３の表面は、層間絶縁膜４によって覆われているが、ゲート電極層３の一部分上にビアホールが形成され、このビアホールを介して配線層６が接続されている。
【００６５】
配線層６は、当初は基板表面全面に亘って堆積されたが、ホトレジスト９をマスクとしたエッチングによってパターニングが進み、図示の状態においては、ゲート電極層３に接続された部分およびその両隣りの配線層のみが互いに接続されている。
【００６６】
ホトレジストパターン９ａ、９ｂ、９ｃ間のパターン間隔は狭く、これらのホトレジスト層の外側の部分においては、配線層６が消滅した後も、マイクロローディング効果によりその間の配線層６は残存している。
【００６７】
このような配線層６に対して、イオンの正電荷１０および電子の負電荷１１が入射するが、電子は散乱によって横方向成分を多く有する。このため、ホトレジスト層９の側面に入射する電荷としては電子が多く、この反作用として、配線層６に入射する電荷としては、イオンの正電荷の方が多くなる。
【００６８】
このため、配線層６に接続されたゲート電極層３には正電荷が多く流入し、ゲート電極層３は正極性に荷電してしまう。荷電による電位が所定値を越えると、ゲート絶縁膜２ａを介するトンネル電流や絶縁降伏放電が開始され、ゲート絶縁膜２ａが破壊されてしまう。
【００６９】
図４（Ａ）に示す実験結果は、このような事情を説明しているものと考えられる。実験用サンプルの構造は、簡単化のために、図３に示すような構成とされている。３種類のサンプルの構成を図５により詳細に示す。
【００７０】
図５（Ａ）は、アスペクト比０の場合を示す。半導体基板１の上に、ゲート絶縁膜２ａおよびその周囲のフィールド絶縁膜２ｂが形成され、その上にゲート電極層２０が形成されている。ゲート電極層２０の上にはホトレジスト層は形成されず、アスペクト比は０である。
【００７１】
図５（Ｂ）は、同様の構成のゲート電極層２０の上にパターン間隔０．７μｍ、パターン幅０．７μｍのストライプ状レジストパターン２１が形成されている。レジストパターンの高さは０．５μｍであり、アスペクト比は約０．７である。
【００７２】
図５（Ｃ）は、図５（Ｂ）と同様のレジストパターンが形成されているが、そのレジストパターンの高さが１．６μｍに設定されている。レジストパターン間隔およびパターン幅は、図５（Ｂ）と同様、それぞれ０．７μｍである。したがって、アスペクト比は約２となる。
【００７３】
図５（Ｄ）は、レジストパターンから露出しているゲート電極層２０の形状を概略的に示す。
このようなサンプル表面上にイオンおよび電子がプラズマ状態で存在し、正電荷のイオンは表面にほぼ垂直に入射し、負電荷の電子は斜め方向に入射するものとする。
【００７４】
すると、図５（Ａ）のアスペクト比０の場合には、ゲート電極層２０に等量のイオンおよび電子が入射するが、図５（Ｂ）、（Ｃ）の場合には、斜め方向に入射する電子はレジストパターン２１の側面に一部が入射し、そこでトラップされてしまう。
【００７５】
これに対し、レジストパターン２１表面上の開口部を通った正電荷のイオンは、ほぼ垂直方向に進むため、ゲート電極層２０にほぼそのまま入射する。したがって、ゲート電極層２０に入射する電荷量としては正電荷の方が多くなる。
【００７６】
レジストパターン２１の高さが高くなるほど、その側面がトラップする負電荷の量が多くなり、ゲート電極層２０に入射する電荷量としては正電荷の量が多くなる。
【００７７】
このように、パターン間隔が約１μｍ以下となる微細パターンにおいては、平面内でのプラズマが均一であっても、プラズマ内の電荷の運動方向に異方性があると、レジストパターンに覆われた導電層のエッチングにおいては、入射電荷量のアンバランスが生じてしまう。
【００７８】
なお、以上の実験においては、ストライプ状のパターンを用いたが、電子の遮蔽によって正電荷過剰を生じ、損傷に繋がる機構は、このような場合に限定されない。図６は、実験により損傷が認められ、その機構として上記実験結果を類推適用できる他の状況の例を示す。
【００７９】
図６（Ａ）は、コンタクトホールのエッチング工程を示す。ゲート電極層２０が層間絶縁膜２２で覆われ、その上にレジストパターン２４が形成されている。コンタクトホールのエッチングにおいては、エッチング対象物が層間絶縁膜２２であり、配線層２０が露出した時点でエッチングは終了するが、ゲート電極層２０は電気的に分離されていることが多い。
【００８０】
ゲート電極層２０が部分的に露出した状況ではエッチングが継続しており、上部からゲート電極層２０に入射する電荷にアンバランスがあると、ゲート電極層２０に過大な電位が生じてしまう。
【００８１】
図６（Ｂ）は、コンタクトホールのプラズマクリーニングの工程を示す。図６（Ａ）に示すようなコンタクトホールエッチングによって形成されたコンタクトホールに、金属等の配線層を埋め込む直前に、コンタクトホール内をプラズマでクリーニングする。
【００８２】
この状況においては、ゲート電極層２０はコンタクトホール内で露出しており、コンタクトホールの周囲は層間絶縁膜２２によって囲まれている。コンタクトホール上部からゲート電極層２０に入射する正、負電荷にアンバランスが生じる場合、図６（Ａ）の場合と同様、ゲート電極層２０に過大な電位が発生してしまう。
【００８３】
このように、プラズマエッチングのマスクとして絶縁物を用い、プラズマ中の正電荷と負電荷の速度方向分布が異なるプラズマを用いてエッチングを行なうと、半導体装置に損傷が生じることが判った。したがって、損傷の防止対策として、図１に示すような方法が考えられる。
【００８４】
図１（Ａ）は、エッチングマスクとして導電性材料を用いる場合を示す。
Ｓｉ基板１の表面上には、ゲート絶縁膜２ａ、フィールド絶縁膜２ｂを含むＳｉＯ２ 等の絶縁膜２が形成されており、その上にゲート電極層３が形成されている。ゲート電極層３表面は、層間絶縁膜４によって覆われている。
【００８５】
層間絶縁膜４にはコンタクトホール５が形成され、ゲート電極層３が露出する。配線層６は、コンタクトホール５内のゲート電極層３に接続し、層間絶縁膜４上に形成される。
【００８６】
配線層６の上には、導電性マスク層としてアモルファスカーボン（ａ−Ｃ）層７が形成される。
ａ−Ｃ層７の上に、レジスト層を塗布し、パターニングすることによってレジストマスクを形成する。このレジストマスクをエッチングマスクとしてａ−Ｃ層７がパターニングされる。少なくともエッチング終期においては、ａ−Ｃ層７上のレジスト層は除去され、ａ−Ｃ層が露出される。
【００８７】
このエッチングマスクは導電性を有するため、エッチングマスクに入射した電荷も全て配線層６に流れることができる。したがって、均一性のあるプラズマを用いる限り、配線層６、ａ−Ｃ層７に入射する正電荷と負電荷のバランスをとることができる。
【００８８】
図１（Ｂ）は、エッチングマスクとして絶縁マスク１３を用いるが、その厚さを所定条件に選定する場合を示す。絶縁マスク１３は、パターン間の開口部８と比べ、その厚さが薄く、より具体的には１／２以下に設定されている。したがって、電子１１が斜め方向にパターン入射しても、絶縁マスク１３に入射する確率は著しく低い。
【００８９】
図１（Ｃ）は、プラズマ条件自身を調整し、正電荷と負電荷が等しく、垂直方向に入射する場合を示す。配線層６上に、従来通りのレジストマスク９を形成し、エッチングを行なっても、イオン１０および電子１１が等量垂直方向に入射すれば、配線層６のチャージアップは生ぜず、損傷を防止することができる。
【００９０】
イオンおよび電子を垂直方向に等量入射させるためには、まず従来と同様の均一のプラズマを発生させ、さらにｒｆバイアスを１ＭＨｚ以下の低い周波数にすることが効果的である。さらに、拡散磁場と補助磁場でカスプ磁場を形成すると有効である。また、拡散磁場と補助磁場を用い、ミラー磁場を形成することも有効である。
【００９１】
図１（Ｄ）は、エッチング終期においてもゲート電極またはゲート電極に接続する配線層が基板から電気的に分離されにくくする構成を示す。
配線層６は、基板コンタクト等においてＳｉ基板１の上に直接形成されており、接地配線等を構成している。この場合、ゲート電極層３と配線層６が切り離されてしまうと損傷が生じ得る。
【００９２】
マイクロローディング効果により、パターン間隔の狭い部分ではエッチングは終了せず、パターン間隔の広い部分ではエッチングが終了する現象を積極的に利用する。すなわち、スクライブライン等で基板に直接接続している配線層６とゲート電極層３とは、全て一定の狭いパターン間隔によって結合されるようにする。
【００９３】
中間に広い面積の間隔が存在する場合には、その間隔内にダミー配線を形成し、広いパターン間隔が生じないようにする。以下、これらの方法をより具体的に説明する。
【００９４】
図７（Ａ）〜（Ｄ）、図８（Ａ）〜（Ｄ）は、本発明の実施例による半導体装置の製造方法の主要工程を示す断面図である。
図７（Ａ）は、Ｓｉ基板１の上に酸化膜２を形成する工程を示す。たとえば、Ｓｉ基板１の表面を約５ｎｍ酸化した後、その上に厚さ約１１５ｎｍの窒化シリコン膜を堆積し、パターニングしてフィールド酸化膜を形成しない領域上にのみ窒化シリコン膜を残す。
【００９５】
必要に応じ、ウェルを形成する不純物をイオン注入により導入し、熱拡散させる。また、チャネルストップ不純物をイオン注入する。
パターニングした窒化シリコン膜を耐酸化マスクとし、水素燃焼酸化による選択酸化法で厚さ約３５０ｎｍのフィールド酸化膜２ｂを形成する。その後、耐酸化マスクとして用いた窒化シリコン膜を除去する。
【００９６】
次に、ドライ酸素中で活性領域に厚さ約１５ｎｍの犠牲酸化膜を形成し、ＭＯＳトランジスタの閾値（ＶＴＨ）制御用の不純物をイオン注入する。次に、希ＨＦ水溶液で犠牲酸化膜を除去する。露出した活性領域のＳｉ基板上に厚さ約８ｎｍのゲート酸化膜２ａをドライ酸素雰囲気中の酸化で形成する。このようにして、図７（Ａ）に示す酸化膜が形成される。
【００９７】
図７（Ｂ）に示すように、酸化膜２の上にゲート電極層を形成し、パターニングしてゲート電極３を作成する。より詳細に述べると、たとえば非晶質シリコン膜を厚さ約５０ｎｍ、タングステンシリサイド膜を厚さ約１５０ｎｍＣＶＤにより積層する。このようにして形成したゲート電極膜に不純物をイオン注入し、ゲート電極膜を形成する。ゲート電極膜上に減圧ＣＶＤにより厚さ約６０ｎｍのキャップ酸化膜を形成し、キャップ酸化膜とゲート電極膜を一緒にパターニングしてゲート電極３を形成する。
【００９８】
ゲート電極３をパターニングした後、不純物をイオン注入し、図中ゲート電極の前後に配置されるソース／ドレイン（Ｓ／Ｄ）領域に不純物を導入し、Ｓ／Ｄ領域を作成する。
【００９９】
なお、Ｓ／Ｄ領域を作成する際、まず不純物を軽くイオン注入することによってＬＤＤ領域を作成し、酸化膜を減圧ＣＶＤで成長し、異方性エッチングを行なってサイドウォールスペーサを形成した後、Ｓ／Ｄ領域形成用の不純物をさらにイオン注入して、たとえば１０００℃のラピッドサーマルアニール（ＲＴＡ）で不純物を活性化してＳ／Ｄ領域を形成してもよい。
【０１００】
また、電極の抵抗を下げるために、必要に応じ、メタルシリサイドを自己整合形成（サリサイド）してもよい。たとえば、Ｔｉ膜を約３０ｎｍ堆積し、熱処理で活性領域のＳｉと反応させ、ＴｉＳｉ層を形成してもよい。
【０１０１】
このようにしてゲート電極３を形成した後、ＣＶＤにより層間絶縁膜４を形成する。層間絶縁膜としては、プラズマＣＶＤで形成した窒化酸化シリコン膜とスピンオングラス（ＳＯＧ）膜の複合膜等を用いることができる。
【０１０２】
図７（Ｃ）に示すように、層間絶縁膜４の上に、レジスト膜９ａを形成し、露光現像してコンタクトホール形成用の開口５ａを作成する。レジスト膜９ａをエッチングマスクとし、層間絶縁膜４をエッチングすることにより、層間絶縁膜４を貫通し、ゲート電極３を露出するコンタクトホール５を形成する。その後、レジスト膜９ａはアッシング等により除去する。
【０１０３】
図７（Ｄ）に示すように、コンタクトホール５を形成した層間絶縁膜４の上に、たとえばスパッタリングにより配線層６を堆積する。配線層６は、たとえば厚さ約２０ｎｍのＴｉ層、厚さ約５０ｎｍのＴｉＮ層の積層からなるバリアメタル上に厚さ約１μｍのＡｌ層をスパッタリングで成膜した積層で形成する。配線層６の上に、アモルファスカーボン（ａ−Ｃ）膜７をスパッタリングまたはプラズマエンハーンスドＣＶＤにより成膜する。
【０１０４】
図７（Ｄ）の構造においては、Ｓｉ基板１の表面上に活性領域を画定するフィールド酸化膜２ｂが形成され、活性領域のチャネル領域上にはゲート酸化膜２ａが形成されている。ゲート電極層３は、ゲート酸化膜２ａ上からフィールド酸化膜２ｂ上にまで延在するように形成されている。しかしながら、この段階においては、ゲート電極層３のアンテナ比は未だ低い値を有する。
【０１０５】
ゲート電極３の紙面垂直方向両側には、ソース領域およびドレイン領域が形成され、ＭＯＳトランジスタが形成されている。コンタクトホール５を介してゲート電極３に接続された配線層６は、基板全面上に形成され、１０以上の大きなアンテナ比を有する。配線層６をパターニングした後においても、配線の長さによってはアンテナ比は極めて高い値を有する。アンテナ比は、たとえば１００以上、場合によっては１０００以上、時には１００００以上となる。ａ−Ｃ層７は、たとえば厚さ約０．２μｍを有し、チャージアップに関しては十分導電体と見なすことができる。
【０１０６】
次に、図８（Ａ）に示すように、ａ−Ｃ層７の上に、レジスト層９を塗布し、露光、現像することによってレジストパターンが形成されている。レジストパターンは、最小パターン間隔が約０．８μｍである。
【０１０７】
図８（Ｂ）に示すように、このレジストパターン９をエッチングマスクとして、ＣＦ４ を含むプラズマによってａ−Ｃ層７を選択的にエッチングする。ａ−Ｃ層７のエッチング終了後、塩素を含むプラズマでアルミ合金の配線層６を約０．９μｍ程度エッチングする。
【０１０８】
この段階では、配線層６はエッチされた部分においても約０．１μｍ残っており、基板１上で全て接続された状態を保持している。したがって、たとえ局所的に配線層６に入射する正電荷と負電荷のアンバランスが生じても、配線層６全体の電位は安定に保たれる。
【０１０９】
配線層６の大部分をエッチングした後、酸素のプラズマダウンフローによってレジスト層９を除去する。酸素のプラズマダウンフローはエッチングの選択性に優れ、レジスト層９をエッチングし、かつａ−Ｃ層７をエッチせずに残すことができる。
【０１１０】
次に、図８（Ｃ）に示すように、ａ−Ｃ層７をエッチングマスクとして、配線層６のエッチングを継続する。たとえば、塩素を含むプラズマで配線層６のエッチングを完了させる。
【０１１１】
図８（Ｃ）に示す状態においては、配線層６の上を覆うエッチングマスクは、導電性のａ−Ｃ層７であり、ａ−Ｃ層７に入射した電荷も配線層６に流れることができる。プラズマの均一性が保たれていれば、配線層６およびゲート電極層３における電荷の蓄積は生じない。
【０１１２】
配線層６エッチング完了後、酸素プラズマを用いてａ−Ｃ層７を除去する。図８（Ｄ）は、このようにしてエッチングを完了した配線層６ａ、６ｂの状態を示す。
【０１１３】
図８（Ｂ）に示すエッチング工程においては、レジスト層９に入射する電子が遮蔽されることにより、配線層６およびゲート電極層３に入射する電荷量のアンバランスが生じ得るが、配線層６が基板全面上で接続されているため、局所的なアンバランスは全体として平均化され、中和される。
【０１１４】
このためには、図８（Ｂ）に示すエッチングは、損傷を生じない。ただし、マスク間隔の広い部分で配線層６のエッチングが終了すると、配線層６が各パターンで分離され、チャージアップが生じるようになる。したがって、図８（Ｂ）のエッチングは配線層６が分断化される前に停止する必要がある。
【０１１５】
エッチング終期においては、図８（Ｃ）の状態となるため、ａ−Ｃ層７に側面から電子が入射しても、その電子はａ−Ｃ層７を通過して配線層６に達し、配線層６に入射されるイオンを中和する。
【０１１６】
このように、エッチング用補助マスクとして導電性のａ−Ｃ層を用いることにより、絶縁マスクの電子遮蔽による損傷を防止することができる。
なお、ａ−Ｃ層を１０ｍＴｏｒｒ、１．５ｋＷの条件でスパッタリングし、厚さ約０．５μｍに成長し、その抵抗率を測定したところ、約０．２５Ωｃｍであった。
【０１１７】
プラズマからの荷電粒子による電流は、１０ｍＡ／ｃｍ２ 程度であり、瞬時の最大値を考えても１Ａ／ｃｍ２ 程度と考えられる。したがって、このような抵抗率を有するａ−Ｃ層をマスクとした場合、膜厚を１μｍとしても膜厚方向の電位差は精々２５μＶとなり、損傷を十分防止できる。
【０１１８】
さらに、ゲート絶縁膜が損傷を受けないためには、１Ｖの桁の電位差がないようにすればよいので、１μｍ厚で使用するとして抵抗率１０４ Ωｃｍ程度以下の導電性膜であれば導電性マスクとして使用できる。
【０１１９】
なお、レジストパターンの厚さを減少し、エッチング中にレジストパターンが消滅して自動的に導電性パターンを露出する方法も考えられるが、パターン精度維持の面からは好ましくない。
【０１２０】
すなわち、エッチング中にはエッチングマスクの上端部において横方向エッチングが生じ、いわゆるファセットが発生する。レジストパターンが消滅するまでエッチングを継続するとファセットが後退し、レジストパターンが変化してしまう。
【０１２１】
図８においては、エッチングの主要部、特に前半部はエッチングマスクとしてレジストマスクを用いてエッチングを行なったが、導電性マスクが十分な厚さを有している場合には、エッチング開始前にレジストマスクを除去することもできる。
【０１２２】
図９は、本発明の他の実施例による半導体装置の製造方法を示す。
図９（Ａ）において、図８（Ａ）の場合と同様、アルミ合金等の配線層６の上にａ−Ｃ層７が成膜されている。本実施例においては、ａ−Ｃ層７の厚さを約０．７μｍに設定している。他の部分の構成は図８（Ａ）と同様である。
【０１２３】
図９（Ｂ）に示すように、レジストマスク９を用いてａ−Ｃ層７をＣＦ４ を含むプラズマによって選択的にエッチングする。その後、レジストマスク９は酸素のプラズマダウンフローによって除去する。図９（Ｂ）がこの状態を示す。
【０１２４】
次に、図９（Ｃ）に示すように、ａ−Ｃ層７をエッチングマスクとし、塩素を含むプラズマでアルミ合金の配線層６のエッチングを行なう。
このエッチングにおいては、エッチングマスクが導電性であるため、ａ−Ｃ層７側面に入射した電子も直ちに配線層６に伝達され、配線層６に入射されたイオンと中和することができる。
【０１２５】
プラズマの均一性が保たれていれば、ａ−Ｃ層７と配線層６全体に入射する正電荷と負電荷の量はほぼ同量であり、良好な電荷のバランスが保たれる。したがって、損傷は発生しにくい。
【０１２６】
図９（Ｄ）に示すように、配線層６のエッチング終了後、酸素を含むプラズマでａ−Ｃ層７を除去する。
なお、ａ−Ｃ層上のレジスト除去には酸素のプラズマダウンフローを用いると、ａ−Ｃ層のエッチング速度を遅くでき、選択エッチングに好適である。さらにＣＦ４ を添加すると、レジストのアッシング速度は増大する。
【０１２７】
プラズマエッチングによる損傷は、電気的に分離された導電層の上に絶縁物のレジストマスクが存在し、レジストに入射する電子がそこでトラップされてしまうことによる。
【０１２８】
もし、エッチングにおけるエッチングマスクが、十分薄い厚さで形成できるとすれば、エッチングマスク側面に入射する電子の量も相対的に低減し、損傷の程度は低減する。
【０１２９】
図１０（Ａ）〜（Ｃ）は、本発明の他の実施例による半導体装置の製造方法を示す。
図１０（Ａ）において、前述の実施例同様、Ｓｉ基板１の表面上に絶縁膜２を形成し、絶縁膜２の上にゲート電極層３、層間絶縁膜４が形成されている。層間絶縁膜４および開口５で露出したゲート電極層３の上に、たとえば厚さ１μｍのアルミ合金で形成された配線層６を堆積する。
【０１３０】
配線層６の上に、たとえば厚さ約０．３μｍのＳｉＯ２ 膜１３をプラズマＣＶＤによって成膜する。ＳｉＯ２ 膜１３の上に、レジスト層を塗布し、最小マスク間隔０．８μｍのレジストパターン９を形成する。
【０１３１】
レジストパターン９をエッチングマスクとし、ＣＦ４ を含むプラズマによってＳｉＯ２ 膜１３の選択エッチングを行なう。ＳｉＯ２ 膜１３をエッチングした後、酸素プラズマを用いてレジストパターン９を除去する。レジストを除去し、かつａ−Ｃ層を残す場合は選択性の良いプラズマダウンフローを用いるのが好ましいが、このレジスト除去工程は下地がＳｉＯ２ なので、単なる酸素プラズマで行なえばよい。
【０１３２】
図１０（Ｂ）は、レジストパターンを除去した状態を示す。配線層６の上には、ＳｉＯ２ 膜のエッチングマスク１３が形成されている。マスク開口部を考察すると、開口幅が約０．８μｍに対し、マスクの高さは約０．３μｍであり、開口内に露出している面積としては、配線層６の面積がＳｉＯ２ 膜１３の面積と比べ、著しく大きい。
【０１３３】
図１０（Ｃ）に示すように、塩素を含むプラズマでＳｉＯ２ 膜１３をマスクとしてアルミ合金の配線層６をエッチングする。ＳｉＯ２ 膜１３上面においては、プラズマの均一性が保証されているため、入射する正電荷と負電荷の量は等しく、電荷は中和する。
【０１３４】
ＳｉＯ２ 膜１３側面に入射する電子とイオンに関しては、電荷のバランスが保証されないが、ＳｉＯ２ 膜１３の厚さが薄いため、発生する電荷のアンバランスも小さい。したがって、ＳｉＯ２ 膜１３下の配線層６に入射する正電荷と負電荷のアンバランスも小さくなる。
【０１３５】
マスクの高さを低くすることによって電子遮蔽が低減されると共に、開口部の高さ自身が減少することにより、マイクロローディング効果も減少すると考えられる。
【０１３６】
図１１は、本発明の他の実施例によるプラズマエッチングを説明するためのプラズマエッチング装置の概略断面図である。気密なプラズマチェンバ３１には、ガス導入口３２と排気口３３が設けられている。ガス導入口３２がエッチングガス源に接続され、排気口３３は排気装置に接続される。
【０１３７】
また、プラズマチェンバ３１上方にはプラズマ発生室３５が接続されており、マイクロ波導入管３４と気密窓を介して結合されている。プラズマ発生室３５の周囲には主コイル３６が配置されており、プラズマチェンバ３１およびプラズマ発生室３５内に発散磁場を形成することができる。
【０１３８】
マイクロ波導入管３４よりプラズマ発生室３５内にマイクロ波を導入しつつ、主コイル３６によって磁場を発生することにより、プラズマ発生室３５内に所望形状のＥＣＲプラズマを発生することができる。このプラズマは、プラズマチェンバ３１内に移動し、サセプタ４１上に配置される基板に衝突する。
【０１３９】
サセプタ４１の下部には、リング状の外側コイル３８および内側コイル３９が配置されている。また、サセプタ４１は、ｒｆバイアス源４２に接続されている。
【０１４０】
このような発散磁場型ＥＣＲプラズマエッチング装置を用い、基板に対して垂直方向に運動するイオンと電子の量が等しくなる条件を求めた。具体的には、パターン間隔０．８μｍの密なストライプ状パターンを形成した試料を基板として配置し、損傷の発生を検出した。
【０１４１】
アンテナ面積比１０６ のアンテナが付いたＭＯＳキャパシタを、基板表面上に多数形成し、圧力０．６ＰａのＣｌ２ ＋ＢＣｌ３ ガスでアンテナ導体のアルミ合金のエッチングを行なった。表１に、発散磁場型ＥＣＲプラズマ装置での損傷の発生状況をまとめて示す。
【０１４２】
ｒｆバイアス周波数は、代表的には１３．５６ＭＨｚと４００ｋＨｚの２種類を用い、コイル３８とコイル３９に流す電流を変化させた。コイル３８は、主コイル３６が形成する磁場と逆向きのカスプ磁場を発生し、コイル３９は主コイル３６が発生する磁場と同じ向きのミラー磁場を発生する。
【０１４３】
【表１】
【０１４４】
表に示す結果から明らかなように、ｒｆバイアス周波数を低く設定すると、損傷が減少して良好な結果が得られている。
なお、ｒｆバイアス周波数が高くても、コイル３８、コイル３９の磁場条件によっては損傷は抑制されている。このような条件依存性は、同様なアンテナ構造を有するＭＯＳトランジスタの閾値Ｖｔｈによる評価でも同様な傾向が得られた。
【０１４５】
ここで発生している損傷は、先に説明した通り、マイクロローディング効果によって発生するアンテナパターン間の導体に電子が到達しずらく、イオンの正電荷が過剰になるために発生するものと考えられる。周波数を下げてもマイクロローディング効果には基本的に変化がなかったので、周波数の変化により電子の運動状態が変化したものと考えられる。
【０１４６】
すなわち、基板バイアスの周波数を低く、好ましくは１ＭＨｚ以下に下げることにより、少なくともパターン近傍で電子が基板に向かって加速される状態になり、レジストパターンで遮られることが減少するものと考えられる。
【０１４７】
なお、ここで用いた発散磁場型ＥＣＲエッチング装置は、ｒｆバイアスを１３．５６ＭＨｚに設定した場合にも、従来の定義によるプラズマ不均一は発生していないものである。
【０１４８】
同様の傾向は、ヘリコン波プラズマを利用した場合、誘導結合プラズマを利用した場合、トランス結合プラズマを利用した場合、ＤＥＣＲプラズマを利用した場合にも成立するものと考えられる。
【０１４９】
このような高密度プラズマ源によるプラズマに基板を露出し、基板の下にｒｆ電力を印加して処理を行なう場合には、バイアス周波数を約１ＭＨｚ以下にすることで損傷を抑制することができると考えられる。
【０１５０】
図１２は、本発明の他の実施例によるプラズマエッチングを説明するためのプラズマエッチング装置の概略断面図である。このプラズマエッチング装置においては、プラズマチャンバ３１の上側、かつ主コイル３６の外側に外側補助コイル３８ａ、内側補助コイル３９ａが配置されている。その他の構成は、図１１に示すエッチング装置と同様である。
【０１５１】
図１２に示す発散磁場型ＥＣＲプラズマエッチング装置を用い、基板に対して垂直方向に運動するイオンと電子の量が等しくなる条件を求めた。具体的には、パターン間隔０．８μｍのストライプ状パターンを形成した試料を基板上に多数形成し、エッチングを行なって損傷の検出を行なった。なお、試料のアンテナ比は前述の実施例同様１０６ とした。
【０１５２】
圧力０．５３ＰａのＣｌ２ ＋ＢＣｌ３ ガスでアンテナ導体のアルミニウム合金のエッチングを行なった。ｒｆバイアス源４２のバイアス周波数は４００ｋＨｚとし、外側コイル３８ａ、内側コイル３９ａに流す電流を変化させた。主コイル３６が形成する磁場と同じ向きのミラー磁場を形成する電流を“＋”とし、逆向きのカスプ磁場を形成する電流の向きを“−”とする。
【０１５３】
表２に実験の結果をまとめて示す。
【０１５４】
【表２】
【０１５５】
表２に示す結果から明らかなように、主コイル３６が形成する磁場と同じ向きのミラー磁場を外側コイル３８ａ、内側コイル３９ａによって発生すると、損傷が減少し、良好な結果が得られる。なお、表に示す前条件において、従来の定義によるプラズマ不均一は発生していない。従って、発生している損傷は、マイクロローディング効果によって発生するアンテナパターン間の導体に電子が到達しずらく、イオンの正電荷が過剰になるために発生するものと考えられる。補助コイル３８ａ、３９ｂに流す電流によっては、マイクロローディング効果に基本的に変化は生じなかったため、ミラー磁場形成によって少なくともパターン近傍で基板に対して垂直方向に運動するイオンと電子の量が等しくなったものと考えられる。
【０１５６】
なお、内側コイルのみに２０Ａの電流を主コイルと同一方向に流し、ｒｆバイアス源を１３．５６ＭＨｚとした場合には損傷が生じた。
図１３は、本発明の他の実施例による半導体装置の製造方法を説明するための平面図である。
【０１５７】
図１３（Ａ）は、作成する配線パターンを示している。配線５１はゲート電極に接続され、アンテナ比の大きな配線群を示す。
配線５２は電源配線であり、半導体基板もしくはウェルに接続されている。作成しようとする集積回路上、配線５１と配線５２の間には配線は不必要である。したがって、配線５１と配線５２の間に広い間隔が生じる。
【０１５８】
このような場合、従来の技術によれば、配線５１と配線５２の間の広い間隔はエッチング工程において容易に除去され、そのエッチングが終了した時点においても配線群５１内のエッチングはマイクロローディング効果により終了しない。
【０１５９】
このような場合に、配線群５１と配線５２の間に補間ないしダミーパターン５３を設け、パターン間の間隔をなるべく均一に保持する。より具体的には、配線群５１の最小パターン間隔と等しい間隔を有するように補間パターン５３を配置する。
【０１６０】
このようなパターンをエッチングすると、配線群５１の各間隔および補間パターン５３と配線群５１の間の間隔、補間パターン５３と電源配線５２の間の間隔がほぼ等しいため、同程度のマイクロローディング効果が発生し、エッチングの進行が均一化する。したがって、部分的に配線層が切断され、ゲート電極に過度の電荷が流れ込むことを防止することが可能となる。
【０１６１】
図１３（Ｂ）は、アンテナ比の大きな配線群５１と電源配線５２の間に信号配線５４が存在し、かつ信号配線５４の両側に比較的広い面積が配置される場合を示す。
【０１６２】
この場合にも、信号配線５４の両側の領域に、補間パターン５３ａ、５３ｂを設け、補間パターン５３ａ、５３ｂ両側のスペース部分がアンテナ比の大きな配線群５１内のパターン間隔とほぼ等しくなるように設定する。
【０１６３】
このように、最小パターン間隔の揃ったパターンを補間パターンの挿入によって形成することにより、マイクロローディング効果が均一に発生し、アンテナ比の大きな配線群５１が電源配線５２から切り離される時期をエッチング終了間際にすることができる。したがって、ゲート電極に発生する蓄積電荷の不均一が是正され、損傷が抑圧される。
【０１６４】
以上説明した実施例は、特にアンテナ比の高い配線層の作成時に有効である。図１４は、アンテナ比が高くなり易い回路構成の例を示す。図１４（Ａ）はＮＡＮＤ回路の等価回路である。電源配線ＶＤＤ、接地配線ＶＳＳの間に、２入力のＮＡＮＤ回路が接続されている。２つのｐチャネルＭＯＳトランジスタＱｐ１、Ｑｐ２のソースが電源配線ＶＤＤに接続され、ドレインは共通に接続されている。このドレインに、直列に接続されたｎチャネルＭＯＳトランジスタＱｎ１、Ｑｎ２が接続され、Ｑｎ１のソースが接地配線ＶＳＳに接続されている。
【０１６５】
入力信号ＩＮ１の配線は、ｐチャネルＭＯＳトランジスタＱｐ１とｎチャネルＭＯＳトランジスタＱｎ１のゲート電極に接続され、他の入力信号ＩＮ２の配線は、ｐチャネルＭＯＳトランジスタＱｐ２とｎチャネルＭＯＳトランジスタＱｎ２のゲート電極に接続されている。
【０１６６】
また、２つのｐチャネルＭＯＳトランジスタＱｐ１、ＱＷｐ２のドレインと、ｎチャネルＭＯＳトランジスタＱｎ２の相互接続点から出力信号ＯＵＴが引き出されている。
【０１６７】
このような論理回路は、前段の論理回路から入力信号を受ける。前段の論理回路が必ずしも近くに存在するとは限らず、入力信号配線は場合によっては極めて長くなる。特に、マイクロプロセッサ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ＩＣ ）、ＡＳＳＰ（ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｓｔａｎｄａｒｄ ｐｒｏｄｕｃｔ ）、ゲートアレイ等でこのような状況が出現する。
【０１６８】
汎用メモリデバイスでは設計時点でアンテナ比検査を行なって素子配置と配線の変更を行ない、アンテナ比を下げたり保護素子を挿入する等の保護対策を行なえる。これは、設計作業の自動化の程度が比較的低いことによっている。
【０１６９】
これに対し、論理回路デバイスにおいては、機能から論理設計、ゲートレベルの設計、レイアウト設計までＣＡＤによる自動化が進んでいる。ここで、アンテナ比の検査を行なっても、配線の変更、保護素子の挿入は大きな設計コストの増大を伴ってしまう。したがって、論理回路デバイスにおいては、デバイス設計の変更によってダメージ対策を行なうことが難しい。
【０１７０】
図１４（Ｂ）は、図１４（Ａ）のＮＡＮＤ回路の構成例を示す平面図である。ｐチャネルＭＯＳトランジスタ形成用のｎ型ウェル６１と、ｎチャネルＭＯＳトランジスタ形成用のｐウェル６２が近接して作成されている。このｎウェル６１とｐウェル６２を貫通するように、その上にゲート配線６３、６４が配置されている。
【０１７１】
ゲート配線６３、６４をマスクとしてイオン注入することにより、ｎウェル６１内にｐ型ソース領域Ｓｐ１、Ｓｐ２およびｐ型ドレイン領域Ｄｐが作成される。また、ｐウェル６２の中には、ゲート配線６３、６４をマスクとするイオン注入により、ｎ型のソース領域Ｓｎ１、ドレイン領域Ｄｎ１およびソース兼ドレイン領域Ｓ／Ｄｎが形成される。
【０１７２】
このような構成の上に、配線６５〜７０が第１配線層として形成される。第１配線層を覆う層間絶縁膜が形成され、コンタクトホールを形成した後、第２配線層が形成される。電極７１〜７４が第２配線層によって形成される配線を示す。さらに、第２配線層を覆って層間絶縁膜が形成され、コンタクトホールがその中に形成される。第２配線層上に第３配線層が形成される。配線７５〜７７が第３配線層を示す。
【０１７３】
たとえば、ゲート電極６３、６４を形成した後、第１配線層を作成する際、電極６７、６８はゲート電極６３、６４に接続された状態で作成される。図示の場合、この段階においては、アンテナ比はあまり高くない。しかしながら、第２配線層を作成する時に、配線７２、７３は設計によっては極めて長い長さを有する。配線７２、７３作成の際、アンテナ比はゲート電極６３、６４の真性ゲート領域に対する配線７２、７３の露出表面積によって決まる。さらに、配線７２、７３が分離されるまで、接続されている配線領域もアンテナ比を実効的に高める役割を果たす。
【０１７４】
また、第３配線層作成の際に、配線７５、７６は配線７２、７３を介してゲート配線６３、６４に接続される。この配線層作成の際にもアンテナ比の高い配線が形成されている可能性が高い。配線７７もアンテナ比を増大させる原因となる。
【０１７５】
図１５は、このような多層配線の構造を概略的に示す断面図である。図２（Ａ）に示す構造と同様の構造により第１配線層１０６までが形成されている。この上に層間絶縁膜１１５、第２配線層１１７、層間絶縁膜１１９、第３配線層１２０が形成されている。第３、第２、第１配線層１２０、１１７、１０６はゲート電極に接続されている。
このように、特に論理回路を作成する場合に、上述の実施例が有効となる。
【０１７６】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。たとえば、ＭＯＳトランジスタのゲート電極またはゲート電極に接続される配線層は、多結晶Ｓｉのみでなく、高融点金属ポリサイド（たとえば多結晶Ｓｉと高融点金属（たとえばＷ）のシリサイドの積層）、シリサイド等の金属、ＴｉＮ等によって形成することもできる。もちろん製造プロセス中はアモルファスＳｉであってもよい。
【０１７７】
なお、ａ−Ｃのエッチングは、ＣＦ４ 、Ｃｌ２ 、ＢＣｌ３ 等のエッチングガスを用いて行なうことができる。ＡｌおよびＡｌ合金のエッチングは、Ｃｌ２ 、ＨＣｌ等のＣｌを含むガスを用いて行なうことができる。また、レジストとａ−Ｃのエッチングは、Ｏ２ を用いたエッチングによって行なうことができる。なお、プラズマエッチングはｒｆプラズマ、μ波プラズマ等、種々のプラズマを用いて行なうことができる。
【０１７８】
導電性マスクとしてアモルファスカーボンを用いた場合を説明したが、配線層がＡｌの場合、導電性マスクとしてＷを用い、エッチャントとしてＢｒ系ガスを用いることもできる。
【０１７９】
また、配線層がＷの場合、導電性マスクとしてＡｌ、ＴｉＮ等を用い、エッチャントとしてＦ系ガスを用いることもできる。配線層がＷシリサイドやポリサイドの場合にも同様の組み合わせが可能である。配線層と導電性マスクの組み合わせは、エッチングの選択性が高く、マスクに十分な導電性があればよい。
【０１８０】
パターン間の間隔として０．７μｍの場合と０．８μｍの場合を説明したが、パターン間の間隔は約１μｍ以下であれば、顕著なマイクロローディング効果が発生するので、本発明が適用できる。
【０１８１】
その他、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【０１８２】
【発明の効果】
以上説明したように、本発明によれば、密な配線パターンのエッチング加工、コンタクトホールの形成、コンタクトホール内のクリーニング等において、プラズマに起因する損傷を防止することができる。
【図面の簡単な説明】
【図１】本発明の基本概念を説明するための概略断面図である。
【図２】アンテナ構造とトンネル電流を説明するための断面図、平面図およびグラフである。
【図３】実験用サンプルを説明するための平面図および断面図である。
【図４】実験結果と解析を説明するためのグラフおよび断面図である。
【図５】実験条件とその解析を示す断面図および平面図である。
【図６】実験結果を適用できる他の状況を示す断面図である。
【図７】本発明の実施例による半導体装置の製造方法を説明するための断面図である。
【図８】本発明の実施例による半導体装置の製造方法を説明するための断面図である。
【図９】本発明の実施例による半導体装置の製造方法を説明するための断面図である。
【図１０】本発明の実施例による半導体装置の製造方法を説明するための断面図である。
【図１１】本発明の実施例を説明するためのプラズマエッチング装置の概略断面図である。
【図１２】本発明の実施例を説明するためのプラズマエッチング装置の概略断面図である。
【図１３】本発明の実施例を説明するための配線パターンの平面図である。
【図１４】本発明の実施例の使用に適したＮＡＮＤ回路の等価回路図および構成図である。
【図１５】多層配線半導体装置の構成を示す概略断面図である。
【符号の説明】
１ Ｓｉ基板
２ 絶縁膜
２ａ ゲート絶縁膜
２ｂ フィールド絶縁膜
３ ゲート電極層
４ 層間絶縁膜
５ コンタクトホール
６ 配線層
７ ａ−Ｃ層
８ パターン間開口部
９ レジストマスク
１０ イオン
１１ 電子
１３ 絶縁マスク
２０ 導電パターン
２０ａ ゲート部分
２０ｂ アンテナ部分
２１ レジストパターン
２２ 層間絶縁膜
２４ レジスト膜
３１ チェンバ
３６ 主コイル
３８、３９ コイル
４２ ｒｆバイアス源
５１ （アンテナ比の大きな）配線群
５２ 電源配線
５３ 補間パターン
５４ 信号配線
【産業上の利用分野】
本発明は、半導体装置の製造方法に関し、特に高集積度の絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）を含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＬＳＩ（大規模集積回路）の微細化に伴い、パターン転写精度の向上が望まれている。マスクパターンを忠実に配線等の被加工物層に転写するため、ＲＩＥ（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）、ＥＣＲ（ｅｌｅｃｔｒｏｎ ｃｙｃｌｏｔｒｏｎ ｒｅｓｏｎａｎｃｅ）プラズマエッチング等の異方性ドライエッチングが多用されている。これらの異方性ドライエッチングはプラズマないしイオンを利用している。
【０００３】
プラズマプロセスにはプラズマの不均一による損傷等の電気的ストレスが伴いやすい（Ｊ． Ａｐｐｌ． Ｐｈｙｓ．７２ （１９９２） ｐｐ． ４８６５−４８７２ 参照）。特に、微細化と共に絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜は薄くなってきており、１０ｎｍ以下のものも多く、電気的ストレスにより影響、損傷を受けやすい。たとえば、ゲート絶縁膜を通してファウラ・ノルドハイム（Ｆｏｗｌｅｒ・Ｎｏｒｄｈｅｉｍ，ＦＮ ）トンネル電流が流れると、積分電流量に応じた欠陥が生じ、閾値電圧を変化させる。さらに、絶縁破壊が生じると、ゲート電極と半導体基板の短絡等が生じる。
【０００４】
１０ｎｍ厚のゲート酸化膜は、１０〜１５Ｖ以上の電圧印加によって破壊されてしまう危険性が高い。プラズマ中に置かれた被加工物表面上の電位Ｖｄｃは１００〜１０００Ｖに達し、その均一性を５％以内に抑えることは容易ではない。
【０００５】
したがって、プラズマプロセスによってゲート絶縁膜を破壊してしまう危険性は非常に高い。これらの危険性は配線層のパターニングのみでなく、コンタクトホール開口、プラズマスパッタによるコンタクトホールクリーニングの際にも存在する。
【０００６】
従来、これらの損傷現象は、すべて使用するプラズマに付随する電気的もしくは磁気的性質の不均一が原因とされてきた。したがって、損傷を防止する手段として均一なプラズマを生成して使用することが解決手段とされてきた。
【０００７】
より具体的には、プラズマ電位の均一化や電子移動度の位置依存性を防止することによるバイアス電圧の均一化等が提案されてきた。たとえば、被加工物表面上を磁束が横断する構成において、中央部と周辺部において磁場の表面垂直成分が変化することを防止する構成が提案されている。
【０００８】
【発明が解決しようとする課題】
本発明者らは、プラズマの不均一性を是正しても、加工パターンによって損傷が発生することを新たに見いだした。
【０００９】
本発明の目的は、微細パターンの加工においても、半導体装置の損傷を防止できる半導体装置の製造方法を提供することである。
【００１０】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、第１導電型の半導体領域上に形成されたゲート絶縁膜上のゲート電極に接続された配線層である第１配線層と前記半導体領域に接続された第２配線層とを同時に作成する半導体装置の製造方法であって、第１配線層と第２配線層とをプラズマエッチングを用いてパターニングする際、その間に電気的に分離された第３配線層を残し、前記第３配線層と第１および第２配線層との間の間隔は他の部分での最小パターン間隔と等しく選択されている。
【００１１】
また、本発明の半導体装置の製造方法は、第１導電型の半導体領域上に形成されたゲート絶縁膜上のゲート電極に接続された配線層である第１配線層と前記半導体領域に接続された第２配線層とを同時に作成する半導体装置の製造方法であって、第１配線層と第２配線層とをパターニングする際、その間の一部領域にのみ電気的に分離された第３配線層を残し、前記第３配線層と第１および第２配線層との間の間隔は他の部分での最小パターン間隔と等しく選択されている。
なお、以下の説明において、図７〜図１２に示す実施例は参考例である。
【００１４】
【作用】
薄い絶縁膜上のゲート電極に接続され、真性ゲート領域に対して高いアンテナ比を有する導電パターンの加工においては、プラズマを均一化してもゲート構造に損傷が生じ易い。
第３配線の挿入により、第１の配線と第２の配線とが切り離される時期をエッチング終了間際にすることができる。ゲート電極に発生する蓄積電荷の不均一が是正され、損傷が抑圧される。
【００２１】
【実施例】
従来、プラズマエッチングにおけるプラズマに不均一が存在すると、エッチング加工対象物に損傷が生じやすいことが知られている。
【００２２】
このようなプラズマの不均一は、いわゆるアンテナ構造を有するＭＯＳダイオードの破壊率、あるいはそのフラットバンド電圧のシフトを検出することによって測定することができる。
【００２３】
ここで、アンテナ構造とは、荷電状態に敏感な構造が、プラズマに露出した広い面積を有する導電部材に電気的に接続されている構造をいう。すなわち、広い露出面積を有するアンテナがプラズマから電荷を受けると、その電荷が荷電状態に敏感な構造の電位を変化させる構造である。
【００２４】
また、フラットバンド電圧は、絶縁層等にトラップされた電荷によって曲がったバンドを、平な状態に駆動するのに必要な電圧を意味する。プラズマプロセス中に一方の極性を有する電荷が対象とする構造に注入され、トラップされると、フラットバンド電圧が変化する。フラットバンド電圧のシフトを検出すれば、ＭＯＳダイオードを流れたＦＮトンネル電流によって、ゲート絶縁膜中にトラップされた電荷量を知ることができる。
【００２５】
プロセス条件を確立する際には、加工対象物表面上にアンテナ構造を設けた多数のＭＯＳダイオード構造を形成し、これらのフラットバンド電圧の変化または破壊率を測定することにより、被加工物表面上に入射する正電荷、負電荷のアンバランスを検出することができる。
【００２６】
しかしながら、そのようにして検出される正電荷と負電荷のバランスは、平面上の単位面積に関するものであり、入射電荷の入射方向についての情報は伝えない。
【００２７】
ホトレジストは、通常絶縁体であり、加工パターンの微細化と共に、そのアスペクト比は増大する傾向にある。したがって、レジスト層表面上で入射する正電荷と負電荷のバランスがとれていても、その入射方向分布に差があれば、レジスト層下側に配置される導電性被加工物に入射する電荷量は変化してしまう。
【００２８】
図２（Ａ）、（Ｂ）は、アンテナ構造を示す断面図および平面図である。図２（Ａ）において、たとえばｐ型Ｓｉで形成された半導体基板１０１の表面に、選択的に厚いフィールド酸化膜１０２ｂが形成されている。フィールド酸化膜１０２ｂは、図２（Ｂ）に示す活性領域１０８を取り囲むように形成されている。
【００２９】
活性領域１０８表面に薄いゲート酸化膜１０２ａを形成し、その上にたとえば多結晶Ｓｉで形成されたゲート電極１０３を形成する。ゲート電極１０３は、図２（Ｂ）に示すように活性領域１０８の中央部を横断し、その両側のフィールド酸化膜の上に延在する。
【００３０】
ゲート電極１０３両側の活性領域１０８表面上にゲート酸化膜は除去され、ソース／ドレイン電極が形成される。
ゲート電極１０３を覆うように、ＳｉＯ２ 等で形成された層間絶縁膜１０４が形成され、ゲート電極１０３の一部を露出するためのコンタクトホール１０５が形成される。コンタクトホール１０５を介してゲート電極１０３に接続するゲート配線層１０６が層間絶縁膜１０４上に形成される。配線層１０６は、活性層１０８上のゲート電極１０３の面積Ａｇと比べ、少なくとも１０倍の広さを有する面積Ａｆを有する。
【００３１】
半導体基板１０１、ゲート絶縁膜１０２ａ、ゲート電極１０３で形成される絶縁ゲート構造の特性は、ゲート絶縁膜１０２ａを流れるファウラ・ノルドハイム（ＦＮ）トンネル電流によって影響を受ける。
【００３２】
図２（Ｃ）は、ＭＯＳキャパシタの電流電圧特性を概略的に示す。横軸はＭＯＳキャパシタに印加される電圧をリニアスケールで示し、縦軸はＭＯＳキャパシタを流れる電流を対数スケールで示す。印加電圧の増大と共に、まずリーク電流ＩＬ が流れる。印加電圧がある値に達すると（ゲート絶縁膜中の電界がある程度強度に達すると）、ゲート絶縁膜を貫通してトンネル電流ＩＦＮが流れるようになる。さらに印加電圧を増大すると、ある電圧で電流は急激に増大し、絶縁破壊電流ＩＢ が流れる。絶縁破壊電流ＩＢ が流れると、ＭＯＳキャパシタは破壊されるが、たとえこの絶縁破壊電流が流れなくても、トンネル電流ＩＦＮが流れると、ＭＯＳキャパシタの特性は変化してしまう。トンネル電流がＭＯＳキャパシタに与える影響は、流れた電流量に応じて増大する。
【００３３】
図２（Ａ）、（Ｂ）に示すようなアンテナ構造を有する配線層をパターニングする際、被加工層１０６に入射する正電荷と負電荷のバランスが崩れると、被加工層１０６のチャージアップが生じ得る。被加工層１０６はゲート電極１０３に電気的に接続されており、ゲート電極１０３と配線層１０６が半導体基板１０１に対して電位差を有するようになる。
【００３４】
配線層１０６は半導体基板１０１との間に厚い酸化膜１０２、１０４を介して配置されているが、ゲート電極１０３は薄いゲート絶縁膜１０２ａのみを介して半導体基板１０１と対向している。したがって、半導体基板１０１と配線層１０６との間の電圧が増大していくと、専らゲート電極１０３と半導体基板１０１との間でゲート絶縁膜１０２ａを介してトンネル電流が流れることになる。
【００３５】
真性ゲート電極の面積Ａｇに比べ、配線層１０６の面積Ａｆの比（アンテナ比）が大きければ大きいほど、ゲート絶縁膜１０２ａを介して流れるトンネル電流が増大することになる。したがって、アンテナ比の大きい配線層を加工する際、入射する正負電荷量のバランスが崩れると、絶縁ゲート構造は容易にその性質を変化させてしまう。
【００３６】
図２（Ｄ）は、ゲート配線層の加工プロセスを概略的に示す。ゲート配線層の加工は単一の配線を加工するのみではなく、種々の配線を同時に加工する場合が多い。層間絶縁膜１０４の全面上に形成された配線層１０６上に、ホトレジストパターン１１０が形成され、このホトレジストパターン１１０をエッチングマスクとして配線層１０６がエッチされる。
【００３７】
エッチング工程初期においては、配線層１０６のいずれかの部分（たとえば、スクライブ領域）が半導体基板１０１と電気的に接触していることが多い。しかしながら、マイクロローディング効果によりパターン密度の高い領域においては、エッチング速度が低下する。したがって、パターン間隔の広い部分ではエッチングが終了しても、パターン間隔の狭い領域では未だ続行する。
【００３８】
このような状態においては、図２（Ｄ）に示すように、ゲート電極１０３に接続された配線層は周囲の配線と接続され、その外側の配線とは電気的に分離される状況が生じる。すなわち、図に示す配線層１０６は電気的に分離され、ゲート電極１０３のみに接続される。このような状況で、配線層１０６に入射する正負電荷量のアンバランスが生じると、配線層１０６は容易にチャージアップする。
【００３９】
配線層１０６、したがってゲート電極１０３の電位が半導体基板１０１に対してある程度以上の電位となると、ゲート絶縁膜１０２ａを介してトンネル電流が流れ出す。
【００４０】
図２（Ａ）に示すような平坦な表面を有する配線層１０６は、入射する正電荷と負電荷の量が等しければ電荷のアンバランスは生じない。しかしながら、図２（Ｄ）に示すように、ホトレジストパターンで覆われた配線層の場合には、ホトレジストパターン１１０の開口を介して配線層１０６に入射する正電荷と負電荷にアンバランスが生じればチャージアップが生じてしまう。
【００４１】
したがって、平面上に入射する正電荷と負電荷の量が等しくても、その角度分布が異なると、斜めに入射する成分はホトレジストパターン１１０でトラップされ易く、配線層１０６では垂直に入射する成分が多い極性にチャージアップしてしまう。
【００４２】
図２（Ｄ）の場合、アンテナ比の基準となる配線層の面積Ａｆは、ホトレジストパターン１１０の開口に露出された部分の面積となる。アンテナ比の大きな配線層を加工する場合には、ゲート絶縁膜１０２ａに増幅された電流が流れるため、容易に絶縁ゲート構造の特性が変化してしまう。
【００４３】
図３は、このような観点に基づき、本発明者らが作成した実験用サンプルの構成を概略的に示す。図３（Ａ）は、実験用サンプルの１単位の概略平面図を示し、図３（Ｂ）は、その部分的概略断面図を示す。
【００４４】
図３（Ａ）に示すように、半導体基板表面上に絶縁膜を介して導電パターン２０を形成する。導電パターン２０は、薄いゲート酸化膜を介して半導体基板と結合するゲート部分２０ａと、厚い酸化膜上に配置された広いアンテナ部分２０ｂを有する。本発明者らは、前述の観点に基づき、この導電パターン２０の上にパターン間隔の異なる複数のレジストパターンを作成した。
【００４５】
図３（Ｂ）は、実験用サンプルの断面構造を概略的に示す。半導体基板１の表面上には酸化膜２が形成されている。酸化膜２は、ゲート部分では薄いゲート酸化膜２ａであり、その他の部分では厚いフィールド酸化膜２ｂである。
【００４６】
この酸化膜２の上に、図３（Ａ）で示したような導電パターン２０が形成されている。導電パターン２０の上には、ストライプ状の絶縁性レジストで形成されたレジストパターン２１を作成する。なお、導電パターン２０は酸化膜２の上で分離されており、半導体基板１とは絶縁されている。
【００４７】
レジストパターン２１のアスペクト比を変化させた複数のサンプルを作成した。より具体的には、レジストパターン２１の存在しないアスペクト比０の試料、アスペクト比０．７の試料およびアスペクト比約２の試料を主に用いた。より具体的には、レジストパターンの幅および間隔は、それぞれ約０．７μｍとし、その高さを０．５μｍおよび１．６μｍに設定した。
【００４８】
なお、フィールド酸化膜２ｂで囲まれたゲート酸化膜２ａの寸法は、膜厚約８ｎｍ、面積１×１μｍとし、アンテナ部分２０ｂの面積は、約１×１ｍｍと設定した。すなわち、いわゆるアンテナ比は１，０００，０００である。
【００４９】
レジストパターンを有さないアンテナ構造およびフラットバンド電圧によって均一化したプラズマ中に、これらのサンプルを投入し、その損傷の程度を測定した。プラズマはＥＣＲプラズマとし、基板にｒｆバイアス２．３Ｗ／ｃｍ２ を印加した。
【００５０】
このように設定したプラズマにサンプルを約３０秒露出して損傷の程度を調べた。図４（Ａ）の実験結果のグラフに示すように、レジストパターンがないアスペクト比０の場合には、ＭＯＳゲート酸化膜の破壊はほとんど見られず、従来のプラズマの均一化による損傷の防止を証明している。すなわち、別の言葉で言えば、均一なプラズマが発生しているといえる。
【００５１】
ところが、アスペクト比を約０．７、約２．０と増大するにつれ、ゲートの破壊率、すなわち損傷の発生が著しく増大している。この現象は、いわゆる均一プラズマによっては防止することのできない損傷の存在を示している。
【００５２】
図４（Ａ）から明らかなように、従来の判断基準によれば、不均一の問題がないプラズマによって損傷現象が発生しており、しかも破壊率はレジストパターンの高さが高いほど大きくなっている。
【００５３】
レジストパターンがない場合には、アンテナ導体にはプラズマからイオンの正電荷と電子の負電荷が等量到達していたと考えられる。これが従来の考えにより、不均一がない場合に損傷が起こらないことの説明となる。
【００５４】
ところが、レジストパターンが存在する場合には、基板ｒｆバイアスによってほぼ基板に垂直に加速され、入射するイオンはアンテナ導体に到達するのに対し、散乱されて横方向の速度成分が大きい電子の一部分は、レジストパターンに衝突してアンテナ導体に到達することができなくなるものと考えられる。
【００５５】
この結果、正電荷が過剰にアンテナ導体に入射し、接続しているＭＯＳダイオードを破壊したものと考えられる。この電子遮蔽の程度は、レジストパターンが高いほど強くなると考えられ、図４（Ａ）の実験結果を合理的に説明することができるものと思われる。
【００５６】
この実験で用いたサンプルは、プラズマが均一であっても配線層のエッチングが不均一な場合には損傷を生じることを、実験的に明らかにするために設計したものである。背景としては、以下のような本発明者らの実験的発見がある。
【００５７】
すなわち、配線層のエッチングにおいて問題となる損傷は、オーバーエッチング時間には依存しない部分が大きかった。また、エッチング初期においても損傷は生じにくい。これらの事実は、エッチング終点直前の一定期間に損傷が生じやすいことを示している。さらに、配線の間隔が狭いパターンでのみこの損傷が見られた。
【００５８】
アルミ合金のエッチングでは、間隔が狭いパターンでエッチング速度が低下する、いわゆるマイクロローディング効果が存在する。このため、配線間隔の狭い部分と配線間隔の広い部分が同時に存在するパターンをエッチングすると、配線間隔の広い部分においては、エッチングが終了していても、配線間隔の狭い部分には導体が残っていて、その導体がゲート電極に接続されている場合が生じる。
【００５９】
配線間隔の広い部分でエッチングが終了しているため、この導体は他の導体から電気的に分離されていることが多い。したがって、この導体に入射する電荷量にアンバランスがあると、ゲート電極に過大な電圧が印加されてしまう。
【００６０】
なお、エッチング初期のように、導体が基板表面全体に広がっている状態においては、スクライブライン等で導体と基板が接続されていることが多い。このような場合、基板は導体と同電位に保たれ、ゲート絶縁膜の上下に電位差が生じない。このような状況においては、損傷は起こり得ない。
【００６１】
なお、基板と導体が直接接続されていなくても、広い面積に亘って導体が広がっている場合には、導体の電位は平均化され、基板電位との間に大きな電位差が生じにくい。
【００６２】
図４（Ｂ）は、この状況を説明するための概略図である。アルミ合金のエッチングでは、マスク間隔が狭いパターンでエッチング速度が低下するいわゆるマイクロローディング効果が存在する。このため、配線間隔の狭い部分には導体が残っており、配線間隔の広い部分では、導体がエッチング除去されてしまう状況が生じる。
【００６３】
このような状況においては、ゲート電極にその周辺のいくつかの導体が接続され、離れた導体からは電気的に分離される状態が発生する。図４（Ｂ）は、このような状況を示す。
【００６４】
半導体基板１の上に絶縁層２が形成され、この絶縁層２の上にゲート電極層３が形成されている。ゲート電極層３の表面は、層間絶縁膜４によって覆われているが、ゲート電極層３の一部分上にビアホールが形成され、このビアホールを介して配線層６が接続されている。
【００６５】
配線層６は、当初は基板表面全面に亘って堆積されたが、ホトレジスト９をマスクとしたエッチングによってパターニングが進み、図示の状態においては、ゲート電極層３に接続された部分およびその両隣りの配線層のみが互いに接続されている。
【００６６】
ホトレジストパターン９ａ、９ｂ、９ｃ間のパターン間隔は狭く、これらのホトレジスト層の外側の部分においては、配線層６が消滅した後も、マイクロローディング効果によりその間の配線層６は残存している。
【００６７】
このような配線層６に対して、イオンの正電荷１０および電子の負電荷１１が入射するが、電子は散乱によって横方向成分を多く有する。このため、ホトレジスト層９の側面に入射する電荷としては電子が多く、この反作用として、配線層６に入射する電荷としては、イオンの正電荷の方が多くなる。
【００６８】
このため、配線層６に接続されたゲート電極層３には正電荷が多く流入し、ゲート電極層３は正極性に荷電してしまう。荷電による電位が所定値を越えると、ゲート絶縁膜２ａを介するトンネル電流や絶縁降伏放電が開始され、ゲート絶縁膜２ａが破壊されてしまう。
【００６９】
図４（Ａ）に示す実験結果は、このような事情を説明しているものと考えられる。実験用サンプルの構造は、簡単化のために、図３に示すような構成とされている。３種類のサンプルの構成を図５により詳細に示す。
【００７０】
図５（Ａ）は、アスペクト比０の場合を示す。半導体基板１の上に、ゲート絶縁膜２ａおよびその周囲のフィールド絶縁膜２ｂが形成され、その上にゲート電極層２０が形成されている。ゲート電極層２０の上にはホトレジスト層は形成されず、アスペクト比は０である。
【００７１】
図５（Ｂ）は、同様の構成のゲート電極層２０の上にパターン間隔０．７μｍ、パターン幅０．７μｍのストライプ状レジストパターン２１が形成されている。レジストパターンの高さは０．５μｍであり、アスペクト比は約０．７である。
【００７２】
図５（Ｃ）は、図５（Ｂ）と同様のレジストパターンが形成されているが、そのレジストパターンの高さが１．６μｍに設定されている。レジストパターン間隔およびパターン幅は、図５（Ｂ）と同様、それぞれ０．７μｍである。したがって、アスペクト比は約２となる。
【００７３】
図５（Ｄ）は、レジストパターンから露出しているゲート電極層２０の形状を概略的に示す。
このようなサンプル表面上にイオンおよび電子がプラズマ状態で存在し、正電荷のイオンは表面にほぼ垂直に入射し、負電荷の電子は斜め方向に入射するものとする。
【００７４】
すると、図５（Ａ）のアスペクト比０の場合には、ゲート電極層２０に等量のイオンおよび電子が入射するが、図５（Ｂ）、（Ｃ）の場合には、斜め方向に入射する電子はレジストパターン２１の側面に一部が入射し、そこでトラップされてしまう。
【００７５】
これに対し、レジストパターン２１表面上の開口部を通った正電荷のイオンは、ほぼ垂直方向に進むため、ゲート電極層２０にほぼそのまま入射する。したがって、ゲート電極層２０に入射する電荷量としては正電荷の方が多くなる。
【００７６】
レジストパターン２１の高さが高くなるほど、その側面がトラップする負電荷の量が多くなり、ゲート電極層２０に入射する電荷量としては正電荷の量が多くなる。
【００７７】
このように、パターン間隔が約１μｍ以下となる微細パターンにおいては、平面内でのプラズマが均一であっても、プラズマ内の電荷の運動方向に異方性があると、レジストパターンに覆われた導電層のエッチングにおいては、入射電荷量のアンバランスが生じてしまう。
【００７８】
なお、以上の実験においては、ストライプ状のパターンを用いたが、電子の遮蔽によって正電荷過剰を生じ、損傷に繋がる機構は、このような場合に限定されない。図６は、実験により損傷が認められ、その機構として上記実験結果を類推適用できる他の状況の例を示す。
【００７９】
図６（Ａ）は、コンタクトホールのエッチング工程を示す。ゲート電極層２０が層間絶縁膜２２で覆われ、その上にレジストパターン２４が形成されている。コンタクトホールのエッチングにおいては、エッチング対象物が層間絶縁膜２２であり、配線層２０が露出した時点でエッチングは終了するが、ゲート電極層２０は電気的に分離されていることが多い。
【００８０】
ゲート電極層２０が部分的に露出した状況ではエッチングが継続しており、上部からゲート電極層２０に入射する電荷にアンバランスがあると、ゲート電極層２０に過大な電位が生じてしまう。
【００８１】
図６（Ｂ）は、コンタクトホールのプラズマクリーニングの工程を示す。図６（Ａ）に示すようなコンタクトホールエッチングによって形成されたコンタクトホールに、金属等の配線層を埋め込む直前に、コンタクトホール内をプラズマでクリーニングする。
【００８２】
この状況においては、ゲート電極層２０はコンタクトホール内で露出しており、コンタクトホールの周囲は層間絶縁膜２２によって囲まれている。コンタクトホール上部からゲート電極層２０に入射する正、負電荷にアンバランスが生じる場合、図６（Ａ）の場合と同様、ゲート電極層２０に過大な電位が発生してしまう。
【００８３】
このように、プラズマエッチングのマスクとして絶縁物を用い、プラズマ中の正電荷と負電荷の速度方向分布が異なるプラズマを用いてエッチングを行なうと、半導体装置に損傷が生じることが判った。したがって、損傷の防止対策として、図１に示すような方法が考えられる。
【００８４】
図１（Ａ）は、エッチングマスクとして導電性材料を用いる場合を示す。
Ｓｉ基板１の表面上には、ゲート絶縁膜２ａ、フィールド絶縁膜２ｂを含むＳｉＯ２ 等の絶縁膜２が形成されており、その上にゲート電極層３が形成されている。ゲート電極層３表面は、層間絶縁膜４によって覆われている。
【００８５】
層間絶縁膜４にはコンタクトホール５が形成され、ゲート電極層３が露出する。配線層６は、コンタクトホール５内のゲート電極層３に接続し、層間絶縁膜４上に形成される。
【００８６】
配線層６の上には、導電性マスク層としてアモルファスカーボン（ａ−Ｃ）層７が形成される。
ａ−Ｃ層７の上に、レジスト層を塗布し、パターニングすることによってレジストマスクを形成する。このレジストマスクをエッチングマスクとしてａ−Ｃ層７がパターニングされる。少なくともエッチング終期においては、ａ−Ｃ層７上のレジスト層は除去され、ａ−Ｃ層が露出される。
【００８７】
このエッチングマスクは導電性を有するため、エッチングマスクに入射した電荷も全て配線層６に流れることができる。したがって、均一性のあるプラズマを用いる限り、配線層６、ａ−Ｃ層７に入射する正電荷と負電荷のバランスをとることができる。
【００８８】
図１（Ｂ）は、エッチングマスクとして絶縁マスク１３を用いるが、その厚さを所定条件に選定する場合を示す。絶縁マスク１３は、パターン間の開口部８と比べ、その厚さが薄く、より具体的には１／２以下に設定されている。したがって、電子１１が斜め方向にパターン入射しても、絶縁マスク１３に入射する確率は著しく低い。
【００８９】
図１（Ｃ）は、プラズマ条件自身を調整し、正電荷と負電荷が等しく、垂直方向に入射する場合を示す。配線層６上に、従来通りのレジストマスク９を形成し、エッチングを行なっても、イオン１０および電子１１が等量垂直方向に入射すれば、配線層６のチャージアップは生ぜず、損傷を防止することができる。
【００９０】
イオンおよび電子を垂直方向に等量入射させるためには、まず従来と同様の均一のプラズマを発生させ、さらにｒｆバイアスを１ＭＨｚ以下の低い周波数にすることが効果的である。さらに、拡散磁場と補助磁場でカスプ磁場を形成すると有効である。また、拡散磁場と補助磁場を用い、ミラー磁場を形成することも有効である。
【００９１】
図１（Ｄ）は、エッチング終期においてもゲート電極またはゲート電極に接続する配線層が基板から電気的に分離されにくくする構成を示す。
配線層６は、基板コンタクト等においてＳｉ基板１の上に直接形成されており、接地配線等を構成している。この場合、ゲート電極層３と配線層６が切り離されてしまうと損傷が生じ得る。
【００９２】
マイクロローディング効果により、パターン間隔の狭い部分ではエッチングは終了せず、パターン間隔の広い部分ではエッチングが終了する現象を積極的に利用する。すなわち、スクライブライン等で基板に直接接続している配線層６とゲート電極層３とは、全て一定の狭いパターン間隔によって結合されるようにする。
【００９３】
中間に広い面積の間隔が存在する場合には、その間隔内にダミー配線を形成し、広いパターン間隔が生じないようにする。以下、これらの方法をより具体的に説明する。
【００９４】
図７（Ａ）〜（Ｄ）、図８（Ａ）〜（Ｄ）は、本発明の実施例による半導体装置の製造方法の主要工程を示す断面図である。
図７（Ａ）は、Ｓｉ基板１の上に酸化膜２を形成する工程を示す。たとえば、Ｓｉ基板１の表面を約５ｎｍ酸化した後、その上に厚さ約１１５ｎｍの窒化シリコン膜を堆積し、パターニングしてフィールド酸化膜を形成しない領域上にのみ窒化シリコン膜を残す。
【００９５】
必要に応じ、ウェルを形成する不純物をイオン注入により導入し、熱拡散させる。また、チャネルストップ不純物をイオン注入する。
パターニングした窒化シリコン膜を耐酸化マスクとし、水素燃焼酸化による選択酸化法で厚さ約３５０ｎｍのフィールド酸化膜２ｂを形成する。その後、耐酸化マスクとして用いた窒化シリコン膜を除去する。
【００９６】
次に、ドライ酸素中で活性領域に厚さ約１５ｎｍの犠牲酸化膜を形成し、ＭＯＳトランジスタの閾値（ＶＴＨ）制御用の不純物をイオン注入する。次に、希ＨＦ水溶液で犠牲酸化膜を除去する。露出した活性領域のＳｉ基板上に厚さ約８ｎｍのゲート酸化膜２ａをドライ酸素雰囲気中の酸化で形成する。このようにして、図７（Ａ）に示す酸化膜が形成される。
【００９７】
図７（Ｂ）に示すように、酸化膜２の上にゲート電極層を形成し、パターニングしてゲート電極３を作成する。より詳細に述べると、たとえば非晶質シリコン膜を厚さ約５０ｎｍ、タングステンシリサイド膜を厚さ約１５０ｎｍＣＶＤにより積層する。このようにして形成したゲート電極膜に不純物をイオン注入し、ゲート電極膜を形成する。ゲート電極膜上に減圧ＣＶＤにより厚さ約６０ｎｍのキャップ酸化膜を形成し、キャップ酸化膜とゲート電極膜を一緒にパターニングしてゲート電極３を形成する。
【００９８】
ゲート電極３をパターニングした後、不純物をイオン注入し、図中ゲート電極の前後に配置されるソース／ドレイン（Ｓ／Ｄ）領域に不純物を導入し、Ｓ／Ｄ領域を作成する。
【００９９】
なお、Ｓ／Ｄ領域を作成する際、まず不純物を軽くイオン注入することによってＬＤＤ領域を作成し、酸化膜を減圧ＣＶＤで成長し、異方性エッチングを行なってサイドウォールスペーサを形成した後、Ｓ／Ｄ領域形成用の不純物をさらにイオン注入して、たとえば１０００℃のラピッドサーマルアニール（ＲＴＡ）で不純物を活性化してＳ／Ｄ領域を形成してもよい。
【０１００】
また、電極の抵抗を下げるために、必要に応じ、メタルシリサイドを自己整合形成（サリサイド）してもよい。たとえば、Ｔｉ膜を約３０ｎｍ堆積し、熱処理で活性領域のＳｉと反応させ、ＴｉＳｉ層を形成してもよい。
【０１０１】
このようにしてゲート電極３を形成した後、ＣＶＤにより層間絶縁膜４を形成する。層間絶縁膜としては、プラズマＣＶＤで形成した窒化酸化シリコン膜とスピンオングラス（ＳＯＧ）膜の複合膜等を用いることができる。
【０１０２】
図７（Ｃ）に示すように、層間絶縁膜４の上に、レジスト膜９ａを形成し、露光現像してコンタクトホール形成用の開口５ａを作成する。レジスト膜９ａをエッチングマスクとし、層間絶縁膜４をエッチングすることにより、層間絶縁膜４を貫通し、ゲート電極３を露出するコンタクトホール５を形成する。その後、レジスト膜９ａはアッシング等により除去する。
【０１０３】
図７（Ｄ）に示すように、コンタクトホール５を形成した層間絶縁膜４の上に、たとえばスパッタリングにより配線層６を堆積する。配線層６は、たとえば厚さ約２０ｎｍのＴｉ層、厚さ約５０ｎｍのＴｉＮ層の積層からなるバリアメタル上に厚さ約１μｍのＡｌ層をスパッタリングで成膜した積層で形成する。配線層６の上に、アモルファスカーボン（ａ−Ｃ）膜７をスパッタリングまたはプラズマエンハーンスドＣＶＤにより成膜する。
【０１０４】
図７（Ｄ）の構造においては、Ｓｉ基板１の表面上に活性領域を画定するフィールド酸化膜２ｂが形成され、活性領域のチャネル領域上にはゲート酸化膜２ａが形成されている。ゲート電極層３は、ゲート酸化膜２ａ上からフィールド酸化膜２ｂ上にまで延在するように形成されている。しかしながら、この段階においては、ゲート電極層３のアンテナ比は未だ低い値を有する。
【０１０５】
ゲート電極３の紙面垂直方向両側には、ソース領域およびドレイン領域が形成され、ＭＯＳトランジスタが形成されている。コンタクトホール５を介してゲート電極３に接続された配線層６は、基板全面上に形成され、１０以上の大きなアンテナ比を有する。配線層６をパターニングした後においても、配線の長さによってはアンテナ比は極めて高い値を有する。アンテナ比は、たとえば１００以上、場合によっては１０００以上、時には１００００以上となる。ａ−Ｃ層７は、たとえば厚さ約０．２μｍを有し、チャージアップに関しては十分導電体と見なすことができる。
【０１０６】
次に、図８（Ａ）に示すように、ａ−Ｃ層７の上に、レジスト層９を塗布し、露光、現像することによってレジストパターンが形成されている。レジストパターンは、最小パターン間隔が約０．８μｍである。
【０１０７】
図８（Ｂ）に示すように、このレジストパターン９をエッチングマスクとして、ＣＦ４ を含むプラズマによってａ−Ｃ層７を選択的にエッチングする。ａ−Ｃ層７のエッチング終了後、塩素を含むプラズマでアルミ合金の配線層６を約０．９μｍ程度エッチングする。
【０１０８】
この段階では、配線層６はエッチされた部分においても約０．１μｍ残っており、基板１上で全て接続された状態を保持している。したがって、たとえ局所的に配線層６に入射する正電荷と負電荷のアンバランスが生じても、配線層６全体の電位は安定に保たれる。
【０１０９】
配線層６の大部分をエッチングした後、酸素のプラズマダウンフローによってレジスト層９を除去する。酸素のプラズマダウンフローはエッチングの選択性に優れ、レジスト層９をエッチングし、かつａ−Ｃ層７をエッチせずに残すことができる。
【０１１０】
次に、図８（Ｃ）に示すように、ａ−Ｃ層７をエッチングマスクとして、配線層６のエッチングを継続する。たとえば、塩素を含むプラズマで配線層６のエッチングを完了させる。
【０１１１】
図８（Ｃ）に示す状態においては、配線層６の上を覆うエッチングマスクは、導電性のａ−Ｃ層７であり、ａ−Ｃ層７に入射した電荷も配線層６に流れることができる。プラズマの均一性が保たれていれば、配線層６およびゲート電極層３における電荷の蓄積は生じない。
【０１１２】
配線層６エッチング完了後、酸素プラズマを用いてａ−Ｃ層７を除去する。図８（Ｄ）は、このようにしてエッチングを完了した配線層６ａ、６ｂの状態を示す。
【０１１３】
図８（Ｂ）に示すエッチング工程においては、レジスト層９に入射する電子が遮蔽されることにより、配線層６およびゲート電極層３に入射する電荷量のアンバランスが生じ得るが、配線層６が基板全面上で接続されているため、局所的なアンバランスは全体として平均化され、中和される。
【０１１４】
このためには、図８（Ｂ）に示すエッチングは、損傷を生じない。ただし、マスク間隔の広い部分で配線層６のエッチングが終了すると、配線層６が各パターンで分離され、チャージアップが生じるようになる。したがって、図８（Ｂ）のエッチングは配線層６が分断化される前に停止する必要がある。
【０１１５】
エッチング終期においては、図８（Ｃ）の状態となるため、ａ−Ｃ層７に側面から電子が入射しても、その電子はａ−Ｃ層７を通過して配線層６に達し、配線層６に入射されるイオンを中和する。
【０１１６】
このように、エッチング用補助マスクとして導電性のａ−Ｃ層を用いることにより、絶縁マスクの電子遮蔽による損傷を防止することができる。
なお、ａ−Ｃ層を１０ｍＴｏｒｒ、１．５ｋＷの条件でスパッタリングし、厚さ約０．５μｍに成長し、その抵抗率を測定したところ、約０．２５Ωｃｍであった。
【０１１７】
プラズマからの荷電粒子による電流は、１０ｍＡ／ｃｍ２ 程度であり、瞬時の最大値を考えても１Ａ／ｃｍ２ 程度と考えられる。したがって、このような抵抗率を有するａ−Ｃ層をマスクとした場合、膜厚を１μｍとしても膜厚方向の電位差は精々２５μＶとなり、損傷を十分防止できる。
【０１１８】
さらに、ゲート絶縁膜が損傷を受けないためには、１Ｖの桁の電位差がないようにすればよいので、１μｍ厚で使用するとして抵抗率１０４ Ωｃｍ程度以下の導電性膜であれば導電性マスクとして使用できる。
【０１１９】
なお、レジストパターンの厚さを減少し、エッチング中にレジストパターンが消滅して自動的に導電性パターンを露出する方法も考えられるが、パターン精度維持の面からは好ましくない。
【０１２０】
すなわち、エッチング中にはエッチングマスクの上端部において横方向エッチングが生じ、いわゆるファセットが発生する。レジストパターンが消滅するまでエッチングを継続するとファセットが後退し、レジストパターンが変化してしまう。
【０１２１】
図８においては、エッチングの主要部、特に前半部はエッチングマスクとしてレジストマスクを用いてエッチングを行なったが、導電性マスクが十分な厚さを有している場合には、エッチング開始前にレジストマスクを除去することもできる。
【０１２２】
図９は、本発明の他の実施例による半導体装置の製造方法を示す。
図９（Ａ）において、図８（Ａ）の場合と同様、アルミ合金等の配線層６の上にａ−Ｃ層７が成膜されている。本実施例においては、ａ−Ｃ層７の厚さを約０．７μｍに設定している。他の部分の構成は図８（Ａ）と同様である。
【０１２３】
図９（Ｂ）に示すように、レジストマスク９を用いてａ−Ｃ層７をＣＦ４ を含むプラズマによって選択的にエッチングする。その後、レジストマスク９は酸素のプラズマダウンフローによって除去する。図９（Ｂ）がこの状態を示す。
【０１２４】
次に、図９（Ｃ）に示すように、ａ−Ｃ層７をエッチングマスクとし、塩素を含むプラズマでアルミ合金の配線層６のエッチングを行なう。
このエッチングにおいては、エッチングマスクが導電性であるため、ａ−Ｃ層７側面に入射した電子も直ちに配線層６に伝達され、配線層６に入射されたイオンと中和することができる。
【０１２５】
プラズマの均一性が保たれていれば、ａ−Ｃ層７と配線層６全体に入射する正電荷と負電荷の量はほぼ同量であり、良好な電荷のバランスが保たれる。したがって、損傷は発生しにくい。
【０１２６】
図９（Ｄ）に示すように、配線層６のエッチング終了後、酸素を含むプラズマでａ−Ｃ層７を除去する。
なお、ａ−Ｃ層上のレジスト除去には酸素のプラズマダウンフローを用いると、ａ−Ｃ層のエッチング速度を遅くでき、選択エッチングに好適である。さらにＣＦ４ を添加すると、レジストのアッシング速度は増大する。
【０１２７】
プラズマエッチングによる損傷は、電気的に分離された導電層の上に絶縁物のレジストマスクが存在し、レジストに入射する電子がそこでトラップされてしまうことによる。
【０１２８】
もし、エッチングにおけるエッチングマスクが、十分薄い厚さで形成できるとすれば、エッチングマスク側面に入射する電子の量も相対的に低減し、損傷の程度は低減する。
【０１２９】
図１０（Ａ）〜（Ｃ）は、本発明の他の実施例による半導体装置の製造方法を示す。
図１０（Ａ）において、前述の実施例同様、Ｓｉ基板１の表面上に絶縁膜２を形成し、絶縁膜２の上にゲート電極層３、層間絶縁膜４が形成されている。層間絶縁膜４および開口５で露出したゲート電極層３の上に、たとえば厚さ１μｍのアルミ合金で形成された配線層６を堆積する。
【０１３０】
配線層６の上に、たとえば厚さ約０．３μｍのＳｉＯ２ 膜１３をプラズマＣＶＤによって成膜する。ＳｉＯ２ 膜１３の上に、レジスト層を塗布し、最小マスク間隔０．８μｍのレジストパターン９を形成する。
【０１３１】
レジストパターン９をエッチングマスクとし、ＣＦ４ を含むプラズマによってＳｉＯ２ 膜１３の選択エッチングを行なう。ＳｉＯ２ 膜１３をエッチングした後、酸素プラズマを用いてレジストパターン９を除去する。レジストを除去し、かつａ−Ｃ層を残す場合は選択性の良いプラズマダウンフローを用いるのが好ましいが、このレジスト除去工程は下地がＳｉＯ２ なので、単なる酸素プラズマで行なえばよい。
【０１３２】
図１０（Ｂ）は、レジストパターンを除去した状態を示す。配線層６の上には、ＳｉＯ２ 膜のエッチングマスク１３が形成されている。マスク開口部を考察すると、開口幅が約０．８μｍに対し、マスクの高さは約０．３μｍであり、開口内に露出している面積としては、配線層６の面積がＳｉＯ２ 膜１３の面積と比べ、著しく大きい。
【０１３３】
図１０（Ｃ）に示すように、塩素を含むプラズマでＳｉＯ２ 膜１３をマスクとしてアルミ合金の配線層６をエッチングする。ＳｉＯ２ 膜１３上面においては、プラズマの均一性が保証されているため、入射する正電荷と負電荷の量は等しく、電荷は中和する。
【０１３４】
ＳｉＯ２ 膜１３側面に入射する電子とイオンに関しては、電荷のバランスが保証されないが、ＳｉＯ２ 膜１３の厚さが薄いため、発生する電荷のアンバランスも小さい。したがって、ＳｉＯ２ 膜１３下の配線層６に入射する正電荷と負電荷のアンバランスも小さくなる。
【０１３５】
マスクの高さを低くすることによって電子遮蔽が低減されると共に、開口部の高さ自身が減少することにより、マイクロローディング効果も減少すると考えられる。
【０１３６】
図１１は、本発明の他の実施例によるプラズマエッチングを説明するためのプラズマエッチング装置の概略断面図である。気密なプラズマチェンバ３１には、ガス導入口３２と排気口３３が設けられている。ガス導入口３２がエッチングガス源に接続され、排気口３３は排気装置に接続される。
【０１３７】
また、プラズマチェンバ３１上方にはプラズマ発生室３５が接続されており、マイクロ波導入管３４と気密窓を介して結合されている。プラズマ発生室３５の周囲には主コイル３６が配置されており、プラズマチェンバ３１およびプラズマ発生室３５内に発散磁場を形成することができる。
【０１３８】
マイクロ波導入管３４よりプラズマ発生室３５内にマイクロ波を導入しつつ、主コイル３６によって磁場を発生することにより、プラズマ発生室３５内に所望形状のＥＣＲプラズマを発生することができる。このプラズマは、プラズマチェンバ３１内に移動し、サセプタ４１上に配置される基板に衝突する。
【０１３９】
サセプタ４１の下部には、リング状の外側コイル３８および内側コイル３９が配置されている。また、サセプタ４１は、ｒｆバイアス源４２に接続されている。
【０１４０】
このような発散磁場型ＥＣＲプラズマエッチング装置を用い、基板に対して垂直方向に運動するイオンと電子の量が等しくなる条件を求めた。具体的には、パターン間隔０．８μｍの密なストライプ状パターンを形成した試料を基板として配置し、損傷の発生を検出した。
【０１４１】
アンテナ面積比１０６ のアンテナが付いたＭＯＳキャパシタを、基板表面上に多数形成し、圧力０．６ＰａのＣｌ２ ＋ＢＣｌ３ ガスでアンテナ導体のアルミ合金のエッチングを行なった。表１に、発散磁場型ＥＣＲプラズマ装置での損傷の発生状況をまとめて示す。
【０１４２】
ｒｆバイアス周波数は、代表的には１３．５６ＭＨｚと４００ｋＨｚの２種類を用い、コイル３８とコイル３９に流す電流を変化させた。コイル３８は、主コイル３６が形成する磁場と逆向きのカスプ磁場を発生し、コイル３９は主コイル３６が発生する磁場と同じ向きのミラー磁場を発生する。
【０１４３】
【表１】
表に示す結果から明らかなように、ｒｆバイアス周波数を低く設定すると、損傷が減少して良好な結果が得られている。
なお、ｒｆバイアス周波数が高くても、コイル３８、コイル３９の磁場条件によっては損傷は抑制されている。このような条件依存性は、同様なアンテナ構造を有するＭＯＳトランジスタの閾値Ｖｔｈによる評価でも同様な傾向が得られた。
【０１４５】
ここで発生している損傷は、先に説明した通り、マイクロローディング効果によって発生するアンテナパターン間の導体に電子が到達しずらく、イオンの正電荷が過剰になるために発生するものと考えられる。周波数を下げてもマイクロローディング効果には基本的に変化がなかったので、周波数の変化により電子の運動状態が変化したものと考えられる。
【０１４６】
すなわち、基板バイアスの周波数を低く、好ましくは１ＭＨｚ以下に下げることにより、少なくともパターン近傍で電子が基板に向かって加速される状態になり、レジストパターンで遮られることが減少するものと考えられる。
【０１４７】
なお、ここで用いた発散磁場型ＥＣＲエッチング装置は、ｒｆバイアスを１３．５６ＭＨｚに設定した場合にも、従来の定義によるプラズマ不均一は発生していないものである。
【０１４８】
同様の傾向は、ヘリコン波プラズマを利用した場合、誘導結合プラズマを利用した場合、トランス結合プラズマを利用した場合、ＤＥＣＲプラズマを利用した場合にも成立するものと考えられる。
【０１４９】
このような高密度プラズマ源によるプラズマに基板を露出し、基板の下にｒｆ電力を印加して処理を行なう場合には、バイアス周波数を約１ＭＨｚ以下にすることで損傷を抑制することができると考えられる。
【０１５０】
図１２は、本発明の他の実施例によるプラズマエッチングを説明するためのプラズマエッチング装置の概略断面図である。このプラズマエッチング装置においては、プラズマチャンバ３１の上側、かつ主コイル３６の外側に外側補助コイル３８ａ、内側補助コイル３９ａが配置されている。その他の構成は、図１１に示すエッチング装置と同様である。
【０１５１】
図１２に示す発散磁場型ＥＣＲプラズマエッチング装置を用い、基板に対して垂直方向に運動するイオンと電子の量が等しくなる条件を求めた。具体的には、パターン間隔０．８μｍのストライプ状パターンを形成した試料を基板上に多数形成し、エッチングを行なって損傷の検出を行なった。なお、試料のアンテナ比は前述の実施例同様１０６ とした。
【０１５２】
圧力０．５３ＰａのＣｌ２ ＋ＢＣｌ３ ガスでアンテナ導体のアルミニウム合金のエッチングを行なった。ｒｆバイアス源４２のバイアス周波数は４００ｋＨｚとし、外側コイル３８ａ、内側コイル３９ａに流す電流を変化させた。主コイル３６が形成する磁場と同じ向きのミラー磁場を形成する電流を“＋”とし、逆向きのカスプ磁場を形成する電流の向きを“−”とする。
【０１５３】
表２に実験の結果をまとめて示す。
【０１５４】
【表２】
表２に示す結果から明らかなように、主コイル３６が形成する磁場と同じ向きのミラー磁場を外側コイル３８ａ、内側コイル３９ａによって発生すると、損傷が減少し、良好な結果が得られる。なお、表に示す前条件において、従来の定義によるプラズマ不均一は発生していない。従って、発生している損傷は、マイクロローディング効果によって発生するアンテナパターン間の導体に電子が到達しずらく、イオンの正電荷が過剰になるために発生するものと考えられる。補助コイル３８ａ、３９ｂに流す電流によっては、マイクロローディング効果に基本的に変化は生じなかったため、ミラー磁場形成によって少なくともパターン近傍で基板に対して垂直方向に運動するイオンと電子の量が等しくなったものと考えられる。
【０１５６】
なお、内側コイルのみに２０Ａの電流を主コイルと同一方向に流し、ｒｆバイアス源を１３．５６ＭＨｚとした場合には損傷が生じた。
図１３は、本発明の他の実施例による半導体装置の製造方法を説明するための平面図である。
【０１５７】
図１３（Ａ）は、作成する配線パターンを示している。配線５１はゲート電極に接続され、アンテナ比の大きな配線群を示す。
配線５２は電源配線であり、半導体基板もしくはウェルに接続されている。作成しようとする集積回路上、配線５１と配線５２の間には配線は不必要である。したがって、配線５１と配線５２の間に広い間隔が生じる。
【０１５８】
このような場合、従来の技術によれば、配線５１と配線５２の間の広い間隔はエッチング工程において容易に除去され、そのエッチングが終了した時点においても配線群５１内のエッチングはマイクロローディング効果により終了しない。
【０１５９】
このような場合に、配線群５１と配線５２の間に補間ないしダミーパターン５３を設け、パターン間の間隔をなるべく均一に保持する。より具体的には、配線群５１の最小パターン間隔と等しい間隔を有するように補間パターン５３を配置する。
【０１６０】
このようなパターンをエッチングすると、配線群５１の各間隔および補間パターン５３と配線群５１の間の間隔、補間パターン５３と電源配線５２の間の間隔がほぼ等しいため、同程度のマイクロローディング効果が発生し、エッチングの進行が均一化する。したがって、部分的に配線層が切断され、ゲート電極に過度の電荷が流れ込むことを防止することが可能となる。
【０１６１】
図１３（Ｂ）は、アンテナ比の大きな配線群５１と電源配線５２の間に信号配線５４が存在し、かつ信号配線５４の両側に比較的広い面積が配置される場合を示す。
【０１６２】
この場合にも、信号配線５４の両側の領域に、補間パターン５３ａ、５３ｂを設け、補間パターン５３ａ、５３ｂ両側のスペース部分がアンテナ比の大きな配線群５１内のパターン間隔とほぼ等しくなるように設定する。
【０１６３】
このように、最小パターン間隔の揃ったパターンを補間パターンの挿入によって形成することにより、マイクロローディング効果が均一に発生し、アンテナ比の大きな配線群５１が電源配線５２から切り離される時期をエッチング終了間際にすることができる。したがって、ゲート電極に発生する蓄積電荷の不均一が是正され、損傷が抑圧される。
【０１６４】
以上説明した実施例は、特にアンテナ比の高い配線層の作成時に有効である。図１４は、アンテナ比が高くなり易い回路構成の例を示す。図１４（Ａ）はＮＡＮＤ回路の等価回路である。電源配線ＶＤＤ、接地配線ＶＳＳの間に、２入力のＮＡＮＤ回路が接続されている。２つのｐチャネルＭＯＳトランジスタＱｐ１、Ｑｐ２のソースが電源配線ＶＤＤに接続され、ドレインは共通に接続されている。このドレインに、直列に接続されたｎチャネルＭＯＳトランジスタＱｎ１、Ｑｎ２が接続され、Ｑｎ１のソースが接地配線ＶＳＳに接続されている。
【０１６５】
入力信号ＩＮ１の配線は、ｐチャネルＭＯＳトランジスタＱｐ１とｎチャネルＭＯＳトランジスタＱｎ１のゲート電極に接続され、他の入力信号ＩＮ２の配線は、ｐチャネルＭＯＳトランジスタＱｐ２とｎチャネルＭＯＳトランジスタＱｎ２のゲート電極に接続されている。
【０１６６】
また、２つのｐチャネルＭＯＳトランジスタＱｐ１、ＱＷｐ２のドレインと、ｎチャネルＭＯＳトランジスタＱｎ２の相互接続点から出力信号ＯＵＴが引き出されている。
【０１６７】
このような論理回路は、前段の論理回路から入力信号を受ける。前段の論理回路が必ずしも近くに存在するとは限らず、入力信号配線は場合によっては極めて長くなる。特に、マイクロプロセッサ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ＩＣ ）、ＡＳＳＰ（ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｓｔａｎｄａｒｄ ｐｒｏｄｕｃｔ ）、ゲートアレイ等でこのような状況が出現する。
【０１６８】
汎用メモリデバイスでは設計時点でアンテナ比検査を行なって素子配置と配線の変更を行ない、アンテナ比を下げたり保護素子を挿入する等の保護対策を行なえる。これは、設計作業の自動化の程度が比較的低いことによっている。
【０１６９】
これに対し、論理回路デバイスにおいては、機能から論理設計、ゲートレベルの設計、レイアウト設計までＣＡＤによる自動化が進んでいる。ここで、アンテナ比の検査を行なっても、配線の変更、保護素子の挿入は大きな設計コストの増大を伴ってしまう。したがって、論理回路デバイスにおいては、デバイス設計の変更によってダメージ対策を行なうことが難しい。
【０１７０】
図１４（Ｂ）は、図１４（Ａ）のＮＡＮＤ回路の構成例を示す平面図である。ｐチャネルＭＯＳトランジスタ形成用のｎ型ウェル６１と、ｎチャネルＭＯＳトランジスタ形成用のｐウェル６２が近接して作成されている。このｎウェル６１とｐウェル６２を貫通するように、その上にゲート配線６３、６４が配置されている。
【０１７１】
ゲート配線６３、６４をマスクとしてイオン注入することにより、ｎウェル６１内にｐ型ソース領域Ｓｐ１、Ｓｐ２およびｐ型ドレイン領域Ｄｐが作成される。また、ｐウェル６２の中には、ゲート配線６３、６４をマスクとするイオン注入により、ｎ型のソース領域Ｓｎ１、ドレイン領域Ｄｎ１およびソース兼ドレイン領域Ｓ／Ｄｎが形成される。
【０１７２】
このような構成の上に、配線６５〜７０が第１配線層として形成される。第１配線層を覆う層間絶縁膜が形成され、コンタクトホールを形成した後、第２配線層が形成される。電極７１〜７４が第２配線層によって形成される配線を示す。さらに、第２配線層を覆って層間絶縁膜が形成され、コンタクトホールがその中に形成される。第２配線層上に第３配線層が形成される。配線７５〜７７が第３配線層を示す。
【０１７３】
たとえば、ゲート電極６３、６４を形成した後、第１配線層を作成する際、電極６７、６８はゲート電極６３、６４に接続された状態で作成される。図示の場合、この段階においては、アンテナ比はあまり高くない。しかしながら、第２配線層を作成する時に、配線７２、７３は設計によっては極めて長い長さを有する。配線７２、７３作成の際、アンテナ比はゲート電極６３、６４の真性ゲート領域に対する配線７２、７３の露出表面積によって決まる。さらに、配線７２、７３が分離されるまで、接続されている配線領域もアンテナ比を実効的に高める役割を果たす。
【０１７４】
また、第３配線層作成の際に、配線７５、７６は配線７２、７３を介してゲート配線６３、６４に接続される。この配線層作成の際にもアンテナ比の高い配線が形成されている可能性が高い。配線７７もアンテナ比を増大させる原因となる。
【０１７５】
図１５は、このような多層配線の構造を概略的に示す断面図である。図２（Ａ）に示す構造と同様の構造により第１配線層１０６までが形成されている。この上に層間絶縁膜１１５、第２配線層１１７、層間絶縁膜１１９、第３配線層１２０が形成されている。第３、第２、第１配線層１２０、１１７、１０６はゲート電極に接続されている。
このように、特に論理回路を作成する場合に、上述の実施例が有効となる。
【０１７６】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。たとえば、ＭＯＳトランジスタのゲート電極またはゲート電極に接続される配線層は、多結晶Ｓｉのみでなく、高融点金属ポリサイド（たとえば多結晶Ｓｉと高融点金属（たとえばＷ）のシリサイドの積層）、シリサイド等の金属、ＴｉＮ等によって形成することもできる。もちろん製造プロセス中はアモルファスＳｉであってもよい。
【０１７７】
なお、ａ−Ｃのエッチングは、ＣＦ４ 、Ｃｌ２ 、ＢＣｌ３ 等のエッチングガスを用いて行なうことができる。ＡｌおよびＡｌ合金のエッチングは、Ｃｌ２ 、ＨＣｌ等のＣｌを含むガスを用いて行なうことができる。また、レジストとａ−Ｃのエッチングは、Ｏ２ を用いたエッチングによって行なうことができる。なお、プラズマエッチングはｒｆプラズマ、μ波プラズマ等、種々のプラズマを用いて行なうことができる。
【０１７８】
導電性マスクとしてアモルファスカーボンを用いた場合を説明したが、配線層がＡｌの場合、導電性マスクとしてＷを用い、エッチャントとしてＢｒ系ガスを用いることもできる。
【０１７９】
また、配線層がＷの場合、導電性マスクとしてＡｌ、ＴｉＮ等を用い、エッチャントとしてＦ系ガスを用いることもできる。配線層がＷシリサイドやポリサイドの場合にも同様の組み合わせが可能である。配線層と導電性マスクの組み合わせは、エッチングの選択性が高く、マスクに十分な導電性があればよい。
【０１８０】
パターン間の間隔として０．７μｍの場合と０．８μｍの場合を説明したが、パターン間の間隔は約１μｍ以下であれば、顕著なマイクロローディング効果が発生するので、本発明が適用できる。
【０１８１】
その他、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【０１８２】
【発明の効果】
以上説明したように、本発明によれば、密な配線パターンのエッチング加工、コンタクトホールの形成、コンタクトホール内のクリーニング等において、プラズマに起因する損傷を防止することができる。
【図面の簡単な説明】
【図１】本発明の基本概念を説明するための概略断面図である。
【図２】アンテナ構造とトンネル電流を説明するための断面図、平面図およびグラフである。
【図３】実験用サンプルを説明するための平面図および断面図である。
【図４】実験結果と解析を説明するためのグラフおよび断面図である。
【図５】実験条件とその解析を示す断面図および平面図である。
【図６】実験結果を適用できる他の状況を示す断面図である。
【図７】本発明の実施例による半導体装置の製造方法を説明するための断面図である。
【図８】本発明の実施例による半導体装置の製造方法を説明するための断面図である。
【図９】本発明の実施例による半導体装置の製造方法を説明するための断面図である。
【図１０】本発明の実施例による半導体装置の製造方法を説明するための断面図である。
【図１１】本発明の実施例を説明するためのプラズマエッチング装置の概略断面図である。
【図１２】本発明の実施例を説明するためのプラズマエッチング装置の概略断面図である。
【図１３】本発明の実施例を説明するための配線パターンの平面図である。
【図１４】本発明の実施例の使用に適したＮＡＮＤ回路の等価回路図および構成図である。
【図１５】多層配線半導体装置の構成を示す概略断面図である。
【符号の説明】
１ Ｓｉ基板
２ 絶縁膜
２ａ ゲート絶縁膜
２ｂ フィールド絶縁膜
３ ゲート電極層
４ 層間絶縁膜
５ コンタクトホール
６ 配線層
７ ａ−Ｃ層
８ パターン間開口部
９ レジストマスク
１０ イオン
１１ 電子
１３ 絶縁マスク
２０ 導電パターン
２０ａ ゲート部分
２０ｂ アンテナ部分
２１ レジストパターン
２２ 層間絶縁膜
２４ レジスト膜
３１ チェンバ
３６ 主コイル
３８、３９ コイル
４２ ｒｆバイアス源
５１ （アンテナ比の大きな）配線群
５２ 電源配線
５３ 補間パターン
５４ 信号配線
Claims (2)
- 第１導電型の半導体領域上に形成されたゲート絶縁膜上のゲート電極に接続された配線層である第１配線層と前記半導体領域に接続された第２配線層とを同時に作成する半導体装置の製造方法であって、
第１配線層と第２配線層とをプラズマエッチングを用いてパターニングする際、その間に電気的に分離された第３配線層を残し、前記第３配線層と第１および第２配線層との間の間隔は他の部分での最小パターン間隔と等しく選択されている半導体装置の製造方法。 - 第１導電型の半導体領域上に形成されたゲート絶縁膜上のゲート電極に接続された配線層である第１配線層と前記半導体領域に接続された第２配線層とを同時に作成する半導体装置の製造方法であって、第１配線層と第２配線層とをプラズマエッチングを用いてパターニングする際、その間の一部領域にのみ電気的に分離された第３配線層を残し、前記第３配線層と第１および第２配線層との間の間隔は他の部分での最小パターン間隔と等しく選択されている半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16243494A JP3563446B2 (ja) | 1993-07-16 | 1994-07-14 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-176956 | 1993-07-16 | ||
| JP17695693 | 1993-07-16 | ||
| JP16243494A JP3563446B2 (ja) | 1993-07-16 | 1994-07-14 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002331587A Division JP2003209248A (ja) | 1993-07-16 | 2002-11-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0778829A JPH0778829A (ja) | 1995-03-20 |
| JP3563446B2 true JP3563446B2 (ja) | 2004-09-08 |
Family
ID=26488234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16243494A Expired - Lifetime JP3563446B2 (ja) | 1993-07-16 | 1994-07-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3563446B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000138207A (ja) * | 1998-10-30 | 2000-05-16 | Nec Corp | ドライエッチング方法及びドライエッチング装置 |
| JP2000150606A (ja) | 1998-11-09 | 2000-05-30 | Mitsubishi Electric Corp | プラズマダメージ検出装置及びプラズマダメージ評価方法 |
| JP2000323482A (ja) * | 1999-05-07 | 2000-11-24 | Sony Corp | 半導体装置の製造方法 |
| JP4601919B2 (ja) * | 2003-06-03 | 2010-12-22 | パナソニック株式会社 | 半導体装置の製造方法 |
| JP4914789B2 (ja) * | 2007-09-03 | 2012-04-11 | ラピスセミコンダクタ株式会社 | プラズマプロセス検出用センサ、そのセンサの製造方法、及びそれを用いた半導体装置の製造方法 |
| JP5547878B2 (ja) * | 2008-06-30 | 2014-07-16 | 株式会社日立ハイテクノロジーズ | 半導体加工方法 |
| JP5600269B2 (ja) * | 2010-06-09 | 2014-10-01 | ラピスセミコンダクタ株式会社 | 半導体装置のヒューズ構造及びその製造方法 |
| JP6135528B2 (ja) * | 2014-01-31 | 2017-05-31 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
1994
- 1994-07-14 JP JP16243494A patent/JP3563446B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0778829A (ja) | 1995-03-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0170456B1 (ko) | 반도체 장치 및 그 제조방법 | |
| JP5422854B2 (ja) | 半導体装置の製造方法 | |
| KR19980063956A (ko) | 플라즈마 손상을 억제하기 위한 보호 구조 | |
| JP3563446B2 (ja) | 半導体装置の製造方法 | |
| US8343842B2 (en) | Method for reducing plasma discharge damage during processing | |
| US20060214300A1 (en) | Method for manufacturing semiconductor device | |
| US6860275B2 (en) | Post etching treatment process for high density oxide etcher | |
| US6396075B1 (en) | Transient fuse for change-induced damage detection | |
| JP3846016B2 (ja) | 電子シェーディングダメージの測定方法 | |
| JP2003209248A (ja) | 半導体装置の製造方法 | |
| US6756315B1 (en) | Method of forming contact openings | |
| Viswanathan | Plasma-induced damage | |
| JP3269411B2 (ja) | 半導体装置の製造方法 | |
| JP2001250795A (ja) | 半導体集積回路装置の製造方法 | |
| KR20010029874A (ko) | 반도체 장치 및 그 제조 방법 | |
| US10651230B2 (en) | Method of manufacturing semiconductor device | |
| TW201816978A (zh) | 保護半導體裝置之系統及方法 | |
| US6159864A (en) | Method of preventing damages of gate oxides of a semiconductor wafer in a plasma-related process | |
| JP2005123276A (ja) | 半導体装置およびその製造方法 | |
| KR0167238B1 (ko) | 반도체 소자의 배선 제조방법 | |
| Reimbold et al. | Plasma charging damage mechanisms and impact on new technologies | |
| JP2003142458A (ja) | プラズマドライエッチング方法および半導体装置の製造方法 | |
| TW476117B (en) | Method to achieve larger L-shape spacer width | |
| JPH10178117A (ja) | 半導体装置の製造方法 | |
| JP2000173980A (ja) | ドライエッチング方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040302 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040427 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040601 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040603 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090611 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090611 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090611 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100611 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110611 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110611 Year of fee payment: 7 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110611 Year of fee payment: 7 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110611 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110611 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120611 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120611 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130611 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140611 Year of fee payment: 10 |
|
| EXPY | Cancellation because of completion of term |