JP2003209248A

JP2003209248A - 半導体装置の製造方法

Info

Publication number: JP2003209248A
Application number: JP2002331587A
Authority: JP
Inventors: Koichi Hashimoto; 浩一橋本; Daisuke Matsunaga; 大輔松永; Masaaki Aoyama; 正明青山
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1993-07-16
Filing date: 2002-11-15
Publication date: 2003-07-25

Abstract

(57)【要約】（修正有）【課題】高集積度の絶縁ゲート型電界効果トランジス
タ（ＩＧＦＥＴ）を含む半導体装置の製造方法に関し、
微細パターンの加工においても、半導体装置の損傷を防
止できる半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法であって、被加工
物表面上において特性が均一なプラズマを用いて絶縁ゲ
ート型電界効果トランジスタの絶縁ゲートに接続する配
線層６またはその上の絶縁層を加工する際、配線層表面
にほぼ垂直に入射するイオン１０と電子１１とがほぼ等
量となるように周波数が１ＭＨｚ以下のｒｆバイアスを
被加工物に印加する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に高集積度の絶縁ゲート型電界効果トランジ
スタ（ＩＧＦＥＴ）を含む半導体装置の製造方法に関す
る。

【０００２】

【従来の技術】ＬＳＩ（大規模集積回路）の微細化に伴
い、パターン転写精度の向上が望まれている。マスクパ
ターンを忠実に配線等の被加工物層に転写するため、Ｒ
ＩＥ（reactive ion etching）、ＥＣＲ（electron cyc
lotron resonance）プラズマエッチング等の異方性ドラ
イエッチングが多用されている。これらの異方性ドライ
エッチングはプラズマないしイオンを利用している。

【０００３】プラズマプロセスにはプラズマの不均一に
よる損傷等の電気的ストレスが伴いやすい（J. Appl. P
hys.72 (1992) pp. 4865-4872 参照）。特に、微細化と
共に絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）
のゲート絶縁膜は薄くなってきており、１０ｎｍ以下の
ものも多く、電気的ストレスにより影響、損傷を受けや
すい。たとえば、ゲート絶縁膜を通してファウラ・ノル
ドハイム（Fowler・Nordheim,FN ）トンネル電流が流れ
ると、積分電流量に応じた欠陥が生じ、閾値電圧を変化
させる。さらに、絶縁破壊が生じると、ゲート電極と半
導体基板の短絡等が生じる。

【０００４】１０ｎｍ厚のゲート酸化膜は、１０〜１５
Ｖ以上の電圧印加によって破壊されてしまう危険性が高
い。プラズマ中に置かれた被加工物表面上の電位Ｖｄｃ
は１００〜１０００Ｖに達し、その均一性を５％以内に
抑えることは容易ではない。

【０００５】したがって、プラズマプロセスによってゲ
ート絶縁膜を破壊してしまう危険性は非常に高い。これ
らの危険性は配線層のパターニングのみでなく、コンタ
クトホール開口、プラズマスパッタによるコンタクトホ
ールクリーニングの際にも存在する。

【０００６】従来、これらの損傷現象は、すべて使用す
るプラズマに付随する電気的もしくは磁気的性質の不均
一が原因とされてきた。したがって、損傷を防止する手
段として均一なプラズマを生成して使用することが解決
手段とされてきた。

【０００７】より具体的には、プラズマ電位の均一化や
電子移動度の位置依存性を防止することによるバイアス
電圧の均一化等が提案されてきた。たとえば、被加工物
表面上を磁束が横断する構成において、中央部と周辺部
において磁場の表面垂直成分が変化することを防止する
構成が提案されている。

【０００８】

【発明が解決しようとする課題】本発明者らは、プラズ
マの不均一性を是正しても、加工パターンによって損傷
が発生することを新たに見いだした。

【０００９】本発明の目的は、微細パターンの加工にお
いても、半導体装置の損傷を防止できる半導体装置の製
造方法を提供することである。

【００１０】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体装置の製造方法であって、被加工物表
面上において特性が均一なプラズマを用いて絶縁ゲート
型電界効果トランジスタの絶縁ゲートに接続する配線層
またはその上の絶縁層を加工する際、配線層表面にほぼ
垂直に入射するイオンと電子とがほぼ等量となるように
周波数が１ＭＨｚ以下のｒｆバイアスを被加工物に印加
する。

【００１１】また、本発明の半導体装置の製造方法は、
パターン間隔が１μｍ以下の導電膜パターンを含む半導
体装置の製造方法であって、半導体基板の一部表面上に
薄い絶縁膜を介して電極層を形成する工程と、前記電極
層を覆う層間絶縁膜を形成する工程と、前記層間絶縁膜
上に前記電極層に接続された導電膜を形成する工程と、
導電膜上に絶縁マスク材層を形成する工程と、絶縁膜マ
スク材層上にレジスト層を塗布する工程と、レジスト層
をパターニングする工程と、レジスト層をマスクとして
絶縁マスク材層をパターニングする工程と、レジスト層
を除去する工程と、絶縁マスク材層をマスクとして導電
膜をプラズマエッチングでパターニングする工程とを含
み、前記絶縁マスク材層の厚さは最小パターン間隔の１
／２以下に設定されている。

【００１２】

【作用】薄い絶縁膜上のゲート電極に接続され、真性ゲ
ート領域に対して高いアンテナ比を有する導電パターン
の加工においては、プラズマを均一化してもゲート構造
に損傷が生じ易い。ここで、アンテナ比とは薄い絶縁膜
上のゲート電極（真性ゲート領域）の面積に対する導電
パターンの露出面積の比を言う。

【００１３】従来の均一なプラズマは、平面上に入射す
る正電荷と負電荷の量が等しいものであったと考えられ
る。ただし、入射方向まで考慮した時には、均一性は保
証されていない。したがって、マスク間隔の狭い非導電
性マスク間に設けられた開口に垂直方向に入射する電荷
のみを考えれば、不均一性が存在していたと考えられ
る。

【００１４】この不均一性を解消すれば、正電荷と負電
荷のバランスがとれ、損傷を防止することができる。プ
ラズマから被加工物に垂直に入射する正電荷と負電荷の
バランスを調整するためには、ｒｆバイアスの周波数を
１ＭＨｚ以下とすることが有効である。さらに、発散磁
場と補助ミラー磁場を印加することが有効である。

【００１５】また、発散磁場と補助カスプ磁場を形成す
ると、被加工物に垂直に入射する電荷のバランスを取る
のに有効である。マスクが非導電性であっても、その側
面の面積が無視できる程度であれば、損傷を防止するこ
とが可能となる。これは、非導電性マスク側面に入射す
る負電荷の絶対量が小さいためと考えられる。より具体
的には、マスクの厚さが最小パターン間隔の１／２以下
であれば損傷防止の効果が大となる。

【００１６】

【実施例】従来、プラズマエッチングにおけるプラズマ
に不均一が存在すると、エッチング加工対象物に損傷が
生じやすいことが知られている。

【００１７】このようなプラズマの不均一は、いわゆる
アンテナ構造を有するＭＯＳダイオードの破壊率、ある
いはそのフラットバンド電圧のシフトを検出することに
よって測定することができる。

【００１８】ここで、アンテナ構造とは、荷電状態に敏
感な構造が、プラズマに露出した広い面積を有する導電
部材に電気的に接続されている構造をいう。すなわち、
広い露出面積を有するアンテナがプラズマから電荷を受
けると、その電荷が荷電状態に敏感な構造の電位を変化
させる構造である。

【００１９】また、フラットバンド電圧は、絶縁層等に
トラップされた電荷によって曲がったバンドを、平な状
態に駆動するのに必要な電圧を意味する。プラズマプロ
セス中に一方の極性を有する電荷が対象とする構造に注
入され、トラップされると、フラットバンド電圧が変化
する。フラットバンド電圧のシフトを検出すれば、ＭＯ
Ｓダイオードを流れたＦＮトンネル電流によって、ゲー
ト絶縁膜中にトラップされた電荷量を知ることができ
る。

【００２０】プロセス条件を確立する際には、加工対象
物表面上にアンテナ構造を設けた多数のＭＯＳダイオー
ド構造を形成し、これらのフラットバンド電圧の変化ま
たは破壊率を測定することにより、被加工物表面上に入
射する正電荷、負電荷のアンバランスを検出することが
できる。

【００２１】しかしながら、そのようにして検出される
正電荷と負電荷のバランスは、平面上の単位面積に関す
るものであり、入射電荷の入射方向についての情報は伝
えない。

【００２２】ホトレジストは、通常絶縁体であり、加工
パターンの微細化と共に、そのアスペクト比は増大する
傾向にある。したがって、レジスト層表面上で入射する
正電荷と負電荷のバランスがとれていても、その入射方
向分布に差があれば、レジスト層下側に配置される導電
性被加工物に入射する電荷量は変化してしまう。

【００２３】図２（Ａ）、（Ｂ）は、アンテナ構造を示
す断面図および平面図である。図２（Ａ）において、た
とえばｐ型Ｓｉで形成された半導体基板１０１の表面
に、選択的に厚いフィールド酸化膜１０２ｂが形成され
ている。フィールド酸化膜１０２ｂは、図２（Ｂ）に示
す活性領域１０８を取り囲むように形成されている。

【００２４】活性領域１０８表面に薄いゲート酸化膜１
０２ａを形成し、その上にたとえば多結晶Ｓｉで形成さ
れたゲート電極１０３を形成する。ゲート電極１０３
は、図２（Ｂ）に示すように活性領域１０８の中央部を
横断し、その両側のフィールド酸化膜の上に延在する。

【００２５】ゲート電極１０３両側の活性領域１０８表
面上にゲート酸化膜は除去され、ソース／ドレイン電極
が形成される。ゲート電極１０３を覆うように、ＳｉＯ
₂等で形成された層間絶縁膜１０４が形成され、ゲート
電極１０３の一部を露出するためのコンタクトホール１
０５が形成される。コンタクトホール１０５を介してゲ
ート電極１０３に接続するゲート配線層１０６が層間絶
縁膜１０４上に形成される。配線層１０６は、活性層１
０８上のゲート電極１０３の面積Ａｇと比べ、少なくと
も１０倍の広さを有する面積Ａｆを有する。

【００２６】半導体基板１０１、ゲート絶縁膜１０２
ａ、ゲート電極１０３で形成される絶縁ゲート構造の特
性は、ゲート絶縁膜１０２ａを流れるファウラ・ノルド
ハイム（ＦＮ）トンネル電流によって影響を受ける。

【００２７】図２（Ｃ）は、ＭＯＳキャパシタの電流電
圧特性を概略的に示す。横軸はＭＯＳキャパシタに印加
される電圧をリニアスケールで示し、縦軸はＭＯＳキャ
パシタを流れる電流を対数スケールで示す。印加電圧の
増大と共に、まずリーク電流Ｉ_Lが流れる。印加電圧が
ある値に達すると（ゲート絶縁膜中の電界がある程度強
度に達すると）、ゲート絶縁膜を貫通してトンネル電流
Ｉ_FNが流れるようになる。さらに印加電圧を増大する
と、ある電圧で電流は急激に増大し、絶縁破壊電流Ｉ_B
が流れる。絶縁破壊電流Ｉ_Bが流れると、ＭＯＳキャパ
シタは破壊されるが、たとえこの絶縁破壊電流が流れな
くても、トンネル電流Ｉ_FNが流れると、ＭＯＳキャパシ
タの特性は変化してしまう。トンネル電流がＭＯＳキャ
パシタに与える影響は、流れた電流量に応じて増大す
る。

【００２８】図２（Ａ）、（Ｂ）に示すようなアンテナ
構造を有する配線層をパターニングする際、被加工層１
０６に入射する正電荷と負電荷のバランスが崩れると、
被加工層１０６のチャージアップが生じ得る。被加工層
１０６はゲート電極１０３に電気的に接続されており、
ゲート電極１０３と配線層１０６が半導体基板１０１に
対して電位差を有するようになる。

【００２９】配線層１０６は半導体基板１０１との間に
厚い酸化膜１０２、１０４を介して配置されているが、
ゲート電極１０３は薄いゲート絶縁膜１０２ａのみを介
して半導体基板１０１と対向している。したがって、半
導体基板１０１と配線層１０６との間の電圧が増大して
いくと、専らゲート電極１０３と半導体基板１０１との
間でゲート絶縁膜１０２ａを介してトンネル電流が流れ
ることになる。

【００３０】真性ゲート電極の面積Ａｇに比べ、配線層
１０６の面積Ａｆの比（アンテナ比）が大きければ大き
いほど、ゲート絶縁膜１０２ａを介して流れるトンネル
電流が増大することになる。したがって、アンテナ比の
大きい配線層を加工する際、入射する正負電荷量のバラ
ンスが崩れると、絶縁ゲート構造は容易にその性質を変
化させてしまう。

【００３１】図２（Ｄ）は、ゲート配線層の加工プロセ
スを概略的に示す。ゲート配線層の加工は単一の配線を
加工するのみではなく、種々の配線を同時に加工する場
合が多い。層間絶縁膜１０４の全面上に形成された配線
層１０６上に、ホトレジストパターン１１０が形成さ
れ、このホトレジストパターン１１０をエッチングマス
クとして配線層１０６がエッチされる。

【００３２】エッチング工程初期においては、配線層１
０６のいずれかの部分（たとえば、スクライブ領域）が
半導体基板１０１と電気的に接触していることが多い。
しかしながら、マイクロローディング効果によりパター
ン密度の高い領域においては、エッチング速度が低下す
る。したがって、パターン間隔の広い部分ではエッチン
グが終了しても、パターン間隔の狭い領域では未だ続行
する。

【００３３】このような状態においては、図２（Ｄ）に
示すように、ゲート電極１０３に接続された配線層は周
囲の配線と接続され、その外側の配線とは電気的に分離
される状況が生じる。すなわち、図に示す配線層１０６
は電気的に分離され、ゲート電極１０３のみに接続され
る。このような状況で、配線層１０６に入射する正負電
荷量のアンバランスが生じると、配線層１０６は容易に
チャージアップする。

【００３４】配線層１０６、したがってゲート電極１０
３の電位が半導体基板１０１に対してある程度以上の電
位となると、ゲート絶縁膜１０２ａを介してトンネル電
流が流れ出す。

【００３５】図２（Ａ）に示すような平坦な表面を有す
る配線層１０６は、入射する正電荷と負電荷の量が等し
ければ電荷のアンバランスは生じない。しかしながら、
図２（Ｄ）に示すように、ホトレジストパターンで覆わ
れた配線層の場合には、ホトレジストパターン１１０の
開口を介して配線層１０６に入射する正電荷と負電荷に
アンバランスが生じればチャージアップが生じてしま
う。

【００３６】したがって、平面上に入射する正電荷と負
電荷の量が等しくても、その角度分布が異なると、斜め
に入射する成分はホトレジストパターン１１０でトラッ
プされ易く、配線層１０６では垂直に入射する成分が多
い極性にチャージアップしてしまう。

【００３７】図２（Ｄ）の場合、アンテナ比の基準とな
る配線層の面積Ａｆは、ホトレジストパターン１１０の
開口に露出された部分の面積となる。アンテナ比の大き
な配線層を加工する場合には、ゲート絶縁膜１０２ａに
増幅された電流が流れるため、容易に絶縁ゲート構造の
特性が変化してしまう。

【００３８】図３は、このような観点に基づき、本発明
者らが作成した実験用サンプルの構成を概略的に示す。
図３（Ａ）は、実験用サンプルの１単位の概略平面図を
示し、図３（Ｂ）は、その部分的概略断面図を示す。

【００３９】図３（Ａ）に示すように、半導体基板表面
上に絶縁膜を介して導電パターン２０を形成する。導電
パターン２０は、薄いゲート酸化膜を介して半導体基板
と結合するゲート部分２０ａと、厚い酸化膜上に配置さ
れた広いアンテナ部分２０ｂを有する。本発明者らは、
前述の観点に基づき、この導電パターン２０の上にパタ
ーン間隔の異なる複数のレジストパターンを作成した。

【００４０】図３（Ｂ）は、実験用サンプルの断面構造
を概略的に示す。半導体基板１の表面上には酸化膜２が
形成されている。酸化膜２は、ゲート部分では薄いゲー
ト酸化膜２ａであり、その他の部分では厚いフィールド
酸化膜２ｂである。

【００４１】この酸化膜２の上に、図３（Ａ）で示した
ような導電パターン２０が形成されている。導電パター
ン２０の上には、ストライプ状の絶縁性レジストで形成
されたレジストパターン２１を作成する。なお、導電パ
ターン２０は酸化膜２の上で分離されており、半導体基
板１とは絶縁されている。

【００４２】レジストパターン２１のアスペクト比を変
化させた複数のサンプルを作成した。より具体的には、
レジストパターン２１の存在しないアスペクト比０の試
料、アスペクト比０．７の試料およびアスペクト比約２
の試料を主に用いた。より具体的には、レジストパター
ンの幅および間隔は、それぞれ約０．７μｍとし、その
高さを０．５μｍおよび１．６μｍに設定した。

【００４３】なお、フィールド酸化膜２ｂで囲まれたゲ
ート酸化膜２ａの寸法は、膜厚約８ｎｍ、面積１×１μ
ｍとし、アンテナ部分２０ｂの面積は、約１×１ｍｍと
設定した。すなわち、いわゆるアンテナ比は１，００
０，０００である。

【００４４】レジストパターンを有さないアンテナ構造
およびフラットバンド電圧によって均一化したプラズマ
中に、これらのサンプルを投入し、その損傷の程度を測
定した。プラズマはＥＣＲプラズマとし、基板にｒｆバ
イアス２．３Ｗ／ｃｍ²を印加した。

【００４５】このように設定したプラズマにサンプルを
約３０秒露出して損傷の程度を調べた。図４（Ａ）の実
験結果のグラフに示すように、レジストパターンがない
アスペクト比０の場合には、ＭＯＳゲート酸化膜の破壊
はほとんど見られず、従来のプラズマの均一化による損
傷の防止を証明している。すなわち、別の言葉で言え
ば、均一なプラズマが発生しているといえる。

【００４６】ところが、アスペクト比を約０．７、約
２．０と増大するにつれ、ゲートの破壊率、すなわち損
傷の発生が著しく増大している。この現象は、いわゆる
均一プラズマによっては防止することのできない損傷の
存在を示している。

【００４７】図４（Ａ）から明らかなように、従来の判
断基準によれば、不均一の問題がないプラズマによって
損傷現象が発生しており、しかも破壊率はレジストパタ
ーンの高さが高いほど大きくなっている。

【００４８】レジストパターンがない場合には、アンテ
ナ導体にはプラズマからイオンの正電荷と電子の負電荷
が等量到達していたと考えられる。これが従来の考えに
より、不均一がない場合に損傷が起こらないことの説明
となる。

【００４９】ところが、レジストパターンが存在する場
合には、基板ｒｆバイアスによってほぼ基板に垂直に加
速され、入射するイオンはアンテナ導体に到達するのに
対し、散乱されて横方向の速度成分が大きい電子の一部
分は、レジストパターンに衝突してアンテナ導体に到達
することができなくなるものと考えられる。

【００５０】この結果、正電荷が過剰にアンテナ導体に
入射し、接続しているＭＯＳダイオードを破壊したもの
と考えられる。この電子遮蔽の程度は、レジストパター
ンが高いほど強くなると考えられ、図４（Ａ）の実験結
果を合理的に説明することができるものと思われる。

【００５１】この実験で用いたサンプルは、プラズマが
均一であっても配線層のエッチングが不均一な場合には
損傷を生じることを、実験的に明らかにするために設計
したものである。背景としては、以下のような本発明者
らの実験的発見がある。

【００５２】すなわち、配線層のエッチングにおいて問
題となる損傷は、オーバーエッチング時間には依存しな
い部分が大きかった。また、エッチング初期においても
損傷は生じにくい。これらの事実は、エッチング終点直
前の一定期間に損傷が生じやすいことを示している。さ
らに、配線の間隔が狭いパターンでのみこの損傷が見ら
れた。

【００５３】アルミ合金のエッチングでは、間隔が狭い
パターンでエッチング速度が低下する、いわゆるマイク
ロローディング効果が存在する。このため、配線間隔の
狭い部分と配線間隔の広い部分が同時に存在するパター
ンをエッチングすると、配線間隔の広い部分において
は、エッチングが終了していても、配線間隔の狭い部分
には導体が残っていて、その導体がゲート電極に接続さ
れている場合が生じる。

【００５４】配線間隔の広い部分でエッチングが終了し
ているため、この導体は他の導体から電気的に分離され
ていることが多い。したがって、この導体に入射する電
荷量にアンバランスがあると、ゲート電極に過大な電圧
が印加されてしまう。

【００５５】なお、エッチング初期のように、導体が基
板表面全体に広がっている状態においては、スクライブ
ライン等で導体と基板が接続されていることが多い。こ
のような場合、基板は導体と同電位に保たれ、ゲート絶
縁膜の上下に電位差が生じない。このような状況におい
ては、損傷は起こり得ない。

【００５６】なお、基板と導体が直接接続されていなく
ても、広い面積に亘って導体が広がっている場合には、
導体の電位は平均化され、基板電位との間に大きな電位
差が生じにくい。

【００５７】図４（Ｂ）は、この状況を説明するための
概略図である。アルミ合金のエッチングでは、マスク間
隔が狭いパターンでエッチング速度が低下するいわゆる
マイクロローディング効果が存在する。このため、配線
間隔の狭い部分には導体が残っており、配線間隔の広い
部分では、導体がエッチング除去されてしまう状況が生
じる。

【００５８】このような状況においては、ゲート電極に
その周辺のいくつかの導体が接続され、離れた導体から
は電気的に分離される状態が発生する。図４（Ｂ）は、
このような状況を示す。

【００５９】半導体基板１の上に絶縁層２が形成され、
この絶縁層２の上にゲート電極層３が形成されている。
ゲート電極層３の表面は、層間絶縁膜４によって覆われ
ているが、ゲート電極層３の一部分上にビアホールが形
成され、このビアホールを介して配線層６が接続されて
いる。

【００６０】配線層６は、当初は基板表面全面に亘って
堆積されたが、ホトレジスト９をマスクとしたエッチン
グによってパターニングが進み、図示の状態において
は、ゲート電極層３に接続された部分およびその両隣り
の配線層のみが互いに接続されている。

【００６１】ホトレジストパターン９ａ、９ｂ、９ｃ間
のパターン間隔は狭く、これらのホトレジスト層の外側
の部分においては、配線層６が消滅した後も、マイクロ
ローディング効果によりその間の配線層６は残存してい
る。

【００６２】このような配線層６に対して、イオンの正
電荷１０および電子の負電荷１１が入射するが、電子は
散乱によって横方向成分を多く有する。このため、ホト
レジスト層９の側面に入射する電荷としては電子が多
く、この反作用として、配線層６に入射する電荷として
は、イオンの正電荷の方が多くなる。

【００６３】このため、配線層６に接続されたゲート電
極層３には正電荷が多く流入し、ゲート電極層３は正極
性に荷電してしまう。荷電による電位が所定値を越える
と、ゲート絶縁膜２ａを介するトンネル電流や絶縁降伏
放電が開始され、ゲート絶縁膜２ａが破壊されてしま
う。

【００６４】図４（Ａ）に示す実験結果は、このような
事情を説明しているものと考えられる。実験用サンプル
の構造は、簡単化のために、図３に示すような構成とさ
れている。３種類のサンプルの構成を図５により詳細に
示す。

【００６５】図５（Ａ）は、アスペクト比０の場合を示
す。半導体基板１の上に、ゲート絶縁膜２ａおよびその
周囲のフィールド絶縁膜２ｂが形成され、その上にゲー
ト電極層２０が形成されている。ゲート電極層２０の上
にはホトレジスト層は形成されず、アスペクト比は０で
ある。

【００６６】図５（Ｂ）は、同様の構成のゲート電極層
２０の上にパターン間隔０．７μｍ、パターン幅０．７
μｍのストライプ状レジストパターン２１が形成されて
いる。レジストパターンの高さは０．５μｍであり、ア
スペクト比は約０．７である。

【００６７】図５（Ｃ）は、図５（Ｂ）と同様のレジス
トパターンが形成されているが、そのレジストパターン
の高さが１．６μｍに設定されている。レジストパター
ン間隔およびパターン幅は、図５（Ｂ）と同様、それぞ
れ０．７μｍである。したがって、アスペクト比は約２
となる。

【００６８】図５（Ｄ）は、レジストパターンから露出
しているゲート電極層２０の形状を概略的に示す。この
ようなサンプル表面上にイオンおよび電子がプラズマ状
態で存在し、正電荷のイオンは表面にほぼ垂直に入射
し、負電荷の電子は斜め方向に入射するものとする。

【００６９】すると、図５（Ａ）のアスペクト比０の場
合には、ゲート電極層２０に等量のイオンおよび電子が
入射するが、図５（Ｂ）、（Ｃ）の場合には、斜め方向
に入射する電子はレジストパターン２１の側面に一部が
入射し、そこでトラップされてしまう。

【００７０】これに対し、レジストパターン２１表面上
の開口部を通った正電荷のイオンは、ほぼ垂直方向に進
むため、ゲート電極層２０にほぼそのまま入射する。し
たがって、ゲート電極層２０に入射する電荷量としては
正電荷の方が多くなる。

【００７１】レジストパターン２１の高さが高くなるほ
ど、その側面がトラップする負電荷の量が多くなり、ゲ
ート電極層２０に入射する電荷量としては正電荷の量が
多くなる。

【００７２】このように、パターン間隔が約１μｍ以下
となる微細パターンにおいては、平面内でのプラズマが
均一であっても、プラズマ内の電荷の運動方向に異方性
があると、レジストパターンに覆われた導電層のエッチ
ングにおいては、入射電荷量のアンバランスが生じてし
まう。

【００７３】なお、以上の実験においては、ストライプ
状のパターンを用いたが、電子の遮蔽によって正電荷過
剰を生じ、損傷に繋がる機構は、このような場合に限定
されない。図６は、実験により損傷が認められ、その機
構として上記実験結果を類推適用できる他の状況の例を
示す。

【００７４】図６（Ａ）は、コンタクトホールのエッチ
ング工程を示す。ゲート電極層２０が層間絶縁膜２２で
覆われ、その上にレジストパターン２４が形成されてい
る。コンタクトホールのエッチングにおいては、エッチ
ング対象物が層間絶縁膜２２であり、配線層２０が露出
した時点でエッチングは終了するが、ゲート電極層２０
は電気的に分離されていることが多い。

【００７５】ゲート電極層２０が部分的に露出した状況
ではエッチングが継続しており、上部からゲート電極層
２０に入射する電荷にアンバランスがあると、ゲート電
極層２０に過大な電位が生じてしまう。

【００７６】図６（Ｂ）は、コンタクトホールのプラズ
マクリーニングの工程を示す。図６（Ａ）に示すような
コンタクトホールエッチングによって形成されたコンタ
クトホールに、金属等の配線層を埋め込む直前に、コン
タクトホール内をプラズマでクリーニングする。

【００７７】この状況においては、ゲート電極層２０は
コンタクトホール内で露出しており、コンタクトホール
の周囲は層間絶縁膜２２によって囲まれている。コンタ
クトホール上部からゲート電極層２０に入射する正、負
電荷にアンバランスが生じる場合、図６（Ａ）の場合と
同様、ゲート電極層２０に過大な電位が発生してしま
う。

【００７８】このように、プラズマエッチングのマスク
として絶縁物を用い、プラズマ中の正電荷と負電荷の速
度方向分布が異なるプラズマを用いてエッチングを行な
うと、半導体装置に損傷が生じることが判った。したが
って、損傷の防止対策として、図１に示すような方法が
考えられる。

【００７９】図１（Ａ）は、エッチングマスクとして導
電性材料を用いる場合を示す。Ｓｉ基板１の表面上に
は、ゲート絶縁膜２ａ、フィールド絶縁膜２ｂを含むＳ
ｉＯ₂等の絶縁膜２が形成されており、その上にゲート
電極層３が形成されている。ゲート電極層３表面は、層
間絶縁膜４によって覆われている。

【００８０】層間絶縁膜４にはコンタクトホール５が形
成され、ゲート電極層３が露出する。配線層６は、コン
タクトホール５内のゲート電極層３に接続し、層間絶縁
膜４上に形成される。

【００８１】配線層６の上には、導電性マスク層として
アモルファスカーボン（ａ−Ｃ）層７が形成される。ａ
−Ｃ層７の上に、レジスト層を塗布し、パターニングす
ることによってレジストマスクを形成する。このレジス
トマスクをエッチングマスクとしてａ−Ｃ層７がパター
ニングされる。少なくともエッチング終期においては、
ａ−Ｃ層７上のレジスト層は除去され、ａ−Ｃ層が露出
される。

【００８２】このエッチングマスクは導電性を有するた
め、エッチングマスクに入射した電荷も全て配線層６に
流れることができる。したがって、均一性のあるプラズ
マを用いる限り、配線層６、ａ−Ｃ層７に入射する正電
荷と負電荷のバランスをとることができる。

【００８３】図１（Ｂ）は、エッチングマスクとして絶
縁マスク１３を用いるが、その厚さを所定条件に選定す
る場合を示す。絶縁マスク１３は、パターン間の開口部
８と比べ、その厚さが薄く、より具体的には１／２以下
に設定されている。したがって、電子１１が斜め方向に
パターン入射しても、絶縁マスク１３に入射する確率は
著しく低い。

【００８４】図１（Ｃ）は、プラズマ条件自身を調整
し、正電荷と負電荷が等しく、垂直方向に入射する場合
を示す。配線層６上に、従来通りのレジストマスク９を
形成し、エッチングを行なっても、イオン１０および電
子１１が等量垂直方向に入射すれば、配線層６のチャー
ジアップは生ぜず、損傷を防止することができる。

【００８５】イオンおよび電子を垂直方向に等量入射さ
せるためには、まず従来と同様の均一のプラズマを発生
させ、さらにｒｆバイアスを１ＭＨｚ以下の低い周波数
にすることが効果的である。さらに、拡散磁場と補助磁
場でカスプ磁場を形成すると有効である。また、拡散磁
場と補助磁場を用い、ミラー磁場を形成することも有効
である。

【００８６】図１（Ｄ）は、エッチング終期においても
ゲート電極またはゲート電極に接続する配線層が基板か
ら電気的に分離されにくくする構成を示す。配線層６
は、基板コンタクト等においてＳｉ基板１の上に直接形
成されており、接地配線等を構成している。この場合、
ゲート電極層３と配線層６が切り離されてしまうと損傷
が生じ得る。

【００８７】マイクロローディング効果により、パター
ン間隔の狭い部分ではエッチングは終了せず、パターン
間隔の広い部分ではエッチングが終了する現象を積極的
に利用する。すなわち、スクライブライン等で基板に直
接接続している配線層６とゲート電極層３とは、全て一
定の狭いパターン間隔によって結合されるようにする。

【００８８】中間に広い面積の間隔が存在する場合に
は、その間隔内にダミー配線を形成し、広いパターン間
隔が生じないようにする。以下、これらの方法をより具
体的に説明する。

【００８９】図７（Ａ）〜（Ｄ）、図８（Ａ）〜（Ｄ）
は、本発明の実施例による半導体装置の製造方法の主要
工程を示す断面図である。図７（Ａ）は、Ｓｉ基板１の
上に酸化膜２を形成する工程を示す。たとえば、Ｓｉ基
板１の表面を約５ｎｍ酸化した後、その上に厚さ約１１
５ｎｍの窒化シリコン膜を堆積し、パターニングしてフ
ィールド酸化膜を形成しない領域上にのみ窒化シリコン
膜を残す。

【００９０】必要に応じ、ウェルを形成する不純物をイ
オン注入により導入し、熱拡散させる。また、チャネル
ストップ不純物をイオン注入する。パターニングした窒
化シリコン膜を耐酸化マスクとし、水素燃焼酸化による
選択酸化法で厚さ約３５０ｎｍのフィールド酸化膜２ｂ
を形成する。その後、耐酸化マスクとして用いた窒化シ
リコン膜を除去する。

【００９１】次に、ドライ酸素中で活性領域に厚さ約１
５ｎｍの犠牲酸化膜を形成し、ＭＯＳトランジスタの閾
値（ＶＴＨ）制御用の不純物をイオン注入する。次に、
希ＨＦ水溶液で犠牲酸化膜を除去する。露出した活性領
域のＳｉ基板上に厚さ約８ｎｍのゲート酸化膜２ａをド
ライ酸素雰囲気中の酸化で形成する。このようにして、
図７（Ａ）に示す酸化膜が形成される。

【００９２】図７（Ｂ）に示すように、酸化膜２の上に
ゲート電極層を形成パターニングしてゲート電極３を作
成する。より詳細に述べると、たとえば非晶質シリコン
膜を厚さ約５０ｎｍ、タングステンシリサイド膜を厚さ
約１５０ｎｍＣＶＤにより積層する。このようにして形
成したゲート電極膜に不純物をイオン注入し、ゲート電
極膜を形成する。ゲート電極膜上に減圧ＣＶＤにより厚
さ約６０ｎｍのキャップ酸化膜を形成し、キャップ酸化
膜とゲート電極膜を一緒にパターニングしてゲート電極
３を形成する。

【００９３】ゲート電極３をパターニングした後、不純
物をイオン注入し、図中ゲート電極の前後に配置される
ソース／ドレイン（Ｓ／Ｄ）領域に不純物を導入し、Ｓ
／Ｄ領域を作成する。

【００９４】なお、Ｓ／Ｄ領域を作成する際、まず不純
物を軽くイオン注入することによってＬＤＤ領域を作成
し、酸化膜を減圧ＣＶＤで成長し、異方性エッチングを
行なってサイドウォールスペーサを形成した後、Ｓ／Ｄ
領域形成用の不純物をさらにイオン注入して、たとえば
１０００℃のラピッドサーマルアニール（ＲＴＡ）で不
純物を活性化してＳ／Ｄ領域を形成してもよい。

【００９５】また、電極の抵抗を下げるために、必要に
応じ、メタルシリサイドを自己整合形成（サリサイド）
してもよい。たとえば、Ｔｉ膜を約３０ｎｍ堆積し、熱
処理で活性領域のＳｉと反応させ、ＴｉＳｉ層を形成し
てもよい。

【００９６】このようにしてゲート電極３を形成した
後、ＣＶＤにより層間絶縁膜４を形成する。層間絶縁膜
としては、プラズマＣＶＤで形成した窒化酸化シリコン
膜とスピンオングラス（ＳＯＧ）膜の複合膜等を用いる
ことができる。

【００９７】図７（Ｃ）に示すように、層間絶縁膜４の
上に、レジスト膜９ａを形成し、露光現像してコンタク
トホール形成用の開口５ａを作成する。レジスト膜９ａ
をエッチングマスクとし、層間絶縁膜４をエッチングす
ることにより、層間絶縁膜４を貫通し、ゲート電極３を
露出するコンタクトホール５を形成する。その後、レジ
スト膜９ａはアッシング等により除去する。

【００９８】図７（Ｄ）に示すように、コンタクトホー
ル５を形成した層間絶縁膜４の上に、たとえばスパッタ
リングにより配線層６を堆積する。配線層６は、たとえ
ば厚さ約２０ｎｍのＴｉ層、厚さ約５０ｎｍのＴｉＮ層
の積層からなるバリアメタル上に厚さ約１μｍのＡｌ層
をスパッタリングで成膜した積層で形成する。配線層６
の上に、アモルファスカーボン（ａ−Ｃ）膜７をスパッ
タリングまたはプラズマエンハーンスドＣＶＤにより成
膜する。

【００９９】図７（Ｄ）の構造においては、Ｓｉ基板１
の表面上に活性領域を画定するフィールド酸化膜２ｂが
形成され、活性領域のチャネル領域上にはゲート酸化膜
２ａが形成されている。ゲート電極層３は、ゲート酸化
膜２ａ上からフィールド酸化膜２ｂ上にまで延在するよ
うに形成されている。しかしながら、この段階において
は、ゲート電極層３のアンテナ比は未だ低い値を有す
る。

【０１００】ゲート電極３の紙面垂直方向両側には、ソ
ース領域およびドレイン領域が形成され、ＭＯＳトラン
ジスタが形成されている。コンタクトホール５を介して
ゲート電極３に接続された配線層６は、基板全面上に形
成され、１０以上の大きなアンテナ比を有する。配線層
６をパターニングした後においても、配線の長さによっ
てはアンテナ比は極めて高い値を有する。アンテナ比
は、たとえば１００以上、場合によっては１０００以
上、時には１００００以上となる。ａ−Ｃ層７は、たと
えば厚さ約０．２μｍを有し、チャージアップに関して
は十分導電体と見なすことができる。

【０１０１】次に、図８（Ａ）に示すように、ａ−Ｃ層
７の上に、レジスト層９を塗布し、露光、現像すること
によってレジストパターンが形成されている。レジスト
パターンは、最小パターン間隔が約０．８μｍである。

【０１０２】図８（Ｂ）に示すように、このレジストパ
ターン９をエッチングマスクとして、ＣＦ₄を含むプラ
ズマによってａ−Ｃ層７を選択的にエッチングする。ａ
−Ｃ層７のエッチング終了後、塩素を含むプラズマでア
ルミ合金の配線層６を約０．９μｍ程度エッチングす
る。

【０１０３】この段階では、配線層６はエッチされた部
分においても約０．１μｍ残っており、基板１上で全て
接続された状態を保持している。したがって、たとえ局
所的に配線層６に入射する正電荷と負電荷のアンバラン
スが生じても、配線層６全体の電位は安定に保たれる。

【０１０４】配線層６の大部分をエッチングした後、酸
素のプラズマダウンフローによってレジスト層９を除去
する。酸素のプラズマダウンフローはエッチングの選択
性に優れ、レジスト層９をエッチングし、かつａ−Ｃ層
７をエッチせずに残すことができる。

【０１０５】次に、図８（Ｃ）に示すように、ａ−Ｃ層
７をエッチングマスクとして、配線層６のエッチングを
継続する。たとえば、塩素を含むプラズマで配線層６の
エッチングを完了させる。

【０１０６】図８（Ｃ）に示す状態においては、配線層
６の上を覆うエッチングマスクは、導電性のａ−Ｃ層７
であり、ａ−Ｃ層７に入射した電荷も配線層６に流れる
ことができる。プラズマの均一性が保たれていれば、配
線層６およびゲート電極層３における電荷の蓄積は生じ
ない。

【０１０７】配線層６エッチング完了後、酸素プラズマ
を用いてａ−Ｃ層７を除去する。図８（Ｄ）は、このよ
うにしてエッチングを完了した配線層６ａ、６ｂの状態
を示す。

【０１０８】図８（Ｂ）に示すエッチング工程において
は、レジスト層９に入射する電子が遮蔽されることによ
り、配線層６およびゲート電極層３に入射する電荷量の
アンバランスが生じ得るが、配線層６が基板全面上で接
続されているため、局所的なアンバランスは全体として
平均化され、中和される。

【０１０９】このためには、図８（Ｂ）に示すエッチン
グは、損傷を生じない。ただし、マスク間隔の広い部分
で配線層６のエッチングが終了すると、配線層６が各パ
ターンで分離され、チャージアップが生じるようにな
る。したがって、図８（Ｂ）のエッチングは配線層６が
分断化される前に停止する必要がある。

【０１１０】エッチング終期においては、図８（Ｃ）の
状態となるため、ａ層７に側面から電子が入射しても、
その電子はａ−Ｃ層７を通過して配線層６に達し、配線
層６に入射されるイオンを中和する。

【０１１１】このように、エッチング用補助マスクとし
て導電性のａ−Ｃ層を用いることにより、絶縁マスクの
電子遮蔽による損傷を防止することができる。なお、ａ
−Ｃ層を１０ｍＴｏｒｒ、１．５ｋＷの条件でスパッタ
リングし、厚さ約０．５μｍに成長し、その抵抗率を測
定したところ、約０．２５Ωｃｍであった。

【０１１２】プラズマからの荷電粒子による電流は、１
０ｍＡ／ｃｍ²程度であり、瞬時の最大値を考えても１
Ａ／ｃｍ²程度と考えられる。したがって、このような
抵抗率を有するａ−Ｃ層をマスクとした場合、膜厚を１
μｍとしても膜厚方向の電位差は精々２５μＶとなり、
損傷を十分防止できる。

【０１１３】さらに、ゲート絶縁膜が損傷を受けないた
めには、１Ｖの桁の電位差がないようにすればよいの
で、１μｍ厚で使用するとして抵抗率１０⁴Ωｃｍ程度
以下の導電性膜であれば導電性マスクとして使用でき
る。

【０１１４】なお、レジストパターンの厚さを減少し、
エッチング中にレジストパターンが消滅して自動的に導
電性パターンを露出する方法も考えられるが、パターン
精度維持の面からは好ましくない。

【０１１５】すなわち、エッチング中にはエッチングマ
スクの上端部において横方向エッチングが生じ、いわゆ
るファセットが発生する。レジストパターンが消滅する
までエッチングを継続するとファセットが後退し、レジ
ストパターンが変化してしまう。

【０１１６】図８においては、エッチングの主要部、特
に前半部はエッチングマスクとしてレジストマスクを用
いてエッチングを行なったが、導電性マスクが十分な厚
さを有している場合には、エッチング開始前にレジスト
マスクを除去することもできる。

【０１１７】図９は、本発明の他の実施例による半導体
装置の製造方法を示す。図９（Ａ）において、図８
（Ａ）の場合と同様、アルミ合金等の配線層６の上にａ
−Ｃ層７が成膜されている。本実施例においては、ａ−
Ｃ層７の厚さを約７μｍに設定している。他の部分の構
成は図８（Ａ）と同様である。

【０１１８】図９（Ｂ）に示すように、レジストマスク
９を用いてａ−Ｃ層７をＣＦ₄を含むプラズマによって
選択的にエッチングする。その後、レジストマスク９は
酸素のプラズマダウンフローによって除去する。図９
（Ｂ）がこの状態を示す。

【０１１９】次に、図９（Ｃ）に示すように、ａ−Ｃ層
７をエッチングマスクとし、塩素を含むプラズマでアル
ミ合金の配線層６のエッチングを行なう。このエッチン
グにおいては、エッチングマスクが導電性であるため、
ａ−Ｃ層７側面に入射した電子も直ちに配線層６に伝達
され、配線層６に入射されたイオンと中和することがで
きる。

【０１２０】プラズマの均一性が保たれていれば、ａ−
Ｃ層７と配線層６全体に入射する正電荷と負電荷の量は
ほぼ同量であり、良好な電荷のバランスが保たれる。し
たがって、損傷は発生しにくい。

【０１２１】図９（Ｄ）に示すように、配線層６のエッ
チング終了後、酸素を含むプラズマでａ−Ｃ層７を除去
する。なお、ａ−Ｃ層上のレジスト除去には酸素のプラ
ズマダウンフローを用いると、ａ−Ｃ層のエッチング速
度を遅くでき、選択エッチングに好適である。さらにＣ
Ｆ₄を添加すると、レジストのアッシング速度は増大す
る。

【０１２２】プラズマエッチングによる損傷は、電気的
に分離された導電層の上に絶縁物のレジストマスクが存
在し、レジストに入射する電子がそこでトラップされて
しまうことによる。

【０１２３】もし、エッチングにおけるエッチングマス
クが、十分薄い厚さで形成できるとすれば、エッチング
マスク側面に入射する電子の量も相対的に低減し、損傷
の程度は低減する。

【０１２４】図１０（Ａ）〜（Ｃ）は、本発明の他の実
施例による半導体装置の製造方法を示す。図１０（Ａ）
において、前述の実施例同様、Ｓｉ基板１の表面上に絶
縁膜２を形成し、絶縁膜２の上にゲート電極層３、層間
絶縁膜４が形成されている。層間絶縁膜４および開口５
で露出したゲート電極層３の上に、たとえば厚さ１μｍ
のアルミ合金で形成された配線層６を堆積する。

【０１２５】配線層６の上に、たとえば厚さ約０．３μ
ｍのＳｉＯ₂膜１３をプラズマＣＶＤによって成膜す
る。ＳｉＯ₂膜１３の上に、レジスト層を塗布し、最小
マスク間隔０．８μｍのレジストパターン９を形成す
る。

【０１２６】レジストパターン９をエッチングマスクと
し、ＣＦ₄を含むプラズマによってＳｉＯ₂膜１３の選
択エッチングを行なう。ＳｉＯ₂膜１３をエッチングし
た後、酸素プラズマを用いてレジストパターン９を除去
する。レジストを除去し、かつａ−Ｃ層を残す場合は選
択性の良いプラズマダウンフローを用いるのが好ましい
が、このレジスト除去工程は下地がＳｉＯ₂なので、単
なる酸素プラズマで行なえばよい。

【０１２７】図１０（Ｂ）は、レジストパターンを除去
した状態を示す。配線層６の上には、ＳｉＯ₂膜のエッ
チングマスク１３が形成されている。マスク開口部を考
察すると、開口幅が約０．８μｍに対し、マスクの高さ
は約０．３μｍであり、開口内に露出している面積とし
ては、配線層６の面積がＳｉＯ₂膜１３の面積と比べ、
著しく大きい。

【０１２８】図１０（Ｃ）に示すように、塩素を含むプ
ラズマでＳｉＯ₂膜１３をマスクとしてアルミ合金の配
線層６をエッチングする。ＳｉＯ₂膜１３上面において
は、プラズマの均一性が保証されているため、入射する
正電荷と負電荷の量は等しく、電荷は中和する。

【０１２９】ＳｉＯ₂膜１３側面に入射する電子とイオ
ンに関しては、電荷のバランスが保証されないが、Ｓｉ
Ｏ₂膜１３の厚さが薄いため、発生する電荷のアンバラ
ンスも小さい。したがって、ＳｉＯ₂膜１３下の配線層
６に入射する正電荷と負電荷のアンバランスも小さくな
る。

【０１３０】マスクの高さを低くすることによって電子
遮蔽が低減されると共に、開口部の高さ自身が減少する
ことにより、マイクロローディング効果も減少すると考
えられる。

【０１３１】図１１は、本発明の他の実施例によるプラ
ズマエッチングを説明するためのプラズマエッチング装
置の概略断面図である。気密なプラズマチェンバ３１に
は、ガス導入口３２と排気口３３が設けられている。ガ
ス導入口３２がエッチングガス源に接続され、排気口３
３は排気装置に接続される。

【０１３２】また、プラズマチェンバ３１上方にはプラ
ズマ発生室３５が接続されており、マイクロ波導入管３
４と気密窓を介して結合されている。プラズマ発生室３
５の周囲には主コイル３６が配置されており、プラズマ
チェンバ３１およびプラズマ発生室３５内に発散磁場を
形成することができる。

【０１３３】マイクロ波導入管３４よりプラズマ発生室
３５内にマイクロ波を導入しつつ、主コイル３６によっ
て磁場を発生することにより、プラズマ発生室３５内に
所望形状のＥＣＲプラズマを発生することができる。こ
のプラズマは、プラズマチェンバ３１内に移動し、サセ
プタ４１上に配置される基板に衝突する。

【０１３４】サセプタ４１の下部には、リング状の外側
コイル３８および内側コイル３９が配置されている。ま
た、サセプタ４１は、ｒｆバイアス源４２に接続されて
いる。

【０１３５】このような発散磁場型ＥＣＲプラズマエッ
チング装置を用い、基板に対して垂直方向に運動するイ
オンと電子の量が等しくなる条件を求めた。具体的に
は、パターン間隔０．８μｍの密なストライプ状パター
ンを形成した試料を基板として配置し、損傷の発生を検
出した。

【０１３６】アンテナ面積比１０⁶のアンテナが付いた
ＭＯＳキャパシタを、基板表面上に多数形成し、圧力
０．６ＰａのＣｌ₂＋ＢＣｌ₃ガスでアンテナ導体のア
ルミ合金のエッチングを行なった。表１に、発散磁場型
ＥＣＲプラズマ装置での損傷の発生状況をまとめて示
す。

【０１３７】ｒｆバイアス周波数は、代表的には１３．
５６ＭＨｚと４００ｋＨｚの２種類を用い、コイル３８
とコイル３９に流す電流を変化させた。コイル３８は、
主コイル３６が形成する磁場と逆向きのカスプ磁場を発
生し、コイル３９は主コイル３６が発生する磁場と同じ
向きのミラー磁場を発生する。

【０１３８】

【表１】

【０１３９】表に示す結果から明らかなように、ｒｆバ
イアス周波数を低く設定すると、損傷が減少して良好な
結果が得られている。なお、ｒｆバイアス周波数が高く
ても、コイル３８、コイル３９の磁場条件によっては損
傷は抑制されている。このような条件依存性は、同様な
アンテナ構造を有するＭＯＳトランジスタの閾値Ｖｔｈ
による評価でも同様な傾向が得られた。

【０１４０】ここで発生している損傷は、先に説明した
通り、マイクロローディング効果によって発生するアン
テナパターン間の導体に電子が到達しずらく、イオンの
正電荷が過剰になるために発生するものと考えられる。
周波数を下げてもマイクロローディング効果には基本的
に変化がなかったので、周波数の変化により電子の運動
状態が変化したものと考えられる。

【０１４１】すなわち、基板バイアスの周波数を低く、
好ましくは１ＭＨｚ以下に下げることにより、少なくと
もパターン近傍で電子が基板に向かって加速される状態
になり、レジストパターンで遮られることが減少するも
のと考えられる。

【０１４２】なお、ここで用いた発散磁場型ＥＣＲエッ
チング装置は、ｒｆバイアスを１３．５６ＭＨｚに設定
した場合にも、従来の定義によるプラズマ不均一は発生
していないものである。

【０１４３】同様の傾向は、ヘリコン波プラズマを利用
した場合、誘導結合プラズマを利用した場合、トランス
結合プラズマを利用した場合、ＤＥＣＲプラズマを利用
した場合にも成立するものと考えられる。

【０１４４】このような高密度プラズマ源によるプラズ
マに基板を露出し、基板の下にｒｆ電力を印加して処理
を行なう場合には、バイアス周波数を約１ＭＨｚ以下に
することで損傷を抑制することができると考えられる。

【０１４５】図１２は、本発明の他の実施例によるプラ
ズマエッチングを説明するためのプラズマエッチング装
置の概略断面図である。このプラズマエッチング装置に
おいては、プラズマチャンバ３１の上側、かつ主コイル
３６の外側に外側補助コイル３８ａ、内側補助コイル３
９ａが配置されている。その他の構成は、図１１に示す
エッチング装置と同様である。

【０１４６】図１２に示す発散磁場型ＥＣＲプラズマエ
ッチング装置を用い、基板に対して垂直方向に運動する
イオンと電子の量が等しくなる条件を求めた。具体的に
は、パターン間隔０．８μｍのストライプ状パターンを
形成した試料を基板上に多数形成し、エッチングを行な
って損傷の検出を行なった。なお、試料のアンテナ比は
前述の実施例同様１０⁶とした。

【０１４７】圧力０．５３ＰａのＣｌ₂＋ＢＣｌ₃ガス
でアンテナ導体のアルミニウム合金のエッチングを行な
った。ｒｆバイアス源４２のバイアス周波数は４００ｋ
Ｈｚとし、外側コイル３８ａ、内側コイル３９ａに流す
電流を変化させた。主コイル３６が形成する磁場と同じ
向きのミラー磁場を形成する電流を"＋"とし、逆向きの
カスプ磁場を形成する電流の向きを"−"とする。

【０１４８】表２に実験の結果をまとめて示す。

【０１４９】

【表２】

【０１５０】表２に示す結果から明らかなように、主コ
イル３６が形成する磁場と同じ向きのミラー磁場を外側
コイル３８ａ、内側コイル３９ａによって発生すると、
損傷が減少し、良好な結果が得られる。なお、表に示す
前条件において、従来の定義によるプラズマ不均一は発
生していない。従って、発生している損傷は、マイクロ
ローディング効果によって発生するアンテナパターン間
の導体に電子が到達しずらく、イオンの正電荷が過剰に
なるために発生するものと考えられる。補助コイル３８
ａ、３９ｂに流す電流によっては、マイクロローディン
グ効果に基本的に変化は生じなかったため、ミラー磁場
形成によって少なくともパターン近傍で基板に対して垂
直方向に運動するイオンと電子の量が等しくなったもの
と考えられる。

【０１５１】なお、内側コイルのみに２０Ａの電流を主
コイルと同一方向に流し、ｒｆバイアス源を１３．５６
ＭＨｚとした場合には損傷が生じた。図１３は、本発明
の他の実施例による半導体装置の製造方法を説明するた
めの平面図である。

【０１５２】図１３（Ａ）は、作成する配線パターンを
示している。配線５１はゲート電極に接続され、アンテ
ナ比の大きな配線群を示す。配線５２は電源配線であ
り、半導体基板もしくはウェルに接続されている。作成
しようとする集積回路上、配線５１と配線５２の間には
配線は不必要である。したがって、配線５１と配線５２
の間に広い間隔が生じる。

【０１５３】このような場合、従来の技術によれば、配
線５１と配線５２の間の広い間隔はエッチング工程にお
いて容易に除去され、そのエッチングが終了した時点に
おいても配線群５１内のエッチングはマイクロローディ
ング効果により終了しない。

【０１５４】このような場合に、配線群５１と配線５２
の間に補間ないしダミーパターン５３を設け、パターン
間の間隔をなるべく均一に保持する。より具体的には、
配線群５１の最小パターン間隔と等しい間隔を有するよ
うに補間パターン５３を配置する。

【０１５５】このようなパターンをエッチングすると、
配線群５１の各間隔および補間パターン５３と配線群５
１の間の間隔、補間パターン５３と電源配線５２の間の
間隔がほぼ等しいため、同程度のマイクロローディング
効果が発生し、エッチングの進行が均一化する。したが
って、部分的に配線層が切断され、ゲート電極に過度の
電荷が流れ込むことを防止することが可能となる。

【０１５６】図１３（Ｂ）は、アンテナ比の大きな配線
群５１と電源配線５２の間に信号配線５４が存在し、か
つ信号配線５４の両側に比較的広い面積が配置される場
合を示す。

【０１５７】この場合にも、信号配線５４の両側の領域
に、補間パターン５３ａ、５３ｂを設け、補間パターン
５３ａ、５３ｂ両側のスペース部分がアンテナ比の大き
な配線群５１内のパターン間隔とほぼ等しくなるように
設定する。

【０１５８】このように、最小パターン間隔の揃ったパ
ターンを補間パターンの挿入によって形成することによ
り、マイクロローディング効果が均一に発生し、アンテ
ナ比の大きな配線群５１が電源配線５２から切り離され
る時期をエッチング終了間際にすることができる。した
がって、ゲート電極に発生する蓄積電荷の不均一が是正
され、損傷が抑圧される。

【０１５９】以上説明した実施例は、特にアンテナ比の
高い配線層の作成時に有効である。図１４は、アンテナ
比が高くなり易い回路構成の例を示す。図１４（Ａ）は
ＮＡＮＤ回路の等価回路である。電源配線Ｖ_DD、接地配
線Ｖ_SSの間に、２入力のＮＡＮＤ回路が接続されてい
る。２つのｐチャネルＭＯＳトランジスタＱｐ１、Ｑｐ
２のソースが電源配線Ｖ_DDに接続され、ドレインは共通
に接続されている。このドレインに、直列に接続された
ｎチャネルＭＯＳトランジスタＱｎ１、Ｑｎ２が接続さ
れ、Ｑｎ１のソースが接地配線Ｖ_SSに接続されている。

【０１６０】入力信号ＩＮ１の配線は、ｐチャネルＭＯ
ＳトランジスタＱｐ１とｎチャネルＭＯＳトランジスタ
Ｑｎ１のゲート電極に接続され、他の入力信号ＩＮ２の
配線は、ｐチャネルＭＯＳトランジスタＱｐ２とｎチャ
ネルＭＯＳトランジスタＱｎ２のゲート電極に接続され
ている。

【０１６１】また、２つのｐチャネルＭＯＳトランジス
タＱｐ１、ＱＷｐ２のドレインと、ｎチャネルＭＯＳト
ランジスタＱｎ２の相互接続点から出力信号ＯＵＴが引
き出されている。

【０１６２】このような論理回路は、前段の論理回路か
ら入力信号を受ける。前段の論理回路が必ずしも近くに
存在するとは限らず、入力信号配線は場合によっては極
めて長くなる。特に、マイクロプロセッサ、ＡＳＩＣ
（application specific IC ）、ＡＳＳＰ（applicatio
n specific standard product ）、ゲートアレイ等でこ
のような状況が出現する。

【０１６３】汎用メモリデバイスでは設計時点でアンテ
ナ比検査を行なって素子配置と配線の変更を行ない、ア
ンテナ比を下げたり保護素子を挿入する等の保護対策を
行なえる。これは、設計作業の自動化の程度が比較的低
いことによっている。

【０１６４】これに対し、論理回路デバイスにおいて
は、機能から論理設計、ゲートレベルの設計、レイアウ
ト設計までＣＡＤによる自動化が進んでいる。ここで、
アンテナ比の検査を行なっても、配線の変更、保護素子
の挿入は大きな設計コストの増大を伴ってしまう。した
がって、論理回路デバイスにおいては、デバイス設計の
変更によってダメージ対策を行なうことが難しい。

【０１６５】図１４（Ｂ）は、図１４（Ａ）のＮＡＮＤ
回路の構成例を示す平面図である。ｐチャネルＭＯＳト
ランジスタ形成用のｎ型ウェル６１と、ｎチャネルＭＯ
Ｓトランジスタ形成用のｐウェル６２が近接して作成さ
れている。このｎウェル６１とｐウェル６２を貫通する
ように、その上にゲート配線６３、６４が配置されてい
る。

【０１６６】ゲート配線６３、６４をマスクとしてイオ
ン注入することにより、ｎウェル６１内にｐ型ソース領
域Ｓｐ１、Ｓｐ２およびｐ型ドレイン領域Ｄｐが作成さ
れる。また、ｐウェル６２の中には、ゲート配線６３、
６４をマスクとするイオン注入により、ｎ型のソース領
域Ｓｎ１、ドレイン領域Ｄｎ１およびソース兼ドレイン
領域Ｓ／Ｄｎが形成される。

【０１６７】このような構成の上に、配線６５〜７０が
第１配線層として形成される。第１配線層を覆う層間絶
縁膜が形成され、コンタクトホールを形成した後、第２
配線層が形成される。電極７１〜７４が第２配線層によ
って形成される配線を示す。さらに、第２配線層を覆っ
て層間絶縁膜が形成され、コンタクトホールがその中に
形成される。第２配線層上に第３配線層が形成される。
配線７５〜７７が第３配線層を示す。

【０１６８】たとえば、ゲート電極６３、６４を形成し
た後、第１配線層を作成する際、電極６７、６８はゲー
ト電極６３、６４に接続された状態で作成される。図示
の場合、この段階においては、アンテナ比はあまり高く
ない。しかしながら、第２配線層を作成する時に、配線
７２、７３は設計によっては極めて長い長さを有する。
配線７２、７３作成の際、アンテナ比はゲート電極６
３、６４の真性ゲート領域に対する配線７２、７３の露
出表面積によって決まる。さらに、配線７２、７３が分
離されるまで、接続されている配線領域もアンテナ比を
実効的に高める役割を果たす。

【０１６９】また、第３配線層作成の際に、配線７５、
７６は配線７２、７３を介してゲート配線６３、６４に
接続される。この配線層作成の際にもアンテナ比の高い
配線が形成されている可能性が高い。配線７７もアンテ
ナ比を増大させる原因となる。

【０１７０】図１５は、このような多層配線の構造を概
略的に示す断面図である。図２（Ａ）に示す構造と同様
の構造により第１配線層１０６までが形成されている。
この上に層間絶縁膜１１５、第２配線層１１７、層間絶
縁膜１１９、第３配線層１２０が形成されている。第
３、第２、第１配線層１２０、１１７、１０６はゲート
電極に接続されている。このように、特に論理回路を作
成する場合に、上述の実施例が有効となる。

【０１７１】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
ＭＯＳトランジスタのゲート電極またはゲート電極に接
続される配線層は、多結晶Ｓｉのみでなく、高融点金属
ポリサイド（たとえば多結晶Ｓｉと高融点金属（たとえ
ばＷ）のシリサイドの積層）、シリサイド等の金属、Ｔ
ｉＮ等によって形成することもできる。もちろん製造プ
ロセス中はアモルファスＳｉであってもよい。

【０１７２】なお、ａ−Ｃのエッチングは、ＣＦ₄、Ｃ
ｌ₂、ＢＣｌ₃等のエッチングガスを用いて行なうこと
ができる。ＡｌおよびＡｌ合金のエッチングは、Ｃ
ｌ₂、ＨＣｌ等のＣｌを含むガスを用いて行なうことが
できる。また、レジストとａ−Ｃのエッチングは、Ｏ₂
を用いたエッチングによって行なうことができる。な
お、プラズマエッチングはｒｆプラズマ、μ波プラズマ
等、種々のプラズマを用いて行なうことができる。

【０１７３】導電性マスクとしてアモルファスカーボン
を用いた場合を説明したが、配線層がＡｌの場合、導電
性マスクとしてＷを用い、エッチャントとしてＢｒ系ガ
スを用いることもできる。

【０１７４】また、配線層がＷの場合、導電性マスクと
してＡｌ、ＴｉＮ等を用い、エッチャントとしてＦ系ガ
スを用いることもできる。配線層がＷシリサイドやポリ
サイドの場合にも同様の組み合わせが可能である。配線
層と導電性マスクの組み合わせは、エッチングの選択性
が高く、マスクに十分な導電性があればよい。

【０１７５】パターン間の間隔として０．７μｍの場合
と０．８μｍの場合を説明したが、パターン間の間隔は
約１μｍ以下であれば、顕著なマイクロローディング効
果が発生するので、本発明が適用できる。

【０１７６】その他、種々の変更、改良、組み合わせ等
が可能なことは当業者に自明であろう。

【０１７７】

【発明の効果】以上説明したように、本発明によれば、
密な配線パターンのエッチング加工、コンタクトホール
の形成、コンタクトホール内のクリーニング等におい
て、プラズマに起因する損傷を防止することができる。

【図面の簡単な説明】

【図１】本発明の基本概念を説明するための概略断面図
である。

【図２】アンテナ構造とトンネル電流を説明するための
断面図、平面図およびグラフである。

【図３】実験用サンプルを説明するための平面図および
断面図である。

【図４】実験結果と解析を説明するためのグラフおよび
断面図である。

【図５】実験条件とその解析を示す断面図および平面図
である。

【図６】実験結果を適用できる他の状況を示す断面図で
ある。

【図７】本発明の実施例による半導体装置の製造方法を
説明するための断面図である。

【図８】本発明の実施例による半導体装置の製造方法を
説明するための断面図である。

【図９】本発明の実施例による半導体装置の製造方法を
説明するための断面図である。

【図１０】本発明の実施例による半導体装置の製造方法
を説明するための断面図である。

【図１１】本発明の実施例を説明するためのプラズマエ
ッチング装置の概略断面図である。

【図１２】本発明の実施例を説明するためのプラズマエ
ッチング装置の概略断面図である。

【図１３】本発明の実施例を説明するための配線パター
ンの平面図である。

【図１４】本発明の実施例の使用に適したＮＡＮＤ回路
の等価回路図および構成図である。

【図１５】多層配線半導体装置の構成を示す概略断面図
である。

【符号の説明】

１Ｓｉ基板２絶縁膜２ａゲート絶縁膜２ｂフィールド絶縁膜３ゲート電極層４層間絶縁膜５コンタクトホール６配線層７ａ−Ｃ層８パターン間開口部９レジストマスク１０イオン１１電子１３絶縁マスク２０導電パターン２０ａゲート部分２０ｂアンテナ部分２１レジストパターン２２層間絶縁膜２４レジスト膜３１チェンバ３６主コイル３８、３９コイル４２ｒｆバイアス源５１（アンテナ比の大きな）配線群５２電源配線５３補間パターン５４信号配線

───────────────────────────────────────────────────── フロントページの続き (72)発明者松永大輔神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者青山正明愛知県春日井市高蔵寺町二丁目1844番２富士通ヴィエルエスアイ株式会社内Ｆターム(参考） 5F004 BA14 BB07 BB13 CA06 EA03 EB01 EB02 EB03 5F033 HH04 HH08 HH18 HH19 HH25 HH28 HH33 JJ04 JJ08 JJ18 JJ19 JJ25 JJ28 JJ33 KK04 KK05 KK27 KK28 MM07 MM08 NN06 NN07 PP15 QQ08 QQ09 QQ12 QQ21 QQ27 QQ28 QQ37 QQ70 QQ73 RR08 RR09 SS15 VV01 WW00 WW01 5F140 AA26 AA38 AB03 BA01 BC06 BE07 BF01 BF04 BF10 BF11 BF18 BF59 BG08 BG12 BG28 BG32 BG46 BG52 BG53 BH15 BJ01 BJ08 BK02 BK13 BK21 BK34 CA01 CA02 CA03 CB01 CB10 CC01 CC09 CC10 CC12 CC16

Claims

【特許請求の範囲】

【請求項１】被加工物表面上において特性が均一なプ
ラズマを用いて絶縁ゲート型電界効果トランジスタの絶
縁ゲートに接続する配線層またはその上の絶縁層を加工
する際、配線層表面にほぼ垂直に入射するイオンと電子
とがほぼ等量となるように周波数が１ＭＨｚ以下のｒｆ
バイアスを被加工物に印加する半導体装置の製造方法。
【請求項２】さらに、被加工物に向かって次第に磁束
密度が減少する発散磁場とミラー磁場とを印加する請求
項１記載の半導体装置の製造方法。
【請求項３】被加工物に向かって次第に磁束密度が減
少する発散磁場の下で、プラズマを発生させ、被加工物
表面にほぼ垂直に入射するイオンと電子がほぼ等量にな
るようにカスプ磁場を印加し、被加工物をエッチングす
る半導体装置の製造方法。
【請求項４】パターン間隔が１μｍ以下の導電膜パタ
ーンを含む半導体装置の製造方法であって、半導体基板の一部表面上に薄い絶縁膜を介して電極層を
形成する工程と、前記電極層を覆う層間絶縁膜を形成する工程と、前記層間絶縁膜上に前記電極層に接続された導電膜を形
成する工程と、導電膜上に絶縁マスク材層を形成する工程と、絶縁膜マスク材層上にレジスト層を塗布する工程と、レジスト層をパターニングする工程と、レジスト層をマスクとして絶縁マスク材層をパターニン
グする工程と、レジスト層を除去する工程と、絶縁マスク材層をマスクとして導電膜をプラズマエッチ
ングでパターニングする工程とを含み、前記絶縁マスク
材層の厚さは最小パターン間隔の１／２以下に設定され
ている半導体装置の製造方法。
【請求項５】前記層間絶縁膜が前記電極層を露出する
コンタクトホールを有する請求項４記載の半導体装置の
製造方法。
【請求項６】前記層間絶縁層が他の配線層を中間に挟
んだ複数の絶縁層である請求項４記載の半導体装置の製
造方法。