JP2001053057A - 半導体装置の配線形成方法 - Google Patents
半導体装置の配線形成方法Info
- Publication number
- JP2001053057A JP2001053057A JP11226189A JP22618999A JP2001053057A JP 2001053057 A JP2001053057 A JP 2001053057A JP 11226189 A JP11226189 A JP 11226189A JP 22618999 A JP22618999 A JP 22618999A JP 2001053057 A JP2001053057 A JP 2001053057A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- etching
- thickness
- wirings
- space
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 230000015572 biosynthetic process Effects 0.000 title description 9
- 238000005530 etching Methods 0.000 claims abstract description 64
- 238000000034 method Methods 0.000 claims abstract description 31
- 238000001312 dry etching Methods 0.000 claims abstract description 9
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims description 16
- 230000000694 effects Effects 0.000 abstract description 7
- 239000010410 layer Substances 0.000 description 51
- 239000007789 gas Substances 0.000 description 27
- 229910052751 metal Inorganic materials 0.000 description 16
- 239000002184 metal Substances 0.000 description 16
- 230000004888 barrier function Effects 0.000 description 14
- 229910052782 aluminium Inorganic materials 0.000 description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 8
- 239000000460 chlorine Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000002474 experimental method Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 230000001965 increasing effect Effects 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 4
- 230000001364 causal effect Effects 0.000 description 4
- 229910052801 chlorine Inorganic materials 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000005641 tunneling Effects 0.000 description 4
- 230000003993 interaction Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 239000007795 chemical reaction product Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 101100316860 Autographa californica nuclear polyhedrosis virus DA18 gene Proteins 0.000 description 1
- 229910000878 H alloy Inorganic materials 0.000 description 1
- 101001062854 Rattus norvegicus Fatty acid-binding protein 5 Proteins 0.000 description 1
- 229910001080 W alloy Inorganic materials 0.000 description 1
- -1 WSi Chemical compound 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- FAQYAMRNWDIXMY-UHFFFAOYSA-N trichloroborane Chemical compound ClB(Cl)Cl FAQYAMRNWDIXMY-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 配線形成の際のエッチング条件と半導体装置
のチャージングダメージ、例えば配線形成の際のエッチ
ング条件とＭＯＳＦＥＴのしきい値電圧の変動との間の
因果関係を解明し、それに基づいてチャージングダメー
ジを抑制できる半導体装置の配線形成方法を提供する。 【解決手段】 本方法は、ＭＯＳＦＥＴの配線形成方法
であって、絶縁膜２０上に成膜された配線層２２、２４
をドライエッチング法によりエッチングして、配線と配
線との間が設定配線間スペースで配列され、同じ方向に
延在する複数本の配線からなる配線群を形成する。その
際、配線間スペースの大小に応じて、エッチングガス中
に添加するフロロカボーン系のガスの添加量を調整し、
配線間スペースが大きいときには、最外縁の配線の側壁
に付着する堆積膜の膜厚が厚くなるように、配線間スペ
ースが小さいときには、最外縁の配線の側壁に付着する
堆積膜の膜厚が薄くなるようにする。
のチャージングダメージ、例えば配線形成の際のエッチ
ング条件とＭＯＳＦＥＴのしきい値電圧の変動との間の
因果関係を解明し、それに基づいてチャージングダメー
ジを抑制できる半導体装置の配線形成方法を提供する。 【解決手段】 本方法は、ＭＯＳＦＥＴの配線形成方法
であって、絶縁膜２０上に成膜された配線層２２、２４
をドライエッチング法によりエッチングして、配線と配
線との間が設定配線間スペースで配列され、同じ方向に
延在する複数本の配線からなる配線群を形成する。その
際、配線間スペースの大小に応じて、エッチングガス中
に添加するフロロカボーン系のガスの添加量を調整し、
配線間スペースが大きいときには、最外縁の配線の側壁
に付着する堆積膜の膜厚が厚くなるように、配線間スペ
ースが小さいときには、最外縁の配線の側壁に付着する
堆積膜の膜厚が薄くなるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の配線
形成方法に関し、更に詳細には、絶縁膜上に成膜した配
線層をエッチングして半導体装置の配線を形成する際、
電子シェーディング効果に起因するチャージングダメー
ジを抑制するようにした、半導体装置、特にＭＯＳＦＥ
Ｔの配線形成に最適な配線形成方法に関するものであ
る。
形成方法に関し、更に詳細には、絶縁膜上に成膜した配
線層をエッチングして半導体装置の配線を形成する際、
電子シェーディング効果に起因するチャージングダメー
ジを抑制するようにした、半導体装置、特にＭＯＳＦＥ
Ｔの配線形成に最適な配線形成方法に関するものであ
る。
【０００２】
【従来の技術】半導体装置、例えばＭＯＳＦＥＴの配線
構造を作製するに当たっては、従来から、層間絶縁膜等
の上に成膜した配線層上に所望の配線パターンを開口し
たエッチングマスクをフォトリソグラフィ技術により形
成し、エッチングマスク下の配線層をドライエッチング
法によりエッチングして所望の配線パターンの配線を形
成している。配線層、例えばアルミニウム配線層をエッ
チングする際には、アルミニウム配線層をエッチングす
るエッチングガスとして塩素系ガス、例えば塩素（Ｃｌ
2 ）ガス、三塩化ホウ素（ＢＣｌ3 ）ガス又はその双方
の混合ガスを使っている。
構造を作製するに当たっては、従来から、層間絶縁膜等
の上に成膜した配線層上に所望の配線パターンを開口し
たエッチングマスクをフォトリソグラフィ技術により形
成し、エッチングマスク下の配線層をドライエッチング
法によりエッチングして所望の配線パターンの配線を形
成している。配線層、例えばアルミニウム配線層をエッ
チングする際には、アルミニウム配線層をエッチングす
るエッチングガスとして塩素系ガス、例えば塩素（Ｃｌ
2 ）ガス、三塩化ホウ素（ＢＣｌ3 ）ガス又はその双方
の混合ガスを使っている。
【０００３】そして、塩素系ガスのみで、配線層をエッ
チングすると、エッチングにより形成されつつある配線
の側壁がエッチングガスにより更にエッチングされて配
線が細くなるという、所謂サイドエッチングという現象
が発生するので、従来、ＣＨＦ3 、ＣＨ2 Ｆ2 等のフロ
ロカーボン系ガス、Ｎ2 又はＣＨ4 ／Ａｒを添加して、
サイドエッチングを抑制している。これらのガスを塩素
系ガスに添加することにより、気相中又はフォトレジス
ト膜と反応して生成したポリマー系の反応生成物が配線
の側壁に付着して堆積膜を形成し、エッチングガスから
配線を保護することができるからである。
チングすると、エッチングにより形成されつつある配線
の側壁がエッチングガスにより更にエッチングされて配
線が細くなるという、所謂サイドエッチングという現象
が発生するので、従来、ＣＨＦ3 、ＣＨ2 Ｆ2 等のフロ
ロカーボン系ガス、Ｎ2 又はＣＨ4 ／Ａｒを添加して、
サイドエッチングを抑制している。これらのガスを塩素
系ガスに添加することにより、気相中又はフォトレジス
ト膜と反応して生成したポリマー系の反応生成物が配線
の側壁に付着して堆積膜を形成し、エッチングガスから
配線を保護することができるからである。
【０００４】半導体デバイスのドライプロセス、特にプ
ラズマを利用したドライエッチングにおいて、プラズマ
中の荷電粒子が原因となるチャージアップダメージが問
題となっている。これまで、チャージアップダメージの
原因はプラズマの空間的不均一性によるものが主であっ
た。これは、プラズマ密度、プラズマ電位、電子温度が
空間的に不均一であると、ゲート電極と基板との間で電
位が発生し、ゲート電極直下の領域に電気的ストレスが
加わるため、ゲート酸化膜の劣化やゲートリーク電流が
増大する等の問題を引き起こす。特に、アンテナ比、す
なわち、メタル配線の面積とゲート面積の比で定義され
る指標が大きいと、チャージアップの影響が一層顕著と
なる。
ラズマを利用したドライエッチングにおいて、プラズマ
中の荷電粒子が原因となるチャージアップダメージが問
題となっている。これまで、チャージアップダメージの
原因はプラズマの空間的不均一性によるものが主であっ
た。これは、プラズマ密度、プラズマ電位、電子温度が
空間的に不均一であると、ゲート電極と基板との間で電
位が発生し、ゲート電極直下の領域に電気的ストレスが
加わるため、ゲート酸化膜の劣化やゲートリーク電流が
増大する等の問題を引き起こす。特に、アンテナ比、す
なわち、メタル配線の面積とゲート面積の比で定義され
る指標が大きいと、チャージアップの影響が一層顕著と
なる。
【０００５】近年、エッチング装置の改良によりプラズ
マの均一性は向上し、それに伴い、プラズマ不均一によ
るチャージダメージもかなり抑制されて来ている。しか
しながら、半導体デバイスの微細化に伴い、新たなチャ
ージングダメージのモード（以降、電子シェーディング
ダメージと称する）が見い出された。
マの均一性は向上し、それに伴い、プラズマ不均一によ
るチャージダメージもかなり抑制されて来ている。しか
しながら、半導体デバイスの微細化に伴い、新たなチャ
ージングダメージのモード（以降、電子シェーディング
ダメージと称する）が見い出された。
【０００６】電子シェーディングダメージの発見に関し
ては、１９９３年のジャパン ジャーナル オブ アプ
ライド フィジックスの３２巻の６１０９頁（K.Hashim
oto，Jpn.J.Appl.Phys 32,32,6109 (1993) ）に記載さ
れている。本文献によると、電子シェーディングダメー
ジは、配線の構造（特にアスペクト比）とプラズマを特
徴付ける電子温度に依存し、電子シェーディングダメー
ジの抑制方法として配線アスペクト比や電子温度の低減
が効果的であると述べられている。従来は、アンテナ比
が余り大きくなく、また、配線アスペクト比もさほど大
きくなかった。加えて、ゲート酸化膜も厚いため、チャ
ージアップダメージの影響を余り受けなかった。
ては、１９９３年のジャパン ジャーナル オブ アプ
ライド フィジックスの３２巻の６１０９頁（K.Hashim
oto，Jpn.J.Appl.Phys 32,32,6109 (1993) ）に記載さ
れている。本文献によると、電子シェーディングダメー
ジは、配線の構造（特にアスペクト比）とプラズマを特
徴付ける電子温度に依存し、電子シェーディングダメー
ジの抑制方法として配線アスペクト比や電子温度の低減
が効果的であると述べられている。従来は、アンテナ比
が余り大きくなく、また、配線アスペクト比もさほど大
きくなかった。加えて、ゲート酸化膜も厚いため、チャ
ージアップダメージの影響を余り受けなかった。
【０００７】
【発明が解決しようとする課題】近年の半導体デバイス
の超微細化に伴い、ゲート酸化膜の薄膜化、配線アスペ
クト比およびアンテナ比は増加傾向にある。従来方法と
して、ガス圧力を増加して電子温度を低減させ、これに
より電子シェーディングダメージの抑制を図ることは出
来るものの、しかしながら、微細化に対応したプロセス
は、低圧力が有利であって、低圧力下で電子温度を下げ
ることは困難である。また、配線アスペクト比を低減す
ることも半導体デバイス回路設計上の制約があり、容易
なことではない。加えて、上述した従来のドライエッチ
ング法による配線形成とチャージングダメージとの因果
関係が完全に解明された訳ではない。
の超微細化に伴い、ゲート酸化膜の薄膜化、配線アスペ
クト比およびアンテナ比は増加傾向にある。従来方法と
して、ガス圧力を増加して電子温度を低減させ、これに
より電子シェーディングダメージの抑制を図ることは出
来るものの、しかしながら、微細化に対応したプロセス
は、低圧力が有利であって、低圧力下で電子温度を下げ
ることは困難である。また、配線アスペクト比を低減す
ることも半導体デバイス回路設計上の制約があり、容易
なことではない。加えて、上述した従来のドライエッチ
ング法による配線形成とチャージングダメージとの因果
関係が完全に解明された訳ではない。
【０００８】そこで、本発明の目的は、配線のドライエ
ッチング条件と半導体デバイスのチャージングダメー
ジ、例えば、チャージングダメージの指標のひとつであ
るＭＯＳＦＥＴのしきい値電圧の変動とエッチング条件
との間の因果関係をさらに明確にし、それに基づいてチ
ャージングダメージを抑制できる半導体装置の配線形成
方法を提供することである。
ッチング条件と半導体デバイスのチャージングダメー
ジ、例えば、チャージングダメージの指標のひとつであ
るＭＯＳＦＥＴのしきい値電圧の変動とエッチング条件
との間の因果関係をさらに明確にし、それに基づいてチ
ャージングダメージを抑制できる半導体装置の配線形成
方法を提供することである。
【０００９】
【課題を解決するための手段】本発明者は、上記目的を
達成するために、先ず、配線形成の際のエッチング条件
とＭＯＳＦＥＴのしきい値電圧の変動との間の因果関係
を解明するために、図２に示す配線形成試料を使って以
下の実験を行った。図２は実験の配線形成試料の構成を
示す断面図である。配線形成試料は、図２に示すよう
に、ｎチャネルＭＯＳＦＥＴのゲート電極３０を覆う絶
縁膜３２上にスパッタ法により堆積され、コンタクト３
４を介してゲート電極３０と接続する、膜厚１２００Å
のバリヤメタル層３６及び膜厚６０００Åのアルミニウ
ム配線層３８を有する。バリヤメタル層３６は、ＴｉＮ
層（膜厚１０００Å）／Ｔｉ層（膜厚２００Å）の積層
膜、アルミニウム配線層３８は、Ｃｕが０．５質量％、
残部がＡｌである。アルミニウム配線層３８上には、膜
厚９０００Åのフォトレジスト膜が成膜され、所定の配
線パターンを有するエッチングマスク４０がフォトリソ
グラフィ技術により形成されている。エッチングマスク
４０は、配線幅を０．２８μｍとし、配線間スペースＳ
及びアンテナ比Ａ／Ｒをパラメータとして種々の配線パ
ターンを備え、配線パターンの異なるエッチングマスク
を使って配線形成実験を行った。本実験では、配線間ス
ペースＳが０．３μｍ≦Ｓ≦０．８μｍ、及びアンテナ
比Ａ／Ｒが９０≦Ａ／Ｒ≦４５，２２０とした。また、
Ｔｏｘ＝６０Å、Ｌ／Ｗ＝０．２５／１０μｍとした。
達成するために、先ず、配線形成の際のエッチング条件
とＭＯＳＦＥＴのしきい値電圧の変動との間の因果関係
を解明するために、図２に示す配線形成試料を使って以
下の実験を行った。図２は実験の配線形成試料の構成を
示す断面図である。配線形成試料は、図２に示すよう
に、ｎチャネルＭＯＳＦＥＴのゲート電極３０を覆う絶
縁膜３２上にスパッタ法により堆積され、コンタクト３
４を介してゲート電極３０と接続する、膜厚１２００Å
のバリヤメタル層３６及び膜厚６０００Åのアルミニウ
ム配線層３８を有する。バリヤメタル層３６は、ＴｉＮ
層（膜厚１０００Å）／Ｔｉ層（膜厚２００Å）の積層
膜、アルミニウム配線層３８は、Ｃｕが０．５質量％、
残部がＡｌである。アルミニウム配線層３８上には、膜
厚９０００Åのフォトレジスト膜が成膜され、所定の配
線パターンを有するエッチングマスク４０がフォトリソ
グラフィ技術により形成されている。エッチングマスク
４０は、配線幅を０．２８μｍとし、配線間スペースＳ
及びアンテナ比Ａ／Ｒをパラメータとして種々の配線パ
ターンを備え、配線パターンの異なるエッチングマスク
を使って配線形成実験を行った。本実験では、配線間ス
ペースＳが０．３μｍ≦Ｓ≦０．８μｍ、及びアンテナ
比Ａ／Ｒが９０≦Ａ／Ｒ≦４５，２２０とした。また、
Ｔｏｘ＝６０Å、Ｌ／Ｗ＝０．２５／１０μｍとした。
【００１０】実験では、エッチング装置として誘導結合
型エッチング装置を使って、次のエッチング条件でアル
ミニウム配線層３８をエッチングした。 エッチング条件 チャンバ圧力 ：１５ｍTorr 基板温度 ：６０℃ ：６００Ｗ バイアス出力 ：２００Ｗ エッチングガス：ＢＣｌ3 ／１００sccm、Ｃｌ2 ／６０sccm ＣＨＦ3 ／０〜４０sccm（ＣＨＦ3 ガス流量をパラメータと している）
型エッチング装置を使って、次のエッチング条件でアル
ミニウム配線層３８をエッチングした。 エッチング条件 チャンバ圧力 ：１５ｍTorr 基板温度 ：６０℃ ：６００Ｗ バイアス出力 ：２００Ｗ エッチングガス：ＢＣｌ3 ／１００sccm、Ｃｌ2 ／６０sccm ＣＨＦ3 ／０〜４０sccm（ＣＨＦ3 ガス流量をパラメータと している）
【００１１】ΔＶt とＣＨＦ3 添加量との関係 アンテン比Ａ／Ｒが１１，３７３であって、配線間スペ
ースが異なる開口パターンのエッチングマスクを使い、
ＣＨＦ3 ガス流量をパラメータとして上述のエッチング
条件で配線形成試料をエッチングして配線を形成し、次
いでｎチャネルＭＯＳＦＥＴを作製した。そして、ｎチ
ャネルＭＯＳＦＥＴに水素アロイ処理を施す前に、ＭＯ
ＳＦＥＴのしきい値電圧Ｖt のシフト量（変動量）ΔＶ
t を測定した。得たΔＶt とＣＨＦ3 添加量との関係
は、図３に示す通りである。図３から判る通り、配線間
スペースが０．８μｍの場合には、ΔＶt は、ＣＨＦ3
添加量に対して依存性を殆ど示さないものの、配線間ス
ペースが０．６μｍ以下、特に０．４μｍ及び０．３μ
ｍの場合には、ΔＶt は、ＣＨＦ3 添加量に密接に関係
している。即ち、配線間スペースが０．６μｍ以下で
は、ΔＶt はＣＨＦ3 添加量の増大と共に増大し、配線
間スペースが狭い程、少量のＣＨＦ3 添加量でΔＶt は
急激に上昇し始める。また、最小配線間スペースの０．
３μｍでは、ＣＨＦ3 添加量が３０sccm以上でΔＶt は
平衡状態になった。以上のことから、ＭＯＳＦＥＴのチ
ャージングダメージの指標の一つであるΔＶt は、ＣＨ
Ｆ3 添加量の大小によって大きく影響されることが判っ
た。
ースが異なる開口パターンのエッチングマスクを使い、
ＣＨＦ3 ガス流量をパラメータとして上述のエッチング
条件で配線形成試料をエッチングして配線を形成し、次
いでｎチャネルＭＯＳＦＥＴを作製した。そして、ｎチ
ャネルＭＯＳＦＥＴに水素アロイ処理を施す前に、ＭＯ
ＳＦＥＴのしきい値電圧Ｖt のシフト量（変動量）ΔＶ
t を測定した。得たΔＶt とＣＨＦ3 添加量との関係
は、図３に示す通りである。図３から判る通り、配線間
スペースが０．８μｍの場合には、ΔＶt は、ＣＨＦ3
添加量に対して依存性を殆ど示さないものの、配線間ス
ペースが０．６μｍ以下、特に０．４μｍ及び０．３μ
ｍの場合には、ΔＶt は、ＣＨＦ3 添加量に密接に関係
している。即ち、配線間スペースが０．６μｍ以下で
は、ΔＶt はＣＨＦ3 添加量の増大と共に増大し、配線
間スペースが狭い程、少量のＣＨＦ3 添加量でΔＶt は
急激に上昇し始める。また、最小配線間スペースの０．
３μｍでは、ＣＨＦ3 添加量が３０sccm以上でΔＶt は
平衡状態になった。以上のことから、ＭＯＳＦＥＴのチ
ャージングダメージの指標の一つであるΔＶt は、ＣＨ
Ｆ3 添加量の大小によって大きく影響されることが判っ
た。
【００１２】Ｖt とアンテナ比との関係 次いで、ＣＨＦ3 添加量をパラメータとし、更にＣＨＦ
3 添加量毎に配線間スペースをパラメータとして、アン
テン比Ａ／Ｒとしきい値電圧Ｖt との関係を調べた。即
ち、ＣＨＦ3 添加量を０sccm、１０sccm、２０sccm、３
０sccm、及び４０sccmとして、各ＣＨＦ3 添加量毎に配
線間スペースを０．８μｍ、０．６μｍ、０．５μｍ、
０．４μｍ及び０．３μｍとし、それぞれの条件で、１
００から５×１０4 までのアンテン比でのＶt を計測
し、図４（ａ）から（ｃ）及び図５（ｄ）と（ｅ）のグ
ラフに示す結果を得た。図４及び図５から判る通り、Ｃ
ＨＦ3 添加量の増大に伴い配線間スペースの狭いものほ
ど、アンテン比Ａ／Ｒが増大するにつれて、Ｖt の変動
率が大きく、特にＣＨＦ3 添加量が２０sccm以上の場合
は広い配線間スペースにおいても、Ｖｔが変動する。
3 添加量毎に配線間スペースをパラメータとして、アン
テン比Ａ／Ｒとしきい値電圧Ｖt との関係を調べた。即
ち、ＣＨＦ3 添加量を０sccm、１０sccm、２０sccm、３
０sccm、及び４０sccmとして、各ＣＨＦ3 添加量毎に配
線間スペースを０．８μｍ、０．６μｍ、０．５μｍ、
０．４μｍ及び０．３μｍとし、それぞれの条件で、１
００から５×１０4 までのアンテン比でのＶt を計測
し、図４（ａ）から（ｃ）及び図５（ｄ）と（ｅ）のグ
ラフに示す結果を得た。図４及び図５から判る通り、Ｃ
ＨＦ3 添加量の増大に伴い配線間スペースの狭いものほ
ど、アンテン比Ａ／Ｒが増大するにつれて、Ｖt の変動
率が大きく、特にＣＨＦ3 添加量が２０sccm以上の場合
は広い配線間スペースにおいても、Ｖｔが変動する。
【００１３】ＣＨＦ3 添加量と側壁堆積膜の膜厚との関
係 ウエハの中央部及びウエハの周辺部とについて、最外縁
の配線の側壁に堆積した堆積膜の膜厚とＣＨＦ3 添加量
との関係を調べて、図６（ａ）に示す結果を得た。堆積
膜の膜厚は、図６（ｂ）に示すように、最外縁の配線の
高さ方向中央部で断面ＳＥＭにより計測した。側壁堆積
膜の膜厚は、図６（ａ）に示すように、ＣＨＦ3 添加量
に対してほぼ単調に増加している。
係 ウエハの中央部及びウエハの周辺部とについて、最外縁
の配線の側壁に堆積した堆積膜の膜厚とＣＨＦ3 添加量
との関係を調べて、図６（ａ）に示す結果を得た。堆積
膜の膜厚は、図６（ｂ）に示すように、最外縁の配線の
高さ方向中央部で断面ＳＥＭにより計測した。側壁堆積
膜の膜厚は、図６（ａ）に示すように、ＣＨＦ3 添加量
に対してほぼ単調に増加している。
【００１４】側壁堆積膜の膜厚とΔＶt の関係 次いで、配線間スペースをパラメータにして、アンテン
比Ａ／Ｒが１１，０００で配線間スペースが０．３μ
ｍ、０．４μｍ、０．５μｍ及び０．８μｍの場合につ
いて、側壁堆積膜の膜厚とΔＶt との関係を調べ、図７
に示す結果を得た。ウエハ中央部及びウエハ周辺部に関
わらず、また配線間スペースの大小に関わらず、ΔＶt
は側壁堆積膜の膜厚に依存するものの、特に配線間スペ
ースが狭くなるに従ってΔＶt は側壁堆積膜の膜厚に著
しく依存し、例えば０．４μｍ及び０．３μｍの配線間
スペースの場合に、ΔＶt の側壁堆積膜の膜厚依存性が
顕著である。特に、配線間スペースが０．３μｍでは、
ΔＶt の側壁堆積膜の膜厚依存性が薄い膜厚でも著し
く、ΔＶt が堆積膜の薄い膜厚で立ち上がる。なお、サ
イドエッチングを制御できる堆積膜の最小膜厚は、約６
００Åから８００Å程度である。
比Ａ／Ｒが１１，０００で配線間スペースが０．３μ
ｍ、０．４μｍ、０．５μｍ及び０．８μｍの場合につ
いて、側壁堆積膜の膜厚とΔＶt との関係を調べ、図７
に示す結果を得た。ウエハ中央部及びウエハ周辺部に関
わらず、また配線間スペースの大小に関わらず、ΔＶt
は側壁堆積膜の膜厚に依存するものの、特に配線間スペ
ースが狭くなるに従ってΔＶt は側壁堆積膜の膜厚に著
しく依存し、例えば０．４μｍ及び０．３μｍの配線間
スペースの場合に、ΔＶt の側壁堆積膜の膜厚依存性が
顕著である。特に、配線間スペースが０．３μｍでは、
ΔＶt の側壁堆積膜の膜厚依存性が薄い膜厚でも著し
く、ΔＶt が堆積膜の薄い膜厚で立ち上がる。なお、サ
イドエッチングを制御できる堆積膜の最小膜厚は、約６
００Åから８００Å程度である。
【００１５】以上のことから、ＭＯＳＦＥＴのチャージ
ングダメージの指標の一つとしてΔＶt の大小に注目す
ると、ＭＯＳＦＥＴのチャージングダメージは、最外縁
の配線の側壁に付着する堆積膜の膜厚に大きく影響され
ることが判る。また、図７から、最外縁の配線の側壁の
堆積膜の膜厚が８０μｍ以下であるときには、ΔＶtの
増大程度、即ちＭＯＳＦＥＴのチャージングダメージが
許容範囲内であることが判る。一方、配線側壁の堆積膜
は、サイドエッチングを抑制するために、或る程度の厚
さが、例えば約６００Åから８００Å程度の厚さが必要
である。
ングダメージの指標の一つとしてΔＶt の大小に注目す
ると、ＭＯＳＦＥＴのチャージングダメージは、最外縁
の配線の側壁に付着する堆積膜の膜厚に大きく影響され
ることが判る。また、図７から、最外縁の配線の側壁の
堆積膜の膜厚が８０μｍ以下であるときには、ΔＶtの
増大程度、即ちＭＯＳＦＥＴのチャージングダメージが
許容範囲内であることが判る。一方、配線側壁の堆積膜
は、サイドエッチングを抑制するために、或る程度の厚
さが、例えば約６００Åから８００Å程度の厚さが必要
である。
【００１６】配線側壁の堆積膜と電子との相互作用の考
察 図８（ａ）及び（ｂ）に示すように、ＭＯＳＦＥＴのゲ
ート電極上に形成された配線層のエッチングをモデルと
して考える。図８（ａ）及び（ｂ）は、それぞれ、エッ
チング過程で、堆積膜の膜厚が厚い場合と、堆積膜の膜
厚が薄い場合の配線側壁の堆積膜と電子との相互作用を
説明する模式的断面図である。図８（ａ）及び（ｂ）で
は、シリコン基板４２上にゲート絶縁膜４４を介してゲ
ート電極４６が形成され、ゲート電極４６の両側のシリ
コン基板４２内には拡散領域４８が形成されている。ゲ
ート電極４６を覆う絶縁膜５０上にはバリアメタル層５
２を介して配線層５４が形成され、バリアメタル層５２
は、絶縁膜５０を貫通するコンタクト５６によりゲート
電極４６と接続している。そして、配線層５４上には、
フォトレジスト膜によるエッチングマスク５８が形成さ
れ、エッチングマスク５８の開口領域の配線層５４まで
がエッチングされ、バリアメタル層５２が露出している
状態を示している。
察 図８（ａ）及び（ｂ）に示すように、ＭＯＳＦＥＴのゲ
ート電極上に形成された配線層のエッチングをモデルと
して考える。図８（ａ）及び（ｂ）は、それぞれ、エッ
チング過程で、堆積膜の膜厚が厚い場合と、堆積膜の膜
厚が薄い場合の配線側壁の堆積膜と電子との相互作用を
説明する模式的断面図である。図８（ａ）及び（ｂ）で
は、シリコン基板４２上にゲート絶縁膜４４を介してゲ
ート電極４６が形成され、ゲート電極４６の両側のシリ
コン基板４２内には拡散領域４８が形成されている。ゲ
ート電極４６を覆う絶縁膜５０上にはバリアメタル層５
２を介して配線層５４が形成され、バリアメタル層５２
は、絶縁膜５０を貫通するコンタクト５６によりゲート
電極４６と接続している。そして、配線層５４上には、
フォトレジスト膜によるエッチングマスク５８が形成さ
れ、エッチングマスク５８の開口領域の配線層５４まで
がエッチングされ、バリアメタル層５２が露出している
状態を示している。
【００１７】配線層５４をエッチングして行くと、配線
の側壁、特に最外縁の配線の側壁には、エッチングマス
ク５８を構成するフォトレジスト材とエッチングガスと
の反応生成物が付着して堆積膜を形成する。堆積膜は、
通常、電気絶縁性の膜である。ところで、電子シェーデ
ィング効果に起因して、一般的には、エッチングマスク
５８は−（マイナス）に、配線層５４は＋（プラス）に
帯電し、しかも全体では、配線層５４のプラスの電荷が
多いチャージアンバランスが生じている。そして、オー
プンスペース側、即ち最外縁の配線の外側に存在する電
子は、図８（ａ）及び（ｂ）に示すように、正に荷電し
た配線側壁に引き寄せられる。
の側壁、特に最外縁の配線の側壁には、エッチングマス
ク５８を構成するフォトレジスト材とエッチングガスと
の反応生成物が付着して堆積膜を形成する。堆積膜は、
通常、電気絶縁性の膜である。ところで、電子シェーデ
ィング効果に起因して、一般的には、エッチングマスク
５８は−（マイナス）に、配線層５４は＋（プラス）に
帯電し、しかも全体では、配線層５４のプラスの電荷が
多いチャージアンバランスが生じている。そして、オー
プンスペース側、即ち最外縁の配線の外側に存在する電
子は、図８（ａ）及び（ｂ）に示すように、正に荷電し
た配線側壁に引き寄せられる。
【００１８】図８（ａ）に示すように、堆積膜の膜厚が
厚い場合には、電子が堆積膜をトネリングする電子トン
ネリング効果が小さいために、チャージアンバランスが
殆ど緩和されない。その結果、配線層５４中の＋電荷が
バリヤメタル層５２を介してゲート電極４４に印加され
ることにより、ゲート電極４４が高電位になり、ゲート
電極４４／基板４２間に電界が生成されて、電子が基板
４２側から進入し、チャージアンバランスが解消され
る。そして、電子が進入する際、ゲート絶縁膜４８が損
傷又はチャージアップし、Ｖt が変動する。即ち、ＭＯ
ＳＦＥＴのチャージングダメージが発生する。また、電
子トンネリング効果は、側壁堆積膜の絶縁性によって変
化するので、堆積膜の膜質、従ってエッチングガスの性
状及びエッチングマスクの膜質にも依存する。
厚い場合には、電子が堆積膜をトネリングする電子トン
ネリング効果が小さいために、チャージアンバランスが
殆ど緩和されない。その結果、配線層５４中の＋電荷が
バリヤメタル層５２を介してゲート電極４４に印加され
ることにより、ゲート電極４４が高電位になり、ゲート
電極４４／基板４２間に電界が生成されて、電子が基板
４２側から進入し、チャージアンバランスが解消され
る。そして、電子が進入する際、ゲート絶縁膜４８が損
傷又はチャージアップし、Ｖt が変動する。即ち、ＭＯ
ＳＦＥＴのチャージングダメージが発生する。また、電
子トンネリング効果は、側壁堆積膜の絶縁性によって変
化するので、堆積膜の膜質、従ってエッチングガスの性
状及びエッチングマスクの膜質にも依存する。
【００１９】一方、図８（ｂ）に示すように、最外縁の
配線側壁の堆積膜の膜厚が薄い場合には、電子トネリン
グ効果により、電子が堆積膜をトネリングして最外縁の
配線層５４に達し、それがバリヤメタル層５２を介して
他の配線に伝わって、蓄積した正電荷を相殺することに
より、配線層５４のチャージアンバランスが緩和され
る。従って、堆積膜の膜厚が厚い場合のように、ゲート
電極４４／基板４２間に電界が生成して、電子が基板４
２側からゲート絶縁膜４４を通って進入するようなこと
もない。よって、ゲート絶縁膜４４が損傷されないの
で、Ｖt が変動するようなことも生じない。すなわち、
ＭＯＳＦＥＴのチャージングダメージは生じない。
配線側壁の堆積膜の膜厚が薄い場合には、電子トネリン
グ効果により、電子が堆積膜をトネリングして最外縁の
配線層５４に達し、それがバリヤメタル層５２を介して
他の配線に伝わって、蓄積した正電荷を相殺することに
より、配線層５４のチャージアンバランスが緩和され
る。従って、堆積膜の膜厚が厚い場合のように、ゲート
電極４４／基板４２間に電界が生成して、電子が基板４
２側からゲート絶縁膜４４を通って進入するようなこと
もない。よって、ゲート絶縁膜４４が損傷されないの
で、Ｖt が変動するようなことも生じない。すなわち、
ＭＯＳＦＥＴのチャージングダメージは生じない。
【００２０】以上の実験結果から、配線層をエッチング
した際、最外縁の配線の堆積膜の膜厚と、ΔＶt 、即ち
チャージングダメージとは明らかな相関関係がある。特
に、図７に示すように、堆積膜の膜厚が８０ｎｍ以上に
なると、ΔＶt が著しく増加すること、即ちチャージン
グダメージの程度が大きくなることが実験により確認さ
れた。このように、エッチングが完全に終了しないで、
各配線がバリヤメタル層等を介して繋がっている状態に
あるエッチング過程において、チャージングダメージが
起こる。
した際、最外縁の配線の堆積膜の膜厚と、ΔＶt 、即ち
チャージングダメージとは明らかな相関関係がある。特
に、図７に示すように、堆積膜の膜厚が８０ｎｍ以上に
なると、ΔＶt が著しく増加すること、即ちチャージン
グダメージの程度が大きくなることが実験により確認さ
れた。このように、エッチングが完全に終了しないで、
各配線がバリヤメタル層等を介して繋がっている状態に
あるエッチング過程において、チャージングダメージが
起こる。
【００２１】そこで、上記目的を達成するために、上述
の知見に基づいて、本発明に係る配線形成方法は、半導
体装置の配線形成方法であって、絶縁膜上に成膜された
配線層をドライエッチング法によりエッチングして、配
線と配線との間が設定配線間スペースで配列され、延在
する複数本の配線からなる配線群を形成する際、配線の
側壁に付着した堆積膜の膜厚が、配線のサイドエッチン
グを防止する限界膜厚以上であって、配線間スペースに
応じて変わるように、エッチングガス中に添加するフロ
ロカボーン系ガスの添加量を調整することを特徴として
いる。好適には、配線の側壁に付着した堆積膜の膜厚が
配線のサイドエッチングを防止する限界膜厚以上であっ
て、かつ、配線間スペースが大きいときには、配線群の
最外縁の配線の側壁に付着する堆積膜の膜厚が厚くなる
ように、配線間スペースが小さいときには、最外縁の配
線の側壁に付着する堆積膜の膜厚が薄くなるように、配
線間スペースの大小に応じて、エッチングガス中に添加
するフロロカボーン系ガスの添加量を調整する。
の知見に基づいて、本発明に係る配線形成方法は、半導
体装置の配線形成方法であって、絶縁膜上に成膜された
配線層をドライエッチング法によりエッチングして、配
線と配線との間が設定配線間スペースで配列され、延在
する複数本の配線からなる配線群を形成する際、配線の
側壁に付着した堆積膜の膜厚が、配線のサイドエッチン
グを防止する限界膜厚以上であって、配線間スペースに
応じて変わるように、エッチングガス中に添加するフロ
ロカボーン系ガスの添加量を調整することを特徴として
いる。好適には、配線の側壁に付着した堆積膜の膜厚が
配線のサイドエッチングを防止する限界膜厚以上であっ
て、かつ、配線間スペースが大きいときには、配線群の
最外縁の配線の側壁に付着する堆積膜の膜厚が厚くなる
ように、配線間スペースが小さいときには、最外縁の配
線の側壁に付着する堆積膜の膜厚が薄くなるように、配
線間スペースの大小に応じて、エッチングガス中に添加
するフロロカボーン系ガスの添加量を調整する。
【００２２】配線の側壁に付着した堆積膜の限界膜厚と
は、配線のサイドエッチングを抑制するために必要な最
小厚さを言い、通常、約６００Åから８００Å程度の厚
さである。本発明方法で形成する配線の材質には制約は
なく、例えばＡｌ、Ｗ等の金属、Ａｌ合金、Ｗ合金等の
合金、ＷＳｉ等のシリサイド、更にはポリシリコンを選
択できる。好適には、フロロカーボン系のガスとしてＣ
ＨＦ3 を使用し、最外縁の配線の側壁に付着する堆積膜
の膜厚を限界膜厚以上で８０ｎｍ以下になるように、Ｃ
ＨＦ3 ガスの流量、エッチングチャンバの圧力及び基板
温度を調整する。
は、配線のサイドエッチングを抑制するために必要な最
小厚さを言い、通常、約６００Åから８００Å程度の厚
さである。本発明方法で形成する配線の材質には制約は
なく、例えばＡｌ、Ｗ等の金属、Ａｌ合金、Ｗ合金等の
合金、ＷＳｉ等のシリサイド、更にはポリシリコンを選
択できる。好適には、フロロカーボン系のガスとしてＣ
ＨＦ3 を使用し、最外縁の配線の側壁に付着する堆積膜
の膜厚を限界膜厚以上で８０ｎｍ以下になるように、Ｃ
ＨＦ3 ガスの流量、エッチングチャンバの圧力及び基板
温度を調整する。
【００２３】本発明方法は、半導体装置の種類に制約な
く、配線を形成する際に適用できるが、ＭＯＳＦＥＴの
ゲート電極とコンタクトを介して接続されている配線層
をドライエッチング法によりエッチングして、配線を形
成する際に最適に適用できる。
く、配線を形成する際に適用できるが、ＭＯＳＦＥＴの
ゲート電極とコンタクトを介して接続されている配線層
をドライエッチング法によりエッチングして、配線を形
成する際に最適に適用できる。
【００２４】
【発明の実施の形態】以下に、添付図面を参照し、実施
例を挙げて本発明の実施の形態を具体的かつ詳細に説明
する。実施形態例 本実施形態例は、本発明に係る半導体装置の配線形成方
法をＭＯＳＦＥＴの配線形成に適用した実施形態の一例
である。図１（ａ）から（ｃ）は、本実施形態例の方法
に従ってＭＯＳＦＥＴの配線を形成する際の工程毎の基
板断面図である。本実施形態例は、ｎチャネルＭＯＳＦ
ＥＴの配線形成方法であって、ゲート電極にコンタクト
を介して接続する配線を形成する際に適用する。本実施
形態例では、図１（ａ）に示すように、素子分離領域１
０で区画された素子形成領域のシリコン基板１２上にゲ
ート絶縁膜１４を介して形成されたゲート電極１６と、
ゲート電極１６の両側のシリコン基板１２内に形成され
たｎ型拡散領域１８と、ゲート電極１６を覆う絶縁膜２
０とを有するウエハの絶縁膜２０上に配線を形成する。
例を挙げて本発明の実施の形態を具体的かつ詳細に説明
する。実施形態例 本実施形態例は、本発明に係る半導体装置の配線形成方
法をＭＯＳＦＥＴの配線形成に適用した実施形態の一例
である。図１（ａ）から（ｃ）は、本実施形態例の方法
に従ってＭＯＳＦＥＴの配線を形成する際の工程毎の基
板断面図である。本実施形態例は、ｎチャネルＭＯＳＦ
ＥＴの配線形成方法であって、ゲート電極にコンタクト
を介して接続する配線を形成する際に適用する。本実施
形態例では、図１（ａ）に示すように、素子分離領域１
０で区画された素子形成領域のシリコン基板１２上にゲ
ート絶縁膜１４を介して形成されたゲート電極１６と、
ゲート電極１６の両側のシリコン基板１２内に形成され
たｎ型拡散領域１８と、ゲート電極１６を覆う絶縁膜２
０とを有するウエハの絶縁膜２０上に配線を形成する。
【００２５】先ず、図１（ａ）に示すように、絶縁膜２
０を貫通してゲート電極１６と導通するコンタクト２２
を常用の方法により形成し、続いて絶縁膜２０上に膜厚
１２００Åのバリアメタル層２２及び膜厚６０００Åの
配線層２４をスパッタ法により堆積する。バリアメタル
層２２はＴｉＮ層（膜厚１０００Å）／Ｔｉ層（膜厚２
００Å）の積層膜であり、配線層２４はＣｕが０．５質
量％で残部がＡｌである。
０を貫通してゲート電極１６と導通するコンタクト２２
を常用の方法により形成し、続いて絶縁膜２０上に膜厚
１２００Åのバリアメタル層２２及び膜厚６０００Åの
配線層２４をスパッタ法により堆積する。バリアメタル
層２２はＴｉＮ層（膜厚１０００Å）／Ｔｉ層（膜厚２
００Å）の積層膜であり、配線層２４はＣｕが０．５質
量％で残部がＡｌである。
【００２６】次いで、フォトレジスト膜を成膜し、図１
（ｂ）に示すように、線幅Ｗが０．１８μｍ、配線間ス
ペースＳが０．３μｍの配線パターンを有すエッチング
マスク２６をフォトリソグラフィ技術により形成する。
（ｂ）に示すように、線幅Ｗが０．１８μｍ、配線間ス
ペースＳが０．３μｍの配線パターンを有すエッチング
マスク２６をフォトリソグラフィ技術により形成する。
【００２７】次いで、エッチング装置として誘導結合型
エッチング装置を使って、次のエッチング条件でアルミ
ニウム配線層をエッチングし、図１（ｃ）に示すよう
に、バリヤメタル層２２及び配線層２４からなる配線２
８を絶縁膜２０上に形成した。 エッチング条件 圧力 ：１５ｍTorr 温度 ：６０℃ 出力 ：６００Ｗ バイアス出力 ：２００Ｗ エッチングガス：ＢＣｌ3 ／１００sccm、Ｃｌ2 ／６０sccm ＣＨＦ3 ／３０sccm
エッチング装置を使って、次のエッチング条件でアルミ
ニウム配線層をエッチングし、図１（ｃ）に示すよう
に、バリヤメタル層２２及び配線層２４からなる配線２
８を絶縁膜２０上に形成した。 エッチング条件 圧力 ：１５ｍTorr 温度 ：６０℃ 出力 ：６００Ｗ バイアス出力 ：２００Ｗ エッチングガス：ＢＣｌ3 ／１００sccm、Ｃｌ2 ／６０sccm ＣＨＦ3 ／３０sccm
【００２８】本実施形態例で形成した配線は、最外縁の
配線の側壁に、側壁中央部で８０ｎｍの膜厚の堆積膜が
形成されており、限界膜厚以上の堆積膜が形成されてい
るので、サイドエッチングが生じた形跡はない。また、
本実施形態例で形成した配線を備えたｎチャネルＭＯＳ
ＦＥＴのΔＶt は０．１Ｖであったので、ＭＯＳＦＥＴ
のチャージングダメージは許容範囲内であると言える。
配線の側壁に、側壁中央部で８０ｎｍの膜厚の堆積膜が
形成されており、限界膜厚以上の堆積膜が形成されてい
るので、サイドエッチングが生じた形跡はない。また、
本実施形態例で形成した配線を備えたｎチャネルＭＯＳ
ＦＥＴのΔＶt は０．１Ｖであったので、ＭＯＳＦＥＴ
のチャージングダメージは許容範囲内であると言える。
【００２９】
【発明の効果】本発明によれば、絶縁膜上に成膜された
配線層をドライエッチング法によりエッチングして、配
線と配線との間が設定配線間スペースで配列され、同じ
方向に延在する複数本の配線からなる配線群を形成する
際、配線間スペースの大小に応じて、エッチングガス中
に添加するフロロカボーン系のガスの添加量を調整し、
配線間スペースが大きいときには、最外縁の配線の側壁
に付着する堆積膜の膜厚が厚くなるように、配線間スペ
ースが小さいときには、最外縁の配線の側壁に付着する
堆積膜の膜厚が薄くなるようにする。これにより、配線
層のエッチングの際の電子シェーディング効果に起因し
て生じたチャージアンバランスによる半導体装置の損
傷、例えばＭＯＳＦＥＴのゲート電極及びゲート絶縁膜
の損傷を防止することができる。
配線層をドライエッチング法によりエッチングして、配
線と配線との間が設定配線間スペースで配列され、同じ
方向に延在する複数本の配線からなる配線群を形成する
際、配線間スペースの大小に応じて、エッチングガス中
に添加するフロロカボーン系のガスの添加量を調整し、
配線間スペースが大きいときには、最外縁の配線の側壁
に付着する堆積膜の膜厚が厚くなるように、配線間スペ
ースが小さいときには、最外縁の配線の側壁に付着する
堆積膜の膜厚が薄くなるようにする。これにより、配線
層のエッチングの際の電子シェーディング効果に起因し
て生じたチャージアンバランスによる半導体装置の損
傷、例えばＭＯＳＦＥＴのゲート電極及びゲート絶縁膜
の損傷を防止することができる。
【図１】図１（ａ）から（ｃ）は、実施形態例の方法に
従ってＭＯＳＦＥＴの配線を形成する際の工程毎の基板
断面図である。
従ってＭＯＳＦＥＴの配線を形成する際の工程毎の基板
断面図である。
【図２】実験の配線試料の構成を示す断面図である。
【図３】ＭＯＳＦＥＴのしきい値電圧Ｖt のシフト量
（変動量）ΔＶt と、ＣＨＦ3 添加量との関係を示すグ
ラフである。
（変動量）ΔＶt と、ＣＨＦ3 添加量との関係を示すグ
ラフである。
【図４】図４（ａ）から（ｃ）は、それぞれ、ＣＨＦ3
添加量をパラメータとし、更にＣＨＦ3 添加量毎に配線
間スペースをパラメータとして、アンテン比Ａ／ＲとＶ
t との関係を示すグラフである。
添加量をパラメータとし、更にＣＨＦ3 添加量毎に配線
間スペースをパラメータとして、アンテン比Ａ／ＲとＶ
t との関係を示すグラフである。
【図５】図５（ｄ）と（ｅ）は、それぞれ、図４（ａ）
から（ｃ）と同様に、ＣＨＦ3添加量をパラメータと
し、更にＣＨＦ3 添加量毎に配線間スペースをパラメー
タとして、アンテン比Ａ／ＲとＶt との関係を示すグラ
フである。
から（ｃ）と同様に、ＣＨＦ3添加量をパラメータと
し、更にＣＨＦ3 添加量毎に配線間スペースをパラメー
タとして、アンテン比Ａ／ＲとＶt との関係を示すグラ
フである。
【図６】図６（ａ）は最外縁の配線の側壁に堆積した堆
積膜の膜厚とＣＨＦ3 添加量との関係を示すグラフであ
り、図６（ｂ）は堆積膜の膜厚の計測位置を示す図であ
る。
積膜の膜厚とＣＨＦ3 添加量との関係を示すグラフであ
り、図６（ｂ）は堆積膜の膜厚の計測位置を示す図であ
る。
【図７】配線間スペースをパラメータにして、堆積膜の
膜厚とΔＶt との関係を示すグラフである。
膜厚とΔＶt との関係を示すグラフである。
【図８】図８（ａ）及び（ｂ）は、それぞれ、堆積膜の
膜厚が厚い場合と、堆積膜の膜厚が薄い場合の配線側壁
の堆積膜と電子との相互作用を説明する模式的断面図で
ある。
膜厚が厚い場合と、堆積膜の膜厚が薄い場合の配線側壁
の堆積膜と電子との相互作用を説明する模式的断面図で
ある。
１０ 素子分離領域 １２ シリコン基板 １４ ゲート絶縁膜 １６ ゲート電極 １８ ｎ型拡散領域 ２０ 絶縁膜 ２２ バリアメタル層 ２４ 配線層 ２６ エッチングマスク ２８ 配線 ３０ ゲート電極 ３２ 絶縁膜 ３４ コンタクト ３６ バリヤメタル層 ３８ アルミニウム配線層 ４０ エッチングマスク ４２ シリコン基板 ４４ ゲート絶縁膜 ４６ ゲート電極 ４８ 拡散領域 ５０ 絶縁膜 ５２ バリアメタル層 ５４ 配線層 ５６ コンタクト ５８ エッチングマスク
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F004 AA06 BA20 CA02 CA08 DA00 DA01 DA02 DA03 DA04 DA11 DA15 DA16 DB09 DB12 DB16 EA13 EB02
Claims (4)
- 【請求項１】 半導体装置の配線形成方法であって、絶
縁膜上に成膜された配線層をドライエッチング法により
エッチングして、配線と配線との間が設定配線間スペー
スで配列され、延在する複数本の配線からなる配線群を
形成する際、配線の側壁に付着した堆積膜の膜厚が、配
線のサイドエッチングを防止する限界膜厚以上であっ
て、配線間スペースに応じて変わるように、エッチング
ガス中に添加するフロロカボーン系ガスの添加量を調整
することを特徴とする半導体装置の配線形成方法。 - 【請求項２】 配線の側壁に付着した堆積膜の膜厚が配
線のサイドエッチングを防止する限界膜厚以上であっ
て、かつ、配線間スペースが大きいときには、配線群の
最外縁の配線の側壁に付着する堆積膜の膜厚が厚くなる
ように、配線間スペースが小さいときには、最外縁の配
線の側壁に付着する堆積膜の膜厚が薄くなるように、配
線間スペースの大小に応じて、エッチングガス中に添加
するフロロカボーン系ガスの添加量を調整することを特
徴とする請求項１に記載の半導体装置の配線形成方法。 - 【請求項３】 フロロカーボン系のガスとしてＣＨＦ3
ガスを使用し、最外縁の配線の側壁に付着する堆積膜の
膜厚が限界膜厚以上で８０ｎｍ以下になるように、ＣＨ
Ｆ3 ガスの流量、エッチングチャンバの圧力及び基板温
度を調整することを特徴とする請求項１又は２に記載の
半導体装置の配線形成方法。 - 【請求項４】 エッチングする配線層が、ＭＯＳＦＥＴ
のゲート電極とコンタクトを介して接続されていること
を特徴とする請求項１から３のうちのいずれか１項に記
載の半導体装置の配線形成方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11226189A JP2001053057A (ja) | 1999-08-10 | 1999-08-10 | 半導体装置の配線形成方法 |
| US09/635,104 US6391772B1 (en) | 1999-08-10 | 2000-08-09 | Method for forming interconnects in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11226189A JP2001053057A (ja) | 1999-08-10 | 1999-08-10 | 半導体装置の配線形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001053057A true JP2001053057A (ja) | 2001-02-23 |
Family
ID=16841291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11226189A Pending JP2001053057A (ja) | 1999-08-10 | 1999-08-10 | 半導体装置の配線形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6391772B1 (ja) |
| JP (1) | JP2001053057A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7923268B2 (en) | 2008-08-25 | 2011-04-12 | Oki Semiconductor Co., Ltd. | Method of measuring resistivity of sidewall of contact hole |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7247252B2 (en) * | 2002-06-20 | 2007-07-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of avoiding plasma arcing during RIE etching |
| KR100523920B1 (ko) * | 2003-06-30 | 2005-10-25 | 주식회사 하이닉스반도체 | 플래시 소자의 제조 방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3883144B2 (ja) * | 1997-09-30 | 2007-02-21 | 富士通株式会社 | 半導体装置の製造方法 |
-
1999
- 1999-08-10 JP JP11226189A patent/JP2001053057A/ja active Pending
-
2000
- 2000-08-09 US US09/635,104 patent/US6391772B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7923268B2 (en) | 2008-08-25 | 2011-04-12 | Oki Semiconductor Co., Ltd. | Method of measuring resistivity of sidewall of contact hole |
Also Published As
| Publication number | Publication date |
|---|---|
| US6391772B1 (en) | 2002-05-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5578166A (en) | Method of reactive ion etching of a thin copper film | |
| JPH06140396A (ja) | 半導体装置とその製法 | |
| KR20020027520A (ko) | 에칭 공정용 측벽 폴리머 형성 가스 첨가제 | |
| US11742241B2 (en) | ALD (atomic layer deposition) liner for via profile control and related applications | |
| US5849641A (en) | Methods and apparatus for etching a conductive layer to improve yield | |
| KR20080060376A (ko) | 반도체 소자의 제조방법 | |
| US5259922A (en) | Drying etching method | |
| JP3193632B2 (ja) | 酸化物のエッチング方法 | |
| US6103631A (en) | Method of manufacturing semiconductor device | |
| KR100418644B1 (ko) | 반도체장치 및 그의 제조방법 | |
| US6815334B2 (en) | Method for forming multi-layer metal line of semiconductor device | |
| JP3318801B2 (ja) | ドライエッチング方法 | |
| US6103639A (en) | Method of reducing pin holes in a nitride passivation layer | |
| JP2001053057A (ja) | 半導体装置の配線形成方法 | |
| US6399497B2 (en) | Semiconductor manufacturing process and semiconductor device | |
| KR100197669B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| CN108400109A (zh) | 接触孔的制造方法 | |
| JP2000049340A (ja) | 半導体装置及びその製造方法 | |
| US6057246A (en) | Method for etching a metal layer with dimensional control | |
| JPH11238732A (ja) | 配線構造およびボンディングパッド開口の形成法 | |
| JPH0774148A (ja) | ドライエッチング方法 | |
| KR100406738B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100519644B1 (ko) | 반도체 소자의 게이트 형성 방법 | |
| KR100533880B1 (ko) | 고밀도 플라즈마 화학기상증착 방법 | |
| JP2001358128A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040113 |