JPS6354768A - プレ−ナ型サイリスタ - Google Patents
プレ−ナ型サイリスタInfo
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- JPS6354768A JPS6354768A JP19923286A JP19923286A JPS6354768A JP S6354768 A JPS6354768 A JP S6354768A JP 19923286 A JP19923286 A JP 19923286A JP 19923286 A JP19923286 A JP 19923286A JP S6354768 A JPS6354768 A JP S6354768A
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- Japan
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- layer
- main surface
- diffusion layer
- region
- electrode
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000004065 semiconductor Substances 0.000 claims abstract description 13
- 230000000149 penetrating effect Effects 0.000 claims abstract description 7
- 239000008188 pellet Substances 0.000 claims abstract 2
- 238000009792 diffusion process Methods 0.000 claims description 35
- 230000015556 catabolic process Effects 0.000 abstract description 15
- 230000002093 peripheral effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 230000035515 penetration Effects 0.000 description 2
- 244000035744 Hura crepitans Species 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、プレーナ型のサイリスクに係り、特にそのチ
ップ外周部構造で、高耐圧かつ小型なチップを得るため
の構造に関する。
ップ外周部構造で、高耐圧かつ小型なチップを得るため
の構造に関する。
ブレーナ型サイリスタは、一般に第４図に示すように、
Ｎ−型半導体基板ＩＫＰ型ベース拡散層４とＮ型エミッ
タ拡散層５とを有し、裏面にはＰ型のアノード拡散層２
を有し、基板１の周辺の表面にはアノード拡散層２に達
するＰ型貫通拡散」３を有している。アノード電極１１
は裏面にカソード電極８およびゲート電極９は表面に設
けられている。外周部耐圧構造は、順方向、逆方向の耐
圧を発生させるために、主としてＮ型基板１の側で空乏
層を広げるようにしている。この構造では、このとき順
方向、逆方向のそれぞれの空乏層の広がシは、Ｎ型基板
１の中央部に設けたＮ” ｌｑ拡散層１２で止められ、
相互に重ならないように砂室した領域で安定した耐圧を
得上りとじている。
Ｎ−型半導体基板ＩＫＰ型ベース拡散層４とＮ型エミッ
タ拡散層５とを有し、裏面にはＰ型のアノード拡散層２
を有し、基板１の周辺の表面にはアノード拡散層２に達
するＰ型貫通拡散」３を有している。アノード電極１１
は裏面にカソード電極８およびゲート電極９は表面に設
けられている。外周部耐圧構造は、順方向、逆方向の耐
圧を発生させるために、主としてＮ型基板１の側で空乏
層を広げるようにしている。この構造では、このとき順
方向、逆方向のそれぞれの空乏層の広がシは、Ｎ型基板
１の中央部に設けたＮ” ｌｑ拡散層１２で止められ、
相互に重ならないように砂室した領域で安定した耐圧を
得上りとじている。
上記のものよりさらに高耐圧を発生させる場合は、通常
第５図に示すように、ベース拡散層４の外周部にこれを
囲むＰ型拡散層６をリング状に設けて空乏層の広がりを
太きくシ、空乏層曲率を緩和した構造にして電界を弱め
ている。
第５図に示すように、ベース拡散層４の外周部にこれを
囲むＰ型拡散層６をリング状に設けて空乏層の広がりを
太きくシ、空乏層曲率を緩和した構造にして電界を弱め
ている。
上述した遠来のプレーナ型サイリスタにおける高耐圧化
構造は、第５図の様な構造であれば所要の耐圧は得られ
るが、順方向、逆方向での空乏層広がり領域を独立させ
ているため、チップサイズは大きなものとなってしまう
欠点を有している。
構造は、第５図の様な構造であれば所要の耐圧は得られ
るが、順方向、逆方向での空乏層広がり領域を独立させ
ているため、チップサイズは大きなものとなってしまう
欠点を有している。
この空乏層広がり領域を独立させる構造は、ブロッキン
グ試験での耐圧の安定性を得るためのもので、Ｎ＋拡散
層１２で表面領域の空乏層の広がりを制御し、絶縁膜７
中の可動イオン等の動きをおさえようとするものである
が、基本的にはこのＮ＋拡散層１２は固定した電位とな
っていないだめ、耐圧の変動をおこす構造となっておシ
、この点を回避するため空乏層広がり領域としては余裕
をもった設計にしなければならないという点で不利なも
のとなっている。
グ試験での耐圧の安定性を得るためのもので、Ｎ＋拡散
層１２で表面領域の空乏層の広がりを制御し、絶縁膜７
中の可動イオン等の動きをおさえようとするものである
が、基本的にはこのＮ＋拡散層１２は固定した電位とな
っていないだめ、耐圧の変動をおこす構造となっておシ
、この点を回避するため空乏層広がり領域としては余裕
をもった設計にしなければならないという点で不利なも
のとなっている。
本発明のプレーナ型サイリスクによれば、プレーナ型サ
イリスクとして従来の構造から延長した高耐圧構造によ
るチップサイズ大型化の不利な点を解決するために、半
導体基板表面にベース領域とエミッタ領域を有し、裏面
にアノード領域を有し、アノード領域は表面周辺部から
の貫通領域に接続されたプレーナ型サイリスタに於いて
、ベース領域に接触するゲート電極を基板表面出番て絶
縁膜を介して延在させ、貫通領域に接触した電極を基板
表面上に絶縁膜を介して延在せしめ、さらに基板表面の
ベース領域と貫通領域との中間領域にベース領域をとシ
囲むベース領域と同じ導電型の環状領域とを有している
。
イリスクとして従来の構造から延長した高耐圧構造によ
るチップサイズ大型化の不利な点を解決するために、半
導体基板表面にベース領域とエミッタ領域を有し、裏面
にアノード領域を有し、アノード領域は表面周辺部から
の貫通領域に接続されたプレーナ型サイリスタに於いて
、ベース領域に接触するゲート電極を基板表面出番て絶
縁膜を介して延在させ、貫通領域に接触した電極を基板
表面上に絶縁膜を介して延在せしめ、さらに基板表面の
ベース領域と貫通領域との中間領域にベース領域をとシ
囲むベース領域と同じ導電型の環状領域とを有している
。
このような構造にすることによシ、２つの延在せしめら
れたＮ極が、それぞれ一方が表面での空乏層の広がシを
大きくし耐圧を改善しつつ他方が酸化膜質の状態によシ
ネ必要に広がろうとする空乏層の広がシを固定した電位
でおさえる役割を果し、さらに基板の中間領域に形成し
た環状領域により電界強度を緩和し耐圧を高めるように
作用する。
れたＮ極が、それぞれ一方が表面での空乏層の広がシを
大きくし耐圧を改善しつつ他方が酸化膜質の状態によシ
ネ必要に広がろうとする空乏層の広がシを固定した電位
でおさえる役割を果し、さらに基板の中間領域に形成し
た環状領域により電界強度を緩和し耐圧を高めるように
作用する。
次Ｋ、本発明について図面を参照してより詳細に説明す
る。
る。
第１図は本発明の一実施例の所面図である。Ｎ型半導体
基鈑１の表面にＰ型ベース拡散層４とＰ型環状拡散層６
とを形成し、半導体基板１の裏面ＫＰ型アノード拡散層
２を形成し、表裏面を貫通するＰ型貫通拡散層３を形成
した後、炉型エミッタ拡散層５を形成し、次に表面の絶
縁酸化膜７Ｆ所定の開孔を設けるとともに表面を露出し
てそれぞれの拡散層３．４．５および２に電極１０．９
．８および１１を形成する。Ｐ型ベース拡散層４に設け
たゲート電極９は半導体基板１上に延在し、Ｐ型貫通拡
散層３に設けた貢通層電極１０も半導体基板１上に延在
するように形成する。
基鈑１の表面にＰ型ベース拡散層４とＰ型環状拡散層６
とを形成し、半導体基板１の裏面ＫＰ型アノード拡散層
２を形成し、表裏面を貫通するＰ型貫通拡散層３を形成
した後、炉型エミッタ拡散層５を形成し、次に表面の絶
縁酸化膜７Ｆ所定の開孔を設けるとともに表面を露出し
てそれぞれの拡散層３．４．５および２に電極１０．９
．８および１１を形成する。Ｐ型ベース拡散層４に設け
たゲート電極９は半導体基板１上に延在し、Ｐ型貫通拡
散層３に設けた貢通層電極１０も半導体基板１上に延在
するように形成する。
このような構造で、たとえば順方向にバイアスを印加し
たとき（カソード、ゲート負電位、アノード正電位）に
、第２図に示すように空乏層は、まず低バイアス時は図
中破線ａのように広がり、ゲー）ｉ極９がいわゆるフィ
ールドプレートとして働いている。バイアスを上げてい
くと、空乏層は表面近傍でＰ型環状拡散層６に到達し、
いわゆるフィールドリングとしての働きを示し、図中−
点鎖５ｂのように広がる。この効果により電界は緩和さ
れ耐圧は維持される。さらにバイアスを上げると空乏層
はアノード電位に固定された貫通周電極１０の制限を受
けて、図中二点鎖線Ｃのようになりブレークダウンをお
こすような構造と々っている。
たとき（カソード、ゲート負電位、アノード正電位）に
、第２図に示すように空乏層は、まず低バイアス時は図
中破線ａのように広がり、ゲー）ｉ極９がいわゆるフィ
ールドプレートとして働いている。バイアスを上げてい
くと、空乏層は表面近傍でＰ型環状拡散層６に到達し、
いわゆるフィールドリングとしての働きを示し、図中−
点鎖５ｂのように広がる。この効果により電界は緩和さ
れ耐圧は維持される。さらにバイアスを上げると空乏層
はアノード電位に固定された貫通周電極１０の制限を受
けて、図中二点鎖線Ｃのようになりブレークダウンをお
こすような構造と々っている。
また逆バイアス印加時には上述の役割が入れ替り、貫通
周電極１０がフィールドプレートとしてゲート電極９が
空乏層の広がシをおさえる働きをもつようにかり、安定
々耐圧を得る。
周電極１０がフィールドプレートとしてゲート電極９が
空乏層の広がシをおさえる働きをもつようにかり、安定
々耐圧を得る。
またこのような構造とすることにより、空乏層広がυ領
域を共有しチップサイズの大型化をすることなく高耐圧
を発生させることが可能となっている。
域を共有しチップサイズの大型化をすることなく高耐圧
を発生させることが可能となっている。
第３図は本発明の他の実施例の断面図である。
これは前掲の一実施例をより高耐圧なものＫしたもので
あり、フィールドリングに相当する環状拡散層６′を２
本にしたものである。本構造では、順逆両方向の耐圧構
造を共有するためフィールドリングの１本の追加によシ
両方向の耐圧向上をはかることができる利点をもってい
る。
あり、フィールドリングに相当する環状拡散層６′を２
本にしたものである。本構造では、順逆両方向の耐圧構
造を共有するためフィールドリングの１本の追加によシ
両方向の耐圧向上をはかることができる利点をもってい
る。
さらに高耐圧構造としては、絶縁酸化膜７の厚さを厚く
することなどＫよ）、向上をはかシ信頼性の向上もはか
ることができる。
することなどＫよ）、向上をはかシ信頼性の向上もはか
ることができる。
以上説明したように、本発明は対向したゲート電極と貫
通層電極とを半導体基板上に延在せしめがフィールドリ
ングを形成したことで、空乏層の広がシを制御する機能
をもたせ絶縁膜質及びその変動に対し大きな影響を受け
ることなく安定した高耐圧を得ることができる効果をも
っている。
通層電極とを半導体基板上に延在せしめがフィールドリ
ングを形成したことで、空乏層の広がシを制御する機能
をもたせ絶縁膜質及びその変動に対し大きな影響を受け
ることなく安定した高耐圧を得ることができる効果をも
っている。
また本構造は空乏層広がシ領域を順方向、逆方向で共有
するようになっているため、素子のサイズは従来品の構
造に比べ第２図中距離ｄにあたる長さを小さくすること
が出来、チップサイズの小型化に対して有効な手段とな
っている。
するようになっているため、素子のサイズは従来品の構
造に比べ第２図中距離ｄにあたる長さを小さくすること
が出来、チップサイズの小型化に対して有効な手段とな
っている。
第１図は本発明の一実施例による半導体装置の断面図、
第２図はその外周部拡大断面図、第３図は本発明の他の
実施例断面図、第４図および第５図はそれぞれ従来の構
潰を示す断面図である。 １・・・・・・Ｎ型半導体基板、２・・・・・・Ｐ型ア
ノード拡散層、３・・・・・・Ｐ型貫通拡散層、４・・
・・・・Ｐ型ベース拡散層、５・・・・・・炉型エミッ
タ拡散層、６・・・・・・Ｐ型環状拡散層、７・・・・
・・絶Ｒ酸化膜、８・・・・・・カソード電極、９・・
・・・・ゲート電極、１０・・・・・・貫通層電極、１
１・・・・・・アノード電極、１２・・・・・・１拡散
層。 代理人 弁理士 内 原 日 −１−１“・７
．。 ＼−一、− ライ１ １ １ジ］
４； へ・：又ａ肴乏Ａシロ；エミイタを
区Ａ文４ｈ 箭２回
第２図はその外周部拡大断面図、第３図は本発明の他の
実施例断面図、第４図および第５図はそれぞれ従来の構
潰を示す断面図である。 １・・・・・・Ｎ型半導体基板、２・・・・・・Ｐ型ア
ノード拡散層、３・・・・・・Ｐ型貫通拡散層、４・・
・・・・Ｐ型ベース拡散層、５・・・・・・炉型エミッ
タ拡散層、６・・・・・・Ｐ型環状拡散層、７・・・・
・・絶Ｒ酸化膜、８・・・・・・カソード電極、９・・
・・・・ゲート電極、１０・・・・・・貫通層電極、１
１・・・・・・アノード電極、１２・・・・・・１拡散
層。 代理人 弁理士 内 原 日 −１−１“・７
．。 ＼−一、− ライ１ １ １ジ］
４； へ・：又ａ肴乏Ａシロ；エミイタを
区Ａ文４ｈ 箭２回
Claims (1)
- 半導体基板の第１主表面上にベース拡散層およびエミッ
タ拡散層をもち、ペレット外周部には第２主表面まで貫
通する拡散層を有しかつ他主表面は全面にわたり貫通層
と同じ導伝型の拡散層を有するプレーナ型サイリスタに
おいて、前記第１主表面上の前記ベース拡散層と前記貫
通拡散層との中間部に前記ベース拡散層と同導伝型の拡
散層を前記ベース拡散層を囲むように、リング状に設け
さらに前記第１主表面上の前記ベース電極に接触する電
極と前記貫通層と接触する電極とを前記半導体基板の前
記第１主表面上まで絶縁膜を介して延在せしめたことを
特徴とするプレーナ型サイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19923286A JPS6354768A (ja) | 1986-08-25 | 1986-08-25 | プレ−ナ型サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19923286A JPS6354768A (ja) | 1986-08-25 | 1986-08-25 | プレ−ナ型サイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6354768A true JPS6354768A (ja) | 1988-03-09 |
Family
ID=16404351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19923286A Pending JPS6354768A (ja) | 1986-08-25 | 1986-08-25 | プレ−ナ型サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6354768A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5072312A (en) * | 1988-03-15 | 1991-12-10 | Siemens Aktiengesellschaft | Thyristor with high positive and negative blocking capability |
| JP2020004903A (ja) * | 2018-06-29 | 2020-01-09 | 新電元工業株式会社 | 半導体装置およびその製造方法 |
-
1986
- 1986-08-25 JP JP19923286A patent/JPS6354768A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5072312A (en) * | 1988-03-15 | 1991-12-10 | Siemens Aktiengesellschaft | Thyristor with high positive and negative blocking capability |
| JP2020004903A (ja) * | 2018-06-29 | 2020-01-09 | 新電元工業株式会社 | 半導体装置およびその製造方法 |
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