JP2003031791A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 抵抗性フィールドプレートの漏れ電流を容易
に低減することが困難でった。 【解決手段】 多結晶シリコンから成る抵抗性フィール
ドプレート６をアノード電極とＥＱＲ電極との間に配置
する。抵抗性フィールドプレート６を内周側の第１の環
状部分１４と、外周側の第２の環状部分１５と、これ等
の間の複数の幹部１６と、各幹部１６から横方向に突出
した枝部１７とで構成する。枝部１７は定常時に電流が
流れないように形成し、漏れ電流を低減させる。
に低減することが困難でった。 【解決手段】 多結晶シリコンから成る抵抗性フィール
ドプレート６をアノード電極とＥＱＲ電極との間に配置
する。抵抗性フィールドプレート６を内周側の第１の環
状部分１４と、外周側の第２の環状部分１５と、これ等
の間の複数の幹部１６と、各幹部１６から横方向に突出
した枝部１７とで構成する。枝部１７は定常時に電流が
流れないように形成し、漏れ電流を低減させる。
Description
【０００１】
【発明の属する技術分野】本発明は、抵抗性フィ−ルド
プレートを有するダイオード、トランジスタショットキ
バリアダイオ−ド等の半導体装置に関する。
プレートを有するダイオード、トランジスタショットキ
バリアダイオ−ド等の半導体装置に関する。
【０００２】
【従来の技術】ＰＮ接合やショットキ障壁の周辺耐圧を
向上するために、抵抗性フィ−ルドプレートを備えた高
耐圧半導体素子は例えば、特開昭５８−５３８６０号公
報、特開平７−３２６７７５号公報等で公知である。抵
抗性フィールドプレートを備えた半導体素子では、ＰＮ
接合やショットキ障壁に逆方向バイアスが印加される
と、抵抗性フィールドプレートに微小な電流が流れ、フ
ィールドプレートにはその一端側から他端側に向ってそ
の電位が線形的に減少する電位勾配が生じる。この結
果、ＰＮ接合やショットキ障壁に隣接して形成される空
乏層が良好に広げられ、ＰＮ接合又はショットキ障壁の
周辺部分の電界集中が緩和されて、耐圧向上が図られ
る。
向上するために、抵抗性フィ−ルドプレートを備えた高
耐圧半導体素子は例えば、特開昭５８−５３８６０号公
報、特開平７−３２６７７５号公報等で公知である。抵
抗性フィールドプレートを備えた半導体素子では、ＰＮ
接合やショットキ障壁に逆方向バイアスが印加される
と、抵抗性フィールドプレートに微小な電流が流れ、フ
ィールドプレートにはその一端側から他端側に向ってそ
の電位が線形的に減少する電位勾配が生じる。この結
果、ＰＮ接合やショットキ障壁に隣接して形成される空
乏層が良好に広げられ、ＰＮ接合又はショットキ障壁の
周辺部分の電界集中が緩和されて、耐圧向上が図られ
る。
【０００３】
【発明が解決しようとする課題】このように、抵抗性フ
ィ−ルドプレートを備えた半導体素子では、ＰＮ接合等
に逆方向バイアスが印加されたときに、ＰＮ接合等を介
して流れる漏れ電流と抵抗性フィールドプレートを介し
て流れる漏れ電流とが生じる。半導体デバイスにおい
て、逆方向の漏れ電流は少ないことが望まれるが、この
ためには抵抗性フィ−ルドプレートを介して流れる漏れ
電流レベルを極力小さくする必要がある。しかし、特開
昭５８−５３８６０号に記載されている一様な面で形成
された抵抗性フィードプレートでは抵抗値が低くなり、
その結果漏れ電流が大きくなる。これを解決するには、
抵抗性フィールドプレートの厚みを薄く形成することで
抵抗値を高めることが考えられるが、加工精度によりば
らつきが生じ、安定性に欠けるといった問題がある。ま
た、抵抗性フィールドプレートの比抵抗を大きくするた
めに、使用できる材料が限られてしまい、設計の自由度
が制限されるという問題点もある。更に、一様な面で形
成された抵抗性フィールドプレートでは、その内部で電
圧は一様な傾斜を持つため、任意の電位配分をさせるこ
とが困難であるといった問題もある。また、特開平７−
３２６７７５号に記載されているように抵抗性フィール
ドプレートを帯状に形成すると、漏れ電流を小さくする
ことができる。しかし、所望の帯状パターンを高精度に
形成することが要求される。即ち、パターンが目標通り
に形成されないと、目標としない部分にも電流が流れ、
フィールドプレートの均一性が損なわれる恐れがある。
ィ−ルドプレートを備えた半導体素子では、ＰＮ接合等
に逆方向バイアスが印加されたときに、ＰＮ接合等を介
して流れる漏れ電流と抵抗性フィールドプレートを介し
て流れる漏れ電流とが生じる。半導体デバイスにおい
て、逆方向の漏れ電流は少ないことが望まれるが、この
ためには抵抗性フィ−ルドプレートを介して流れる漏れ
電流レベルを極力小さくする必要がある。しかし、特開
昭５８−５３８６０号に記載されている一様な面で形成
された抵抗性フィードプレートでは抵抗値が低くなり、
その結果漏れ電流が大きくなる。これを解決するには、
抵抗性フィールドプレートの厚みを薄く形成することで
抵抗値を高めることが考えられるが、加工精度によりば
らつきが生じ、安定性に欠けるといった問題がある。ま
た、抵抗性フィールドプレートの比抵抗を大きくするた
めに、使用できる材料が限られてしまい、設計の自由度
が制限されるという問題点もある。更に、一様な面で形
成された抵抗性フィールドプレートでは、その内部で電
圧は一様な傾斜を持つため、任意の電位配分をさせるこ
とが困難であるといった問題もある。また、特開平７−
３２６７７５号に記載されているように抵抗性フィール
ドプレートを帯状に形成すると、漏れ電流を小さくする
ことができる。しかし、所望の帯状パターンを高精度に
形成することが要求される。即ち、パターンが目標通り
に形成されないと、目標としない部分にも電流が流れ、
フィールドプレートの均一性が損なわれる恐れがある。
【０００４】そこで、本発明の目的は、漏れ電流を小さ
くすることができ且つ所望のフィールドプレート効果を
容易に得ることができる半導体装置を提供することにあ
る。
くすることができ且つ所望のフィールドプレート効果を
容易に得ることができる半導体装置を提供することにあ
る。
【０００５】
【課題を解決するための手段】上記課題を解決し、上記
目的を達成するための本発明は、第１及び第２の主面を
有すると共に少なくとも第１及び第２の半導体領域を含
み、前記第１の半導体領域は前記第１の主面に露出する
部分を有すると共に第１の導電型を有し、前記第２の半
導体領域は前記第１の主面に露出する部分を有するよう
に前記第１の半導体領域の中に島状に配置されていると
共に前記第１の導電型と反対の第２の導電型を有してい
る半導体基板と、前記第２の半導体領域に電圧を印加す
ることができるように前記半導体基板の前記第１の主面
に配置された第１の電極と、前記第１の半導体領域に電
圧を印加するための第２の電極と、前記第１の電極を囲
むように前記半導体基板の前記第１の主面上に形成され
た絶縁膜と、前記絶縁膜を囲むように配置され且つ前記
第１の半導体領域に接続された第３の電極と、前記絶縁
膜上に配置され、且つその内周側部分が前記第１の電極
に接続され、その外周側部分が前記第３の電極に接続さ
れている抵抗性フィールドプレートとを備えた半導体装
置において、前記抵抗性フィールドプレートは前記第１
の電極から前記第３の電極に至る帯状幹部と前記帯状幹
部から枝状に分岐している複数の分岐部とを有し、前記
第１及び第３の電極間の電圧が安定した状態では、前記
分岐部に電流が流れないように前記分岐部が形成されて
いることを特徴とする半導体装置に係わるものである。
目的を達成するための本発明は、第１及び第２の主面を
有すると共に少なくとも第１及び第２の半導体領域を含
み、前記第１の半導体領域は前記第１の主面に露出する
部分を有すると共に第１の導電型を有し、前記第２の半
導体領域は前記第１の主面に露出する部分を有するよう
に前記第１の半導体領域の中に島状に配置されていると
共に前記第１の導電型と反対の第２の導電型を有してい
る半導体基板と、前記第２の半導体領域に電圧を印加す
ることができるように前記半導体基板の前記第１の主面
に配置された第１の電極と、前記第１の半導体領域に電
圧を印加するための第２の電極と、前記第１の電極を囲
むように前記半導体基板の前記第１の主面上に形成され
た絶縁膜と、前記絶縁膜を囲むように配置され且つ前記
第１の半導体領域に接続された第３の電極と、前記絶縁
膜上に配置され、且つその内周側部分が前記第１の電極
に接続され、その外周側部分が前記第３の電極に接続さ
れている抵抗性フィールドプレートとを備えた半導体装
置において、前記抵抗性フィールドプレートは前記第１
の電極から前記第３の電極に至る帯状幹部と前記帯状幹
部から枝状に分岐している複数の分岐部とを有し、前記
第１及び第３の電極間の電圧が安定した状態では、前記
分岐部に電流が流れないように前記分岐部が形成されて
いることを特徴とする半導体装置に係わるものである。
【０００６】なお、請求項２に示すように、第１及び第
２の主面を有する半導体基板と、前記半導体基板の前記
第１の主面上に形成され且つショットキバリアを生じさ
せることができる材料から成る第１の電極と、前記半導
体基板にオーミック接合された第２の電極と、前記第１
の電極を囲むように前記半導体基板の前記第１の主面上
に形成された絶縁膜と、前記絶縁膜を囲むように配置さ
れ且つ前記半導体基板に接続された第３の電極と、前記
絶縁膜上に配置され且つその内周側部分が前記第１の電
極に接続され、その外周側部分が前記第３の電極に接続
されている抵抗性フィ−ルドプレートとを備えた半導体
装置において、前記抵抗性フィールドプレートは前記第
１の電極から前記第３の電極に至る帯状幹部と前記帯状
幹部から枝状に分岐している複数の分岐部とを有し、前
記第１及び第３の電極間の電圧が安定した状態では、前
記分岐部に電流が流れないように前記分岐部が形成され
ていることが望ましい。また、請求項３に示すように、
前記抵抗性フィールドプレートは、更に、前記第１の電
極に接続された第１の環状部と、前記第３の電極に接続
された第２の環状部とを有し、前記帯状幹部は複数の帯
状幹部から成り、前記複数の帯状幹部のそれぞれが前記
第１の環状部と前記第２の環状部とを連結するように配
置され、前記複数の帯状幹部のそれぞれに複数の分岐部
が設けられていることが望ましい。また、請求項４に示
すように、前記複数の帯状幹部の少なくとも１つの幅が
前記第１の電極から前記第３の電極に向って徐々に広く
なっていることが望ましい。また、請求項５に示すよう
に、前記半導体基板の平面形状が四角形であり、前記四
角形の対角線上に前記複数の帯状幹部の内の少なくとも
１つが配置され、前記対角線上に配置された帯状幹部の
幅が前記第１の電極から前記第３の電極に向って徐々に
広くなっていることが望ましい。また、請求項６に示す
ように、前記複数の分岐部を互いに平行に配置し、且つ
複数の分岐部の相互間隔を前記幹部における分岐位置の
変化に応じて変化させることができる。また、請求項７
に示すように、前記複数の分岐部の少なくとも一部の抵
抗率を前記幹部の抵抗率よりも小さくすることができ
る。また、請求項８に示すように、定電圧ダイオ−ド又
は整流ダイオ−ドを前記幹部に直列接続することができ
る。また、請求項９に示すように、前記分岐部を前記幹
部に接続された一端と前記幹部に接続されていない他端
とを有する帯状体とすることが望ましい。また、請求項
１０に示すように、前記幹部を複数個設け、前記分岐部
を前記複数の幹部の等電位点の相互間を結ぶように形成
することができる。
２の主面を有する半導体基板と、前記半導体基板の前記
第１の主面上に形成され且つショットキバリアを生じさ
せることができる材料から成る第１の電極と、前記半導
体基板にオーミック接合された第２の電極と、前記第１
の電極を囲むように前記半導体基板の前記第１の主面上
に形成された絶縁膜と、前記絶縁膜を囲むように配置さ
れ且つ前記半導体基板に接続された第３の電極と、前記
絶縁膜上に配置され且つその内周側部分が前記第１の電
極に接続され、その外周側部分が前記第３の電極に接続
されている抵抗性フィ−ルドプレートとを備えた半導体
装置において、前記抵抗性フィールドプレートは前記第
１の電極から前記第３の電極に至る帯状幹部と前記帯状
幹部から枝状に分岐している複数の分岐部とを有し、前
記第１及び第３の電極間の電圧が安定した状態では、前
記分岐部に電流が流れないように前記分岐部が形成され
ていることが望ましい。また、請求項３に示すように、
前記抵抗性フィールドプレートは、更に、前記第１の電
極に接続された第１の環状部と、前記第３の電極に接続
された第２の環状部とを有し、前記帯状幹部は複数の帯
状幹部から成り、前記複数の帯状幹部のそれぞれが前記
第１の環状部と前記第２の環状部とを連結するように配
置され、前記複数の帯状幹部のそれぞれに複数の分岐部
が設けられていることが望ましい。また、請求項４に示
すように、前記複数の帯状幹部の少なくとも１つの幅が
前記第１の電極から前記第３の電極に向って徐々に広く
なっていることが望ましい。また、請求項５に示すよう
に、前記半導体基板の平面形状が四角形であり、前記四
角形の対角線上に前記複数の帯状幹部の内の少なくとも
１つが配置され、前記対角線上に配置された帯状幹部の
幅が前記第１の電極から前記第３の電極に向って徐々に
広くなっていることが望ましい。また、請求項６に示す
ように、前記複数の分岐部を互いに平行に配置し、且つ
複数の分岐部の相互間隔を前記幹部における分岐位置の
変化に応じて変化させることができる。また、請求項７
に示すように、前記複数の分岐部の少なくとも一部の抵
抗率を前記幹部の抵抗率よりも小さくすることができ
る。また、請求項８に示すように、定電圧ダイオ−ド又
は整流ダイオ−ドを前記幹部に直列接続することができ
る。また、請求項９に示すように、前記分岐部を前記幹
部に接続された一端と前記幹部に接続されていない他端
とを有する帯状体とすることが望ましい。また、請求項
１０に示すように、前記幹部を複数個設け、前記分岐部
を前記複数の幹部の等電位点の相互間を結ぶように形成
することができる。
【０００７】
【発明の効果】各請求項の発明は次の効果を有する。
（１） 第１及び第３の電極間の電圧が安定した定常状
態においては、第１の電極と第３の電極との間において
抵抗性フィールドプレートを流れる電流は、帯状幹部を
通って流れ、分岐部には流れない。従って、抵抗性フィ
ールドプレートを流れる漏れ電流を小さくすることがで
きる。 （２） 定常状態においては、分岐部には電流が流れな
い。従って、分岐部によるフィールドプレート効果を安
定的に得ることができる。請求項３の発明によれば、第
１及び第２の環状部が等電位リングと同様に機能し、電
位分布の均一化を図ることができる。請求項４及び５の
発明によれば、帯状幹部の幅の変化によって抵抗値が変
化し、第１の電極と第３の電極との間の電位勾配を調整
し、良好なフィールドプレート効果を得ることができ
る。請求項６、７、８の発明によれば、フィ−ルドプレ
−トの電位を任意のパタ−ンに調整することができ、所
望のフィ−ルドプレ−ト効果を容易に得ることができ
る。請求項９の発明によれば、定常時における分岐部の
電流を容易に阻止することができる。
態においては、第１の電極と第３の電極との間において
抵抗性フィールドプレートを流れる電流は、帯状幹部を
通って流れ、分岐部には流れない。従って、抵抗性フィ
ールドプレートを流れる漏れ電流を小さくすることがで
きる。 （２） 定常状態においては、分岐部には電流が流れな
い。従って、分岐部によるフィールドプレート効果を安
定的に得ることができる。請求項３の発明によれば、第
１及び第２の環状部が等電位リングと同様に機能し、電
位分布の均一化を図ることができる。請求項４及び５の
発明によれば、帯状幹部の幅の変化によって抵抗値が変
化し、第１の電極と第３の電極との間の電位勾配を調整
し、良好なフィールドプレート効果を得ることができ
る。請求項６、７、８の発明によれば、フィ−ルドプレ
−トの電位を任意のパタ−ンに調整することができ、所
望のフィ−ルドプレ−ト効果を容易に得ることができ
る。請求項９の発明によれば、定常時における分岐部の
電流を容易に阻止することができる。
【０００８】
【実施形態】次に、図１〜図１０を参照して本発明の実
施形態を説明する。
施形態を説明する。
【０００９】
【第１の実施形態】まず、図１〜図３を参照して第１の
実施形態の半導体装置としての抵抗性フィールドプレー
トを有する高耐圧プレーナ形ダイオードを説明する。
実施形態の半導体装置としての抵抗性フィールドプレー
トを有する高耐圧プレーナ形ダイオードを説明する。
【００１０】このダイオードは、図２に示すように、シ
リコン半導体基板１と、金属膜から成る第１、第２及び
第３の電極２、３、４と、絶縁膜５と、高抵抗多結晶シ
リコン膜から成る抵抗性フィールドプレート６とを有す
る。
リコン半導体基板１と、金属膜から成る第１、第２及び
第３の電極２、３、４と、絶縁膜５と、高抵抗多結晶シ
リコン膜から成る抵抗性フィールドプレート６とを有す
る。
【００１１】半導体基板１は、Ｎ＋型半導体領域７と、
Ｎ型半導体領域８と、Ｐ型半導体領域９と、Ｎ＋型半導
体領域１０とを有する。Ｎ型半導体領域８はＰＮ接合１
１を形成するための第１の半導体領域として機能し、こ
の一部が半導体基板１の平坦な第１の主面１２に露出し
ている。Ｐ型半導体領域９は、ＰＮ接合１１を形成する
ための第２の半導体領域として機能し、Ｎ型半導体領域
８の中に島状に形成され、半導体基板１の第１の主面１
２に露出している。Ｎ＋型半導体領域７は、Ｎ型半導体
領域８よりも高い不純物濃度を有し、Ｎ型半導体領域８
と第２の電極３との間に配置されている。このＮ＋型半
導体領域７は、Ｎ型半導体領域８を第２の電極３に電気
的に接続するためのものであるので、Ｎ型半導体領域８
と共に第１の半導体領域と見なすことができる。また、
Ｎ型半導体領域８に第２の電極３をオーミック接触させ
ることができる場合には、Ｎ＋型半導体領域７を省くこ
ともできる。第２の電極３は、平坦な第２の主面１３に
形成されており、Ｎ型半導体領域８に電圧を印加するた
めのダイオードのカソード電極として機能する。
Ｎ型半導体領域８と、Ｐ型半導体領域９と、Ｎ＋型半導
体領域１０とを有する。Ｎ型半導体領域８はＰＮ接合１
１を形成するための第１の半導体領域として機能し、こ
の一部が半導体基板１の平坦な第１の主面１２に露出し
ている。Ｐ型半導体領域９は、ＰＮ接合１１を形成する
ための第２の半導体領域として機能し、Ｎ型半導体領域
８の中に島状に形成され、半導体基板１の第１の主面１
２に露出している。Ｎ＋型半導体領域７は、Ｎ型半導体
領域８よりも高い不純物濃度を有し、Ｎ型半導体領域８
と第２の電極３との間に配置されている。このＮ＋型半
導体領域７は、Ｎ型半導体領域８を第２の電極３に電気
的に接続するためのものであるので、Ｎ型半導体領域８
と共に第１の半導体領域と見なすことができる。また、
Ｎ型半導体領域８に第２の電極３をオーミック接触させ
ることができる場合には、Ｎ＋型半導体領域７を省くこ
ともできる。第２の電極３は、平坦な第２の主面１３に
形成されており、Ｎ型半導体領域８に電圧を印加するた
めのダイオードのカソード電極として機能する。
【００１２】第１の電極２はダイオードのアノード電極
として機能するものであって、半導体基板１の第１の主
面１２上に配置され且つＰ型半導体領域９に電気的に接
続されている。
として機能するものであって、半導体基板１の第１の主
面１２上に配置され且つＰ型半導体領域９に電気的に接
続されている。
【００１３】外周側のＮ＋型半導体領域１０は、第１の
主面１２の外周領域に露出するように環状に形成されて
いる。第１の主面１２の外周領域に配置された第３の電
極４はＮ＋型半導体領域１０に接続されている。この第
３の電極４は、抵抗性フィールドプレート６の電極とし
て機能すると共にＥＱＲ（等電位リング）としても機能
する。
主面１２の外周領域に露出するように環状に形成されて
いる。第１の主面１２の外周領域に配置された第３の電
極４はＮ＋型半導体領域１０に接続されている。この第
３の電極４は、抵抗性フィールドプレート６の電極とし
て機能すると共にＥＱＲ（等電位リング）としても機能
する。
【００１４】シリコン酸化膜から成る絶縁膜５は、第１
の主面１２の第１の電極２と第３の電極４との間に配置
され且つフィールドプレート効果を得ることができる厚
さに形成されている。なお、絶縁膜５はＰＮ接合１１の
露出部を覆うように配置されている。
の主面１２の第１の電極２と第３の電極４との間に配置
され且つフィールドプレート効果を得ることができる厚
さに形成されている。なお、絶縁膜５はＰＮ接合１１の
露出部を覆うように配置されている。
【００１５】本発明に従う抵抗性フィールドプレート６
は、第１、第２及び第３の電極２、３、４の材料の抵抗
率よりも大きい抵抗率を有する多結晶シリコン膜から成
り、絶縁膜５上に配置され、この内周側部分が第１の電
極２に接続され、この外周側部分が第３の電極４に接続
されている。
は、第１、第２及び第３の電極２、３、４の材料の抵抗
率よりも大きい抵抗率を有する多結晶シリコン膜から成
り、絶縁膜５上に配置され、この内周側部分が第１の電
極２に接続され、この外周側部分が第３の電極４に接続
されている。
【００１６】図１は図２のダイオードから第１及び第３
の電極２、４を省いたものの平面を概略的に示す。絶縁
膜５上に配置された抵抗性フィールドプレート６は、図
１に示すように、Ｐ型半導体領域９を包囲する第１の環
状部分１４と、第１の環状部分１４を離間して包囲する
第２の環状部分１５と、複数の帯状幹部１６と、複数の
分岐部としての帯状枝部１７とから成る。１２本の幹部
１６のそれぞれは、第１の環状部分１４と第２の環状部
分１５とを結ぶように直線状に延びている。１２本の幹
部１６は、均一の幅を有して直線状に延び且つ互いに同
一パターンに形成された８本の第１の幹部１６ａと、平
面形状四角形の半導体基板１の対角線上に配置され且つ
第１の環状部分１４から第２の環状部分１５に向って幅
が徐々に広くされ且つ互いに同一パターンに形成された
４本の第２の幹部１６ｂとから成る。８本の第１の幹部
１６ａは、半導体基板１の１つの辺に対して２本ずつの
割合で分散配置され、それぞれの辺に対して直角に延び
ている。
の電極２、４を省いたものの平面を概略的に示す。絶縁
膜５上に配置された抵抗性フィールドプレート６は、図
１に示すように、Ｐ型半導体領域９を包囲する第１の環
状部分１４と、第１の環状部分１４を離間して包囲する
第２の環状部分１５と、複数の帯状幹部１６と、複数の
分岐部としての帯状枝部１７とから成る。１２本の幹部
１６のそれぞれは、第１の環状部分１４と第２の環状部
分１５とを結ぶように直線状に延びている。１２本の幹
部１６は、均一の幅を有して直線状に延び且つ互いに同
一パターンに形成された８本の第１の幹部１６ａと、平
面形状四角形の半導体基板１の対角線上に配置され且つ
第１の環状部分１４から第２の環状部分１５に向って幅
が徐々に広くされ且つ互いに同一パターンに形成された
４本の第２の幹部１６ｂとから成る。８本の第１の幹部
１６ａは、半導体基板１の１つの辺に対して２本ずつの
割合で分散配置され、それぞれの辺に対して直角に延び
ている。
【００１７】複数の分岐部としての枝部１７は、各幹部
１６のそれぞれから一方の方向に６本、他方の方向に６
本ずつ枝状に分岐している。枝部１７の先端は開放端即
ち遊端であるので、第１及び第２の電極２、３間の電圧
が一定値に安定している時即ち定常時において、枝部１
７は電流通路とならない。即ち、第１の電極２が負、第
２の電極３が正となる電圧を印加した瞬間には枝部１７
と絶縁膜５とＮ型半導体領域１０とで形成されるコンデ
ンサの充電電流が過度的に流れ、充電が完了した後の定
常時には電流が流れない。なお、第１の電極２が正、第
２の電極３が負になる電圧の印加時には、上記コンデン
サの放電電流が流れる。この実施形態では、第１の環状
部分１４から第２の環状部分１５に向う枝部１７の相互
間隔はほぼ一定である。幹部１６及び枝部１７の分布
は、第１及び第２の電極２、３間に所定即ち定格の逆方
向電圧が印加された時に、Ｎ型半導体領域８の表面領域
に連続した空乏層１８を図２に示すように生じさせるこ
とができるように決定されている。即ち、第１及び第２
の環状部分１４、１５間の全部をフィールドプレートと
した場合と同様に空乏層１８を生じさせることができる
ように、抵抗性フィールドプレート６の格子状又は網目
状のパターンが決定されている。
１６のそれぞれから一方の方向に６本、他方の方向に６
本ずつ枝状に分岐している。枝部１７の先端は開放端即
ち遊端であるので、第１及び第２の電極２、３間の電圧
が一定値に安定している時即ち定常時において、枝部１
７は電流通路とならない。即ち、第１の電極２が負、第
２の電極３が正となる電圧を印加した瞬間には枝部１７
と絶縁膜５とＮ型半導体領域１０とで形成されるコンデ
ンサの充電電流が過度的に流れ、充電が完了した後の定
常時には電流が流れない。なお、第１の電極２が正、第
２の電極３が負になる電圧の印加時には、上記コンデン
サの放電電流が流れる。この実施形態では、第１の環状
部分１４から第２の環状部分１５に向う枝部１７の相互
間隔はほぼ一定である。幹部１６及び枝部１７の分布
は、第１及び第２の電極２、３間に所定即ち定格の逆方
向電圧が印加された時に、Ｎ型半導体領域８の表面領域
に連続した空乏層１８を図２に示すように生じさせるこ
とができるように決定されている。即ち、第１及び第２
の環状部分１４、１５間の全部をフィールドプレートと
した場合と同様に空乏層１８を生じさせることができる
ように、抵抗性フィールドプレート６の格子状又は網目
状のパターンが決定されている。
【００１８】第１の環状部分１４は第１の電極２の外周
部分に電気的に接続されている。第２の環状部分１５は
第３の電極４に電気的に接続されている。
部分に電気的に接続されている。第２の環状部分１５は
第３の電極４に電気的に接続されている。
【００１９】格子状又は網目状の抵抗性フィールドプレ
ート６は、絶縁膜５の上全体にシート抵抗が１０１０Ω
／□程度の多結晶シリコン薄膜を形成し、これを所定の
パターンにエッチングしたものである。
ート６は、絶縁膜５の上全体にシート抵抗が１０１０Ω
／□程度の多結晶シリコン薄膜を形成し、これを所定の
パターンにエッチングしたものである。
【００２０】第１の電極２を使用してＰ型半導体領域９
に負の電圧を印加し、第２の電極３を使用してＮ型半導
体領域８に正の電圧を印加すると、ＰＮ接合１１が逆方
向バイスされて空乏層１８が生じると共に、抵抗性フィ
ールドプレート６の電圧によってＮ型半導体領域８表面
領域にも空乏層が生じる。抵抗性フィールドプレート６
は第１及び第３の電極２、４に接続され、第３の電極４
はＮ＋型半導体領域１０を介してＮ型半導体領域８に接
続されているので、ＰＮ接合１１に逆方向バイアス電圧
を印加した時には、抵抗性フィールドプレート６の幹部
１６に第２の環状部分１５から第１の環状部分１４に向
って微小電流が流れ、抵抗性フィールドプレート６に第
１の環状部分１４から第２の環状部分１５に向って徐々
に変化する電位勾配が生じる。定常状態において枝部１
７の電位はこれ等が接続されている幹部１６の電位と同
一の電位になり、フィールドプレートとして有効に働
く。抵抗性フィールドプレート６を設けると、従来のフ
ィールドプレートと同様にＰＮ接合１１のコーナー部の
電界集中が緩和され、高耐圧化が実現される。
に負の電圧を印加し、第２の電極３を使用してＮ型半導
体領域８に正の電圧を印加すると、ＰＮ接合１１が逆方
向バイスされて空乏層１８が生じると共に、抵抗性フィ
ールドプレート６の電圧によってＮ型半導体領域８表面
領域にも空乏層が生じる。抵抗性フィールドプレート６
は第１及び第３の電極２、４に接続され、第３の電極４
はＮ＋型半導体領域１０を介してＮ型半導体領域８に接
続されているので、ＰＮ接合１１に逆方向バイアス電圧
を印加した時には、抵抗性フィールドプレート６の幹部
１６に第２の環状部分１５から第１の環状部分１４に向
って微小電流が流れ、抵抗性フィールドプレート６に第
１の環状部分１４から第２の環状部分１５に向って徐々
に変化する電位勾配が生じる。定常状態において枝部１
７の電位はこれ等が接続されている幹部１６の電位と同
一の電位になり、フィールドプレートとして有効に働
く。抵抗性フィールドプレート６を設けると、従来のフ
ィールドプレートと同様にＰＮ接合１１のコーナー部の
電界集中が緩和され、高耐圧化が実現される。
【００２１】本実施形態のダイオードは次の作用効果を
有する。 （１） 第１及び第３の電極２、４間の電圧が安定して
いる定常状態においては、抵抗性フィールドプレート６
の枝部１７に漏れ電流が流れず、幹部１６のみに流れる
ので、抵抗性フィールドプレート６における漏れ電流の
レベルを低くすることができる。 （２） 帯状体の枝部１７の一端は幹部１６に接続さ
れ、他端は開放端であるので、パターンずれに無関係に
定常状態において枝部１７には電流が流れない。従っ
て、多少のパターンずれが生じてもフィ−ルドプレ−ト
６に基づく電位分布を良好に保つことができる。 （３） 半導体基板１の対角線上の第２の幹部１６ｂ
は、内周側から外周側に向って幅が広くなっており、内
周側では第１の幹部１６ａの幅よりも狭い。半導体基板
１のコーナー部即ち対角線上では、電界集中し、ここで
の電界強度が高まりやすい。しかし、この実施形態のよ
うに対角線の第２の幹部１６ｂの幅を第１の電極２寄り
で狭くすると、フィールドプレート６での内周から外周
に向う電位勾配が相対的に大きくなり、フィールドプレ
ート効果を強く得ることができ、平面的に見てＰ型半導
体領域９を囲むＮ型半導体領域８における空乏層１８の
広がりの均一化を図ることができ、耐圧向上が良好に達
成される。 （４） 幹部１６はフォトリソグラフィによって細く形
成することができる素材であれば、比較的厚く形成して
も抵抗値を上げることができる。このため加工精度によ
りばらつきが生じ難く、安定性に優れる。 （５） 幹部１６の本数、幅などを変えることによっ
て、抵抗値を自由に設定することができ、設計自由度が
大きい。 （６） 抵抗性フィールドプレート６のパターンは、ほ
ぼ直線状に延びる部分の集まりからなる比較的単純なパ
ターンであるので、製作し易く且つ所望の空乏層を良好
に得ることができる。
有する。 （１） 第１及び第３の電極２、４間の電圧が安定して
いる定常状態においては、抵抗性フィールドプレート６
の枝部１７に漏れ電流が流れず、幹部１６のみに流れる
ので、抵抗性フィールドプレート６における漏れ電流の
レベルを低くすることができる。 （２） 帯状体の枝部１７の一端は幹部１６に接続さ
れ、他端は開放端であるので、パターンずれに無関係に
定常状態において枝部１７には電流が流れない。従っ
て、多少のパターンずれが生じてもフィ−ルドプレ−ト
６に基づく電位分布を良好に保つことができる。 （３） 半導体基板１の対角線上の第２の幹部１６ｂ
は、内周側から外周側に向って幅が広くなっており、内
周側では第１の幹部１６ａの幅よりも狭い。半導体基板
１のコーナー部即ち対角線上では、電界集中し、ここで
の電界強度が高まりやすい。しかし、この実施形態のよ
うに対角線の第２の幹部１６ｂの幅を第１の電極２寄り
で狭くすると、フィールドプレート６での内周から外周
に向う電位勾配が相対的に大きくなり、フィールドプレ
ート効果を強く得ることができ、平面的に見てＰ型半導
体領域９を囲むＮ型半導体領域８における空乏層１８の
広がりの均一化を図ることができ、耐圧向上が良好に達
成される。 （４） 幹部１６はフォトリソグラフィによって細く形
成することができる素材であれば、比較的厚く形成して
も抵抗値を上げることができる。このため加工精度によ
りばらつきが生じ難く、安定性に優れる。 （５） 幹部１６の本数、幅などを変えることによっ
て、抵抗値を自由に設定することができ、設計自由度が
大きい。 （６） 抵抗性フィールドプレート６のパターンは、ほ
ぼ直線状に延びる部分の集まりからなる比較的単純なパ
ターンであるので、製作し易く且つ所望の空乏層を良好
に得ることができる。
【００２２】
【第２の実施形態】次に、図４を参照して第２の実施形
態に従うショットキバリアダイオードを説明する。但
し、図４及び後述する図５〜図１０において図１〜図３
と実質的に同一の部分には同一の符号を付してその説明
を省略する。
態に従うショットキバリアダイオードを説明する。但
し、図４及び後述する図５〜図１０において図１〜図３
と実質的に同一の部分には同一の符号を付してその説明
を省略する。
【００２３】図４のショットキバリアダイオードは、図
２からＰ型半導体領域９を省き、この他は図２と同一に
構成したものである。即ち、図４ではショットキ電極か
ら成る第１の電極２がＮ型半導体領域８の中央部分の表
面上に形成されている。図４の第１の電極２を囲むフィ
ールドプレート６は、図１〜図３と同一に形成されてい
るので、第２の実施形態によっても第１の実施形態と同
一の作用効果を得ることができる。
２からＰ型半導体領域９を省き、この他は図２と同一に
構成したものである。即ち、図４ではショットキ電極か
ら成る第１の電極２がＮ型半導体領域８の中央部分の表
面上に形成されている。図４の第１の電極２を囲むフィ
ールドプレート６は、図１〜図３と同一に形成されてい
るので、第２の実施形態によっても第１の実施形態と同
一の作用効果を得ることができる。
【００２４】
【第３の実施形態】図５にその一部を示す第３の実施形
態のフィ−ルドプレ−ト６ａは、図１のフィ−ルドプレ
−ト６を変形したものである。図５に示すフィールドプ
レート６ａでは、分岐部としての枝部１７の相互間隔が
第１の環状部分１４に近い方でＷ1 され、第２の環状部
分１５に近い方でＷ1よりも大きいＷ2 されている。こ
れにより、帯状幹部１６の延びる方向におけるフィ−ル
ドプレ−ト効果を調整することができ、第１の環状部分
１４側のフィールドプレート効果が強くなる。なお、必
要に応じて図５とは逆にＷ2 ＜Ｗ1 とすることもでき
る。また、所望の電位勾配に応じて枝部１７の幅及びピ
ッチを種々変形することができる。また、図５のフィ−
ルドプレ−ト６ａを図１のダイオ−ドのみでなく、図４
のショットキバリアダイオ−ドにも適用できる。
態のフィ−ルドプレ−ト６ａは、図１のフィ−ルドプレ
−ト６を変形したものである。図５に示すフィールドプ
レート６ａでは、分岐部としての枝部１７の相互間隔が
第１の環状部分１４に近い方でＷ1 され、第２の環状部
分１５に近い方でＷ1よりも大きいＷ2 されている。こ
れにより、帯状幹部１６の延びる方向におけるフィ−ル
ドプレ−ト効果を調整することができ、第１の環状部分
１４側のフィールドプレート効果が強くなる。なお、必
要に応じて図５とは逆にＷ2 ＜Ｗ1 とすることもでき
る。また、所望の電位勾配に応じて枝部１７の幅及びピ
ッチを種々変形することができる。また、図５のフィ−
ルドプレ−ト６ａを図１のダイオ−ドのみでなく、図４
のショットキバリアダイオ−ドにも適用できる。
【００２５】
【第４の実施形態】図６の第４の実施形態のフィ−ルド
プレ−ト６ｂは、図１のフィ−ルドプレ−ト６の一部を
変形したものである。即ち、図６のフィ−ルドプレ−ト
６ｂは、図１の枝部１７の代りに不純物が導入された低
抵抗枝部１７ａを設け、この他は図1と同一に形成した
ものである。低抵抗枝部１７ａの抵抗率は幹部１６の抵
抗率よりも小さい。
プレ−ト６ｂは、図１のフィ−ルドプレ−ト６の一部を
変形したものである。即ち、図６のフィ−ルドプレ−ト
６ｂは、図１の枝部１７の代りに不純物が導入された低
抵抗枝部１７ａを設け、この他は図1と同一に形成した
ものである。低抵抗枝部１７ａの抵抗率は幹部１６の抵
抗率よりも小さい。
【００２６】枝部１７ａの抵抗が小さくなると、枝部１
７ａと図２に示した絶縁膜５とＮ型半導体領域８とで形
成されるコンデンサの充放電経路におけるＣＲ時定数が
小さくなり、応答性が向上する。即ち、図２に示す第１
及び第２の電極２、３の間の電圧の向きが反転した時の
空乏層の発生及び消滅が速やかに生じる。なお、定常時
の漏れ電流は枝部１７ａを流れないので、枝部１７ａの
抵抗を小さくしても、漏れ電流の増大を招かない。
７ａと図２に示した絶縁膜５とＮ型半導体領域８とで形
成されるコンデンサの充放電経路におけるＣＲ時定数が
小さくなり、応答性が向上する。即ち、図２に示す第１
及び第２の電極２、３の間の電圧の向きが反転した時の
空乏層の発生及び消滅が速やかに生じる。なお、定常時
の漏れ電流は枝部１７ａを流れないので、枝部１７ａの
抵抗を小さくしても、漏れ電流の増大を招かない。
【００２７】
【第５の実施形態】図７に示す第５の実施形態のフィ−
ルドプレ−ト６ｃは、図1 のフィ−ルドプレ−ト６の第
１及び第２の幹部１６ａ、１６ｂを含む幹部１６を変形
した幹部１６´を設け、この他は図１と同一に形成した
ものである。幹部１６´は、第１及び第２の幹部１６ａ
´、１６ｂ´を有し、これ等は第１の実施形態と同様に
高抵抗多結晶シリコンから成るが、これのみで形成され
ておらず、定電圧ダイオ−ドとしてのツェナ−ダイオ−
ドＤを複数個含む。図８及び図9はツェナ−ダイオ−ド
Ｄの構成を詳しく示す。図8にはツェナ−ダイオ−ドＤ
1、Ｄ2、Ｄ3が示されている。各ツェナ−ダイオ−ドＤ
1、Ｄ2、Ｄ3は、高抵抗多結晶シリコンに不純物を拡散
して形成したＮ型不純物拡散領域２１とＰ型不純物拡散
領域２２との組み合せから成り、それぞれがほぼ同一の
ツェナ−電圧を有し、幹部１６´に直列に接続されてい
る。また、この実施形態では、枝部１７の分岐点の相互
間におけるツェナ−ダイオ−ドＤの数が場所に応じて変
化している。第１の電極２寄りのフィ−ルドプレ−ト効
果を強めるために、第１の電極２寄りの枝部１７の相互
間における幹部１６´のツェナ−ダイオ−ドの数が第３
の電極４寄りの枝部１７の相互間における幹部１６´の
ツェナーダイオ−ドの数よりも多くなっている。枝部17
の相互間におけるツェナ−ダイオ−ドＤの数は、第3の
電極４から第1の電極2に向って徐々に増大することが望
ましい。図8ではツェナ−ダイオ−ドＤ1、Ｄ2、Ｄ3のカ
ソードが第３の電極４側、アノードが第１の電極２側で
あるので、第１及び第２の電極２、３間に印加される逆
方向電圧が所定値以上になった時にツェナ−ダイオ−ド
Ｄ1、Ｄ2、Ｄ3が導通する。従って、幹部１６´の延び
る方向における電位がツェナ−ダイオ−ドＤ1、Ｄ2、Ｄ
3によって決定され、逆方向電圧印加時の複数の枝部１
７の電位を所望の値に設定することができる。順方向電
圧印加時には幹部１６´の抵抗によってツェナ−ダイオ
−ドＤの電流が制限される。なお、ツェナ−ダイオ−ド
Ｄの代りに、第１及び第２の電極２、３間に逆方向電圧
が印加されている時に導通する方向性を有するように整
流ダイオ−ドを接続し、この整流ダイオ−ドの順方向電
圧降下で幹部１６の電位分布を調整することもできる。
ルドプレ−ト６ｃは、図1 のフィ−ルドプレ−ト６の第
１及び第２の幹部１６ａ、１６ｂを含む幹部１６を変形
した幹部１６´を設け、この他は図１と同一に形成した
ものである。幹部１６´は、第１及び第２の幹部１６ａ
´、１６ｂ´を有し、これ等は第１の実施形態と同様に
高抵抗多結晶シリコンから成るが、これのみで形成され
ておらず、定電圧ダイオ−ドとしてのツェナ−ダイオ−
ドＤを複数個含む。図８及び図9はツェナ−ダイオ−ド
Ｄの構成を詳しく示す。図8にはツェナ−ダイオ−ドＤ
1、Ｄ2、Ｄ3が示されている。各ツェナ−ダイオ−ドＤ
1、Ｄ2、Ｄ3は、高抵抗多結晶シリコンに不純物を拡散
して形成したＮ型不純物拡散領域２１とＰ型不純物拡散
領域２２との組み合せから成り、それぞれがほぼ同一の
ツェナ−電圧を有し、幹部１６´に直列に接続されてい
る。また、この実施形態では、枝部１７の分岐点の相互
間におけるツェナ−ダイオ−ドＤの数が場所に応じて変
化している。第１の電極２寄りのフィ−ルドプレ−ト効
果を強めるために、第１の電極２寄りの枝部１７の相互
間における幹部１６´のツェナ−ダイオ−ドの数が第３
の電極４寄りの枝部１７の相互間における幹部１６´の
ツェナーダイオ−ドの数よりも多くなっている。枝部17
の相互間におけるツェナ−ダイオ−ドＤの数は、第3の
電極４から第1の電極2に向って徐々に増大することが望
ましい。図8ではツェナ−ダイオ−ドＤ1、Ｄ2、Ｄ3のカ
ソードが第３の電極４側、アノードが第１の電極２側で
あるので、第１及び第２の電極２、３間に印加される逆
方向電圧が所定値以上になった時にツェナ−ダイオ−ド
Ｄ1、Ｄ2、Ｄ3が導通する。従って、幹部１６´の延び
る方向における電位がツェナ−ダイオ−ドＤ1、Ｄ2、Ｄ
3によって決定され、逆方向電圧印加時の複数の枝部１
７の電位を所望の値に設定することができる。順方向電
圧印加時には幹部１６´の抵抗によってツェナ−ダイオ
−ドＤの電流が制限される。なお、ツェナ−ダイオ−ド
Ｄの代りに、第１及び第２の電極２、３間に逆方向電圧
が印加されている時に導通する方向性を有するように整
流ダイオ−ドを接続し、この整流ダイオ−ドの順方向電
圧降下で幹部１６の電位分布を調整することもできる。
【００２８】
【第６の実施形態】図１０は図６の実施形態のフィ−ル
ドプレ−ト６ｂを変形したフィ−ルドプレ−ト６ｃを示
す。このフィ−ルドプレ−ト６ｃの枝部１７ｂは隣り合
う２つの幹部１６の等電位点の相互間を連結するように
形成されている。また、図１０の枝部１７ｂには、図６
と同様に不純物が導入され、枝部１７ｂの抵抗率が幹部
１６の抵抗率よりも小さい。第６の実施形態によっても
図６の第４の実施形態と同一の効果が得られる。
ドプレ−ト６ｂを変形したフィ−ルドプレ−ト６ｃを示
す。このフィ−ルドプレ−ト６ｃの枝部１７ｂは隣り合
う２つの幹部１６の等電位点の相互間を連結するように
形成されている。また、図１０の枝部１７ｂには、図６
と同様に不純物が導入され、枝部１７ｂの抵抗率が幹部
１６の抵抗率よりも小さい。第６の実施形態によっても
図６の第４の実施形態と同一の効果が得られる。
【００２９】
【変形例】本発明は上述の実施形態に限定されるもので
はなく、例えば次の変形が可能なものである。 （１） 図５の枝部１７の相互間隔Ｗ1、Ｗ2を変える技
術を、図１及び図４に限らず、図６、図７及び図１０の
実施形態にも適用することができる。 （２） 図６の実施形態の枝部１７ａの技術を図４、図
７及び図１０の実施形態にも適用することができる。 （３） 図７の実施形態の幹部１６´の技術を図１0の
実施形態にも適用できる。 （４） 図６の枝部１７ａを不純物拡散で形成する代り
に、幹部１６よりも抵抗率が低い別の材料で形成し、幹
部１６に電気的に接続することができる。 （５） フィールドプレート６を抵抗材料で形成するこ
とができる。 （６） フィールドプレート６のシート抵抗を例えば１
０６ 〜１０１４Ω／□の範囲で変えることができる。 （７） 第１及び第２の環状部分１４、１５の内の一方
又は両方を省くことができる。第１及び第２の環状部分
１４、１５の一方又は両方を図６の枝部１７ａ及び図１
０の枝部１７ｂと同様に幹部１６よりも抵抗率の低い領
域とすることができる。 （８） トランジスタ、ＩＣ等にも本発明を適用するこ
とができる。トランジスタに適用する場合には、ベース
・コレクタ接合を保護するようにフィールドプレート６
をコレクタ領域の上方に配置する。即ち、Ｎ型半導体領
域８をコレクタ領域とし、Ｐ型半導体領域９をベース領
域とし、エミッタ領域をＰ型半導体領域９の中に形成す
る。この場合、ベース電極が本発明の第１の電極とな
り、コレクタ電極が本発明の第２の電極となる。 （９） 本発明の第２の電極は第１の半導体領域に直接
に接続されていても良いし、別の半導体領域を介して間
接に接続されていても良い。
はなく、例えば次の変形が可能なものである。 （１） 図５の枝部１７の相互間隔Ｗ1、Ｗ2を変える技
術を、図１及び図４に限らず、図６、図７及び図１０の
実施形態にも適用することができる。 （２） 図６の実施形態の枝部１７ａの技術を図４、図
７及び図１０の実施形態にも適用することができる。 （３） 図７の実施形態の幹部１６´の技術を図１0の
実施形態にも適用できる。 （４） 図６の枝部１７ａを不純物拡散で形成する代り
に、幹部１６よりも抵抗率が低い別の材料で形成し、幹
部１６に電気的に接続することができる。 （５） フィールドプレート６を抵抗材料で形成するこ
とができる。 （６） フィールドプレート６のシート抵抗を例えば１
０６ 〜１０１４Ω／□の範囲で変えることができる。 （７） 第１及び第２の環状部分１４、１５の内の一方
又は両方を省くことができる。第１及び第２の環状部分
１４、１５の一方又は両方を図６の枝部１７ａ及び図１
０の枝部１７ｂと同様に幹部１６よりも抵抗率の低い領
域とすることができる。 （８） トランジスタ、ＩＣ等にも本発明を適用するこ
とができる。トランジスタに適用する場合には、ベース
・コレクタ接合を保護するようにフィールドプレート６
をコレクタ領域の上方に配置する。即ち、Ｎ型半導体領
域８をコレクタ領域とし、Ｐ型半導体領域９をベース領
域とし、エミッタ領域をＰ型半導体領域９の中に形成す
る。この場合、ベース電極が本発明の第１の電極とな
り、コレクタ電極が本発明の第２の電極となる。 （９） 本発明の第２の電極は第１の半導体領域に直接
に接続されていても良いし、別の半導体領域を介して間
接に接続されていても良い。
【図１】本発明の第１の実施形態のダイオードを第１及
び第３の電極を省いて示す平面図である。
び第３の電極を省いて示す平面図である。
【図２】第１の実施形態のダイオードを図１のＡ−Ａ線
に相当する部分で示す断面図である。
に相当する部分で示す断面図である。
【図３】図１のＢ−Ｂ線の一部を拡大して示す断面図で
ある。
ある。
【図４】第２の実施形態のショットキバリアダイオード
を図２と同様に示す断面図である。
を図２と同様に示す断面図である。
【図５】本発明の第２の実施形態のフィールドプレート
のパターンの一部を示す平面図である。
のパターンの一部を示す平面図である。
【図６】第３の実施形態のフィ−ルドプレ−トの一部を
示す平面図である。
示す平面図である。
【図７】第４の実施形態のダイオ−ドを図１と同様な状
態で示す平面図である。
態で示す平面図である。
【図８】図７の一部を拡大して示す平面図である。
【図９】図８の断面図である。
【図１０】第５の実施形態のダイオ−ドを図１と同様に
示す平面図である。
示す平面図である。
１ 半導体基板
２、３、４ 第１、第２及び第３の電極
５ 絶縁膜
６、６ａ、６ｂ、６ｃ 抵抗性フィールドプレート
１４、１５ 第１及び第２の環状部分
１６ 幹部
１７、１７ａ、１７ｂ 分岐部としての枝部
Claims (10)
- 【請求項１】 第１及び第２の主面を有すると共に少な
くとも第１及び第２の半導体領域を含み、前記第１の半
導体領域は前記第１の主面に露出する部分を有すると共
に第１の導電型を有し、前記第２の半導体領域は前記第
１の主面に露出する部分を有するように前記第１の半導
体領域の中に島状に配置されていると共に前記第１の導
電型と反対の第２の導電型を有している半導体基板と、 前記第２の半導体領域に電圧を印加することができるよ
うに前記半導体基板の前記第１の主面に配置された第１
の電極と、 前記第１の半導体領域に電圧を印加するための第２の電
極と、 前記第１の電極を囲むように前記半導体基板の前記第１
の主面上に形成された絶縁膜と、 前記絶縁膜を囲むように配置され且つ前記第１の半導体
領域に接続された第３の電極と、 前記絶縁膜上に配置され、且つその内周側部分が前記第
１の電極に接続され、その外周側部分が前記第３の電極
に接続されている抵抗性フィールドプレートとを備えた
半導体装置において、 前記抵抗性フィールドプレートは前記第１の電極から前
記第３の電極に至る帯状幹部と前記帯状幹部から枝状に
分岐している複数の分岐部とを有し、 前記第１及び第３の電極間の電圧が安定した状態では、
前記分岐部に電流が流れないように前記分岐部が形成さ
れていることを特徴とする半導体装置。 - 【請求項２】 第１及び第２の主面を有する半導体基板
と、 前記半導体基板の前記第１の主面上に形成され且つショ
ットキバリアを生じさせることができる材料から成る第
１の電極と、 前記半導体基板にオーミック接合された第２の電極と、 前記第１の電極を囲むように前記半導体基板の前記第１
の主面上に形成された絶縁膜と、 前記絶縁膜を囲むように配置され且つ前記半導体基板に
接続された第３の電極と、 前記絶縁膜上に配置され、且つその内周側部分が前記第
１の電極に接続され、その外周側部分が前記第３の電極
に接続されている抵抗性フィ−ルドプレートとを備えた
半導体装置において、 前記抵抗性フィールドプレートは前記第１の電極から前
記第３の電極に至る帯状幹部と前記帯状幹部から枝状に
分岐している複数の分岐部とを有し、 前記第１及び第３の電極間の電圧が安定した状態では、
前記分岐部に電流が流れないように前記分岐部が形成さ
れていることを特徴とする半導体装置。 - 【請求項３】 前記抵抗性フィールドプレートは、更
に、前記第１の電極に接続された第１の環状部と、前記
第３の電極に接続された第２の環状部とを有し、 前記帯状幹部は複数の帯状幹部から成り、 前記複数の帯状幹部のそれぞれが前記第１の環状部と前
記第２の環状部とを連結するように配置され、 前記複数の帯状幹部のそれぞれに複数の分岐部が設けら
れていることを特徴とする請求項１又は２記載の半導体
装置。 - 【請求項４】 前記複数の帯状幹部の少なくとも１つの
幅が前記第１の電極から前記第３の電極に向って徐々に
広くなっていることを特徴とする請求項３記載の半導体
装置。 - 【請求項５】 前記半導体基板の平面形状が四角形であ
り、 前記四角形の対角線上に前記複数の帯状幹部の内の少な
くとも１つが配置され、前記対角線上に配置された帯状
幹部の幅が前記第１の電極から前記第３の電極に向って
徐々に広くなっていることを特徴とする請求項３記載の
半導体装置。 - 【請求項６】 前記複数の分岐部は互いに平行に配置さ
れ、且つ複数の分岐部の相互間隔が前記幹部における分
岐位置の変化に応じて変化していることを特徴とする請
求項１乃至５のいずれかに記載の半導体装置。 - 【請求項７】 前記複数の分岐部の少なくとも一部の抵
抗率が前記幹部の抵抗率よりも小さいことを特徴とする
請求項１乃至６のいずれかに記載の半導体装置。 - 【請求項８】 前記第１及び第２の電極間に所定値以上
の逆方向電圧が印加された時に導通する定電圧ダイオ−
ド又は整流ダイオ−ドが前記幹部に直列接続されている
ことを特徴とする請求項１乃至７のいずれかに記載の半
導体装置。 - 【請求項９】 前記分岐部は前記幹部に接続された一端
と前期幹部に接続されていない他端とを有する帯状体で
あることを特徴とする請求項１乃至８のいずれかに記載
の半導体装置。 - 【請求項１０】 前記幹部は複数個設けられており、前
記分岐部は前記複数の幹部の等電位点の相互間を結ぶよ
うに形成された帯状体であることを特徴とする請求項１
乃至８のいずれかに記載の半藤体装置。
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Cited By (13)
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| CN103548147A (zh) * | 2011-05-13 | 2014-01-29 | 株式会社电装 | 横向半导体器件 |
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| WO2013021727A1 (ja) * | 2011-08-05 | 2013-02-14 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
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| US20140077329A1 (en) * | 2011-08-05 | 2014-03-20 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
| JPWO2014208201A1 (ja) * | 2013-06-27 | 2017-02-23 | 三菱電機株式会社 | 半導体装置 |
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