JP2000022176A - 電力用半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】電力用ダイオードのアバランシ耐量の向上を図
ること。 【解決手段】ｎ型カソード層１の表面に複数のｐ型アノ
ード層２₁ 〜２₃ を選択的に形成し、これらのｐ型アノ
ード層２₁ 〜２₃ のそれぞれにアノード電極６₁〜６₃
を設け、隣り合うアノード電極６₁ ，６₂ 間およびアノ
ード電極６₂ ，６₃ 間をそれぞれ高抵抗膜７で接続す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば電力用ダイ
オード等の電力用半導体素子やリサーフ層等の電界緩和
構造を備えた電力用半導体装置に関する。

【０００２】

【従来の技術】図２４に、従来の電力用ダイオードの断
面図を示す。図中、８１は高抵抗のｎ型カソード層（半
導体基板）を示しており、このｎ型カソード層８１の表
面にはｐ型アノード層８２が選択的に形成されている。
また、ｐ型アノード層８２の周囲表面には低不純物濃度
のｐ型リング層８３が形成されている。

【０００３】ｐ型アノード層８２が形成された側の素子
表面上には絶縁膜８４が形成されている。この絶縁膜８
４には開口部が形成され、この開口部を介してアノード
電極８５がｐ型アノード層８２にコンタクトしている。
また、絶縁膜８４と半導体基板とで挟まれた領域には高
抵抗膜８６が設けられている。

【０００４】一方、ｎ型カソード層８１の裏面には高不
純物濃度のｎ型カソード層８７が形成され、このｎ型カ
ソード層８７にはカソード電極８８が設けられている。

【０００５】しかしながら、この種の電力用ダイオード
には以下のような問題があった。すなわち、ｎ型カソー
ド層８７はｎ型カソード層８１の裏面全面に形成されて
いるのに対し、ｐ型アノード層８２はｎ型カソード層８
１の表面に選択的に形成されているので、導通時にはｐ
型アノード層８２の周辺部にキャリアが高密度に分布
し、その結果として逆回復の瞬間に局所的なアバランシ
降伏が生じ、素子破壊が起こり易くなるという問題があ
った。

【０００６】このような問題を解決するために、図に示
すようにｐ型リング層８３をｐ型アノード層８２の周囲
に設けるが、その効果を十分に発揮させるためには、外
側に向かって不純物濃度が徐々に低くなる多段のｐ型リ
ング層８３が必要となり、その結果として実際のダイオ
ードとして機能しないデッドスペースが増え、面積効率
が低下するという問題があった。また、不純物濃度が徐
々に変わる多段のｐ型リング層８３を形成することはプ
ロセス的に煩雑であるという問題もあった。

【０００７】ところで、従来から最大電界を緩和する手
法の１つとして、図２５に示すように、ｐ型リング層８
３よりも低不純物濃度のｐ型リサーフ層８９をｎ型カソ
ード層８１の表面に形成することが知られている。な
お、図中、９０は高不純物濃度のｎ型ストッパ層、９１
はそれに設けられた電極を示している。また、図２４と
対応する部分には図２４と同一符号を付してある。

【０００８】しかしながら、この種の電界緩和構造には
以下のような問題があった。すなわち、ｎ型カソード層
８１とｐ型リサーフ層８９とのｐｎ接合界面では等電位
線の間隔が狭くて電界が強く、特にそのコーナー部９２
では空乏層が延びにくく電界が強くなり、アバランシ耐
量が大きく低下するという問題があった。さらに、この
ままの構造で電界を緩和するにはｎ型ストッパ層９０と
ｐ型リサーフ層８９との間隔が広くなるという問題もあ
った。

【０００９】

【発明が解決しようとする課題】上述の如く、従来の電
力用ダイオードは、導通時にｐ型アノード層の周辺部に
キャリアが高密度に分布し、その結果として逆回復の瞬
間に局所的なアバランシ降伏が生じ、素子破壊が起こり
易くなるという問題があった。

【００１０】また、電界緩和構造としてｐ型リサーフ層
を導入すると、ｎ型カソード層とｐ型リサーフ層とのｐ
ｎ接合界面では等電位線の間隔が狭くなるために、アバ
ランシ耐量が低下するという問題があった。

【００１１】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、アバランシ耐量の向上
を図った電力用半導体装置を提供することにある。

【００１２】

【課題を解決するための手段】［構成］上記目的を達成
するために、本発明に係る第１の電力用半導体装置は、
第１導電型の半導体基板と、この半導体基板の表面に選
択的に形成された複数の第２導電型の半導体層と、これ
らの半導体層のそれぞれに設けられ、隣り合ったものが
高抵抗膜を介して互いに接続された複数の主電極とを備
えていることを特徴とする。

【００１３】本発明に係る第２の電力用半導体装置は、
第１導電型の半導体基板と、この半導体基板の表面に選
択的に形成された第２導電型の第１半導体層と、前記半
導体基板の裏面に選択的に形成され、前記半導体基板よ
りも不純物濃度の高い複数の第１導電型の第２半導体層
と、これらの第２半導体層のそれぞれに設けられ、隣り
合ったものが高抵抗膜を介して互いに接続された複数の
主電極とを備えていることを特徴とする。

【００１４】ここで、第１の電力用半導体装置と第２の
電力用半導体装置とを組み合わせた構成であっても良
い。すなわち、第１導電型の半導体基板と、この半導体
基板の表面に選択的に形成された複数の第２導電型の第
１半導体層と、これらの第１半導体層のそれぞれに設け
られ、隣り合ったものが高抵抗膜を介して互いに接続さ
れた複数の第１電極と、前記半導体基板の裏面に選択的
に形成され、前記半導体基板よりも不純物濃度の高い複
数の第１導電型の第２半導体層と、これらの第２半導体
層のそれぞれに設けられ、隣り合ったものが高抵抗膜を
介して互いに接続された複数の第２電極とからなる構成
であっても良い。

【００１５】本発明に係る第３の電力用半導体装置は、
第１導電型の半導体基板の表面に形成された素子部と、
前記半導体基板の表面に、前記素子部の周辺を囲むよう
に選択的に形成された電界緩和構造としての第２導電型
の半導体層と、前記半導体層およびその外側の前記半導
体基板を含む領域上に設けられた高抵抗膜と、前記半導
体層と前記半導体基板とのｐｎ接合界面のうち前記半導
体基板の表面に現れた部分を含む領域上に前記高抵抗膜
を介して設けられた導電膜とを備えていることを特徴と
する。

【００１６】ここで、前記導電膜は、例えば前記電界緩
和構造のコーナー部において他の部分よりも幅広に形成
されているか、もしくは前記電界緩和構造のコーナー部
に選択的に形成されていてもよい。

【００１７】または前記導電膜は、前記半導体層がリサ
ーフ層である場合には、前記半導体基板の表面に現れた
前記ｐｎ接合界面の全体に設けられ、前記半導体層がガ
ードリング層である場合には、前記半導体基板の表面に
現れた前記ｐｎ接合界面のうち前記素子部とは離れた側
の外側の部分に設けられていることが望ましい。

【００１８】［作用］本発明（請求項１，２）によれ
ば、複数の主電極が高抵抗膜を介して互いに接続された
構成になっているので、これらの主電極の特定の電極
（１つだけも良いし、複数でも良い。）１つだけを負荷
（電源）と接続すれば、この主電極よりも外側の電極ほ
ど高抵抗膜による電圧降下が大きくなる。

【００１９】したがって、外側の主電極ほど半導体基板
にかかる電圧は低くなるので、導通時のキャリア密度は
小さくなる。その結果、多段のリング層を用いた場合と
同様のキャリアが低減する効果が得られ、逆回復時の瞬
間的なアバランシ耐量の向上を図ることができるように
なる。

【００２０】また、上記複数の半導体層は主電極が設け
られるもの、すなわち素子を構成する半導体層であるた
め、多段のリング層を用いた場合とは異なり、素子とし
て機能しないデッドスペースが減り、面積効率が低下す
るという問題は起こらない。

【００２１】また、上記複数の半導体層は全て同じ不純
物濃度で良いので、不純物濃度が徐々に変わる多段のリ
ング層を用いた場合とは異なり、プロセスが煩雑になる
という問題は起こらない。

【００２２】また、本発明（請求項３〜６）によれば、
半導体基板の表面に現れるｐｎ接合界面（電界の強くな
る領域）とその上に設けられた高抵抗膜とからなる部分
において、上記ｐｎ接合界面の上に高抵抗膜を介して導
電膜を設けることによって、その部分の導電性を高める
ことができ、これによりその部分の電界を緩和でき、も
ってアバランシ耐圧の向上を図ることができるようにな
る。

【００２３】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係る電力用ダイオードを備えた電力用半導体装置を示す
断面図である。

【００２４】図中、１は高抵抗のｎ型カソード層（半導
体基板）を示しており、このｎ型カソード層１の表面に
は第１〜第３のｐ型アノード層２₁ 〜２₃ が選択的に形
成されている。図ではこれらのｐ型アノード層２₁ 〜２
₃ の幅（図において横方向の寸法）は同じになっている
が、一般にはｐ型アノード層２₁ 、ｐ型アノード層
２ ₂ 、ｐ型アノード層２₃ の順で広いことが好ましい。
また、ｐ型アノード層２₂およびｐ型アノード層２₃ の
幅は同じあっても良い。

【００２５】また、ｎ型カソード層１のｐ型アノード層
２の周囲表面には低不純物濃度のｐ型リサーフ層３が形
成され、その外側には高不純物濃度のｎ型ストッパ層４
が形成されている。

【００２６】素子部のｎ型カソード層１上には絶縁膜５
が形成されている。この絶縁膜５には開口部が形成さ
れ、この開口部を介して第１〜第３のアノード電極
６₁ ，６₃がｐ型アノード層２₁ 〜２₃ にそれぞれコン
タクトしている。

【００２７】ここで、第１のアノード電極６₁ は図示し
ない電源（負荷）と直接接続されている。一方、第２の
アノード電極６₂ はＳＩＰＯＳ膜、ポリシリコン膜また
はＤＬＣ（Diamond Like Carbon ）膜等の高抵抗膜７を
介して第１のアノード電極６₁ と接続され、また第２の
アノード電極６₂ は高抵抗膜７を介してその外側の第３
のアノード電極６₃ に接続されている。その結果、第１
のｐ型アノード電極６₁ 、第２のｐ型アノード層６₂ 、
第３のｐ型アノード層６₃ の順でそれらの電位は低くな
る。

【００２８】また、ｐ型リサーフ層３およびその外側の
ｎ型カソード層１上にはＳＩＰＯＳ膜等の高抵抗膜８を
介して絶縁膜９が形成されている。また、ｎ型ストッパ
層４には電極１０が設けられている。

【００２９】一方、ｎ型カソード層１の裏面には高不純
物濃度のｎ型カソード層１１が形成され、このｎ型カソ
ード層１１にはカソード電極１２が設けられている。

【００３０】本実施形態によれば、第１〜第３のアノー
ド電極６₁ 〜６₃ がその順で電位が低くなるので、第１
のアノード電極６₁ にコンタクトした中央の第１のｐ型
アノード層２₁ 、その外側の第２、第３のｐ型アノード
層２₂ ，２₃ の順でキャリア密度は弱くなる。すなわ
ち、第１のｐ型アノード層２₁ の外側に２段のｐ型リン
グ層を設けた場合と同様な効果が得られる。

【００３１】また、第２、第３のｐ型アノード層は素子
の構成要素であるため、ｐ型リング層を用いた場合とは
異なり、ダイオードとして機能しないデッドスペースが
増え、面積効率が低下するという問題は起こらない。さ
らに、第１〜第３のｐ型アノード層２₁ 〜２₃ は全て同
じ不純物濃度で良いので、ｐ型リング層を用いた場合と
は異なり、プロセスが煩雑になるという問題も起こらな
い。また、アノード層の分割数がある程度まで増える
と、同じ段数のリング層に比べてキャリア密度が連続的
に低減し、電界集中の起こりにくい構造とすることがで
きる。

【００３２】図２に、本実施形態のダイオードの平面パ
ターンの一例を示す。図には、第１〜第３のｐ型アノー
ド層２₁ 〜２₃ が同心円的に形成されたパターンが示さ
れている。なお、第１〜第３のｐ型アノード層２₁ 〜２
₃ の平面パターンは他のパターンでも良く、例えばスト
ライプ状や水玉状であっても良い。

【００３３】図３に、本実施形態のダイオードの順方向
Ｖ−Ｉ特性の図を示す。図中、特性曲線ａ−ａ’は図４
の線分ａ−ａ’間のダイオードの順方向Ｖ−Ｉ特性を示
し、同様に特性曲線ｂ−ｂ’，ｃ−ｃ’はそれぞれ図４
の線分ｂ−ｂ’間，線分ｃ−ｃ’間のダイオードの順方
向Ｖ−Ｉ特性を示している。

【００３４】図から、線分ａ−ａ’間のダイオードは立
ち上がり電圧が低く傾きも急であるが、線分ｂ−ｂ’
間，線分ｃ−ｃ’間のダイオードの順で立ち上がり電圧
が高く傾きが鈍くなることが分かる。

【００３５】図５に、本実施形態のダイオードのキャリ
ア密度の分布を示す。分布ａ−ａ’は図４の線分ａ−
ａ’間のダイオードのキャリア密度の分布を示し、同様
に分布ｂ−ｂ’，ｃ−ｃ’はそれぞれ図４の線分ｂ−
ｂ’間，線分ｃ−ｃ’間のダイオードのキャリア密度の
分布を示している。

【００３６】図から、線分ａ−ａ’間のダイオード、線
分ｂ−ｂ’間のダイオード、線分ｃ−ｃ’間のダイオー
ドの順でキャリア密度が全体として低くなることが分か
る。このことから、素子の中央から外側に向かって高抵
抗膜７による電圧降下が大きくなるため、言い換えれ
ば、素子の中央から外側に向かってアノード・カソード
間に印加される電圧が低くなるため、素子の周辺ほどキ
ャリアが少なくなることが分かる。

【００３７】図６に、本実施形態のダイオードのアノー
ド側表面付近のキャリア密度の分布を示す。これは図４
に示したｄ−ｄ’断面における分布を示している。

【００３８】図から、ダイオードの周辺部ほどアノード
側表面付近のキャリア密度が低くなっていることが分か
る。

【００３９】図３、図５、図６のいずれの結果も、本実
施形態によれば、導通時にはダイオードの周辺部分で電
流が小さくなり、その結果として逆回復時のアバランシ
耐量が増加し、逆回復の瞬間に素子破壊が起こり難くな
ることを示している。

【００４０】なお、本実施形態では、高抵抗膜７および
ｐ型アノード層２₁ 〜２₃ の横方向の長さを一定にした
が、図７に示すように、例えば外側のものほど短くなる
ようにしても良い。また、ｐ型アノード層２₁ 〜２₃ の
間隔を変化させても良い。 （第２の実施形態）図８は、本発明の第２の実施形態に
係る電力用ダイオードを備えた電力用半導体装置を示す
断面図である。なお、図１と対応する部分には図１と同
一符号を付してあり、詳細な説明は省略する（その他の
実施形態についても同様）。

【００４１】本実施形態が第１の実施形態と異なる点
は、ｐ型アノード層２₁ 〜２₃ の表面にそれらよりも高
不純物濃度のｐ型アノード層１３₁ 〜１３₃ をそれぞれ
選択的に形成することによって、コンタクト抵抗の低減
化を図ったことにある。 （第３の実施形態）図９は、本発明の第３の実施形態に
係る電力用ダイオードを備えた電力用半導体装置を示す
断面図である。

【００４２】本実施形態が第１の実施形態と異なる点
は、ｐ型アノード層２₁ 〜２₃ の周囲にこれらに接する
ように低不純物濃度のｐ型アノード層１３_o1〜１３_o3を
ｎ型カソード層１の表面にそれぞれ形成することによっ
て、導通時の抵抗の低減化および絶縁膜５，９の劣化防
止を図ったことにある。 （第４の実施形態）図１０は、本発明の第４の実施形態
に係る電力用ダイオードを備えた電力用半導体装置を示
す断面図である。

【００４３】本実施形態が第１の実施形態と異なる点
は、ｐ型アノード層２₁ ，２₂ 間、ｐ型アノード層
２₂ ，２₃ 間のｎ型カソード層１の表面にそれぞれ低不
純物濃度のｐ型アノード層１３₁₂，１３₂₃をそれぞれ形
成することによって、導通時の抵抗の低減化および絶縁
膜５，９の劣化防止を図ったことにある。 （第５の実施形態）図１１は、本発明の第５の実施形態
に係る電力用ダイオードを備えた電力用半導体装置を示
す断面図である。

【００４４】本実施形態の特徴は、第４の実施形態の電
界緩和構造をカソード側に形成したことにある。

【００４５】図中、１１₁ 〜１１₃ は高不純物濃度の第
１〜第３のｎ型カソード層を示しており、これらはそれ
ぞれ第１〜第３のｐ型アノード層２₁ 〜２₃ に相当する
ものである。また、１１₁₂，１１₂₃は低不純物濃度のｎ
型カソード層を示しており、これらはそれぞれｐ型アノ
ード層１３₁₂，１３₂₃に相当するものである。また、１
２₁ 〜１２₃ は第１〜第３のカソード電極を示してお
り、これらはそれぞれ第１〜第３のアノード電極６₁ 〜
６₃ に相当するものである。また、図中、２はｐ型アノ
ード層、６はアノード電極を示している。

【００４６】本実施形態でもダイオードの周辺部の導通
時のキャリア密度を低くでき、第４の実施形態と同様な
効果が得られる。 （第６の実施形態）図１２は、本発明の第６の実施形態
に係る電力用ダイオードを備えた電力用半導体装置を示
す断面図である。

【００４７】本実施形態は、第４の実施形態と第５の実
施形態とを組み合わせ例であり、アノード側およびカソ
ード側の両方に本発明に係る電界緩和構造を導入した例
である。本実施形態によれば、第４および第５の実施形
態に比べてより効果的にアバランシ耐量の向上を図れる
ようになる。 （第７の実施形態）図１３は、本発明の第７の実施形態
に係る電力用ダイオードを備えた電力用半導体装置を示
す断面図である。

【００４８】図中、１４は低不純物濃度のｐ型リング
層、１５はｐ型リング層１４よりも低不純物濃度のｐ型
リサーフ層を示している。ｐ型リング層１４、ｐ型リサ
ーフ層１５などが形成された電界緩和領域上には高抵抗
膜８が設けれている。ここまでは従来の電界緩和構造と
同じである。

【００４９】本実施形態の特徴は、ｐ型リサーフ層１５
とｎ型カソード層１とのｐｎ接合界面のうち、ｎ型カソ
ード層１の表面に現れるｐｎ接合界面１６を含む領域、
すなわち最も電界が高くなる領域上の高抵抗膜８上にＡ
ｌなどの導電膜１７を設けたことにある。

【００５０】ここで、図１４に示すように、導電膜１７
を介したｐ型リサーフ層１５の表面の点Ａとｎ型カソー
ド層１の表面の点Ｂとの間の経路Ｐ１，Ｐ２，Ｐ３のそ
れぞれの抵抗Ｒ１，Ｒ２，Ｒ３の大体の合成抵抗を考え
る。

【００５１】本実施形態の場合、経路Ｐ２は導電膜１７
を通る経路であることからＲ２はゼロと考えることがで
きるので、合成抵抗はＲ１＋Ｒ３となる。これに対して
従来の場合、経路Ｐ２に相当する経路は高抵抗膜８中
（半導体基板との界面）に存在するのでＲ２が支配的と
なり、合成抵抗はＲ２となる。

【００５２】経路Ｐ１，Ｐ３の長さ、すなわち高抵抗膜
８の膜厚は代表的には１．５μｍであり、経路Ｐ３の長
さは代表的には１０μｍであるので、本実施形態によれ
ば、従来の合計抵抗の約１／３（（１．５μｍ＋０μｍ
＋１．５μｍ）／（０μｍ＋１０μｍ＋０μｍ））まで
低減できるようになる。

【００５３】このように合成抵抗が十分に低くなると、
点Ａから点Ｂまでの経路（Ｐ１〜Ｐ３）の導電性が高く
なって導体に近くなり、その結果としてｐｎ接合界面１
６における電界は緩和される。

【００５４】図１５および図１６に、本実施形態および
従来の電力ダイオードの導通時のアノード側の等電位線
をそれぞれ示す。これらの図から、本実施形態によれ
ば、従来に比べて、ｐｎ接合界面の等電位力線の間隔を
広くでき、アバランシ耐圧の高い電力ダイオードを実現
できることが分かる。 （第８の実施形態）図１７は、本発明の第８の実施形態
に係る電力用ダイオードを備えた電力用半導体装置を示
す断面図である。

【００５５】本実施形態が第７の実施形態と異なる点
は、素子表面上に絶縁膜１８を介して高抵抗膜８が設け
られた構造に対して導電膜１７を設けたことにある。こ
のような素子構造に対してもｐｎ接合界面１６上に導電
膜１７を設けることによって、従来よりもアバランシ耐
圧を高くすることができる。 （第９の実施形態）図１８は、本発明の第９の実施形態
に係る電力用ダイオードを備えた電力用半導体装置を示
す断面図である。

【００５６】本実施形態が第７の実施形態と異なる点
は、ｐ型リサーフ層の代わりに高不純物濃度のｐ型ガー
ドリング層１９が用いられていることにある。このよう
な電界緩和構造を用いた場合でも、ｐ型ガードリング層
１９とｎ型カソード層１とのｐｎ接合界面１６（より正
確には、ｎ型ストッパ層４側に近い側のｐｎ接合界面１
６）上に導電膜１７を設けることによって、従来よりも
アバランシ耐圧を高くすることができる。 （第１０の実施形態）図１９は、本発明の第１０の実施
形態に係る電力用ダイオードを備えた電力用半導体装置
を示す断面図である。

【００５７】本実施形態が第９の実施形態と異なる点
は、電界緩和領域上に絶縁膜１８を介して高抵抗膜８が
設けられた構造に対して導電膜１７を設けたことにあ
る。このような素子構造に対してもｐｎ接合界面１６上
に導電膜１７を設けることによって、従来よりもアバラ
ンシ耐圧を高くすることができる。

【００５８】図２０に、導電膜１７の平面パターンの一
例を示す。このパターンの特徴は、ｎ型ストッパ層４の
コーナー部と導電膜１７のコーナー部の間隔が狭くなる
ように、導電膜１７のコーナー部の幅が他の部分よりも
広くなっていることにある。このように広くなっていれ
ばどのようなパターンでも良い。

【００５９】このようにコーナー部で幅の広くなった導
電膜１７を用いることによって、図２１に示すように、
コーナー部での空乏層の広がりを比較例（幅が均一な導
電膜１７を用いたもの、または導電膜１７がない従来の
もの）に比べて大きくすることができ、コーナー部の耐
圧の向上を図ることができるようになる。

【００６０】図２２に、導電膜１７の平面パターンの他
の例を示す。このパターンの特徴は、コーナー部のみに
導電膜１７が存在していることにある。このようなパタ
ーンでもコーナー部の耐圧の向上を図ることができるよ
うになる。なお、この形は円形に限らない。 （第１１の実施形態）図２３は、本発明の第１１の実施
形態に係る高耐圧半導体素子を備えた電力用半導体装置
を示す平面図である。

【００６１】本実施形態は、第１の実施形態と第７の実
施形態とを組み合わせた例であり、素子部（ダイオー
ド）および電界緩和部（ｐ型リサーフ層３）のアバラン
シ耐圧の向上を図れるようになる。なお、素子部の高抵
抗膜７を素子表面に直接コンタクトするようにすれば、
素子部の高抵抗膜７と電界緩和部の高抵抗膜８とが共通
になるので、プロセスの簡略化を図れるようになる。

【００６２】なお、本発明は、上記実施形態に限定され
るものではない。例えば、上記実施形態では、電力用ダ
イオードの場合について説明したが、本発明は他の電力
用半導体素子にも適用可能である。また、第１導電型を
ｎ型とし第２導電型をｐ型とした場合について説明した
が、これに限らず、導電型を逆にして、第１導電型をｐ
型とし第２導電型をｎ型としても、本発明を同様に実施
して同様の効果を得ることができる。

【００６３】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。

【００６４】

【発明の効果】以上詳説したように本発明（請求項１，
２）によれば、隣り合う主電極が高抵抗膜を介して互い
に接続された構成になっているので、多段のリング層を
用いた場合と同様のキャリアを制御するような効果が得
られ、アバランシ耐量の向上を図ることができるように
なる。

【００６５】また、主電極が設けられた複数の半導体層
は素子を構成するものであり、またその不純物濃度は全
て同じで良いので、多段のリング層を用いた場合とは異
なり、面積効率が低下したり、プロセスが煩雑になると
いう問題は起こらない。

【００６６】本発明（請求項３〜６）によれば、半導体
基板の表面に現れるｐｎ接合界面上に高抵抗膜を介して
導電膜を設けることによって、その部分の電界を緩和で
き、もってアバランシ耐圧の向上を図ることができるよ
うになる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る電力用ダイオー
ドを備えた電力用半導体装置を示す断面図

【図２】同電力用ダイオードの平面パターンの一例を示
す平面図

【図３】同電力用ダイオードの各部の順方向Ｖ−Ｉ特性
を示す特性図

【図４】図３の各部を示す断面図

【図５】同電力用ダイオードのキャリア密度の分布を示
す分布図

【図６】同電力用ダイオードのアノード側表面付近のキ
ャリア密度の分布を示す分布図

【図７】同電力用ダイオードの変形例を示す断面図

【図８】本発明の第２の実施形態に係る電力用ダイオー
ドを備えた電力用半導体装置を示す断面図

【図９】本発明の第３の実施形態に係る電力用ダイオー
ドを備えた電力用半導体装置を示す断面図

【図１０】本発明の第４の実施形態に係る電力用ダイオ
ードを備えた電力用半導体装置を示す断面図

【図１１】本発明の第５の実施形態に係る電力用ダイオ
ードを備えた電力用半導体装置を示す断面図

【図１２】本発明の第６の実施形態に係る電力用ダイオ
ードを備えた電力用半導体装置を示す断面図

【図１３】本発明の第７の実施形態に係る電力用ダイオ
ードを備えた電力用半導体装置を示す断面図

【図１４】同実施形態の効果を説明するための断面図

【図１５】同電力ダイオードの導通時のアノード側の電
界の様子を表わす電界力線を示す図

【図１６】従来の電力ダイオードの導通時のアノード側
の電界の様子を表す電界力線を示す図

【図１７】本発明の第８の実施形態に係る電力用ダイオ
ードを備えた電力用半導体装置を示す断面図

【図１８】本発明の第９の実施形態に係る電力用ダイオ
ードを備えた電力用半導体装置を示す断面図

【図１９】本発明の第１０の実施形態に係る電力用ダイ
オードを備えた電力用半導体装置を示す断面図

【図２０】ｐ型リサーフ層とｎ型カソード層とのｐｎ接
合界面上に設ける導電膜の平面パターンの一例を示す平
面図

【図２１】同実施形態の効果を説明するための空乏層の
形状を示す平面図

【図２２】ｐ型リサーフ層とｎ型カソード層とのｐｎ接
合界面上に設ける導電膜の平面パターンの他の例を示す
平面図

【図２３】本発明の第１１の実施形態に係る高耐圧半導
体素子を備えた電力用半導体装置を示す断面図

【図２４】従来の電力用ダイオードを示す断面図

【図２５】従来の電界緩和構造を示す断面図

【符号の説明】

１…ｎ型カソード層 ２，２₁ 〜２₃ …ｐ型アノード層（複数の第２導電型の
（第１）半導体層） ３…ｐ型リサーフ層 ４…ｎ型ストッパ層 ５…絶縁膜 ６，６₁ 〜６₃ …アノード電極（主電極） ７，８…高抵抗膜 ９…絶縁膜 １０…電極 １１，１１₁ 〜１１₃ …ｎ型カソード層（複数の第１導
電型の第２半導体層） １２，１２₁₂〜１２₂₃…カソード電極 １３₁ 〜１３₃ ，１３_o1〜１３_o3，１３₁₂，１３₂₃…ｐ
型アノード層 １４…ｐ型リング層 １５…ｐ型リサーフ層（電界緩和構造としての第２導電
型の半導体層） １６…ｐｎ接合界面 １７…導電膜 １８…絶縁膜 １９…ｐ型ガードリング層（電界緩和構造としての第２
導電型の半導体層）

Claims (6)

【特許請求の範囲】
1. 【請求項１】第１導電型の半導体基板と、 この半導体基板の表面に選択的に形成された複数の第２
   導電型の半導体層と、 これらの半導体層のそれぞれに設けられ、隣り合ったも
   のが高抵抗膜を介して互いに接続された複数の主電極と
   を具備してなることを特徴とする電力用半導体装置。
2. 【請求項２】第１導電型の半導体基板と、 この半導体基板の表面に選択的に形成された第２導電型
   の第１半導体層と、 前記半導体基板の裏面に選択的に形成され、前記半導体
   基板よりも不純物濃度の高い複数の第１導電型の第２半
   導体層と、 これらの第２半導体層のそれぞれに設けられ、隣り合っ
   たものが高抵抗膜を介して互いに接続された複数の主電
   極とを具備してなることを特徴とする電力用半導体装
   置。
3. 【請求項３】第１導電型の半導体基板の表面に形成され
   た素子部と、 前記半導体基板の表面に、前記素子部の周辺を囲むよう
   に選択的に形成された電界緩和構造としての第２導電型
   の半導体層と、 前記半導体層およびその外側の前記半導体基板を含む領
   域上に設けられた高抵抗膜と、 前記半導体層と前記半導体基板とのｐｎ接合界面のうち
   前記半導体基板の表面に現れた部分を含む領域上に前記
   高抵抗膜を介して設けられた導電膜とを具備してなるこ
   とを特徴とする電力用半導体装置。
4. 【請求項４】前記導電膜は、前記電界緩和構造のコーナ
   ー部において他の部分よりも幅広に形成されていること
   を特徴とする請求項３に記載の電力用半導体装置。
5. 【請求項５】前記導電膜は、前記電界緩和構造のコーナ
   ー部に選択的に形成されていることを特徴とする請求項
   ３に記載の電力用半導体装置。
6. 【請求項６】前記導電膜は、前記半導体層がリサーフ層
   である場合には、前記半導体基板の表面に現れた前記ｐ
   ｎ接合界面の全体に設けられ、前記半導体層がガードリ
   ング層である場合には、前記半導体基板の表面に現れた
   前記ｐｎ接合界面のうち前記素子部とは離れた側の外側
   の部分に設けられていることを特徴とする請求項３に記
   載の電力用半導体装置。