CN102761109B - 电源管理电路及其中的高电压元件 - Google Patents

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Abstract

本发明公开了一种高电压元件，包含高电压晶体管以及防护元件。高电压元件具有第一端以及第二端，其中第一端耦接电压输出入端。防护元件耦接于高电压晶体管的第二端以及接地端之间，且防护元件中寄生有等效电路。当电压输出入端依据静电放电电荷而带电时，静电放电电荷所对应的电流自电压输出入端经过高电压晶体管和防护元件中的等效电路流往接地端。此外，一种电源管理电路亦在此揭露。

Description

电源管理电路及其中的高电压元件
技术领域
本揭示内容是有关于一种电子装置，且特别是有关于一种静电放电防护装置。
背景技术
一般而言，各种电子装置中均会设置有静电放电(Electrostatic Discharge，ESD)防护的机制，藉以避免当人体带有过多的静电而去触碰电子装置时，电子装置因为静电所产生的瞬间大电流而导致毁损，或是避免电子装置受到环境或运送工具所带的静电影响而产生无法正常运作的情形。
以高电压操作环境下的电子装置而言，高电压元件通常可被应用于其中，藉此提供高电压处理的能力，同时在电子装置未操作的情形下，高电压元件本身亦可承受静电放电电流而不会导致元件本身的损毁。
然而，上述高电压元件并无法提供有效的静电放电防护，因此当静电放电情形发生而产生瞬间大电流时，上述高电压元件仍无法用来确实避免静电放电对于电子装置造成的损害，故静电放电所产生的瞬间大电流仍可能透过上述高电压元件流往其它内部电路，使得内部电路中的元件毁损。
发明内容
本发明实施例提供一种静电放电防护电路，藉此进行静电放电防护。
本发明系关于一种高电压元件，其包含一高电压晶体管以及一防护元件。高电压晶体管具有一第一端以及一第二端，其中第一端耦接一电压输出入端。防护元件耦接于高电压晶体管的第二端以及一接地端之间，且其中寄生有一等效电路。当电压输出入端依据静电放电电荷而带电时，静电放电电荷所对应的电流自电压输出入端经过高电压晶体管和防护元件中的等效电路流往接地端。
本揭示内容的另一技术样态系关于一种高电压元件，其包含一高电压晶体管以及一防护元件。高电压晶体管包含一第一电极以及一第二电极。防护元件包含一第三电极以及一第四电极，且高电压晶体管的第二电极与防护元件的第三电极至少共用一第一重掺杂层。
本揭示内容的又一技术样态系关于一种电源管理电路，其包含一高电压元件，且高电压元件包含一高电压晶体管以及一晶体管。高电压晶体管耦接一电压输出入端，并包含一N型缓冲层以及一第一N型重掺杂层，且第一N型重掺杂层形成于N型缓冲层中。晶体管耦接一接地端，且与该高电压晶体管整合制作，并包含N型缓冲层以及第一N型重掺杂层。当电压输出入端依据静电放电电荷而带电时，高电压元件对静电放电电荷进行放电，使得静电放电电荷所对应的电流自电压输出入端经过高电压元件流往接地端。
根据本揭示的技术内容，应用前述电源管理电路及其中高电压元件，可有效地增强整体电路的ESD防护，藉此提升导通ESD大电流的能力。
附图说明
图1系依照本发明实施例绘示一种电源管理电路的示意图。
图2系绘示图1所示的电源管理电路的静电放电防护操作示意图。
图3系依照本发明实施例绘示一种如图1所示的高电压元件的剖面示意图。
图4系绘示图3所示的高电压元件的静电放电防护操作示意图。
图5系依照本发明另一实施例绘示一种如图1所示的高电压元件的剖面示意图。
图6系绘示图5所示的高电压元件的静电放电防护操作示意图。
图7系依照本发明次一实施例绘示一种如图1所示的高电压元件的剖面示意图。
图8系依照本发明又一实施例绘示一种如图1所示的高电压元件的剖面示意图。
图9至图12系依照本发明实施例绘示一种如图1所示的高电压元件在不同操作情况下的静电放电防护操作示意图。
图13系绘示原高电压元件与本发明实施例的高电压元件所具有的崩溃电压比较的模拟示意图。
图14系绘示原高电压元件与本发明实施例的高电压元件所具有的电气特性比较的模拟示意图。
主要元件符号说明：
具体实施方式
下文系举实施例配合所附图式作详细说明，但所提供的实施例并非用以限制本发明所涵盖的范围，而结构运作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本发明所涵盖的范围。此外，图式仅以说明为目的，并未依照原尺寸作图。
关于本文中所使用的“约”、“大约”或“大致”一般通常系指数值的误差或范围于百分之二十以内，较好地是于百分之十以内，而更佳地则是于百分之五以内。文中若无明确说明，其所提及的数值皆视作为近似值，即如“约”、“大约”或“大致”所表示的误差或范围。
图1系依照本发明实施例绘示一种电源管理电路的示意图。此电源管理电路100包含一控制电路110、一内部电路120以及一高电压元件130，其中高电压元件130更包含一高电压晶体管132以及一防护元件134。在实作上，防护元件134可与高电压晶体管132整合制作，而高电压晶体管132可为一金氧半导体场效晶体管M1。一般而言，高电压晶体管132系指可操作于高于3V或5V的电压的元件，更具体而言，本发明实施例中所指的高电压元件或高电压晶体管可在例如十伏特、数十伏特、数百伏特或甚至上千伏特的环境下操作。
在实作上，电源管理电路100可为一电压转换电路，例如低压降稳压器电路(LowDropout，LDO)，其可应用于电源供应器、直流转直流电压转换器(DC/DC converter)或功率放大器等需要电压转换的装置中。电源管理电路100亦可以集成电路(IC)形式制作于单一晶片中，或与其它电路整合制作。
于操作上，高电压晶体管132可提供电压转换的功能，其中高电压晶体管132可由控制电路110进行控制，并自一电压输出入端I/O接收一外部高电压，藉以于高电压晶体管132的一端(即节点Q)产生具有相对较低电压位准的一操作电压，使得内部电路120可依据操作电压进行操作。
高电压元件130耦接于电压输出入端I/O以及一接地端GND之间，当电源管理电路100未进行操作，且电压输出入端I/O依据静电放电(Electrostatic Discharge，ESD)电荷而带电时，高电压元件130可对ESD电荷进行放电，使得ESD电荷所对应的电流自电压输出入端I/O经过高电压元件130流往接地端GND，如图2所示。
具体而言，如图1所示，高电压晶体管132的第一端耦接电压输出入端I/O，防护元件134耦接于高电压晶体管132的第二端(即节点Q)与接地端GND之间，且防护元件134中寄生有一等效电路。当电压输出入端I/O依据ESD电荷而带电时，ESD电荷所对应的电流可自电压输出入端I/O经过高电压晶体管132和防护元件134中的等效电路流往接地端GND。
在一实施例中，防护元件134可为一双载子接面晶体管(Bipolar Junction Transistor，BJT)，其中寄生有一等效电路(例如：两个对接的二极管所组成的等效电路)，且防护元件134亦可以是寄生有一双载子接面晶体管等效电路的晶体管。在另一实施例中，防护元件134中是一硅控整流器(Silicon Controlled Rectifier，SCR)，或寄生有一硅控整流器(SiliconControlled Rectifier，SCR)等效电路，其中硅控整流器系为一种具有P/N/P/N半导体介面的电子元件。
在次一实施例中，防护元件134可为一金氧半导体场效晶体管M2，例如:横向扩散金氧半导体场效晶体管(LDMOS)、高电压金氧半导体场效晶体管(HVMOS)…等等，其中晶体管M2的第一端耦接高电压晶体管132的第二端(即节点Q)，晶体管M2的第二端耦接于接地端GND。
在又一实施例中，高电压元件130更可包含一等效电阻器R，等效电阻器R耦接于金氧半导体场效晶体管M2的控制端以及接地端GND之间，使得ESD电荷对应的大电流能尽量流向晶体管M2，藉以透过晶体管M2对ESD电荷对应的大电流进行有效的放电。在实作上，等效电阻器R可为多晶硅电阻(poly resistor)、扩散电阻(diffusion resistor)、井电阻(well resistor)…等，或是可由晶体管来实现。
图3系依照本发明实施例绘示一种如图1所示的高电压元件的剖面示意图。如图3所示，防护元件134a可与高电压晶体管132a整合制作在一起，且特别可以横向制作的方式整合于相同平面结构。具体而言，高电压晶体管132a与防护元件134a可共用半导体层，使得两者得以横向整合于相同平面结构。举例而言，当高电压晶体管132a与防护元件134a各自以横向扩散金氧半导体场效晶体管(LDMOS)、高电压金氧半导体场效晶体管(HVMOS)、双载子接面晶体管…等元件来实现时，高电压晶体管132a与防护元件134a可共用一重掺杂层。
以本实施例为例，高电压晶体管132a包含一漏极(D1)、一栅极(G1)以及一源极(S1)，而防护元件134a包含一漏极(D2)、一栅极(G2)以及一源极(S2)，其中高电压晶体管132a的源极(S1)与防护元件134a的漏极(D2)至少共用一N型重掺杂层310，且N型重掺杂层310的离子掺杂浓度可介于约1x1014～9x1015之间。此外，防护元件134a可更包含一N型缓冲层320，其中N型重掺杂层310形成于N型缓冲层320中。N型缓冲层320的离子掺杂浓度低于N型重掺杂层310，N型缓冲层320例如可为NHDD(N-type high voltagedoped drain；掺杂浓度约为8x1011～8x1013)、N型漂流扩散层(N-drift；掺杂浓度约为5.5x1011～5.5x1013)或N型井区(N-well；掺杂浓度约为1x1012～1x1014)。在另一实施例，N型重掺杂层310亦可不位于任何缓冲层中，直接位于一P型基底(P-sub)、一P型外延层(P-epi)或其他P型掺杂层中。此外，防护元件134a更可包含一N型漂流扩散层330，其中N型漂流扩散层330邻接于N型重掺杂层310和N型缓冲层320。在一实施例中，N型漂流扩散层330的掺杂浓度和长度可影响防护元件134a的崩溃电压与导通电阻(Ron)。
以半导体结构配置而言，高电压晶体管132a的源极(S1)可包含上述的N型重掺杂层310，而防护元件134a的漏极(D2)可同时包含上述的N型重掺杂层310，使得高电压晶体管132a的源极(S1)可同时为防护元件134a的漏极(D2)。
其次，防护元件134a更可包含一场氧化层370以及一栅极层380，其中场氧化层370形成于N型漂流扩散层330上方，栅极层380与场氧化层370相隔一栅极介电层375而形成于场氧化层370上方，使得栅极层380可作为防护元件134a的栅极(G2)。实作上，场氧化层可以局域性硅氧化(local oxidation of silicon，LOCOS)方式形成。
此外，在本实施例中，高电压晶体管132a的漏极(D1)耦接电压输出入端I/O，防护元件134a的源极(S2)耦接接地端GND，且防护元件134a中寄生有一等效电路。当电压输出入端I/O依据ESD电荷而带电时，ESD电荷所对应的电流可自电压输出入端I/O，经过高电压晶体管132a和防护元件134a中的等效电路，流往接地端GND，进而达到静电放电防护的效果。
在一实施例中，图1所示的防护元件134可为一双载子接面晶体管。在另一实施例中，防护元件134内可寄生有双载子接面晶体管等效电路。以此实施例为例，防护元件134a可包含另一N型重掺杂层350以及一掺杂层360，其中N型重掺杂层350形成于掺杂层360中，N型缓冲层320和N型漂流扩散层330、340亦形成于掺杂层360中，而掺杂层360可为一P型掺杂区，例如可为P型井半导体层、P型基底(P-sub)、P型外延层(P-epi)，防护元件134a与高电压晶体管132a的源极(S1)可共用掺杂层360。N型重掺杂层350层与N型漂流扩散层330分开配置，且N型重掺杂层350耦接接地端GND，作为防护元件134a中寄生的双载子接面晶体管等效电路的射极，而掺杂层360则作为防护元件134a中寄生的双载子接面晶体管等效电路的基极。
依据上述，在防护元件134a内寄生有双载子接面晶体管等效电路的情形下，N型重掺杂层350作为双载子接面晶体管等效电路的射极，掺杂层360作为双载子接面晶体管等效电路的基极，而N型漂流扩散层330则作为双载子接面晶体管等效电路的集极的一部份，使得当电压输出入端I/O依据ESD电荷而带电时，ESD电荷所对应的大电流可自电压输出入端I/O，经过高电压晶体管132a以及防护元件134a中的双载子接面晶体管等效电路，流往接地端GND，进而达到静电放电防护的效果，此静电放电防护的操作可如图4所示。
另一方面，在另一实施例中，图1所示的防护元件134可为硅控整流器或寄生有硅控整流器等效电路的晶体管。图5系依照本发明另一实施例绘示一种如图1所示的高电压元件的剖面示意图。相较于图3而言，本实施例中防护元件134b的漏极(D2)更包含另一N型重掺杂层312。防护元件134b可更包含一P型重掺杂层314，其中P型重掺杂层314邻接于N型重掺杂层310和N型重掺杂层312之间，并作为防护元件134b中寄生的硅控整流器等效电路的阳极，而前述N型重掺杂层350可作为防护元件134b中寄生的硅控整流器等效电路的阴极。由于硅控整流器主要是一种具有P/N/P/N半导体介面的电子元件，故依本实施例中的半导体结构，于防护元件134b中的漏极(D2)和源极(S2)之间可寄生硅控整流器等效电路。
依据上述，在防护元件134b内寄生有硅控整流器等效电路的情形下，P型重掺杂层314作为硅控整流器等效电路的阳极，而N型重掺杂层350作为硅控整流器等效电路的阴极，使得当电压输出入端I/O依据ESD电荷而带电时，ESD电荷所对应的大电流可自电压输出入端I/O，经过高电压晶体管132b以及防护元件134b中的硅控整流器等效电路，流往接地端GND，进而达到静电放电防护的效果，此静电放电防护的操作可如图6所示。
图7系依照本发明次一实施例绘示一种如图1所示的高电压元件的剖面示意图。相较于图3而言，图7所示的高电压元件130c中，P型基底(P-sub)或P型外延层(P-epi)上形成一N型外延层(N-epi)700，且防护元件134c与高电压晶体管132c中的各个半导体层均制作于N型外延层700上，即防护元件134c与高电压晶体管132c共用N型外延层700。在本实施例中，高电压元件130c的静电放电防护操作方式可类似于图4所示的操作方式。
图8系依照本发明又一实施例绘示一种如图1所示的高电压元件的剖面示意图。相较于图5而言，图8所示的高电压元件130d中，P型基底(P-sub)或P型外延层(P-epi)上形成一N型外延层(N-epi)710，且防护元件134d与高电压晶体管132d中的各个半导体层均制作于N型外延层710上，即防护元件134d与高电压晶体管132d共用N型外延层710。在本实施例中，高电压元件130d的静电放电防护操作方式可类似于图6所示的操作方式。
上述高电压元件可应用于各种电子装置中，并可依照不同操作情况而提供静电放电防护的作用。图9至图12系依照本发明实施例绘示一种如图1所示的高电压元件在不同操作情况下的静电放电防护操作示意图。
在图9中，当人体或物体带正电触碰到电压输出入端I/O且接地端GND触碰到接地电位时(在此称PS模式)，ESD电荷所对应的电流可自电压输出入端I/O，经过高电压晶体管和防护元件(处于逆偏状态)，流往接地端GND，进而达到静电放电防护的效果。
在图10中，当人体或物体带正电触碰到电压输出入端I/O且电压源端VDD触碰到接地电位时(在此称PD模式)，ESD电荷所对应的电流可自电压输出入端I/O，经过高电压晶体管和防护元件(处于逆偏状态)，流往接地端GND，再经电源箝制电路(处于顺偏状态)流向电压源端VDD，进而达到静电放电防护的效果。
在图11中，当人体或物体带负电触碰到电压输出入端I/O且接地端GND触碰到接地电位时(在此称NS模式)，ESD电荷所对应的电流可自接地端GND，经过高电压晶体管(例如经过其中处于顺偏状态的寄生二极管)，流往电压输出入端I/O，进而达到静电放电防护的效果。
在图12中，当人体或物体带负电触碰到电压输出入端I/O且电压源端VDD触碰到接地电位时(在此称ND模式)，ESD电荷所对应的电流可自电压源端VDD，经过电源箝制电路(处于逆偏状态)流向接地端GND，再经高电压晶体管(例如经过其中处于顺偏状态的寄生二极管)，流往电压输出入端I/O，进而达到静电放电防护的效果。
一般而言，当静电放电情形发生而产生瞬间大电流时，一般高电压元件并无法确实避免静电放电对于电子装置造成的损害，静电放电所产生的瞬间大电流可能透过高电压元件流往其它内部电路，使得内部电路中的元件毁损。
相较于前述情形，在本发明实施例中，当高电压晶体管被制作时，静电放电防护元件可利用整合的方式(如：嵌入式)制作于高电压晶体管中半导体结构的一侧，藉此增强整体电路的静电放电防护能力。
此外，上述将高电压晶体管与静电放电防护元件整合制作的方式，对于集成电路晶片的布局(layout)而言，在一般的布局方式(如：多边结构布局、圆状结构布局)下，整合后的总面积可大约与高电压晶体管本身所需的面积相同，而在指状结构(finger type)的布局方式下，整合后的总面积也仅大于高电压晶体管本身所需的面积约1.6％而已，故在总面积大致上不变的情况下，应用上述高电压元件可因此增强整体的静电放电防护能力。
另一方面，由于静电放电事件发生时，可能会产生ESD电荷，因而导致短持续时间的大量电流流至电子装置中，且上述大量电流可能由各种来源(例如：人体或机器)所产生，因此下列表(一)更绘示不同元件在带静电情况下人体模式(Human Body Model，HBM)的测试结果。
由表(一)可知，相较于仅利用不具有防护元件的原高电压元件进行静电放电防护的测试结果，本发明实施例中的高电压元件(包含供电5V予内部电路的高电压晶体管)，其HBM测试结果可高达5.25KV，而本发明另一实施例中的高电压元件(包含供电5V予内部电路的高电压晶体管)，其HBM测试结果亦可高达5.25KV，应用本发明实施例中的高电压元件的静电放电防护能力明显提升。
表(一)
图13系绘示原高电压元件与本发明实施例的高电压元件所具有的崩溃电压比较的模拟示意图。图14系绘示原高电压元件与本发明实施例的高电压元件所具有的电气特性比较的模拟示意图。由图13和图14可知，原高电压元件与本发明实施例的高电压元件相较之下，两者的崩溃电压(BVDSS)或漏极电流对栅极电压(Id-Vg)的电气特性均大致相同，故可知上述将高电压晶体管与静电放电防护元件整合制作的方式，并不至于影响原先的电路操作和功能。
由上述本发明的实施例可知，应用前述高电压元件或将高电压晶体管与静电放电防护元件整合制作的方式，不仅可有效地增强整体电路的ESD防护，提升导通ESD大电流的能力，而且可使集成电路晶片的布局总面积大致上不变，更可维持应用后整体电路的原有操作和功能。
虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当以本发明的权利要求范围所界定者为准。

Claims (15)

1.一种高电压元件，其特征在于，所述的高电压元件包含：
一高电压晶体管，所述的高电压晶体管具有一第一端以及一第二端，所述的第一端耦接一电压输出入端，所述第二端耦接一内部电路；以及
一防护元件，所述的防护元件耦接于所述的高电压晶体管的所述的第二端以及一接地端之间，所述的防护元件中寄生有一等效电路，当所述的电压输出入端依据正静电放电电荷而带电时，正静电放电电荷所对应的电流自所述的电压输出入端经过所述的高电压晶体管和所述的防护元件中的所述的等效电路流往所述的接地端。
2.如权利要求1所述的高电压元件，其特征在于，所述的防护元件为一双载子接面晶体管、一硅控整流器、寄生有双载子接面晶体管的所述的等效电路的防护元件或寄生有硅控整流器的所述的等效电路的防护元件。
3.如权利要求1所述的高电压元件，其特征在于，所述的高电压元件更包含一等效电阻器，其中所述的防护元件系为一金氧半导体场效晶体管，所述的金氧半导体场效晶体管的一第一端耦接所述的高电压晶体管的所述的第二端，所述的金氧半导体场效晶体管的一第二端耦接所述的接地端，所述的等效电阻器耦接于所述的金氧半导体场效晶体管的一控制端以及所述的接地端之间。
4.一种高电压元件，其特征在于，所述的高电压元件包含：
一高电压晶体管，所述的高电压晶体管包含一第一电极以及一第二电极，所述的第一电极用以耦接一电压输出入端；以及
一防护元件，所述的防护元件包含一第三电极以及一第四电极，所述的第四电极用以耦接一接地端，所述的高电压晶体管的所述的第二电极与所述的防护元件的所述的第三电极共用一第一重掺杂层。
5.如权利要求4所述的高电压元件，其特征在于，所述的高电压元件更包含一缓冲层，所述的第一重掺杂层位于所述的缓冲层中，所述的缓冲层的掺杂浓度低于所述的第一重掺杂层的掺杂浓度。
6.如权利要求4所述的高电压元件，其特征在于，所述的防护元件更包含一漂流扩散层，所述的漂流扩散层邻接于所述的第一重掺杂层。
7.如权利要求4所述的高电压元件，其特征在于，所述的防护元件中寄生有一等效电路，当所述的电压输出入端依据正静电放电电荷而带电时，正静电放电电荷所对应的电流自所述的电压输出入端经过所述的高电压晶体管和所述的防护元件中的所述的等效电路流往所述的接地端。
8.如权利要求4所述的高电压元件，其特征在于，所述的防护元件更包含：
一第二重掺杂层，所述的第二重掺杂层耦接一接地端，并作为所述的防护元件中的一双载子接面晶体管等效电路的一射极；以及
一掺杂层，所述的第二重掺杂层形成于所述的掺杂层中，所述的掺杂层作为所述的防护元件中所述的双载子接面晶体管等效电路的一基极。
9.如权利要求8所述的高电压元件，其特征在于，所述的防护元件更包含：
一场氧化层，形成于一漂流扩散层上方；以及
一栅极层，形成于所述的场氧化层上方。
10.如权利要求4所述的高电压元件，其特征在于，所述的防护元件更包含：
一第二重掺杂层；
一第三重掺杂层，邻接于所述的第一重掺杂层和所述的第二重掺杂层之间，并作为所述的防护元件中的一硅控整流器等效电路的一阳极；以及
一第四重掺杂层，所述的第四重掺杂层耦接一接地端，并作为所述的防护元件中寄生的所述的硅控整流器等效电路的一阴极。
11.如权利要求4所述的高电压元件，其特征在于，所述的高电压元件更包含：
一外延层，所述的防护元件以及所述的高电压晶体管系共用所述的外延层。
12.一种电源管理电路，其特征在于，所述的电源管理电路包含：
一高电压元件，包含：
一高电压晶体管，所述的高电压晶体管耦接一电压输出入端，所述的高电压晶体管包含一N型缓冲层以及一第一N型重掺杂层，所述的第一N型重掺杂层形成于所述的N型缓冲层中；以及
一晶体管，所述的晶体管耦接一接地端，所述的晶体管与所述的高电压晶体管整合制作，所述的晶体管包含所述的N型缓冲层以及所述的第一N型重掺杂层；
当所述的电压输出入端依据正静电放电电荷而带电时，所述的高电压元件对正静电放电电荷进行放电，使得正静电放电电荷所对应的电流自所述的电压输出入端经过所述的高电压元件流往所述的接地端。
13.如权利要求12所述的电源管理电路，其特征在于，所述的晶体管更包含：
一N型漂流扩散层，所述的晶体管中具有一双载子接面晶体管等效电路，所述的N型漂流扩散层系作为所述的双载子接面晶体管等效电路的一集极的一部份；以及
一第二N型重掺杂层，所述的第二N型重掺杂层耦接所述的接地端，并作为所述的晶体管中所述的双载子接面晶体管等效电路的一射极。
14.如权利要求12所述的电源管理电路，其特征在于，所述的晶体管更包含：
一第二N型重掺杂层；
一P型重掺杂层，邻接于所述的第一N型重掺杂层和所述的第二N型重掺杂层之间，并作为所述的晶体管中的一硅控整流器等效电路的一阳极；以及
一第三N型重掺杂层，所述的第三N型重掺杂层作为所述的晶体管中所述的硅控整流器等效电路的一阴极。
15.如权利要求12所述的电源管理电路，其特征在于，所述的高电压晶体管以及所述的晶体管共用一P型掺杂层，所述的N型缓冲层形成于所述的P型掺杂层中。
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