JPS60246662A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60246662A JPS60246662A JP59278879A JP27887984A JPS60246662A JP S60246662 A JPS60246662 A JP S60246662A JP 59278879 A JP59278879 A JP 59278879A JP 27887984 A JP27887984 A JP 27887984A JP S60246662 A JPS60246662 A JP S60246662A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「技術分野１
本発明は半導体技術分野、そしてその中でサージ電圧に
強いＰＮ接合を有する半導体装置に関するものである。
強いＰＮ接合を有する半導体装置に関するものである。
［背景技術１
従来のトランジスタ、或いはトランジスタおよび抵抗素
子などの複数の回路素子を集積化した半導体集積回路な
どのＰＮ接合を有する半導体装置は、これに印加される
予期せぬサージ電圧によってしばしば破壊される場合が
ある。この予期せぬサージ電圧は例えば半導体装置の運
搬時の人体からの静電気の誘導、或いはそれらの半導体
装置をテレビセットなどの電子機器に応用した場合にそ
の応用回路機器の周辺回路からの好ましくないサージ゛
電圧の誘導に起因し、好ましくないこのサージ電圧は、
半導体装置に設けられた信号の入出力端子、或いは接地
端子などの外部接続用端子か呟半導体装置のＰＮ接合部
に印加され、該ＰＮ接合を破壊するのである。
子などの複数の回路素子を集積化した半導体集積回路な
どのＰＮ接合を有する半導体装置は、これに印加される
予期せぬサージ電圧によってしばしば破壊される場合が
ある。この予期せぬサージ電圧は例えば半導体装置の運
搬時の人体からの静電気の誘導、或いはそれらの半導体
装置をテレビセットなどの電子機器に応用した場合にそ
の応用回路機器の周辺回路からの好ましくないサージ゛
電圧の誘導に起因し、好ましくないこのサージ電圧は、
半導体装置に設けられた信号の入出力端子、或いは接地
端子などの外部接続用端子か呟半導体装置のＰＮ接合部
に印加され、該ＰＮ接合を破壊するのである。
［発明の目的］
本発明の主たる目的は、サージ電圧により回路素子が破
壊されるのを防止することにある。
壊されるのを防止することにある。
本発明の他の目的は、半導体装置本来の特性を損傷する
ことなく、サージ電圧に対し破壊強度の強い半導体装置
を提供することにある。
ことなく、サージ電圧に対し破壊強度の強い半導体装置
を提供することにある。
本発明のさらに他の目的は、半導体素子を形成するため
の半導体チップ内の占有面積を極力小さくせしめたサー
ジ゛電圧に対する破壊強度の強い半導体装置を提供する
ことにある。
の半導体チップ内の占有面積を極力小さくせしめたサー
ジ゛電圧に対する破壊強度の強い半導体装置を提供する
ことにある。
本発明の要旨は、−主面をもつ第１導電型の第１の半導
体領域と、該第１の半導体領域中であって、該第１の半
導体領域とＰＮ接合をなし、かつ該ＰＮ接合が該−主面
に終端するように形成された第２導電型の第２の半導体
領域と、該第２の半導体領域の離間する２１ｉ所におい
て接続する導体とを有し、一方の接続導体は入力端子に
接続されて成り、かつ少なくともその接続導体近傍のＰ
Ｎ接合耐圧を高めた破壊防止素子をもつ半導体装置にあ
る。
体領域と、該第１の半導体領域中であって、該第１の半
導体領域とＰＮ接合をなし、かつ該ＰＮ接合が該−主面
に終端するように形成された第２導電型の第２の半導体
領域と、該第２の半導体領域の離間する２１ｉ所におい
て接続する導体とを有し、一方の接続導体は入力端子に
接続されて成り、かつ少なくともその接続導体近傍のＰ
Ｎ接合耐圧を高めた破壊防止素子をもつ半導体装置にあ
る。
［実施例１
本発明を図面を参照にして説明する。第１図１）は本発
明の一実施例に係る半導体装置（集積回路）の断面図を
示し、第１図（ｄ）はその平面図を示す。
明の一実施例に係る半導体装置（集積回路）の断面図を
示し、第１図（ｄ）はその平面図を示す。
第１図（、）はその等価回路図を示し、第１図（ｃ）は
その半導体装置に印加される電界強度を示す。第１図（
ｂ）にて、１はＰ型の半導体基板、２はＮ型島領域で、
この島領域はＰ゛型のアイソレージクン領域にて他のＮ
型島領域（図示せず）から電気的絶縁されている。３は
、Ｎ型島領域の中に形成されたＰ型のベース領域、４は
Ｐ型ベース領域中に形成されたＮ型のエミッタ領域、１
０１は、フンタクト部８によってベース領域３にオーミ
ック接続されている金属配線層で、これは入力端子７に
接続される。１０２はエミッタ領域４にオーミック接続
された金属配線層で、この金属配線層は導線１４によっ
て接地される。１０３は、フレフタ領域として作用する
Ｎ型島領域２にオーミック接続された金属配線層で、こ
の配線層はさらに、出力導体１１および負荷抵抗１３を
通して電源Ｖｃｃに接続される。１０は、低濃度なｐ−
型領域で、その不純物濃度は約１０１５〜” ａｔｏｍ
ｓ／ ａｍ’である・この不純物濃度は、Ｐ型ベース領
域３の不純物濃度（例えば１０ ”ａｔｏｍｓ／ｃｍ３
）より低い濃度に規定される。このＰ−型領域１０は第
１図（ｄ）の平面図からも明らかなように、入力信号の
供給用の金属配線層１０１がベース領域３にオーミンク
フンタクトするコンタクト部８の直下のＰ型ベース領域
３の周囲を包囲するように配設されている。このＰ−領
域１０は、エミッタ領域４の直下部には存在しないので
、トランジスタのベース幅を変えることはなく、従って
、トランノスタ素子が本来持つ電流増幅率などの電気的
特性を損傷することはない。しかも、Ｐ−領域はベース
領域に局部的に形成されるために、従来の半導体装置と
ほぼ同様な占有面積を有する。
その半導体装置に印加される電界強度を示す。第１図（
ｂ）にて、１はＰ型の半導体基板、２はＮ型島領域で、
この島領域はＰ゛型のアイソレージクン領域にて他のＮ
型島領域（図示せず）から電気的絶縁されている。３は
、Ｎ型島領域の中に形成されたＰ型のベース領域、４は
Ｐ型ベース領域中に形成されたＮ型のエミッタ領域、１
０１は、フンタクト部８によってベース領域３にオーミ
ック接続されている金属配線層で、これは入力端子７に
接続される。１０２はエミッタ領域４にオーミック接続
された金属配線層で、この金属配線層は導線１４によっ
て接地される。１０３は、フレフタ領域として作用する
Ｎ型島領域２にオーミック接続された金属配線層で、こ
の配線層はさらに、出力導体１１および負荷抵抗１３を
通して電源Ｖｃｃに接続される。１０は、低濃度なｐ−
型領域で、その不純物濃度は約１０１５〜” ａｔｏｍ
ｓ／ ａｍ’である・この不純物濃度は、Ｐ型ベース領
域３の不純物濃度（例えば１０ ”ａｔｏｍｓ／ｃｍ３
）より低い濃度に規定される。このＰ−型領域１０は第
１図（ｄ）の平面図からも明らかなように、入力信号の
供給用の金属配線層１０１がベース領域３にオーミンク
フンタクトするコンタクト部８の直下のＰ型ベース領域
３の周囲を包囲するように配設されている。このＰ−領
域１０は、エミッタ領域４の直下部には存在しないので
、トランジスタのベース幅を変えることはなく、従って
、トランノスタ素子が本来持つ電流増幅率などの電気的
特性を損傷することはない。しかも、Ｐ−領域はベース
領域に局部的に形成されるために、従来の半導体装置と
ほぼ同様な占有面積を有する。
次に、かかる本発明の半導体装置の製造方法を述べる。
第１図（ｂ）において、Ｐ型基板１を用意し、この上に
周知のエピタキシャル成長技術によってＮ型ＥＰ層を形
成し、このＥＰ層中にＰ”アイソレーション領域５を周
知の拡散技術により形成する。その結果でトたＮ型島領
域２中に、外部入力端子７に接続される金属層１０１と
フンタクト８を形成すべき部分の直下にＰ〜型の領域１
０を拡散技術により形成する。そして、このＰ−型領域
１０よりも浅いＰ型ベース領域３を、Ｎ型島領域２中に
拡散により形成する。その時、第１図（ｄ）に示すよう
ち金属層１０１のフンタクト部８直下に、形成されたＰ
−型領域］０にその一部が、包囲されるように、Ｐ型ベ
ース領域３が形成される。
周知のエピタキシャル成長技術によってＮ型ＥＰ層を形
成し、このＥＰ層中にＰ”アイソレーション領域５を周
知の拡散技術により形成する。その結果でトたＮ型島領
域２中に、外部入力端子７に接続される金属層１０１と
フンタクト８を形成すべき部分の直下にＰ〜型の領域１
０を拡散技術により形成する。そして、このＰ−型領域
１０よりも浅いＰ型ベース領域３を、Ｎ型島領域２中に
拡散により形成する。その時、第１図（ｄ）に示すよう
ち金属層１０１のフンタクト部８直下に、形成されたＰ
−型領域］０にその一部が、包囲されるように、Ｐ型ベ
ース領域３が形成される。
そのあと、Ｎ＋型エミッタ領域４を拡散技術によって形
成し、このＮ＋型エミッタ領域４及びＰ型ベース領域３
、さらにＮ型島領域２に接続される金属層１０１．１０
２および１０３を蒸着等の手段により形成する。なお、
上記Ｐ−型領領域拡散技術によって形成する他に、イオ
ン打込み技術によっても形成することができる。すなわ
ち、Ｐ型基板１中に、Ｐ”フイソレーシタン領域５を拡
散技術によって形成したのち、Ｎ型島領域２中に、ボロ
ンなどのＰ型不純物をイオン打込みすることによ１）Ｐ
−型領域１０を形成する。そのあと、第１図（ｂＬ （
ｄ）に示すように少なくともこのＰ−型領域１０にその
一部が含まれるように、Ｐ−型領域１０より高濃度なＰ
型のベース領域を拡散技術によって形成する。
成し、このＮ＋型エミッタ領域４及びＰ型ベース領域３
、さらにＮ型島領域２に接続される金属層１０１．１０
２および１０３を蒸着等の手段により形成する。なお、
上記Ｐ−型領領域拡散技術によって形成する他に、イオ
ン打込み技術によっても形成することができる。すなわ
ち、Ｐ型基板１中に、Ｐ”フイソレーシタン領域５を拡
散技術によって形成したのち、Ｎ型島領域２中に、ボロ
ンなどのＰ型不純物をイオン打込みすることによ１）Ｐ
−型領域１０を形成する。そのあと、第１図（ｂＬ （
ｄ）に示すように少なくともこのＰ−型領域１０にその
一部が含まれるように、Ｐ−型領域１０より高濃度なＰ
型のベース領域を拡散技術によって形成する。
本発明のかかる半導体装置によれば、予期せぬ過渡状態
においてサーノ電圧が印加されても、その半導体装置の
コレクタ・ベース間のＰＮ接合は破壊から防止される。
においてサーノ電圧が印加されても、その半導体装置の
コレクタ・ベース間のＰＮ接合は破壊から防止される。
いま、第１図１）に示す半導体装置の入力端子７に数百
ボルトの覇高値を持つ負のサージ電圧ｅ１が印加された
場合を考えてみるに、サージ電流は金属層１０１のオー
ミックコンタクト部８がらＰ型ベース領域３を通し、さ
らにエミッタ・ベース開のＰＮ接合を横切ってエミッタ
金属層１０２および導体１４を通してアースに流れよう
とする。一方、このサージ電圧は、電源Ｖｃｃおよび抵
抗】３を通し−０Ｎ型コレクタ領域（島１ｎ域） ２
トル型ベース領域３との開のコレクタ・ベース接合９に
、該ＰＮ接合９を逆バイアスする方向に印加される。こ
のサージ電圧は、ベース領域３に存在する分布抵抗１０
４にサージ電流が流れるがために、ベースコンタクト部
８の直下のコレクタ・ベースＰＮ接合部に一番大きな逆
バイアス電圧を供給し、このコンタクト部８直下の接合
部から離開された、エミッタ領域４の直下のコレクタ・
ベースＰＮ接合部に比較的小さな逆バイアス電圧が印加
されることになる。すなわち、第１図（ｃ）に示すよう
に、ベースコンタクト部８の直下のＰＮ接合部に印加さ
れる電界はＥ、となり一番強く、エミッタ領域４の直下
のＰＮ接合部の電界はＥｌであり一番弱くなる。しかる
に、本発明によれば、電界強度の一番強いベースフンタ
クト部８直下のＰＮ接合部には特に低濃度なＰ−型の半
導体領域１０が配設されているために、ＰＮ接合部のブ
レークダウン電圧は補強されており、従って、たとえ、
電界強度の強い逆バイアス電圧がＰＮ接合に印加されて
も、そのＰＮ接合は破壊から防止される。一般にＰＮ接
合部を形成する隣接するＰ又はＮ型の半導体領域の不純
物濃度がより低濃度になるに従って、Ｐ又はＮ型の半導
体領域における、ＰＮ接合のブレークダウンし始めると
きの電界（以下、臨界電界という）は、より低くなるこ
とが知られている。これは例えば“円＋ｙｓｉｃｓａｎ
ｄ Ｔｅｃｈｎｏｌｏεｙ ｏｆ Ｓｅｍ１ｃｏｎｄｕ
ｃｔｏｒ Ｄｅｖ：ｃｅｓ”Ａ、Ｓ、ＧＲＯＶＥの１９
３莞ＦｉＢ、６．２７に記載されている。従って、本発
明においてＰ−型低濃度領域とＮ型領域とのＰ−Ｎ接合
の臨界電界が従来の場合よりも、低いためにＰ−Ｎ接合
で消費されるエネルギーか少なくなり発生する熱も従来
より低くなる。つまり、この接合での発熱による温度か
８１の溶解温度にまで達っしにくくなるのである。従っ
て外部端子に予期せぬサージ電圧か印加されてもこの端
子が接続されている直ＦのＰ−Ｎ接合の破壊強度が向上
されるのである。
ボルトの覇高値を持つ負のサージ電圧ｅ１が印加された
場合を考えてみるに、サージ電流は金属層１０１のオー
ミックコンタクト部８がらＰ型ベース領域３を通し、さ
らにエミッタ・ベース開のＰＮ接合を横切ってエミッタ
金属層１０２および導体１４を通してアースに流れよう
とする。一方、このサージ電圧は、電源Ｖｃｃおよび抵
抗】３を通し−０Ｎ型コレクタ領域（島１ｎ域） ２
トル型ベース領域３との開のコレクタ・ベース接合９に
、該ＰＮ接合９を逆バイアスする方向に印加される。こ
のサージ電圧は、ベース領域３に存在する分布抵抗１０
４にサージ電流が流れるがために、ベースコンタクト部
８の直下のコレクタ・ベースＰＮ接合部に一番大きな逆
バイアス電圧を供給し、このコンタクト部８直下の接合
部から離開された、エミッタ領域４の直下のコレクタ・
ベースＰＮ接合部に比較的小さな逆バイアス電圧が印加
されることになる。すなわち、第１図（ｃ）に示すよう
に、ベースコンタクト部８の直下のＰＮ接合部に印加さ
れる電界はＥ、となり一番強く、エミッタ領域４の直下
のＰＮ接合部の電界はＥｌであり一番弱くなる。しかる
に、本発明によれば、電界強度の一番強いベースフンタ
クト部８直下のＰＮ接合部には特に低濃度なＰ−型の半
導体領域１０が配設されているために、ＰＮ接合部のブ
レークダウン電圧は補強されており、従って、たとえ、
電界強度の強い逆バイアス電圧がＰＮ接合に印加されて
も、そのＰＮ接合は破壊から防止される。一般にＰＮ接
合部を形成する隣接するＰ又はＮ型の半導体領域の不純
物濃度がより低濃度になるに従って、Ｐ又はＮ型の半導
体領域における、ＰＮ接合のブレークダウンし始めると
きの電界（以下、臨界電界という）は、より低くなるこ
とが知られている。これは例えば“円＋ｙｓｉｃｓａｎ
ｄ Ｔｅｃｈｎｏｌｏεｙ ｏｆ Ｓｅｍ１ｃｏｎｄｕ
ｃｔｏｒ Ｄｅｖ：ｃｅｓ”Ａ、Ｓ、ＧＲＯＶＥの１９
３莞ＦｉＢ、６．２７に記載されている。従って、本発
明においてＰ−型低濃度領域とＮ型領域とのＰ−Ｎ接合
の臨界電界が従来の場合よりも、低いためにＰ−Ｎ接合
で消費されるエネルギーか少なくなり発生する熱も従来
より低くなる。つまり、この接合での発熱による温度か
８１の溶解温度にまで達っしにくくなるのである。従っ
て外部端子に予期せぬサージ電圧か印加されてもこの端
子が接続されている直ＦのＰ−Ｎ接合の破壊強度が向上
されるのである。
さらに、Ｐ−型の半導体領域１０は、ベースコンタクト
部直下のみに形成されているため、Ｐ−領域１０によっ
てベース幅を大きくすることはなく、本来のトランノス
タの特性を、そこなうことはない。また、Ｐ＝領域１０
はベース領域に局部的に存在するので、半導体装置の集
積度を減少させるという心配もない。
部直下のみに形成されているため、Ｐ−領域１０によっ
てベース幅を大きくすることはなく、本来のトランノス
タの特性を、そこなうことはない。また、Ｐ＝領域１０
はベース領域に局部的に存在するので、半導体装置の集
積度を減少させるという心配もない。
第２図（ａ）、 （＋）＞は、本発明をＭ ＯＳ型集積
回路装置のデート保護用抵抗領域に応用した他の実施例
を示す。同図（ｂ）は、ｈｑｏｓ型集積回路装置の断面
図を示し、同図（、）は、汎１０Ｓ型集積回路装置の等
価回路図を示す。第１図中（ｂ）中、３１は、Ｎ型半導
体基板である。３７は、Ｐ型ソース領域で導体２０〕を
通して接地される。３８はＰ型低濃度領域で＼’ＤＤに
接続される。３４は、外部入力端子３２と、ゲート２０
２間に接続されるＰ型のゲート保護用抵抗領域である。
回路装置のデート保護用抵抗領域に応用した他の実施例
を示す。同図（ｂ）は、ｈｑｏｓ型集積回路装置の断面
図を示し、同図（、）は、汎１０Ｓ型集積回路装置の等
価回路図を示す。第１図中（ｂ）中、３１は、Ｎ型半導
体基板である。３７は、Ｐ型ソース領域で導体２０〕を
通して接地される。３８はＰ型低濃度領域で＼’ＤＤに
接続される。３４は、外部入力端子３２と、ゲート２０
２間に接続されるＰ型のゲート保護用抵抗領域である。
３３は、Ｙ）−型の低濃度領域で、外部入力端子３２の
フンタクト部３５直下に形成されている。この構造にす
れば外部入力端子３２に予期せぬサージ電圧が印加され
ても、ゲート保護用抵抗領域３４には、低濃度のＰ−型
領域３３かあるため、この抵抗領域３４とＮ型半導体基
板３１との開のＰＮ接合で消費されるエネルギーが減少
されるため、このゲート保護用抵抗領域３４の破壊強度
は向」ニする。さらに、フンタクト部３５直下のみに、
Ｐ−型領域があるタメニ、Ｐ−型領域によって包囲され
た以外のデート保護用抵抗領域３４が基板３１に対し形
成するＰＮ接合は絶縁ゲート２０３の破壊電圧より低い
所望のツェナー電圧に設定できるので、ゲート２０２に
印加されるサージ電圧をツェナー電圧に制限する。すな
わち、デート保護用抵抗領域３４のサー２゛電圧をクラ
ンプするという本来の特性を損うことなく、抵抗領域３
４自体のサージ電圧に対する破壊強度を改善することが
でｂる。しかも、Ｐ−領域３３は局部的に設けられるの
で、集積度を著しく悪化させることはない。
フンタクト部３５直下に形成されている。この構造にす
れば外部入力端子３２に予期せぬサージ電圧が印加され
ても、ゲート保護用抵抗領域３４には、低濃度のＰ−型
領域３３かあるため、この抵抗領域３４とＮ型半導体基
板３１との開のＰＮ接合で消費されるエネルギーが減少
されるため、このゲート保護用抵抗領域３４の破壊強度
は向」ニする。さらに、フンタクト部３５直下のみに、
Ｐ−型領域があるタメニ、Ｐ−型領域によって包囲され
た以外のデート保護用抵抗領域３４が基板３１に対し形
成するＰＮ接合は絶縁ゲート２０３の破壊電圧より低い
所望のツェナー電圧に設定できるので、ゲート２０２に
印加されるサージ電圧をツェナー電圧に制限する。すな
わち、デート保護用抵抗領域３４のサー２゛電圧をクラ
ンプするという本来の特性を損うことなく、抵抗領域３
４自体のサージ電圧に対する破壊強度を改善することが
でｂる。しかも、Ｐ−領域３３は局部的に設けられるの
で、集積度を著しく悪化させることはない。
さらに第３図（ａ）、 （ｂ）は、本発明を、バイポー
ラ型集積回路装置に適用した池の実施例を示す。
ラ型集積回路装置に適用した池の実施例を示す。
同図（ｂ）は、バイポーラ型集積回路装置の断面図を示
し、同図（、）はその等価回路図を示す。第３図（ｂ）
中、４１は半導体基板を示す。４２は、Ｎ型島領域で、
Ｐ＋型アイソレーション領域５１によって、分離されて
いる。４３は、Ｎ型島領域４２中に形成されたＰ型ベー
ス領域である。４４は、Ｐ型ベース領域４３中に形成さ
れた禮型エミッタ領域である。４８は、Ｎ型島領域４２
中に形成された、Ｐ型抵抗領域である。このＰ型抵抗領
域は、外部入力端子５０とＰ型ベース領域４３間に接続
される。Ｐ−型領域４７は、外部入力端子５０のフンタ
クト部４５の直下に形成されている。
し、同図（、）はその等価回路図を示す。第３図（ｂ）
中、４１は半導体基板を示す。４２は、Ｎ型島領域で、
Ｐ＋型アイソレーション領域５１によって、分離されて
いる。４３は、Ｎ型島領域４２中に形成されたＰ型ベー
ス領域である。４４は、Ｐ型ベース領域４３中に形成さ
れた禮型エミッタ領域である。４８は、Ｎ型島領域４２
中に形成された、Ｐ型抵抗領域である。このＰ型抵抗領
域は、外部入力端子５０とＰ型ベース領域４３間に接続
される。Ｐ−型領域４７は、外部入力端子５０のフンタ
クト部４５の直下に形成されている。
この構造も、外部入力端子５０に予期せぬサージ電圧が
印加されても抵抗領域４８は、Ｐ−型領域４７により、
破壊強度は向上する。この場合も、コンタクト部４５直
下のみに、Ｐ−型領域４７があるため、Ｐ型抵抗領域４
８の面積はさほど大きくならず、集積回路装置全体の集
積度は減少しない。
印加されても抵抗領域４８は、Ｐ−型領域４７により、
破壊強度は向上する。この場合も、コンタクト部４５直
下のみに、Ｐ−型領域４７があるため、Ｐ型抵抗領域４
８の面積はさほど大きくならず、集積回路装置全体の集
積度は減少しない。
以上述べた第１図、ｖＪ２図、および第３図に示した実
施例においてはいずれも外部接続端子となる金属層のコ
ンタクト部直下にＰ−型領域を形成しているがこのＰ−
型領域のかわりに第４図に示すように、Ｎ型基板６１よ
り不純物濃度の低いＮ−型領域６３を形成しても良い。
施例においてはいずれも外部接続端子となる金属層のコ
ンタクト部直下にＰ−型領域を形成しているがこのＰ−
型領域のかわりに第４図に示すように、Ｎ型基板６１よ
り不純物濃度の低いＮ−型領域６３を形成しても良い。
さらに上記したＰ−型領域又はＮ−型領域のかわりに第
５図に示すように真性半導体領域７１としても良い。
５図に示すように真性半導体領域７１としても良い。
本発明は、第１図、第２図、第３図に示すように、バイ
ポーラ型集積回路およびＭＯ８型集積回路への適用はも
ちろんのこと、一般に、半導体装置において、接地用端
子、電源接続用端子、信号入力端子等の外部接続用端子
が直接接続されるＰＮ接合を有する半導体素子に対する
破壊防止として広く適用されるものである。
ポーラ型集積回路およびＭＯ８型集積回路への適用はも
ちろんのこと、一般に、半導体装置において、接地用端
子、電源接続用端子、信号入力端子等の外部接続用端子
が直接接続されるＰＮ接合を有する半導体素子に対する
破壊防止として広く適用されるものである。
第１図（ａ）は、本発明を適用したバイポーラ型集積回
路装置の回路図を示す。８１図（ｂ）は、同図（、）に
示したバイポーラ型集積回路装置のトランジスタＱ、の
断面図を示す。第１図（ｃ）は、同図（ｂ）に示したパ
イポーラトランノスタＱ、にサージ電圧が印加された時
のＰ型ベース領域とＮ型領域とに加わる電界の分布を示
す。第１図（ｄ）は、同図（ｂ）に示したトランジスタ
Ｑ１の外部入力端子７と、Ｐ−型領域１０、Ｐ型領域３
との関係を示す平面図である。第２図（ａ）、 （ｂ）
は、本発明を、へ４０ｓ型集積回路のデート保護用抵抗
領域に応用した場合を示す。第３図（ａ）、 （ｂ）は
、本発明をバイポーラ型集積回路の入力抵抗部分に応用
した場合を示す。第４図、第５図は本発明の他の実施例
を示す。 １、４１・・Ｐ型基板、２，４２・・Ｎ型島領域、３，
４３・・Ｐ型ベース領域、４，４４・・Ｎ“型エミッタ
領域、７，３２．５０・・外部入力端子、９，３９．４
９・・ＰＮ接合、８，３５゜４５・・外部入力端子とＰ
型領域とのフンタクト、１０．３３．４７・・Ｐ−型領
域、３７・・ソース領域、３８・・ドレイン領域、３４
・・ゲート保護用抵抗領域、４８・・抵抗領域、６１．
７１・・Ｎ型領域、６２．７２・・Ｐ型領域、 ６３・
・Ｎ−型領域、７３・・真性半導体領域、１０５．５２
・・フレフタ電極取出し層。 云 −υ ！ 第 ４ ［）４１ 赫 叉ｂ３ 第 ５ し１ ４ 手続補正書（方式） 事件の表示 昭和５９ 年特許願第２７８８７９ 号発明の名称 アドレス選択システム 補正をする者 １１睨の関係 特許出願人 名 称 （５１０）株式会１１ 日 立 製 作 所代
理 人 明細書の発明の詳細な説明の欄
路装置の回路図を示す。８１図（ｂ）は、同図（、）に
示したバイポーラ型集積回路装置のトランジスタＱ、の
断面図を示す。第１図（ｃ）は、同図（ｂ）に示したパ
イポーラトランノスタＱ、にサージ電圧が印加された時
のＰ型ベース領域とＮ型領域とに加わる電界の分布を示
す。第１図（ｄ）は、同図（ｂ）に示したトランジスタ
Ｑ１の外部入力端子７と、Ｐ−型領域１０、Ｐ型領域３
との関係を示す平面図である。第２図（ａ）、 （ｂ）
は、本発明を、へ４０ｓ型集積回路のデート保護用抵抗
領域に応用した場合を示す。第３図（ａ）、 （ｂ）は
、本発明をバイポーラ型集積回路の入力抵抗部分に応用
した場合を示す。第４図、第５図は本発明の他の実施例
を示す。 １、４１・・Ｐ型基板、２，４２・・Ｎ型島領域、３，
４３・・Ｐ型ベース領域、４，４４・・Ｎ“型エミッタ
領域、７，３２．５０・・外部入力端子、９，３９．４
９・・ＰＮ接合、８，３５゜４５・・外部入力端子とＰ
型領域とのフンタクト、１０．３３．４７・・Ｐ−型領
域、３７・・ソース領域、３８・・ドレイン領域、３４
・・ゲート保護用抵抗領域、４８・・抵抗領域、６１．
７１・・Ｎ型領域、６２．７２・・Ｐ型領域、 ６３・
・Ｎ−型領域、７３・・真性半導体領域、１０５．５２
・・フレフタ電極取出し層。 云 −υ ！ 第 ４ ［）４１ 赫 叉ｂ３ 第 ５ し１ ４ 手続補正書（方式） 事件の表示 昭和５９ 年特許願第２７８８７９ 号発明の名称 アドレス選択システム 補正をする者 １１睨の関係 特許出願人 名 称 （５１０）株式会１１ 日 立 製 作 所代
理 人 明細書の発明の詳細な説明の欄
Claims (1)
- 一主面をもつ第１導電型の第１の半導体領域と、該第１
の半導体領域中であって、該第１の半導体領域とＰＮ接
合をなし、かつ該ＰＮ接合が該−主面に終端するように
形成された第２導電型の第２の半導体領域と、該第２の
半導体領域の離間する２ｍ所において接続する導体とを
有し、一方の接続導体は入力端子に接続されて成＋）、
かつ少なくともその接続導体近傍のＰＮ接合耐圧を高め
た破壊防止素子をもつ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59278879A JPS60246662A (ja) | 1984-12-28 | 1984-12-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59278879A JPS60246662A (ja) | 1984-12-28 | 1984-12-28 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11771075A Division JPS5916413B2 (ja) | 1975-10-01 | 1975-10-01 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60246662A true JPS60246662A (ja) | 1985-12-06 |
| JPH0330306B2 JPH0330306B2 (ja) | 1991-04-26 |
Family
ID=17603384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59278879A Granted JPS60246662A (ja) | 1984-12-28 | 1984-12-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60246662A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50117710A (ja) * | 1974-03-01 | 1975-09-16 |
-
1984
- 1984-12-28 JP JP59278879A patent/JPS60246662A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50117710A (ja) * | 1974-03-01 | 1975-09-16 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0330306B2 (ja) | 1991-04-26 |
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