KR20060123563A

KR20060123563A - 본드 패드의 저 정전 용량 정전기 방전 보호 구조

Info

Publication number: KR20060123563A
Application number: KR1020067016565A
Authority: KR
Inventors: 랜디 엘. 야크
Original assignee: 마이크로칩 테크놀로지 인코포레이티드
Priority date: 2004-02-26
Filing date: 2005-02-24
Publication date: 2006-12-01
Also published as: US7002218B2; KR101113941B1; CN100514678C; WO2005083798A1; EP1719187B1; US20050189593A1; TW200605315A; TWI272711B; CN1922739A; EP1719187A1

Abstract

ESD 보호 구조는 집적 회로의 본드 패드 아래에 위치되고, 본드 패드와 ESD 클램프 회로 사이에 순방향 다이오드를 삽입하는 것에 의해 저 정전 용량 구조로 형성된다. 본드 패드 아래에 ESD 보호 구조를 위치하는 것은 기생 기판 정전 용량을 제거하고, 삽입된 순방향 바이어스된 다이오드로 형성된 기생 PNP 트랜지스터를 이용한다. ESD 보호 구조는 ESD를 보호하는 본드 패드 아래에 위치된 인접 교차 p-실리콘 확산층과 n-실리콘 확산층을 포함하고, p-실리콘 확산층은 본드 패드, p-실리콘 확산층 및 n-실리콘 확산층 사이에 위치된 절연층를 통해 금속 비아들을 갖는 본드 패드 금속에 연결되고, n-실리콘 확산층은 p-실리콘 확산층에 인접하며, n-실리콘 확산층은 p-실리콘 확산층과 n-실리콘 확산층를 에워싸고, p-실리콘 확산층 각각의 주위에 연속적으로 n-실리콘 확산층을 완전하게 형성하도록 n-실리콘 확산층을 함께 결합한다. n-실리콘 웰은 상기 p-실리콘 확산층과 n-실리콘 확산층 사이에 위치되고, 에워싸는 n-실리콘 확산층은 그것 아래로 n-실리콘 웰의 가장자리와 부분적으로 중첩되며, n-실리콘 확산층의 외부 즉, n-실리콘 웰과 중첩되는 부분은 p-실리콘 웰내에 있다. p-실리콘 웰은 집적 회로의 기판이 될 것이다.

Description

본드 패드의 저 정전 용량 정전기 방전 보호 구조{low capacitance ESD-protection under a bond pad}

본 발명은 반도체 집적 회로에 관한 것으로, 보다 상세하게는 반도체 집적 회로를 정전기 방전(electrostatic discharge:이하 ESD라 약칭함)으로부터 보호하기 위한 본드 패드의 저 정전 용량 정전기 방전 보호 구조에 관한 것이다.

현대 전자 장비는 그것의 동작을 위해 디지털 반도체 집적 회로를 사용한다. 상기 디지털 반도체 집적 회로는 다양한 소스 예를 들어, 푸쉬버튼들, 센서들 등으로부터 입력들을 전송받아, 상기 다양한 입력에 기초로 하여 장치의 동작을 제어하는 출력들을 발생한다. 상기 반도체 집적 회로의 입력들과 출력들은 바람직한 입력 또는 출력 신호 레벨 이외에 바람직하지 않은 고전압 ESD에 영향을 받기 쉽다. 빠른 일시적인 고전압 방전으로 특징되어지는 상기 ESD는 상기 장비의 사용자, 장비 조정, 일시적인 전원 전압 그리고 유사한 것에 의해 발생된 정전기로부터 일 것이다.

반도체 집적 회로는 기능적으로 더욱더 능력을 갖게 되어, 좀더 빠른 속도로 동작한다. 상기 증가되는 기능 능력은 각 집적 회로의 많은 트랜지스터의 수에 따른 결과이고, 그것에 의하여 좀더 복잡한 소프트웨어 및/또는 펌웨어의 연산을 상 기 장치내에서 이용가능한 많은 특징들을 발생할 수 있도록 한다. 더욱더 빠른 연산 속도는 상기 장비의 연산을 더욱 강화한다. 적당한 비용내에서 집적 회로 다이 사이즈를 유지하기 위하여 상기 전자 회로는 가능한 한 작은 영역에 더욱 고밀도 집적화되어야 하므로, 상기 집적 회로내에서 상기 전자 회로를 구성하는 많은 트랜지스터는 가능한 소형으로 제조되어야 한다. 이러한 트랜지스터들은 더욱더 작아짐에 따라, 각 트랜지스터의 구성 요소 즉, 소스, 게이트, 드레인의 간격은 이들 사이의 절연의 유전체 두께와 동일하게 좀더 작게 된다. 상기 극도의 얇은 유전체 두께는 ESD 이벤트에 존재하는 과잉 전압에 의해 손상받기가 매우 쉽다. 또한, 연산 속도의 증가로 인하여, 저 정전 용량 구조를 위한 요구가 더욱더 중요하게 된다.

집적 회로의 입력 및/또는 출력의 피크 전압을 제한하는 다양한 전압 보호 회로가 사용되어져 왔다. 상기 집적 회로에 ESD 보호를 통합하려는 시도들이 있어 왔으나, 매우 효과적이지 못했고, 상기 집적 회로 다이 내에 매우 큰 영역을 요구하므로, 보호되는 상기 회로 노드에 받아들일 수 없는 추가 정전 용량이 더해질 것이다.

그러므로, 요구되는 것은 민감한 입력 및/또는 출력 회로들을 보호하는 것이 효과적이고 저 정전 용량을 갖는 상기 집적 회로내에서 일체형으로 형성되는 ESD 보호 회로이다.

본 발명은 집적 회로의 본드 패드(bond pad) 아래에 실질적으로 위치되는 ESD 보호 구조를 제공하는 상기와 같은 문제점 및 종래의 다른 결점과 결함을 극복하기 위한 것으로, 그 목적은 저 정전 용량을 갖고, 고전류 ESD 이벤트를 흡수할 수 있는 ESD 보호 구조를 제공하는데 있다. ESD 보호 구조는 집적 회로의 본드 패드 아래에 실질적으로 위치되고, 상기 본드 패드와 상기 ESD 클램프 회로(clamp circuit) 사이에 순방향 다이오드를 삽입하는 것에 의해 저 정전 용량 구조가 형성된다. 상기 본드 패드 아래에 상기 ESD 보호 구조를 위치하는 것은 기생 기판 정전 용량을 제거하고, 기생 PNP 트랜지스터는 상기 삽입된 순방향 바이어스 다이오드로 형성된다.

본 발명은 ESD가 보호되는 본드 패드 아래에 실질적으로 위치된 인접 교차되는 p-실리콘 확산층(P+ diffusions)과 n-실리콘 확산층(N+ diffusions)을 포함한다. 상기 p-실리콘 확산층(P+ diffusions)은 정사각형, 직사각형, 스프라이프(stripes) 및 유사(다른 형태 그리고, 이것을 또한 고려한다)한 형상을 가질 수 있고, 상기 본드 패드와 p-실리콘 확산층(P+ diffusions)과 n-실리콘 확산층(N+ diffusions) 사이에 위치된 절연층을 통한 전도성 비아들(conductive vias)을 갖는 상기 본드 패드에 연결될 수 있다. 상기 n-실리콘 확산층(N+ diffusions)은 상기 p-실리콘 확산층(P+ diffusions)을 둘러싸고 인접하도록 정렬된다. 상기 n-실리콘 확산층(N+ diffusions)은 상기 절연층에 의해 상기 본드 패드로부터 절연된다. n-실리콘 웰(N- well)은 상기 집적 회로의 p-실리콘 웰(P- well)내에 위치하고, 실질적으로 p-실리콘 확산층(P+ diffusions)과 n-실리콘 확산층(N+ diffusions) 아래에 위치된다. 상기 n-실리콘 확산층(N+ diffusions)은 상기 p-실리콘 웰(P- well)내로 상기 n-실리콘 웰(N- well)의 가장자리가 부분적으로 중첩된다. 상기 n-실리콘 확산층(N+ diffusions)의 외부, 즉, 상기 n-실리콘 웰(N- well)에 중첩된 부분은 상기 p-실리콘 웰(P- well)내에 있다.

또다른 n-실리콘 확산층(N+ diffusions)은 상기 p-실리콘 확산층(P+ diffusions)을 에워싸는 n-실리콘 확산층(N+ diffusions)을 포함한다. 또다른 n-실리콘 확산층(N+ diffusions)은 상기 p-실리콘 웰(P- well)내에 있고, 필드 산화물층(field oxide)은 상기 n-실리콘 확산층(N+ diffusions)과 다른 n-실리콘 확산층(N+ diffusions) 사이에 형성된다. 그것에 의하여 필드 트랜지스터(NPN)는 상기 트랜지스터의 콜렉터가 되는 상기 n-실리콘 확산층(N+ diffusions), 상기 트랜지스터의 베이스가 되는 상기 p-실리콘 웰(P- well), 및 상기 트랜지스터의 에미터가 되는 또다른 상기 n-실리콘 확산층(N+ diffusions)으로 형성된다. 상기 또다른 n-실리콘 확산층(N+ diffusions)(에미터)은 전도 연결(conductive connection) 즉, 금속(metal) 또는 저저항 반도체 재료(low resistance semiconductor material)에 의해 접지에 연결된다. 상기 p-실리콘 웰(P- well)은 집적 회로의 p-실리콘 웰(P- substrate)이 될 것이고, 또는 상기 p-실리콘 웰(P- well)은 집적 회로의 n-실리콘 웰(N- substrate)내의 p-실리콘 웰(P- well)이 될 것이다.

상기 설명된 ESD 보호 구조의 정전 용량은 상기 본드 패드에 의한 정전 용량만이 상기 n-실리콘 웰(N- well), 상기 n-실리콘 확산층(N+ diffusions)/N+ 다이오드 접합 정전 용량(N+ diode junction capacitance)이 되는 상기 p-실리콘 확산층(P+ diffusions)이기 때문에 최소가 된다. 상기 p-실리콘 웰(P- well) 정전 용량으로 의 상기 본드 패드 금속(bond pad metal)은 상기 본드 패드 아래에 대개 있는 상기 ESD 보호 구조에 의해 실질적으로 줄어든다.

본 발명에 따른 ESD 보호 구조는 기생 PNP 트랜지스터와 결합하는 NPN 필드 트랜지스터를 통한 과도 전압을 클램프(clamp)한다. 상기 NPN와 PNP 트랜지스터는 함께 동작하여 양 트랜지스터의 이득의 곱(multiplication)에 의해 ESD 보호 응답을 증가시킨다. 접지에서의 상기 본드 패드 전압(bond pad voltage)은 p-실리콘 웰(P- well) 다이오드의 상기 n-실리콘 확산층(N+ diffusions)이 항복 전압(도통)에 도달할 때까지 증가한다. 그러므로, 상기 본드 패드 전압(bond pad voltage)은 다이오드를 이러한 항복 전압(breakdown voltage) 이상으로 떨어뜨리게 될 것이다. 이때 상기 NPN 필드 트랜지스터는 스냅백(snap back)한다. 상기 ESD 보호 클램핑(clamping) 동작은 상기 p-실리콘 확산층(P+ diffusions), 상기 n-실리콘 웰(N- well) 및 상기 p-실리콘 웰(P- well)에 의해 형성된 수직 PNP 기생 구조에 의해 좀더 개선된다. 상기 과도 전류가 상기 NPN 필드 트랜지스터를 통해 흐르므로, 상기 과도 전류의 일부는 상기 전술한 수직 PNP 기생 구조(vertical PNP parasitic structure)의 존재로 인하여 직접 상기 p-실리콘 웰(P- well)로 흐른다.

본 발명의 기술적 이점은 상기 본드 패드로의 매우 적은 추가 정전 용량에 있다. 그러나 또다른 기술적 이점은 일시적인 ESD을 고전류 클램핑(clamping)에 있다. 또다른 기술적 이점은 상기 수직 PNP 기생 구조에 의해 개선된 ESD 클램핑(clamping)이다. 또다른 기술적 이점은 상기 ESD 구조의 크기를 줄인다. 그러나 또다른 기술적 이점은 상기 기판 정전 용량으로부터 상기 본드 패드를 절연한다는데 있다.

본 발명의 특징과 이점은 명세서의 목적 달성 및 첨부된 도면에 따른 다음 실시예를 통해 명백해 질 것이다.

도면의 간단한 설명

본 발명의 명세서와 이점에 대한 좀더 완전한 이해는 첨부된 도면과 함께 다음 설명에 의해 달성될 것이다.

도1a는 본 발명의 실시예에 따른 ESD 보호 구조의 부분 정면도의 개략적인 도면을 나타내고;

도1b는 도1a의 ESD 보호 구조의 평면의 개략도를 나타내며;

도1c는 또다른 ESD 보호 구조의 평면의 개략도를 나타내고;

도2는 도1의 ESD 보호 구조의 개략적인 회로도를 나타낸다.

본 발명은 다양한 변경과 다른 형태가 가능하므로, 상세한 실시예는 도면의 예로써 나타내어 지므로, 이것을 고려해서 상세히 설명된다. 그러나, 이것을 고려한 상세한 실시예는 설명된 특별 형태로 본 발명이 제한되지 않고, 반대로, 본 발명은 모든 변경, 균등물, 및 부가된 청구범위에 의해 명백한 것과 같은 본 발명의 사상과 범위를 포함하는 다른 형태를 포함하는 것으로 이해되어져야 한다.

도면을 참조하면, 본 발명의 상세한 실시예는 개략적으로 설명된다. 도면의 동일한 구성요소는 동일한 기호로 표시되고, 유사 구성요소는 다른 아래 첨자를 갖는 동일한 기호로 표시된다. P-는 저농도 도핑된 p-실리콘(lighter doped p-silicon)을 나타내고, P+는 고농도 도핑된 p-실리콘(heavier doped p-silicon)을 나타내며, N-는 저농도 도핑된 n-실리콘(lighter doped n-silicon)을 나타내고, N+는 고농도 도핑된 p-실리콘(heavier doped n-silicon)을 나타내며, 거기서 p-실리콘(p-silicon)은 다수의 양의 고정된(positive immobile) 실리콘 이온을 갖고, n-실리콘(n-silicon)은 다수의 음의 고정된(negative immobile) 실리콘 이온을 갖는다.

도1을 참조하면, 도1은 본 발명의 실시예에 따른, ESD 보호 구조의 개략도를 나타낸다. 도1a는 부분 정면도를 나타내고, 도1b는 ESD 보호 구조의 평면도를 나타내며, 도1c는 또다른 ESD 보호 구조의 평면도를 나타낸다. 반도체 집적 회로는 많은 트랜지스터들, 입력들과 출력을 포함한다. 도1에 나타낸 상기 ESD 보호 구조는 거기에 연결된 민감한 트랜지스터들을 보호하기 위하여 상기 집적 회로의 입력들과 출력들 모두에 유리하게 사용될 것이다.

도1의 상기 ESD 보호 구조는 참조 부호 100에 의해 표현되고, 집적 회로 본드 패드(114) 아래에 실질적으로 위치된다. 상기 ESD 보호 구조(100)는 교대로 구성된 p-실리콘 확산층(P+ diffusions)(126)과 n-실리콘 확산층(N+ diffusions)(128)을 포함하고, 상기 집적 회로 본드 패드(114) 아래에 실질적으로 위치된다. 상기 p-실리콘 확산층(P+ diffusions)(126)은 스트라이프(stripes)(도1b 참조) 또는 교차 정사각형(squares)(도1c 참조)으로 정렬될 것이고, 상기 본드 패드(114)와, p-실리콘 확산층(P+ diffusions)(126) 및 n-실리콘 확산층(N+ diffusions)(128) 사이에 위치된 절연층(124)을 통해 전도성 비아들(116)을 갖는 상기 본드 패드(114)에 연결된다. 상기 n-실리콘 확산층(N+ diffusions)(128)은 상 기 p-실리콘 확산층(P+ diffusions)(126)에 인접하고, 상기 p-실리콘 확산층(P+ diffusions)(126)을 에워싼다. 상기 p-실리콘 확산층(P+ diffusions)(126)의 다른 형태들이 사용될 수 있다는 것이 본 발명에서 고려된다. n-실리콘 확산층(N+ diffusions)(128a)은 상기 n-실리콘 확산층(N+ diffusions)(128)과 p-실리콘 확산층(P+ diffusions)(126)을 에워싸고, 상기 p-실리콘 확산층(P+ diffusions)(126) 각각의 주위에 연속적으로 n-실리콘 확산층들(N+ diffusions)(128)을 완전하게 형성하기 위하여 상기 n-실리콘 확산층들(N+ diffusions)(128)을 함께 결합한다. 상기 n-실리콘 확산층(N+ diffusions)(128)은 상기 회로 제조 동안 하나의 n-실리콘 확산층(N+ diffusions)(128)으로 형성될 수 있다. 상기 n-실리콘 확산층(N+ diffusions)(128)은 상기 절연층(124)에 의해 상기 본드 패드 금속으로부터 절연된다. 상기 p-실리콘 확산층(P+ diffusions)(126)은 전도성 비아들(116)에 의해 상기 본드 패드(114)에 연결된다. n-실리콘 웰(N- well)(130)은 n-실리콘 확산층(N+ diffusions)(128)과 p-실리콘 확산층(P+ diffusions)(126) 아래에 실질적으로 위치한다. 상기 에워싸는 상기 n-실리콘 확산층(N+ diffusions)(128a)은 상기 n-실리콘 웰(N- well)(130) 아래로 부분적으로 중첩된다. 상기 집적 회로 기판(132)은 p-실리콘 웰(P- well)로 동작하는 P-반도체 물질(P-semiconductor material)을 포함한다. 본 발명의 ESD 구조는 집적 회로의 n-실리콘 웰(N- substrate)내에 위치된 p-실리콘 웰(P- substrate)내에 또한 형성될 수 있다. 상기 n-실리콘 확산층(N+ diffusions)(128a)의 외부 부분, 즉, 상기 n-실리콘 웰(N- well)(130)에 겹친 부분은 p-실리콘 웰(P- well)(132)내에 있다. 또다른 n-실리콘 확산층(N+ diffusions)(128b)은 n-실리콘 확산층(N+ diffusions)(128)을 함께 결합하는 상기 n-실리콘 확산층(N+ diffusions)(128a)을 에워싼다. 또다른 n-실리콘 확산층(N+ diffusions)(128a)은 상기 p-실리콘 웰(P- well)(132)내에 있고, 필드 산화물층(field oxide)(122)도 상기 n-실리콘 확산층(N+ diffusions)(128a)과 또다른 n-실리콘 확산층(N+ diffusions)(128b) 사이에 위치된다. 게다가, n-실리콘 확산층(N+ diffusions)(128)은 전도 경로(미도시)에 의해 함께 연결된 전도성 비아들에 의해 함께 연결될 수 있다.

NPN 필드 트랜지스터(104)는 상기 트랜지스터의 콜렉터가 되는 상기 n-실리콘 확산층(N+ diffusions)(128a), 상기 트랜지스터의 베이스가 되는 상기 p-실리콘 웰(P- well)(132) 및 상기 트랜지스터의 에미터가 되는 또다른 상기 n-실리콘 확산층(N+ diffusions)(128b)으로 형성된다. 상기 또다른 상기 n-실리콘 확산층(N+ diffusions)(128b)(에미터)은 전도 연결 즉, 금속(metal) 또는 저 저항 반도체 물질(즉, 전도성 비아들(118)과 전도체(120), 각각의 하나 또는 그 이상)에 의해 접지(ground)에 연결될 것이다. PNP 트랜지스터(102)는 상기 트랜지스터의 콜렉터가 되는 상기 p-실리콘 확산층(P+ diffusions)(126), 상기 트랜지스터의 베이스가 되는 상기 n-실리콘 웰(N- well)(130) 및 상기 트랜지스터의 에미터가 되는 p-실리콘 웰(P- well)(132)로 형성된다. 다이오드(108)는 상기 n-실리콘 웰(N- well)(130)과 상기 p-실리콘 웰(P- well)(132) 사이에 형성된다. 일반적으로, 상기 p-실리콘 웰(P- well)(132)은 접지(ground)(및/또는 전원의 음의 레일)에 연결되고, 접지(ground)에 일반적으로 저항(110)에 의해 표현되는 저항과 같은 기능을 한다.

상기 본드 패드(114)에 의해 나타나는 정전 용량만이 다이오드 접합 정전 용량을 형성하는 n-실리콘 웰(N- well)(130)에 대한 상기 p-실리콘 확산층(P+ diffusions)(126)이기 때문에 상기와 같은 ESD 보호 구조의 정전 용량은 최소가 된다. 상기 p-실리콘 웰(P- well)(132) 정전 용량에 대한 본드 패드(114)는 상기 본드 패드(114) 아래 대부분 존재하는 상기 ESD 보호 구조 때문에 실질적으로 줄어든다.

도2를 참조하면, 도2는 도1의 ESD 보호 구조의 개락적인 회로도를 나타낸다. 본 발명의 ESD 보호 구조(100)는 NPN 필드 트랜지스터 또는 다른 반도체 구조를 대표하는 것과 동일한 상기 본드 패드(114)상의 일시적인 전압을 실질적으로 클램프(clamp)한다. 접지에서의 상기 본드 패드 전압(bond pad voltage)은 p-실리콘 웰(P- well) 다이오드의 상기 n-실리콘 확산층(N+ diffusions)을 항복 전압(도통)에 도달할 때까지 증가한다. 그러므로, 상기 본드 패드 전압(bond pad voltage)은 다이오드를 이러한 항복 전압(breakdown voltage) 이상으로 떨어뜨리게 될 것이다. 그때 상기 NPN 필드 트랜지스터(104)는 스냅백(snap back)한다. 상기 ESD 보호 클램핑(clamping) 동작은 상기 p-실리콘 확산층(P+ diffusions), 상기 n-실리콘 웰(N- well) 및 상기 p-실리콘 웰(P- well)로부터 형성된 수직 PNP 기생 구조{트랜지스터 (102)}에 의해 개선된다. 상기 과도 전류가 상기 NPN 필드 트랜지스터(104)를 통해 흐르므로, 상기 과도 전류의 일부는 상기 전술한 수직 PNP 기생 구조(vertical PNP parasitic structure){트랜지스터 (102)}의 존재로 인하여 직접 상기 p-실리콘 웰(P- well)로 흐른다.

그러므로, 본 발명은 목적을 실행하는데 매우 적당하고, 그것의 다른 고유한 것뿐만 아니라 상기 목적과 이점을 달성한다. 본 발명은 본 발명의 상세한 실시예의 언급에 따라 나타내고, 설명되고, 한정되므로, 그러한 언급은 본 발명에 대한 제한을 암시하지 않고, 그런 제한도 전혀 언급되지 않을 것이다. 본 발명은 형태와 기능에 있어 고려한 수정, 변경, 및 균등물이 가능하고, 그런 이 명세서의 이점을 가지고, 관련 기술에서 보통 숙련이 발생될 것이다. 본 발명의 나타내고 설명된 예는 단지 예이고, 본 발명의 범위를 속속들이 규명하지는 않는다. 그 결과로서, 본 발명은 모든 점에서 균등물에 대한 완전한 인식이 주어지는 첨부된 청구범위의 사상과 범위에 의해서만 제한될 수 있다.

Claims

저농도 도핑된 p-실리콘 웰을 갖는 집적 회로와;

상기 p-실리콘 웰내에 저농도 도핑된 n-실리콘 웰과;

상기 n-실리콘 웰내에 고농도 도핑된 다수의 p-실리콘 확산층과;

상기 다수의 p-실리콘 확산층을 에워싸고, 상기 p-실리콘 웰으로 상기 n-실리콘 웰을 겹치도록 상기 n-실리콘 웰내에 형성된 제1 고농도 도핑된 n-실리콘 확산층과;

상기 제1 고동도 도핑된 n-실리콘 확산층을 에워싸도록 상기 p-실리콘 웰내에 형성된 제2 고농도 도핑된 n-실리콘 확산층과;

상기 다수의 p-실리콘 확산층과 상기 제2 실리콘 확산층과 연결된 본드 패드를 포함하는 본드 패드의 저 정전 용량 정전기 방전 보호 구조.
제1항에 있어서,

상기 p-실리콘 웰은 집적 회로 기판인 것을 특징으로 하는 본드 패드의 저 정전 용량 정전기 방전 보호 구조.
제1항에 있어서,

상기 제1 및 제2 실리콘 확산층 사이에 형성되는 필드 산화물층을 더 포함하는 것을 특징으로 하는 본드 패드의 저 정전 용량 정전기 방전 보호 구조.
제1항에 있어서,

상기 p-실리콘 웰이 내부에 존재하는 상기 집적 회로의 저농도 도핑된 n-실리콘 기판을 더 포함하는 것을 특징으로 하는 본드 패드의 저 정전 용량 정전기 방전 보호 구조.
제1항에 있어서,

상기 다수의 p-실리콘 확산층은 스트라이프 형상을 갖는 것을 특징으로 하는 본드 패드의 저 정전 용량 정전기 방전 보호 구조.
제1항에 있어서,

상기 p-실리콘 확산층은 직사각형으로 형성되는 것을 특징으로 하는 본드 패드의 저 정전 용량 정전기 방전 보호 구조.
제1항에 있어서,

상기 p-실리콘 확산층은 정사각형으로 형성되는 것을 특징으로 하는 본드 패드의 저 정전 용량 정전기 방전 보호 구조.
제1항에 있어서,

상기 본드 패드는 제1 다수 전도성 비아들을 갖는 다수의 p-실리콘 확산층에 연결되는 것을 특징으로 하는 본드 패드의 저 정전 용량 정전기 방전 보호 구조.
제1항에 있어서,

상기 제2 실리콘 확산층(N+ diffusions)은 제2 다수 전도성 비아들에 연결되는 것을 특징으로 하는 본드 패드의 저 정전 용량 정전기 방전 보호 구조.
제8항에 있어서,

상기 제1 다수 전도성 비아들은 금속인 것을 특징으로 하는 본드 패드의 저 정전 용량 정전기 방전 보호 구조.
제8항에 있어서,

상기 제1 다수 전도성 비아들은 전도 반도체 실리콘으로 이루어지는 것을 특징으로 하는 본드 패드의 저 정전 용량 정전기 방전 보호 구조.
제9항에 있어서,

상기 제2 다수 전도성 비아들은 금속인 것을 특징으로 하는 본드 패드의 저 정전 용량 정전기 방전 보호 구조.
제9항에 있어서,

상기 제2 다수 전도성 비아들은 전도 반도체 실리콘으로 이루어지는 것을 특 징으로 하는 본드 패드의 저 정전 용량 정전기 방전 보호 구조.
제1항에 있어서,

제3 다수 전도성 비아들을 갖는 상기 제1 n-실리콘 확산층에 제2 결합하는 것을 더 포함하는 것을 특징으로 하는 본드 패드의 저 정전 용량 정전기 방전 보호 구조.
제1항에 있어서,

상기 p-실리콘 웰은 접지에 연결되는 것을 특징으로 하는 본드 패드의 저 정전 용량 정전기 방전 보호 구조.
제1항에 있어서,

상기 p-실리콘 웰은 공통 전원 레일에 연결되는 것을 특징으로 하는 본드 패드의 저 정전 용량 정전기 방전 보호 구조.
제1항에 있어서,

상기 다수의 p-실리콘 확산층, 제1 n-실리콘 확산층, 및 n-실리콘 웰은 상기 본드 패드 아래에 위치되는 것을 특징으로 하는 본드 패드의 저 정전 용량 정전기 방전 보호 구조.
저농도 도핑된 p-실리콘 웰을 갖는 집적 회로와;

상기 p-실리콘 웰내에 저농도 도핑된 n-실리콘 웰과;

직사각형으로 형성되며, 상기 n-실리콘 웰내에 고농도 도핑된 다수의 n-실리콘 확산층과;

상기 다수의 p-실리콘 확산층을 에워싸고, 상기 p-실리콘 웰으로 상기 n-실리콘 웰을 겹치도록 상기 n-실리콘 웰내에 형성된 제1 고농도 도핑된 n-실리콘 확산층과;

상기 제1 고동도 도핑된 n-실리콘 확산층을 에워싸도록 상기 p-실리콘 웰내에 형성된 제2 고농도 도핑된 n-실리콘 확산층과;

상기 제1 및 제2 고농도 도핑된 n-실리콘 확산층 사이에 연결되는 필드 산화물층과;

상기 다수의 p-실리콘 확산층과 상기 제2 실리콘 확산층과 연결되는 본드 패드를 포함하는 본드 패드의 저 정전 용량 정전기 방전 보호 구조.
제18항에 있어서,

상기 본드 패드는

제1 다수 전도성 비아들을 갖는 다수의 p-실리콘 확산층에 연결되는 것을 특징으로 하는 본드 패드의 저 정전 용량 정전기 방전 보호 구조.
제18항에 있어서,

상기 제2 실리콘 확산층은 제2 다수 전도성 비아들에 연결되는 것을 특징으로 하는 본드 패드의 저 정전 용량 정전기 방전 보호 구조.
제19항에 있어서,

상기 제1 다수 전도성 비아들은 금속인 것을 특징으로 하는 본드 패드의 저 정전 용량 정전기 방전 보호 구조.
제19항에 있어서,

상기 제1 다수 전도성 비아들은 전도 반도체 실리콘으로 이루어지는 것을 특징으로 하는 본드 패드의 저 정전 용량 정전기 방전 보호 구조.
제20항에 있어서,

상기 제2 다수 전도성 비아들은 금속인 것을 특징으로 하는 본드 패드의 저 정전 용량 정전기 방전 보호 구조.
제20항에 있어서,

상기 제2 다수 전도성 비아들은 전도 반도체 실리콘으로 이루어지는 것을 특징으로 하는 본드 패드의 저 정전 용량 정전기 방전 보호 구조.
제18항에 있어서,

상기 p-실리콘 웰은 접지에 연결되는 것을 특징으로 하는 본드 패드의 저 정전 용량 정전기 방전 보호 구조.
제18항에 있어서,

상기 p-실리콘 웰은 공통 전원 레일에 연결되는 것을 특징으로 하는 본드 패드의 저 정전 용량 정전기 방전 보호 구조.
제18항에 있어서,

상기 다수의 p-실리콘 확산층, 제1 n-실리콘 확산층, 및 n-실리콘 웰은 상기 본드 패드 아래에 위치되는 것을 특징으로 하는 본드 패드의 저 정전 용량 정전기 방전 보호 구조.
집적 회로의 다수의 입/출력의 연결의 적어도 하나를 위한 정전기 방전 보호 구조는

저농도 도핑된 p-실리콘 웰을 갖는 집적 회로와;

상기 p-실리콘 웰내에 저농도 도핑된 n-실리콘 웰과;

상기 p-실리콘 웰내에 고농도 도핑된 다수의 p-실리콘 확산층과;

상기 다수의 p-실리콘 확산층을 에워싸고, 상기 p-실리콘 웰으로 n-실리콘 웰을 겹치도록 하는 제1 고농도 도핑된 n-실리콘 확산층과;

상기 제1 고동도 도핑된 n-실리콘 확산층을 에워싸고 상기 p-실리콘 웰내에 제2 고농도 도핑된 n-실리콘 확산층과;

상기 다수의 p-실리콘 확산층과 연결되는 본드 패드와;

상기 제2 실리콘 확산층과 연결되는 본드 패드를 포함하는 정전기 방전 손상으로부터 집적 회로를 보호하기 위한 시스템.