KR100870973B1 - 패드가 구비된 반도체 패키지 - Google Patents

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Abstract

본 발명은 패드가 구비된 반도체 패키지에 관한 것이다.
이러한 본 발명의 일 실시 예에 따른 패드가 구비된 반도체 패키지는 반도체층 내에 형성된 딥 엔웰 영역(Deep N-Well Region), 딥 엔웰 영역 상에 형성된 엔+ 영역(N+ Region) 및 엔+ 영역 상에 형성되고, 접지패드를 포함하는 그라운드(Ground)부를 포함한다.

Description

패드가 구비된 반도체 패키지{SEMICONDUCTOR PACKAGE HAVING A PAD}
본 발명은 반도체 패키지에 관한 것이다. 더욱 상세하게는 입력되는 고주파 신호의 누설을 감소시킬 수 있는 반도체 패키지에 관한 것이다.
종래의 패드가 구비된 반도체 패키지는 기존의 화합물 반도체 기술을 사용하기 때문에 까다로운 공정 기술을 필요로 하고, 제조비용도 높은 문제점이 있었다. 그러나 최근에는 기존의 화합물 반도체 기술을 실리콘 기반의 상보성 금속 산화막 반도체 공정 기술로 대체함으로써 가격 경쟁력이 높아졌다. 또한, 이러한 실리콘 기반의 상보성 금속 산화막 반도체 공정 기술을 이용한 고주파용 회로 및 시스템 설계에의 요구가 높아지고 있다.
그러나 실리콘 기반의 반도체 패키지는 실리콘 자체의 물성적인 특성으로 인해 화합물 기반의 반도체 소자에서 발생하지 않던 문제점들이 발생하고 있다. 이러한 문제점들 중 하나는 화합물 반도체와 비교하여 볼 때, 전도성이 화합물 반도체 보다 큰 실리콘에서는 주파수가 증가할수록 고주파 신호의 손실이 발생하게 된다는 것이다.
특히, 이러한 고주파 신호의 손실은 패드가 구비된 반도체 패키지의 본딩 패드(Bonding Pad)에서 두드러지게 나타나고 있다.
하나의 예로써, 도1은 종래의 패드가 구비된 반도체 패키지의 단면도이다. 도1의 (a)는 종래의 패드가 구비된 반도체 패키지의 단면도이고, 도1의 (b)는 도1의 (a)에 도시된 종래의 패드가 구비된 반도체 패키지의 동작을 설명하기 위한 단면도이다. 도1의 (a)에 도시된 바와 같이, 종래의 패드가 구비된 반도체 패키지는 실리콘층(110), 실리콘층(110)의 표면 위에 형성된 신호입력부(120) 및 두 개의 그라운드부(130a, 130b)로 구성된다. 여기서, 신호입력부(120)는 외부의 본딩와이어(128)와 와이어본딩되는 신호패드(122), 금속층(124) 및 다수의 금속층(124)간을 연결하는 비아(126)로 구성된다.
도1의 (b)에 도시된 바와 같이, 이러한 종래의 패드가 구비된 반도체 패키지는 신호패드(122)에 입력되는 신호의 주파수가 올라가면, 신호패드(122)의 수직방향으로 전기장(Electric Field, EF)이 형성되고, 형성된 전기장(EF)은 실리콘층(110)에서의 누설전류(Leakage Current, LC)를 발생시킨다. 이러한 누설전류(LC)는 실리콘층(110)의 특성 상 주변으로 흐르게 되어 고주파 신호의 손실이 발생한다. 이를 등가 모델 측면으로 보면, 실리콘층(110)에서 기생 커패시턴스 성분이 생성되어 고주파 신호의 손실을 초래할 뿐만 아니라 누설전류에 의해 실리콘층(110)의 저항성분에 의한 줄열(Joule's Heat)이 발생된다. 그리고 생성된 누설전류는 그라운드부(130a, 130b)의 접지패드를 통해 접지되기 전까지 실리콘층(110)을 흐른 다. 이로 인해 입력되는 고주파 신호의 손실이 발생하고, 이에 따라 양호도(Quality Factor)의 급격한 저하를 초래하는 문제점이 있다.
본 발명이 해결하고자 하는 과제는 입력되는 고주파 신호의 누설을 감소시킬 수 있는 패드가 구비된 반도체 패키지를 제공하는 것이다.
본 발명의 일 실시 예에 따른 패드가 구비된 반도체 패키지는 반도체층 내에 형성된 딥 엔웰 영역(Deep N-Well Region), 상기 딥 엔웰 영역 상에 형성된 엔+ 영역(N+ Region) 및 상기 엔+ 영역 상에 형성되고, 접지패드를 포함하는 그라운드(Ground)부를 포함한다.
여기서, 상기 엔+영역과는 이격되어 상기 딥 엔웰 영역 상에 형성된 소자분리영역(Shallow Trench Isolation Region, STI Region), 상기 소자분리영역 상에 형성되고, 신호패드를 포함하는 신호(Signal)입력부, 상기 접지패드 및 상기 신호패드가 표면에 노출되도록 상기 신호입력부와 상기 그라운드부를 매립하여 상기 반도체층 상에 형성된 아이엠디층(Inter Metal Dielectric layer, IMD layer)을 더 포함하는 것이 더 바람직하다.
여기서, 상기 신호입력부는 상기 신호패드의 하부에 적층된 다수의 금속층(Metal Layer) 및 상기 다수의 금속층을 연결하는 비아(via)를 포함하는 것이 더 바람직하다.
여기서, 상기 신호패드의 면적은 상기 소자분리영역의 면적보다 작게 형성되는 것이 더 바람직하다.
여기서, 상기 신호패드는 원형 또는 다각형으로 형성되는 것이 더 바람직하다.
여기서, 상기 그라운드부는 상기 접지패드의 하부에 적층된 다수의 금속층(Metal Layer) 및 상기 다수의 금속층을 연결하는 비아(via)를 포함하는 것이 더 바람직하다.
본 발명의 다른 실시 예에 따른 패드가 구비된 반도체 패키지는 반도체층 내에 형성된 딥 엔웰 영역(Deep N-Well Region), 상기 딥 엔웰 영역 상에 형성된 엔+ 영역(N+ Region) 및 상기 엔+ 영역 상에 형성되고, 접지패드를 포함하는 그라운드(Ground)부를 포함하고, 상기 엔+영역과는 이격되어 상기 딥 엔웰 영역 상에 형성된 소자분리영역(Shallow Trench Isolation Region, STI Region), 상기 소자분리영역과 절연되도록 상기 소자분리영역 상에 형성되고, 신호패드를 포함하는 신호(Signal)입력부 및 상기 접지패드 및 상기 신호패드가 표면에 노출되도록 상기 신호입력부와 상기 그라운드부를 매립하여 상기 반도체층 상에 형성된 아이엠디층(Inter Metal Dielectric layer, IMD layer)을 더 포함하는 것이 바람직하다.
여기서, 상기 신호입력부는 상기 신호패드의 하부에 적층된 다수의 금속층(Metal Layer) 및 상기 다수의 금속층을 연결하는 비아(via)를 포함하는 것이 바람직하다.
여기서, 상기 신호패드 면적은 상기 소자분리영역의 면적보다 작게 형성되는 것이 바람직하다.
여기서, 상기 신호패드는 원형 또는 다각형으로 형성되는 것이 바람직하다.
본 발명은 입력되는 고주파 신호의 누설을 감소시킬 수 있는 반도체 패키지를 제공한다.
도2는 본 발명의 일 실시 예에 따른 패드가 구비된 반도체 패키지의 단면도이다.
도2에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 패드가 구비된 반도체 패키지는 반도체층(210), 딥 엔웰 영역(Deep N-Well Region, 220), 엔+영역(N+ Region, 230a 또는 230b) 및 그라운드(Ground)부(240a 또는 240b)를 포함한다.
반도체층(210)은 일반적인 반도체 물질로 이루어진 층을 의미하고, 본 발명의 일 실시 예에서는 실리콘물질로 이루어진 실리콘층(210)을 예로 들어 설명한다.
딥 엔웰 영역(Deep N-Well Region, 220)은 실리콘층(210) 내에 형성되고, 실리콘 물질보다 전도성이 높은 물질로 구성될 수 있다.
엔+영역(N+ Region, 230a 또는 230b)은 딥 엔웰 영역(220) 상에 형성되고, 그라운드부(240a 또는 240b)와 딥 엔웰 영역(220)을 전기적으로 연결시킨다. 이러한 엔+영역(240a 또는 240b)을 구성하는 물질은 실리콘 물질보다 전도성이 높은 물질을 사용하여 구성될 수 있다.
그라운드(Ground)부(240a 또는 240b)는 엔+영역(230a 또는 230b)상에 형성되고, 접지패드(242)를 포함한다. 상세하게는 접지패드(242)와 접지패드(242) 하부에 다수개가 적층된 금속층(244) 및 다수의 금속층(244)들을 서로 연결시키는 비아(246)로 형성된다.
소자분리영역(Shallow Trench Isolation Region, STI Region, 250)은 엔+영역(230a 또는 230b)과는 이격되도록 딥 엔웰 영역(220) 상에 형성된다. 이러한 소자분리영역(250)은 딥 엔웰 영역(220)을 구성하는 물질과는 달리 절연물질로 이루어진다.
신호(Signal)입력부(260)는 소자분리영역(250) 상에 형성된다. 이러한 신호입력부(260)는 신호패드(262), 신호패드(262)의 하부에 적층된 다수의 금속층(264) 및 다수의 금속층(264)간을 연결하는 다수의 비아(266)를 포함하여 구성될 수 있다. 여기서, 신호패드(262)는 본딩와이어(268)와 와이어본딩에 의해 전기적으로 연결된다.
아이엠디층(Inter Metal Dielectric layer, IMD layer, 270)은 접지패드(242)와 신호패드(262)의 상면이 외부에 노출되도록 신호입력부(250)와 그라운드부(260a, 260b)를 매립하여 형성된다. 여기서, 아이엠디층(270)은 절연물질로 구성될 수 있다.
상술한 바와 같이, 본 발명의 일 실시 예에 따른 패드가 구비된 반도체 패키지는 실리콘층(210) 보다 전도성이 높은 딥 엔웰 영역(220)에 의해서 신호입력부(260)에 입력되는 고주파 신호에 의한 실리콘층(210)에서의 누설전류를 엔+영역(230a 또는 230b)으로 전달시키고, 엔+영역(230a 또는 230b)으로 전달된 누설전류를 그라운드부(240a 또는 240b)로 전달시킬 수 있다. 따라서 본 발명의 일 실시 예에 따른 패드가 구비된 반도체 패키지에서의 딥 엔웰 영역(220)은 저항성 접지 차폐물로서의 기능을 가짐으로써, 입력되는 고주파 신호가 실리콘층(210)에서 누설되는 현상을 방지할 수 있다.
또한, 고주파 신호가 입력되는 신호입력부(260)의 아래에 절연물질로 구성된 소자분리영역(250)이 형성됨으로써, 신호입력부(260)에서 발생되는 기생 캐패시턴스 성분과 소자분리영역(250)에서 발생되는 기생 캐패시턴스 성분이 직렬로 연결되어 전체 기생 캐패시턴스 성분을 감소시킬 수 있다. 따라서 본 발명의 일 실시 예에 따른 패드가 구비된 반도체 패키지에서의 소자분리영역(250)은 용량성 접지 차폐물로서의 기능을 가짐으로써, 전체 기생 캐패시턴스 성분을 감소시킬 수 있다.
도3의 (a)는 본 발명의 다른 실시 예에 따른 패드가 구비된 반도체 패키지의 단면도이고, 도3의 (b)는 도3의 (a)에 도시된 본 발명의 다른 실시 예의 효과를 설명하기 위한 도면이다.
도3의 (a)에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 패드가 구비된 반도체 패키지는 신호입력부(360)에 있어서만 도2의 본 발명의 일 실시 예에 따른 패드가 구비된 반도체 패키지와 차이가 있다. 따라서 이하에서는 신호입력부(360)에 대해서만 살펴보고, 나머지 구성요소에 대한 설명은 앞서 설명한 사항으로 대체한다.
신호입력부(360)는 소자분리영역(250)과 전기적으로 연결되지 않도록 소자분리영역(250) 상에 형성된다. 즉, 신호입력부(360)와 소자분리영역(250) 사이에 아 이엠디층(270)이 형성되어, 신호입력부(360)와 소자분리영역(250)은 서로 절연된다. 신호입력부(360)는 본딩와이어(358)와 와이어본딩된 신호패드(362)와 신호패드(362) 하부에 적층된 다수의 금속층(364) 및 다수의 금속층(364)간을 연결하는 다수의 비아(366)를 포함한다. 여기서, 와이어본딩시 본딩와이어(368)와 신호패드(362)가 이탈되는 것을 방지하기 위해, 적어도 두 층 이상의 금속층(364)을 적층함이 바람직하다.
다음으로, 도3의 (b)를 참조하여 본 발명의 다른 실시 예에 따른 패드가 구비된 반도체 패키지의 효과를 설명한다. 도3의 (b)에 도시된 바와 같이, 고주파 신호가 입력되는 신호입력부(360)와 소자분리영역(250) 사이의 아이엠디층(270)에서 발생하는 제1 기생캐패시턴스 성분(C1)이 소자분리영역(250)에서 발생하는 제2 기생캐패시턴스 성분(C2)과 직렬로 배열되어 전체 기생 캐패시턴스 성분을 감소시킬 수 있다.
도4의 (a)는 본 발명의 또 다른 실시 예에 따른 패드가 구비된 반도체 패키지의 단면도이고, 도4의 (b) 내지 (c)는 도4의 (a)를 A방향에서 바라본 도면이다.
먼저, 도4의 (a) 내지 (b)에 도시된 바와 같이, 본 발명의 또 다른 실시 예에 따른 패드가 구비된 반도체 패키지는 신호입력부(460)의 신호패드(462)의 면적이 소자분리영역(450)의 면적보다 작게 형성될 수 있다. 이러한 구성에 의해 본 발명의 또 다른 실시 예에 따른 패드가 구비된 반도체 패키지는 신호패드(462)의 가장자리(또는 모서리)에서 발생하는 전기장에 의한 실리콘층(410)에서의 누설전류의 발생을 감소시킬 수 있다.
다음으로, 도4의 (c)에 도시된 바와 같이, 본 발명의 또 다른 실시 예에 따른 패드가 구비된 반도체 패키지에서 신호패드(462) 또는 접지패드(442a 또는 442b)는 원형(Circular Type)으로 형성될 수 있다. 이러한, 신호패드(462)가 원형으로 형성되면, 신호패드(462)의 단면적이 도4의 (b)에 도시된 신호패드의 단면적보다 줄어들게 되고, 이로 인해 신호패드(462)와 소자분리영역(450) 사이의 기생커패시턴스를 더욱 줄일 수 있다. 여기서, 도면에 도시하지는 않았지만, 신호패드(462)는 팔각형(Octagonal Type) 구조를 포함하는 다각형 구조로 형성될 수 있다.
이상에서 보는 바와 같이, 본 발명이 속하는 기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도1은 종래의 패드가 구비된 반도체 패키지의 단면도이다.
도2는 본 발명의 일 실시 예에 따른 패드가 구비된 반도체 패키지의 단면도이다.
도3은 본 발명의 다른 실시 예에 따른 패드가 구비된 반도체 패키지의 단면도이다.
도4는 본 발명의 또 다른 실시 예에 따른 패드가 구비된 반도체 패키지의 단면도이다.

Claims (10)

  1. 반도체층 내에 형성된 딥 엔웰 영역(Deep N-Well Region);
    상기 딥 엔웰 영역 상에 형성된 엔+ 영역(N+ Region); 및
    상기 엔+ 영역 상에 형성되고, 접지패드를 포함하는 그라운드(Ground)부
    를 포함하고,
    상기 엔+영역과는 이격되어 상기 딥 엔웰 영역 상에 형성된 소자분리영역(Shallow Trench Isolation Region, STI Region);
    상기 소자분리영역 상에 형성되고, 신호패드를 포함하는 신호(Signal)입력부; 및
    상기 접지패드 및 상기 신호패드가 표면에 노출되도록 상기 신호입력부와 상기 그라운드부를 매립하여 상기 반도체층 상에 형성된 아이엠디층(Inter Metal Dielectric layer, IMD layer)
    를 더 포함하는, 패드가 구비된 반도체 패키지.
  2. 삭제
  3. 제1항에 있어서,
    상기 신호입력부는,
    상기 신호패드의 하부에 적층된 다수의 금속층(Metal Layer) 및 상기 다수의 금속층을 연결하는 비아(via)를 포함하는, 패드가 구비된 반도체 패키지.
  4. 제1항에 있어서,
    상기 신호패드의 면적은,
    상기 소자분리영역의 면적보다 작게 형성된, 패드가 구비된 반도체 패키지.
  5. 제1항에 있어서,
    상기 신호패드는,
    원형 또는 다각형으로 형성된, 패드가 구비된 반도체 패키지.
  6. 제1항에 있어서,
    상기 그라운드부는,
    상기 접지패드의 하부에 적층된 다수의 금속층(Metal Layer) 및 상기 다수의 금속층을 연결하는 비아(via)를 포함하는, 패드가 구비된 반도체 패키지.
  7. 반도체층 내에 형성된 딥 엔웰 영역(Deep N-Well Region);
    상기 딥 엔웰 영역 상에 형성된 엔+ 영역(N+ Region); 및
    상기 엔+ 영역 상에 형성되고, 접지패드를 포함하는 그라운드(Ground)부
    를 포함하고,
    상기 엔+영역과는 이격되어 상기 딥 엔웰 영역 상에 형성된 소자분리영역(Shallow Trench Isolation Region, STI Region);
    상기 소자분리영역과 절연되도록 상기 소자분리영역 상에 형성되고, 신호패드를 포함하는 신호(Signal)입력부; 및
    상기 접지패드 및 상기 신호패드가 표면에 노출되도록 상기 신호입력부와 상기 그라운드부를 매립하여 상기 반도체층 상에 형성된 아이엠디층(Inter Metal Dielectric layer, IMD layer)
    을 더 포함하는, 패드가 구비된 반도체 패키지.
  8. 제7항에 있어서,
    상기 신호입력부는,
    상기 신호패드의 하부에 적층된 다수의 금속층(Metal Layer) 및 상기 다수의 금속층을 연결하는 비아(via)를 포함하되 상기 패드가 외부에 노출되는, 패드가 구비된 반도체 패키지.
  9. 제7항에 있어서,
    상기 신호패드 면적은,
    상기 소자분리영역의 면적보다 작게 형성된, 패드가 구비된 반도체 패키지.
  10. 제7항에 있어서,
    상기 신호패드는,
    원형 또는 다각형으로 형성된, 패드가 구비된 반도체 패키지.
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* Cited by examiner, † Cited by third party
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KR20010110930A (ko) * 2000-06-09 2001-12-15 윤종용 전원 배선을 개선한 볼그리드 어레이 패키지 반도체 장치
US6770918B2 (en) * 2001-09-11 2004-08-03 Sarnoff Corporation Electrostatic discharge protection silicon controlled rectifier (ESD-SCR) for silicon germanium technologies
US20050189593A1 (en) 2004-02-26 2005-09-01 Microchip Technology Incorporated Low capacitance ESD-protection structure under a bond pad

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