KR20020004807A - 반도체 장치 - Google Patents
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Abstract
본 발명은 IGBT가 형성되어 있는 반도체 기판 상에 회로소자를 형성하는 경우, 특히 pchMOSFET를 구성하는 경우에, 회로소자와 반도체 기판에 발생하는 기생 사이리스터의 래치 업을 방지할 수 있는 작은 면적의 반도체 장치를 제공한다. 이러한 본 발명은, IGBT·Z1이 형성되어 있는 반도체 기판 상에 회로소자를 형성할 때에 발생하는 기생 사이리스터의 래치 업을 반도체 기판 상에 형성된 쇼트키 배리어 다이오드를 이용한 래치 업 방지회로에 의해 방지하도록 되어 있다. 그리고, 회로소자의 형성에 이용되는 확산층과 금속 배선층의 접합으로 이루어진 쇼트키 배리어 다이오드를 기생 사이리스터 래치 업 동작방지용 회로에 이용하여, 종래의 발명보다도 보다 작은 면적으로, 보다 높은 보호효과를 얻을 수 있도록 된 것이다.
Description
본 발명은, 동일한 반도체 기판에 절연 게이트 바이폴라 트랜지스터와 제어용 회로가 형성된 반도체 장치에 관한 것으로, 특히 접합분리 기술을 이용하여 절연 게이트 바이폴라 트랜지스터 상에 제어용 회로를 형성할 때에 발생하는 기생 소자에 의한 래치업(latch-up)을 방지하기 위한 보호소자 내지는 보호회로의 구조에 관한 것이다.
일반적으로, 절연 게이트 바이폴라 트랜지스터(이하, "IGBT(Insulated Gate Bipolar Transistor)라 함.")가 형성된 반도체 기판에, 회로영역 내지는 회로소자 등을 형성하면, 회로 특성을 저하시키는 기생소자가 발생한다. 이 때문에, 기생소자의 동작을 억제할 수 있는 여러 가지의 회로영역 내지는 회로소자 등의 형성 수법이 시험되어 왔다.
이와 같은 회로영역 내지는 회로소자 등의 형성 수법은, 예를 들어 회로영역을 특수한 기판 형성기술 등을 이용하지 않고 접합분리기술을 이용하여 형성하는 기술분야에 있어서는, 1998년에 발행된 기술문헌 "점화코일 구동용의 자기분리된 고도 IGBT(A Self-isolated intelligent IGBT for driving ignition coils [International symposium on Power Semiconductor Drives & Ics, 1998])"에 개시되어 있다. 이 기술문헌에는, 접합 분리기술에서 치명적인 문제가 되는 기생 사이리스터의 동작에 의한 소자 파괴에 대해서, 폴리실리콘 상에 형성된 다이오드와 저항을 조합시킨 회로를 이용함으로써, 그 소자 파괴를 회피하도록 한 수단이 개시되어 있다.
이때, 일본국 특개평 7-169963호 공보, 특개평 8-306924호 공보 및 특개소 64-51664호 공보에도, IGBT 내지는 MOSFET를 구비한 반도체 장치에서, 기생소자의 동작을 억제하기 위한 기술이 개시되어 있다.
도 9에 상기 기술문헌에 개시된 종래의 기생 사이리스터의 동작 방지회로를 부분적으로 나타낸다. 도 9에서, P1은, Z1로 나타낸 IGBT(이하, "IGBT·Z1" 이라 함.)가 형성된 반도체 기판 상에 더 제어용 회로 B1이 형성된 반도체 장치 B2의 제어용 입력단자이다. P2는, IGBT·Z1의 에미터 단자로, 제어용 회로 B1의 접지 단자로서도 기능하는 것이다. P3은, IGBT·Z1의 콜렉터 단자이다.
입력단자 P1에는, 저항 R1을 통해서, 제너 다이오드 D1의 캐소드가 접속된다. 다른 쪽, 제너 다이오드 D1의 애노드는, 에미터 단자 P2에 접속된다. 또한, 제너 다이오드 D1의 캐소드는, 저항 R2의 일단에도 접속된다. 저항 R2가 타단은, 저항 R3의 일단과 제너 다이오드 D8의 캐소드에 접속된다. 저항 R3의 타단은, 제어용회로 B1에 접속된다. 또한, 제너 다이오드 D8의 애노드는, 에미터 단자 P2에 접속된다.
저항 R2, R3 및 다이오드 D1, D8은, 각각 IGBT·Z1이 형성된 기판 상에 절연막을 통해서 형성된 다결정 실리콘층(이하, "폴리실리콘층" 이라 함.)상에 형성된다. 이때, 상기 기술문헌에 기재된 것으로는, IGBT·Z1을 제어하기 위한 제어용 회로B1은, nchMOSFET(인핸스먼트형 및 공핍형)으로 형성된다.
도 10에, 이러한 종래의 반도체 장치에서, 회로소자 기생 사이리스터의 구조를 나타낸다. 도 10에 도시한 것처럼, M으로 나타낸 nchMOSFET(이하, "nchMOSFET·M"이라 함.)의 각 확산층과, 이들이 형성된 반도체 기판 U 사이에는, 기생 트랜지스터 T1, T2가 형성된다. nchMOSFET·M의 백(back) 게이트 G에 대응하는 p-확산영역과, 이 p-확산영역에 포함되도록 n 확산층(nchMOSFET·M의 소스 S 또는 드레인 A에 대응한다.)과, 반도체 기판 U의 n-층은, 각각, npn형 기생 트랜지스터 T2의 베이스, 에미터 및 콜렉터가 된다. 또한, 반도체 기판의 p 층과, 그 위에 형성된 n+층 및 n-층과, nchMOSFET·M의 백 게이트 G에 대응하는 p-확산층은, 각각 pnp형 기생 트랜지스터 T1의 에미터, 베이스 및 콜렉터가 된다.
기생 트랜지스터 T1과 기생 트랜지스터 T2는, 기생 트랜지스터 T1의 콜렉터와 기생 트랜지스터 T2의 베이스가 접속되고, 또한 기생 트랜지스터 T1의 베이스와 기생 트랜지스터 T2의 콜렉터가 접속된 상태가 되어 사이리스터를 구성한다. 따라서, 이 사이리스터가 일단 ON하면, IGBT·M의 콜렉터 전위가 에미터 전위 보다도낮아지는 상태로 하지 않는 한, 그 사이리스터를 OFF시킬 수 없게 된다.
이 사이리스터가 ON 상태에 이르면 패턴으로서는, 다음의 2개의 패턴이 예상된다. 하나는, nchMOSFET·M의 소스 전위가 백 게이트 전위 보다도 낮은 전위가 되어, npn형 기생 트랜지스터 T2의 에미터 전류를 발생시키는 경우이다. 또 하나는, pnp형 기생 트랜지스터 T1이, 동일 기판 상에 형성된 IGBT·M의 ON에 따라서 ON 하는 경우이다. 이 경우, pnp형 기생 트랜지스터 T1의 콜렉터 전류가 nchMOSFET·M의 백 게이트 G로 흘러서 그 백 게이트 G에 전압 강하를 발생시키고, 이에 따라 nchMOSFET·M의 소스 S 또는 드레인 A 보다도 높은 전위가 되었을 때에, 상기한 상태와 동일한 래치 업이 발생한다.
특히, 입력단자 P1으로서 반도체 장치 외부와의 인터페이스를 설치한 경우, 입력단자 P1의 전위가 에미터 단자 P2의 전위보다도 낮아지는 상태가 발생할 가능성이 높다. 서지 등의 시간으로서는 짧지만, 순간적인 전류로서는 큰 스트레스가 인가되는 경우도 예상되어, 이러한 경우에도 래치 업이 발생할 가능성이 있다.
그래서, 도 9에 도시한 것과 같은 입력단자 P1을 보호하기 위한 보호회로를 이용하는 경우, 보호회로를 전체 폴리실리콘상에 형성된 소자로 구성하는 것에 의해, 보호소자와 반도체 기판의 기생소자 발생을 방지한 후, 회로적인 효과에서 npn형 기생 트랜지스터 T2에 흐르는 에미터 전류를 억제하여 기생 사이리스터가 래치 업 하지 않도록 하고 있다.
실제 이 소자 형성에 있어서, 제어용 회로 B1내에 형성된 nchMOSFET·M의 소스 S 또는 드레인 A를 에미터로 하는 npn형 기생 트랜지스터 T2에 대해서, 반드시직렬이 되도록 저항 R3이 설치된다. 이렇게 하여서, 저항 R3과 npn형 기생 트랜지스터 T2의 에미터의 사이의 전압강하가 제너 다이오드 D8의 순방향 전압강하에 의해 억제된다. 마찬가지로, 제너 다이오드 D8과 저항 R3과 제어용 회로 B1로 구성되는 회로의 전류가, 직렬로 접속된 저항 R2를 통하도록 구성된다. 이렇게 하여서, 저항 R2에 의해서 상기 회로에 발생하는 전압강하가 제너 다이오드 D1의 순방향 전압강하에 의해서 억제된다.
상기 종래기술에서는, 다이오드의 순방향 전압 강하와, 이에 병렬로 접속된 회로의 직렬 저항에서의 전압강하의 작용에 의해서, 기생소자를 흐르는 전류가 억제된다. 따라서, 제너 다이오드 D8의 순방향 전압강하는, 제어용 회로 B1 내의 npn 형 기생 트랜지스터 T2의 베이스·에미터간 전압보다도 작다. 이 때문에, 제너 다이오드 D1의 순방향 전압강하가 제너 다이오드 D8의 그것보다도 작아지지 않으면, 기생 사이리스터 동작 방지의 효과는 작다. 여기서, 동일한 소자를 이용하여 다이오드의 순방향 전압강하를 작게 하기 위해서는, pn 접합의 면적을 크게 해야 한다. 이 때문에, 회로영역 보다도 상당히 큰 다이오드를 형성하여서, 원하는 전류내량을 확보하도록 하고 있다.
상기 종래기술에서는, 회로영역을 nchMOSFET만으로 구성하고 있기 때문에, npn형 기생 트랜지스터가 발생하여도, 그 접합면적은 작다. 이 때문에, 베이스·에미터간 전압이 비교적 커진다. 그러나, 회로형성에 있어서 pchMOSFET를 포함하는회로영역을 형성하는 것을 꾀하는 경우, 그 접합면적은 nchMOSFET만의 회로보다도 커진다. 따라서, 기생 사이리스터를 방지하기 위한 회로를 구성하는 경우, nchMOSFET만의 회로를 구성하는 경우보다도 큰 보호회로가 필요해진다. 이와 같이, 보호회로영역이 커지면, 이를 탑재하는 반도체 장치도 커지기 때문에, 반도체 장치의 제조에 따른 비용이 증대하는 것이 우려된다.
본 발명은, 상기 종래의 문제를 해결하기 위해 주어진 것으로, 콤팩트한 구성을 가지고서 기생소자의 동작을 유효하게 억제할 수 있는, 동일 기판 상에 IGBT와 제어회로가 형성된 반도체 장치를 제공하는 것을 해결할 과제로 한다.
도 1은 본 발명의 실시예 1에 따른 동일 기판 상에 IGBT와 제어용 회로가 형성된 반도체 장치의 종단면도이다.
도 2는 도 1에 도시한 반도체 장치의 회로 구성도이다.
도 3은 본 발명의 실시예 2에 따른 동일 기판 상에 IGBT와 제어용 회로가 형성된 반도체 장치의 회로 구성도이다.
도 4는 본 발명의 실시예 3에 따른 동일 기판 상에 IGBT와 제어용 회로가 형성된 반도체 장치의 회로 구성도이다.
도 5는 본 발명의 실시예 4에 따른 동일 기판 상에 IGBT와 제어용 회로가 형성된 반도체 장치의 회로 구성도이다.
도 6은 본 발명의 실시예 5에 따른 동일 기판 상에 IGBT와 제어용 회로가 형성된 반도체 장치의 종단면도이다.
도 7은 본 발명의 실시예 6에 따른 동일 기판 상에 IGBT와 제어용 회로가 형성된 반도체 장치의 종단면도이다.
도 8은 본 발명에 따른 반도체 장치의 종단면도로, 그 반도체 장치에 발생하는 기생 사이리스터의 구성을 설명하고 있다.
도 9는 동일 기판 상에 IGBT와 제어용 회로가 형성된 종래의 반도체 장치의 회로 구성도이다.
도 10은 도 9에 도시한 종래의 반도체 장치의 종단면도로, 그 반도체 장치에 발생하는 기생 사이리스터의 구성을 설명하고 있다.
*도면의 주요 부분에 대한 부호의 설명*
A1, A2 : 드레인 B1 : 제어용 회로
B2 : 반도체 장치 D1 : 제너 다이오드(폴리실리콘)
D2, D3, D6, D7 : 쇼트키 배리어 다이오드
D4, D5, D8 : 제너 다이오드 G1, G2 : 백 게이트
M1 : nchMOSFET M2 : pchMOSFET
P1, P4 : 입력단자 P2 : 에미터 단자
P3 : 콜렉터 단자 R1, R2, R3 : 저항
S1, S2 : 소스 T1∼T4 : 기생 트랜지스터
U1 : 이면 금속층 U2 : 반도체 기판(p)
U3 : n+층 U4 : n-층
U5 : 산화막 U6 : 금속 배선층
U7 : p+확산층 U8 : n+확산층
U9 : p+확산층(폴리실리콘) U10 : p-확산층(폴리실리콘)
U11 : n+확산층(폴리실리콘) U12 : p+확산층
U13 : p 확산층 U14 : p-확산층
U15 : n-확산층 U16 : p 확산층
U17 : 금속 확산층 Z1 : IGBT
상기 과제를 해결하기 위해 주어진 본 발명에 따른 반도체 장치는, IGBT가 형성되어 있는 반도체 기판 상에 pchMOSFET를 형성한 경우에 있어서, pchMOSFET 형성에 필요한 확산영역을 이용한 다이오드를 형성하는 것에 의해, 종래의 것보다도 작은 면적으로 래치 업을 방지하는 회로를 구성하도록 한 것이다.
즉, IGBT가 형성된 반도체 기판 상에 쇼트키 배리어 다이오드를 형성하여서, 폴리실리콘 상에 형성된 제너 다이오드와 조합되어서 기생 사이리스터 래치 업 방지회로를 형성한 것이다. 요컨대, 쇼트키 배리어 다이오드를 이용하는 것에 의해서, 작은 면적으로 회로영역의 npn형 기생 트랜지스터의 베이스·에미터간 전압보다도 낮은 순방향 전압 특성을 용이하게 얻고, 기생 사이리스터 래치 업 방지용의 회로를 작게 하여, 종래의 것에 비하여 보다 안전하고 값싼 반도체 장치를 얻을 수있도록 구성한 것이다.
구체적으로는, 본 발명의 제 1 형태에 따른 반도체 장치는, (i) 동일한 반도체 기판에, IGBT와, 제어용의 회로영역 또는 회로소자가 형성된 반도체 장치이고, (ii) 반도체 기판의 표면 근방부에, 그 반도체 기판의 도전형과는 다른 도전형의 제 1 확산층과, 제 1 확산층에 포함된, 제 1 확산층의 도전형과는 다른 도전형의 제 2 확산층이 형성되고, (iii) 제 2 확산층 위에, 절연막이 제거된 제 1 영역이 형성됨과 동시에, 제 1 영역 내에 제 1 금속 배선층이 형성되며, (iv) 제 2 확산층에 포함되거나 또는 겹치는 제 2 확산층과는 동일 도전형의 제 3 확산층이 형성되고, (v) 제 3 확산층 위에, 절연막이 제거된 제 2 영역이 형성됨과 동시에, 제 2 영역 내에 제 2 금속 배선층이 형성되고, (vi) 제 1 및 제 2 금속 배선층을 전극으로 하는 쇼트키 배리어 다이오드와, 반도체 기판 상의 절연막 위에 다결정 실리콘을 퇴적시키는 것에 의해서 형성된 제너 다이오드를 조합시킨 보호용 회로가, 그 반도체 장치의 적어도 하나의 입력단자에 접속되고, (vii) 상기 회로영역 또는 회로소자가 상기 보호용 회로를 경유하여서 상기 입력단자에 접속됨과 동시에, IGBT의 게이트에 접속된 것을 특징으로 한 것이다.
본 발명의 제 2 형태에 따른 반도체 장치는, 본 발명의 제 1 형태에 따른 반도체 장치에 있어서, 제 1 및 제 2 금속배선층이 알루미늄 또는 미량의 타 원소를 함유하는 알루미늄으로 형성된 것을 특징으로 한 것이다.
본 발명의 제 3 형태에 따른 반도체 장치는, 본 발명의 제 1 또는 제 2 형태에 따른 반도체 장치에 있어서, 제 2 확산층과 제 1 금속배선층과의 접합부를 둘러싸도록, 제 2 확산층의 도전형과는 다른 도전형의 제 4 확산층이 형성된 것을 특징으로 한 것이다.
본 발명의 제 4 형태에 따른 반도체 장치는, 본 발명의 제 1∼제 3 형태 중 어느 하나에 따른 반도체 장치에 있어서, (a) 제 1 및 제 2 쇼트키 배리어 다이오드와 제 1 제너 다이오드를 가지고 있고, (b) 제 1 제너 다이오드의 캐소드와 제 1 쇼트키 배리어 다이오드의 애노드가 그 반도체 장치의 입력단자에 접속되고, (c) 제 1 쇼트키 배리어 다이오드의 캐소드가 제 2 쇼트키 배리어 다이오드의 캐소드와 상기 회로영역 또는 회로소자에 접속되고, (d) 제 1 제너 다이오드의 애노드와 제 2 쇼트키 배리어 다이오드의 애노드가 절연 게이트 바이폴라 트랜지스터의 에미터에 접속된 것을 특징으로 한 것이다.
본 발명의 제 5 형태에 따른 반도체 장치는, 본 발명의 제 4 형태에 따른 반도체 장치에 있어서, 그 반도체 장치의 입력단자에 저항의 일단이 접속되고, 그 저항의 타단이 제 1 제너 다이오드의 캐소드와 제 1 쇼트키 배리어 다이오드의 애노드에 접속된 것을 특징으로 한 것이다.
본 발명의 제 6 형태에 따른 반도체 장치는, 본 발명의 제 4 형태에 따른 반도체 장치에 있어서, 제 2 제너 다이오드가 설치되어 있고, 제 2 제너 다이오드의 애노드가 제 1 제너 다이오드의 애노드에 접속되고, 제 2 제너 다이오드의 캐소드가 절연 게이트 바이폴라 트랜지스터의 에미터에 접속된 것을 특징으로 한 것이다.
본 발명의 제 7 형태에 따른 반도체 장치는, 본 발명의 제 4 형태에 따른 반도체 장치에 있어서, 그 반도체 장치로의 입력단자가 복수로 설치되고, 제 1 제너다이오드와 제 1 및 제 2 쇼트키 배리어 다이오드로 구성되는 상기 회로와 동일 구성인 회로가, 적어도 하나 추가된 것을 특징으로 한 것이다.
본 발명의 제 8 형태에 따른 반도체 장치는, 본 발명의 제 3 형태에 따른 반도체 장치에 있어서, 제 4 확산층이 절연 게이트 바이폴라 트랜지스터를 형성할 때에 이용되는 확산층으로 형성된 것을 특징으로 한 것이다.
본 발명의 제 9 형태에 따른 반도체 장치는, 본 발명의 제 1∼제 3 형태 중 어느 하나에 따른 반도체 장치에 있어서, 제 2 확산층과 제 1 금속 배선층 사이에, 제 1 금속 배선층과는 다른 금속이 확산 또는 퇴적시켜진 금속 확산층이 형성된 것을 특징으로 한 것이다.
본 발명의 제 10 형태에 따른 반도체 장치는, 본 발명의 제 9 형태에 따른 반도체 장치에 있어서, 상기 확산 또는 퇴적시켜진 금속이 백금인 것을 특징으로 한 것이다.
이하, 첨부한 도면을 참조하면서, 본 발명의 실시예를 구체적으로 설명한다.
(실시예 1)
먼저, 도 1을 이용하여, 본 발명의 실시예 1에 따른 반도체 장치를 설명한다. 도 1에서, U2는 IGBT 및 제어용 회로를 형성하기 위한 반도체 기판(p)이다. U3은 반도체 기판 U2 상에 에피택셜 성장에 의해 형성된 n+층이다. U4는 n+층 U3상에 에피택셜 성장에 의해 형성된 n-층이다. U1은 반도체 기판 U2의 이면에 형성된 이면 금속층이다.
Z1은 반도체 기판 U2 상에 형성된 IGBT의 영역(이하, "IGBT·Z1"이라 함.)이다. 이 IGBT·Z1은, 소정의 기본 구조인 복수의 소자를 평면형으로 배치하여 그들을 병렬접속하는 것에 의해, 큰 전류의 구동을 할 수 있는 구성으로 되어 있다. D1은 제너 다이오드이다. 이 제너 다이오드 D1은 각각 반도체 기판 U2상에 산화막 U5 등의 절연막을 통해서 퇴적된 층형의 폴리실리콘에 불순물 확산을 하는 것에 의해 형성된 p+확산층 U9와, p-확산층 U10과, n+확산층 U11을 구비하고 있다. 이들의 확산층 U9∼U11은, 반도체 기판 U2의 표면과 평행한 방향으로 접합·형성된다.
M1은 nchMOSFET이다(이하, "nchMOSFET·M1"이라 함.). 이 nchMOSFET·M1은, n-층 U4 상에 저농도의 깊은 p-확산층 U14의 영역에 포함되도록 고농도의 p+확산층 U12와 고농도의 n+확산층 U8이 형성된 구성으로 되어 있다. M2는, pchMOSFET이다(이하, "pchMOSFET·M2"이라 함.). 이 pchMOSFET·M2는, 저농도의 p-확산층 U14의 영역에 포함되도록 저농도의 n-확산층 U15가 형성되어, 이 n-확산층 U15에 포함되도록 p+확산층 U12 및 n+확산층 U8이 형성된 구성으로 되어 있다.
D2 및 D3은 쇼트키 배리어 다이오드이다. 이들 쇼트키 배리어 다이오드 D2, D3은, 저농도의 p-확산층 U14의 영역에 포함되도록 저농도의 n-확산층 U15가 형성되고, 또한 이 n-확산층 U15에 포함되도록 p 확산층 U13 및 n+확산층 U8이 형성된 구성으로 되어 있다. 이들의 쇼트키 배리어 다이오드 D2, D3은, p+확산층 U8에 접속되는 측의 단자가 캐소드가 되고, 다른 쪽의 단자가 애노드가 되도록 형성된다.
도 8에, 도 1에 도시한 반도체 장치에 있어서, 회로소자 기생의 사이리스터의 구조를 나타낸다. 도 8에서, G1 및 G2는, 각각 nchMOSFET·M1 및 pchMOSFET·M2 의 백 게이트이다. A1 및 A2는 각각 nchMOSFET·M1 및 pchMOSFET·M2의 드레인이다. S1 및 S2는, 각각 nchMOSFET·M1 및 pchMOSFET·M2의 소스이다.
도 8에 도시한 것처럼, 이 반도체 장치에서는, 도 10에 도시한 종래의 반도체 장치의 경우와 거의 동일하게, nchMOSFET·M1의 각 확산층과 이들을 형성하고 있는 반도체 기판 U2의 사이에, 기생 트랜지스터 T1, T2가 형성된다. 또한, pchMOSFET·M2의 각 확산층과 이들을 형성하고 있는 반도체 기판 U2의 사이에도 nchMOSFET·M1의 경우와 동일하게, 기생 트랜지스터 T3, T4가 형성된다. 그러나, 이 반도체 장치에서는, 이하에 설명하듯이, 콤팩트 내지는 작은 면적의 구성으로 갖고, 이들의 기생 트랜지스터 T1∼T4의 동작이 유효하게 억제되도록 되어 있다.
다음으로, 도 2를 이용하여서, 본 발명의 실시예 1에 따른 반도체 장치의 회로접속 구조를 설명한다. 이때, 도 2에서, 도 9에 도시한 종래의 반도체 장치와 공통하는 부재 등, 즉 동등한 구성 내지는 기능을 갖는 부재 등에는, 도 9의 경우와 동일한 참조 부호를 부여하고 있다.
도 2에 도시한 것처럼, 이 회로접속구조에서는, 쇼트키 배리어 다이오드 D2의 애노드는 입력단자 P1에 접속되고, 캐소드는 제어용 회로 B1과 또 하나의 쇼트키 배리어 다이오드 D3의 캐소드에 접속된다. 쇼트키 배리어 다이오드 D3의 애노드는 에미터 단자 P2에 접속된다. 제어용 회로 B1은, nchMOSFET·M1과 수동소자, 또는 nchMOSFET·M1과 pchMOSFET·M2와 수동소자로 구성된다. 제어용 회로 B1은, 그 출력단자는 IGBT·Z1의 게이트에 접속되어, IGBT·Z1을 제어하는 구성으로 되어 있다.
제어용 회로 B1과 입력단자 P1의 사이에는, 종래의 반도체 장치 내지는 회로접속구조의 경우와 거의 마찬가지의 기능을 가지는, 제너 다이오드 D1과 쇼트키 배리어 다이오드 D2와 쇼트키 배리어 다이오드 D3으로 구성되는 다이오드 회로가 형성되어 있다. 이런 종류의 회로접속 구조에 있어서, 제어용 회로 B1의 기생 사이리스터의 래치 업이 걱정되는 것은, 입력단자 P1의 전위가 IGBT·Z1의 에미터 단자 P2의 전위보다도 낮아진 경우이지만, 도 2에 도시한 회로접속구조에서는, 제어용 회로 B1으로부터 입력단자 P1로 향하는 전류는, 쇼트키 배리어 다이오드 D2의 정류동작 때문에 흐를 수가 없다.
이때, 쇼트키 배리어 다이오드 D2에는, 정류동작시의 저지 상태에서 리크 전류가 발생할 수 있다. 그래서, 이 리크 전류에 기인하는 기생 사이리스터의 래치 업의 발생을 방지하기 때문에, 쇼트키 배리어 다이오드 D3에 의해, 제어용 회로 B1으로부터 쇼트키 배리어 다이오드 D2를 경유하여서 흐르는 전류를 바이패스시키도록 되어 있다.
쇼트키 배리어 다이오드 D2, D3은, 그 성질상 종래의 이런 종류의 반도체 장치에 있어서 폴리실리콘상에 형성된 다이오드보다도 pn 접합의 포화전류가 높고, 발생하는 순방향 전압이 낮아진다. 여기서, 접합의 순방향 전압은 다음식 1로 나타낼 수 있다.
Vf=(k·T/q)ln(If/Is) …(식 1)
이때, 식 1에서, Vf는 순방향 전류 If를 흘렸을 때에 발생하는 전압강하로, 볼츠만 정수 k와, 절대온도 T[°K]와, 포화전류 Is[A]로 구해진다. 식 1에서도 포화전류가 높고 순방향 전압 강하가 작아진다는 것을 알 수 있다.
또한, 폴리실리콘 상에 형성된 다이오드에서는, 불순물은, 퇴적하여 형성된 폴리실리콘층의 상층에서 하층에 걸쳐서 확산되므로, pn 접합 면적은 평면적으로 보여진 접합길이와 폴리실리콘층의 두께에 의해서 구해진다.
이에 대해서, 쇼트키 배리어 다이오드 D2, D3에서는, n-확산층 U15와 금속이 접합되어 있는 영역에 pn 접합이 형성되어 있기 때문에, 동일 정도의 소자면적이면, 보다 큰 접합 면적을 확보할 수 있다.
이상과 같이, 접합 그 자체의 포화전류가 낮은 것에 의한 효과와, 점유할 면적에 대한 접합면적의 효율이 높은 것에 기인하여서, 제어용 회로 B1에 발생하는 npn형 기생 트랜지스터의 베이스·에미터간 전압보다도 낮은 순방향 전압을 용이하게 얻을 수 있다. 또한, 이에 부가하여서, 쇼트키 배리어 다이오드 D2의 정류작용에 의한 유출전류의 억제효과에 의해, 종래의 회로접속 구성보다도 용이하게 높은 레벨의 기생 사이리스터의 래치 업 내량을 확보할 수 있다.
(실시예 2)
이하, 도 3을 이용하여, 본 발명의 실시예 2를 구체적으로 설명한다. 그러나, 이 실시예 2에 따른 반도체 장치 내지는 회로접속 구조의 대부분은, 실시예 1에 따른 반도체 장치 내지는 회로접속 구조와 공통이므로, 설명의 중복을 피하기 위해, 주로 실시예 1과 다른 점을 설명한다.
상술한 것처럼, 실시예 1에서는, 입력단자 P1은, 폴리실리콘상에 형성된 제너 다이오드 D1의 캐소드와, 쇼트키 배리어 다이오드 D2의 애노드에 직접 접속된다. 이에 대해서, 실시예 2에서는, 도 3에 도시한 것처럼, 입력단자 P1은, 폴리실리콘 상에 형성된 저항 R1을 통해서, 제너 다이오드 D1의 캐소드 및 쇼트키 배리어 다이오드 D2의 애노드에 접속된다. 그 외의 점에 관해서는, 실시예 1의 경우와 거의 동일하다.
회로접속구조를 이러한 구성으로 함으로써, 입력단자 P1과 IGBT·Z1의 에미터 단자 P2의 사이에 인가하는 것이 가능한 전압범위를 넓게 정할 수 있다.
(실시예 3)
이하, 도 4를 이용하여, 본 발명의 실시예 3을 구체적으로 설명한다. 그러나, 이 실시예 3에 따른 반도체 장치 내지는 회로접속구조의 대부분은, 실시예 2에 따른 반도체 장치 내지는 회로접속 구조와 공통이므로, 설명의 중복을 피하기 위해 주로 실시예 2와 다른 점을 설명한다.
상술한 것처럼, 실시예 2에서는, 입력단자 P1과 IGBT·Z1의 에미터 단자 P2의 사이에 인가하는 것이 가능한 전압범위를 넓게 정하기 위해, 저항 R1이 삽입된다. 이에 대하여, 이 실시예 3에서는, 도 4에 도시한 것처럼, 제너 다이오드 D1과 또 하나의 제너 다이오드 D4가 쌍방향으로 접속된 회로, 즉 양 제너 다이오드 D1, D4가 역방향으로 직렬 접속된 회로가 이용된다. 그 외의 점에 관해서는, 실시예 2의 경우와 거의 동일하다.
이에 따라, 입력단자 P1에, IGBT·Z1의 에미터 단자 P2에 대해서 부 전압이 인가된 경우라도, 제너 다이오드 D1의 역방향 내압까지는 전류가 흐를 수 없다. 단, 쇼트키 배리어 다이오드 D2의 내압을 초과한 경우에는, 전류가 급격히 증가되므로, 양 쇼트키 배리어 다이오드 D1, D4의 내압은, 쇼트키 배리어 다이오드 D2, D3의 내압 보다도 낮은 값으로 설정할 필요가 있다.
이때, 상기 구성에 부가하여, 실시예 2의 경우와 마찬가지로 폴리실리콘에서 형성된 저항 R1을 삽입하여서(조합시켜서), 보다 광범위한 입력전압에 대응할 수 있도록 해도 된다.
(실시예 4)
이하, 도 5를 이용하여, 본 발명의 실시예 4를 구체적으로 설명한다. 그러나, 본 실시예 4에 따른 반도체 장치 내지는 회로접속구조의 대부분은, 실시예 1∼3에 따른 반도체 장치 내지는 회로접속구조와 공통이므로, 설명의 중복을 피하기 위해서, 주로 실시예 1∼3과 다른 점을 설명한다.
상술한 것처럼, 실시예 1∼3에서는, 반도체 장치에는 하나의 입력단자 P1이 설치되어 있을 뿐이다. 이에 대해서, 실시예 4에서는, 도 5에 도시한 것처럼, 복수의 입력단자가 설치되어 있다. 도 5에서, P4는 추가된 또 하나의 입력단자이다. D5는 입력단자 P4의 추가에 따라서 추가되어, 제너 다이오드 D1과 마찬가지로 폴리실리콘 상에 형성된, 소위 쇼트키 배리어 다이오드이다. 이들의 추가의 각 다이오드 D5, D6, D7로 구성되는 소위 기생 사이리스터 래치 업 방지회로는, 상술한 기생 사이리스터 래치 업 방지회로와 마찬가지로, 제어용 회로 B1에 접속된다.
이와 같이, 복수의 입력단자 P1, P4를 설치하는(입력단자를 증대함) 것에 의해 얻을 수 있는 이점으로서는, 제어용 회로 B1에 의해 행해질 수 있는 제어의 기능향상 효과를 올릴 수 있다. 예를 들어, 도 2∼도 4에 도시한 것과 같은 회로접속구조(실시예 1∼3)에 있어서는, 하나의 입력단자 P1만 설치되어 있지 않으므로, 필연적으로 제어용 회로 B1은, 입력단자 P1에 공급되는 전압을 전원전압으로서 동작하는 회로 구성을 하지 않을 수 없다. 이 경우, 공급된 전압은 제로 전압을 포함하여 광범위로 변화하기 때문에, 이들의 범위 내에서 원하는 회로특성을 얻을 수 있는 회로를 설계하는 것은 매우 곤란하다.
이에 대해서, 실시예 4와 같이 복수의 입력단자 D1, D4를 설치하여, 예를 들어 전원용의 단자로서 안정화된 전원전압을 공급하면, 고기능 회로와 정밀도가 높은 회로를 구성하는 것이 용이해진다. 또한, 제어하기 위한 입력신호를 보다 많이 취입할 수 있어, 고기능화를 도모할 수 있다.
(실시예 5)
이하, 도 6을 이용하여, 본 발명의 실시예 5를 구체적으로 설명한다. 그러나, 이 실시예 5에 따른 반도체 장치 내지는 회로접속구조의 대부분은, 실시예 1에 따른 반도체 장치 내지는 회로접속구조와 공통이므로, 설명의 중복을 피하기 위해 주로 실시예 1과 다른 점을 설명한다.
실시예 1에서는, 기생 사이리스터의 래치 업 방지회로에 이용되는 쇼트키 배리어 다이오드 D2, D3은, 금속 배선층 U6과 저농도의 n-확산층 U15의 접합부의 주변에 가드링(guard ring)이라 부르는 p 확산층 U13이 형성된 구조로 되어 있다. 이에 대해서, 실시예 5에서는, 도 6에 도시한 것처럼, 쇼트키 배리어 다이오드 D2, D3의 형성을 목적으로 한 특별한 확산층 형성용 가공을 실시하는 것은 아니고, 다른 소자를 형성할 때에 이용되는 확산층을 전용하는 것에 의해, 필요한 다이오드 특성을 얻을 수 있도록 하고 있다. 요컨대, 쇼트키 배리어 다이오드 D2, D3은, 타 소자를 형성할 때에 이용되는 확산층으로 형성된 것이다. 이때, 가드링은 쇼트키 배리어 다이오드의 역방향 내압 특성을 향상시키는 데에 일반적으로 이용되는 기술이다.
도 6에서는, IGBT·Z1을 형성할 때에 필요해지는 p 확산층 U16을 이용하여 쇼트키 배리어 다이오드 D2, D3을 형성하고 있다. 그러나, 그 외의 확산층, 예를 들어, p+확산층 U7과 p+확산층 U12 등을 이용하여도, 마찬가지의 다이오드 특성을 얻을 수 있다. 단, p 확산층 U16은, IGBT·Z1의 형성 과정에서 MOSFET와 마찬가지로, 반도체 표면에 반전층(채널)을 형성하는 것을 목적으로 하여서 형성된 것이므로, 타 확산층과 비교하여 비교적 저농도에서 얕은 확산층으로 된다. 이를 가드링으로서 이용함으로써, 가드링부에서의 기생소자의 영향을 작게 할 수 있다.
이와 같이, 가드링의 형성에 필요한 공정을 타 공정과 겸용함으로써, 반도체 장치를 제조하는 데에 필요한 공정수를 삭감할 수 있다. 이 때문에, 보다 낮은 가공 비용으로 반도체 장치를 형성할 수 있다.
(실시예 6)
이하, 도 7을 이용하여, 본 발명의 실시예 6을 구체적으로 설명한다. 그러나, 이 실시예 6에 따른 반도체 장치 내지는 회로접속구조의 대부분은, 실시예 1,5에 따른 반도체 장치 내지는 회로접속구조와 공통이므로, 설명의 중복을 피하기 위해서, 주로 실시예 1, 5와 다른 점을 설명한다.
실시예 1, 5에서는, 쇼트키 배리어 다이오드 D2, D3을 형성할 때에, 금속 배선층 U6으로서 AL(알루미늄) 또는 미량의 타 원소(Si 등)를 함유하는 AL을 이용하여, 이것과 저농도의 n-확산층 U15를 접합하도록 되어 있다. 이에 대해서, 실시예 6에서는, 쇼트키 배리어 다이오드 D2, D3의 접합부에서, 타 금속 확산을 하도록 되어 있다. 즉, 일반적으로, Pt 등의 금속 원소를 Si에 확산시킨 경우, 매우 낮은 순방향 전압 특성의 다이오드를 얻을 수 있다는 것이 알려져 있다. 그래서, 실시예 6에서는, 다이오드의 순방향 전압 특성을 우선적으로 고려하여, Si와 금속의 접합부분에 Pt 등의 금속 원소를 확산시키도록 되어 있다.
이에 따라, 매우 낮은 순방향 전압 특성의 다이오드를 얻을 수 있으므로, 기생 사이리스터의 래치 업 방지 효과를 높일 수 있음과 동시에, 입력단자에 공급된 전압을 보다 적은 손실을 가지고서 제어용 회로 B1에 전달할 수 있다.
본 발명의 제 1 형태에 따른 반도체 장치에서는, 예를 들어 IGBT가 형성되어 있는 반도체 기판 상에 pchMOSFET를 형성한 경우, pchMOSFET 형성에 필요한 확산영역을 이용한 다이오드를 형성함으로써, 작은 면적으로 래치 업을 방지하는 회로를 구성할 수 있다. 즉, 쇼트키 배리어 다이오드를 이용함으로써, 작은 면적으로 회로영역의 npn형 기생 트랜지스터의 베이스·에미터간 전압 보다도 낮은 순방향 전압특성을 용이하게 얻을 수 있어, 기생 사이리스터 래치 업 방지용의 회로를 작게 하고, 보다 안전하고 값싼 반도체 장치를 얻을 수 있다. 요컨대, 기생 사이리스터의 래치 업 방지용 회로에 쇼트키 배리어 다이오드를 이용함으로써, 종래에 비해서 작은 점유면적으로 보다 높은 보호 효과를 얻을 수 있다.
본 발명의 제 2 형태에 따른 반도체 장치에서는, 기본적으로는, 본 발명의 제 1 형태에 따른 반도체 장치의 경우와 마찬가지의 효과를 얻을 수 있다. 또한, 금속 배선층이, 알루미늄 또는 미량의 타 원소를 함유하는 알루미늄으로 형성되어 있으므로, 그 금속 배선층의 형성이 용이해지고, 반도체 장치의 제조 비용이 저감된다.
본 발명의 제 3 형태에 따른 반도체 장치에서는, 기본적으로는, 본 발명의 제 1 또는 제 2 형태에 따른 반도체 장치의 경우와 마찬가지의 효과를 얻을 수 있다. 또한, 제 4 확산층이 형성되어 있으므로, 그 반도체 장치의 성능을 높일 수 있다.
본 발명의 제 4 형태에 따른 반도체 장치에서는, 기본적으로는, 본 발명의 제 1∼제 3 형태 중 어느 하나에 따른 반도체 장치의 경우와 마찬가지의 효과를 얻을 수 있다. 또한, 제 1 제너 다이오드의 캐소드와 제 1 쇼트키 배리어 다이오드의 애노드가 입력단자에 접속되고, 제 1 쇼트키 배리어 다이오드의 캐소드가 제 2 쇼트키 배리어 다이오드의 캐소드와 회로영역 또는 회로소자에 접속되며, 제 1 제너 다이오드의 애노드와 제 2 쇼트키 배리어 다이오드의 애노드가 IGBT의 에미터에 접속되어 있으므로, 기생 트랜지스터의 동작을 보다 유효하게 억제할 수 있다.
본 발명의 제 5 형태에 따른 반도체 장치에서는, 기본적으로는, 본 발명의 제 4 형태에 따른 반도체 장치의 경우와 마찬가지의 효과를 얻을 수 있다. 또한, 입력단자와, 제 1 제너 다이오드 및 제 1 쇼트키 배리어 다이오드의 사이에 저항이 개설되어 있으므로, 기생 트랜지스터의 동작을 한층 유효하게 억제할 수 있다.
본 발명의 제 6 형태에 따른 반도체 장치에서는, 기본적으로는, 본 발명의 제 4 형태에 따른 반도체 장치의 경우와 마찬가지의 효과를 얻을 수 있다. 또한, 제 2 제너 다이오드의 애노드가 제 1 제너 다이오드의 애노드에 접속되고, 제 2 제너 다이오드의 캐소드가 절연 게이트 바이폴라 트랜지스터의 에미터에 접속되어 있으므로, 기생 트랜지스터의 동작을 더욱 효과적으로 억제할 수 있다.
본 발명의 제 7 형태에 따른 반도체 장치에서는, 기본적으로는, 본 발명의 제 4 형태에 따른 반도체 장치의 경우와 마찬가지의 효과를 얻을 수 있다. 또한, 입력단자 및 보호회로가 복수로 설치되어 있으므로, 그 반도체 장치가 고기능화된다.
본 발명의 제 8 형태에 따른 반도체 장치에서는, 기본적으로는, 본 발명의 제 4 형태에 따른 반도체 장치의 경우와 마찬가지의 효과를 얻을 수 있다. 또한, 제 4 확산층이 IGBT를 형성할 때에 이용되는 확산층으로 형성되어 있으므로, 그 반도체 장치의 제조공정이 간소화되어, 그 제조 비용이 저감된다.
본 발명의 제 9 형태에 따른 반도체 장치에서는, 기본적으로는, 본 발명의 제 3 형태에 따른 반도체 장치의 경우와 마찬가지의 효과를 얻을 수 있다. 또한, 제 2 확산층과 제 1 금속 배선층 사이에, 다른 금속을 이용한 금속 확산층이 형성되어 있으므로, 기생 트랜지스터의 동작을 더욱 효과적으로 억제할 수 있다.
본 발명의 제 10 형태에 따른 반도체 장치에서는, 기본적으로는, 본 발명의 제 9 형태에 따른 반도체 장치의 경우와 마찬가지의 효과를 얻을 수 있다. 또한, 확산 또는 퇴적시킨 금속이 백금이므로, 입력단자에 인가된 전압을 보다 적은 손실로 회로영역 또는 회로소자에 전달할 수 있다.
Claims (3)
- 동일한 반도체 기판에, 절연 게이트 바이폴라 트랜지스터와, 제어용의 회로영역 또는 회로소자가 형성된 반도체 장치에 있어서,반도체 기판의 표면 근방부에 그 반도체 기판의 도전형과는 다른 도전형의 제 1 확산층과, 제 1 확산층에 포함된 제 1 확산층의 도전형과는 다른 도전형의 제 2 확산층이 형성되고,제 2 확산층 위에, 절연막이 제거된 제 1 영역이 형성됨과 동시에, 제 1 영역내에 제 1 금속 배선층이 형성되고,제 2 확산층에 포함되거나 또는 겹치는 제 2 확산층과는 동일 도전형의 제 3 확산층이 형성되며,제 3 확산층 위에 절연막이 제거된 제 2 영역이 형성됨과 동시에, 제 2 영역내에 제 2 금속 배선층이 형성되고,제 1 및 제 2 금속 배선층을 전극으로 하는 쇼트키 배리어 다이오드와, 반도체 기판 상의 절연막 상에 다결정 실리콘을 퇴적시키는 것에 의해 형성된 제너 다이오드를 조합시킨 보호용 회로가, 반도체 장치의 적어도 하나의 입력단자에 접속되고,상기 회로영역 또는 회로소자가, 상기 보호용 회로를 경유하여서 상기 입력단자에 접속됨과 동시에, 절연 게이트 바이폴라 트랜지스터의 게이트에 접속된 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,제 2 확산층과 제 1 금속배선층과의 접합부를 둘러싸도록, 제 2 확산층의 도전형과는 다른 도전형의 제 4 확산층이 형성된 것을 특징으로 하는 반도체 장치.
- 제 2 항에 있어서,제 1 및 제 2 쇼트키 배리어 다이오드와 제 1 제너 다이오드를 가지고 있고,제 1 제너 다이오드의 캐소드와 제 1 쇼트키 배리어 다이오드의 애노드가 그 반도체 장치의 입력단자에 접속되고,제 1 쇼트키 배리어 다이오드의 캐소드가 제 2 쇼트키 배리어 다이오드의 캐소드와 상기 회로영역 또는 회로소자에 접속되고,제 1 제너 다이오드의 애노드와 제 2 쇼트키 배리어 다이오드의 애노드가 절연 게이트 바이폴라 트랜지스터의 에미터에 접속된 것을 특징으로 하는 반도체 장치.
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|---|---|---|---|---|
| KR100878287B1 (ko) * | 2006-08-28 | 2009-01-13 | 미쓰비시덴키 가부시키가이샤 | 절연 게이트형 반도체장치 및 그 제조 방법 |
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| JP6098041B2 (ja) * | 2012-04-02 | 2017-03-22 | 富士電機株式会社 | 半導体装置 |
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|---|---|---|---|---|
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| US4946803A (en) * | 1982-12-08 | 1990-08-07 | North American Philips Corp., Signetics Division | Method for manufacturing a Schottky-type rectifier having controllable barrier height |
| JPS59161654A (ja) * | 1983-03-04 | 1984-09-12 | 松下精工株式会社 | 空冷ヒ−トポンプ式空気調和装置 |
| JPS6451664A (en) | 1987-08-24 | 1989-02-27 | Fujitsu Ltd | Semiconductor device |
| JP3243902B2 (ja) * | 1993-09-17 | 2002-01-07 | 株式会社日立製作所 | 半導体装置 |
| DE69327320T2 (de) | 1993-09-30 | 2000-05-31 | Cons Ric Microelettronica | Integrierte aktive Klammerungsstruktur für den Schutz von Leistungsanordnungen gegen Überspannungen, und Verfahren zu ihrer Herstellung |
| JPH0888326A (ja) * | 1994-09-16 | 1996-04-02 | Nippon Steel Corp | 半導体装置の静電気保護構造 |
| US5536958A (en) | 1995-05-02 | 1996-07-16 | Motorola, Inc. | Semiconductor device having high voltage protection capability |
| US5723916A (en) * | 1996-05-17 | 1998-03-03 | Delco Electronics Corporation | Electrical load driving device including load current limiting circuitry |
| JP3413569B2 (ja) * | 1998-09-16 | 2003-06-03 | 株式会社日立製作所 | 絶縁ゲート型半導体装置およびその製造方法 |
| JP3040096B2 (ja) * | 1998-09-30 | 2000-05-08 | ローム株式会社 | 半導体装置 |
-
2000
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- 2001-03-08 DE DE10111200A patent/DE10111200B4/de not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8018021B2 (en) | 2006-07-05 | 2011-09-13 | Samsung Electronics Co., Ltd. | Schottky diode and method of fabricating the same |
| KR100878287B1 (ko) * | 2006-08-28 | 2009-01-13 | 미쓰비시덴키 가부시키가이샤 | 절연 게이트형 반도체장치 및 그 제조 방법 |
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